KR20160040451A

KR20160040451A - Simo 직류 컨버터를 위한 방법 및 장치

Info

Publication number: KR20160040451A
Application number: KR1020157029136A
Authority: KR
Inventors: 벤톤 에이치. 칼훈; 아트메쉬 스리바스타바
Original assignee: 유니버시티 오브 버지니아 패턴트 파운데이션
Priority date: 2013-03-14
Filing date: 2014-03-14
Publication date: 2016-04-14
Also published as: WO2014152967A2; EP2973963A4; JP2016513949A; JP6244005B2; US9698685B2; HK1220553A1; EP2973963A2; US20140285014A1; US10170990B2; KR101829519B1; US20170366086A1; WO2014152967A3; CN105453398A; JP2018042461A

Abstract

multiple-output; SIMO) 직류(DC-DC) 컨버터 회로를 포함하고, 상기 SIMO DC-DC 컨버터 회로는 출력 노드 세트를 가진다. 장치는 또한 상기 SIMO DC-DC 컨버터 회로와 동작 가능하게 연결되는 패놉틱 동적 전압 측정(panoptic dynamic voltage scaling; PDVS) 회로를 포함하고, 상기 PDVS 회로는 공급 전압 레일 세트의 한 공급 전압 레일로부터 파워를 끌어들이는 동작 블록 세트의 각각의 동작 블록을 가지는 동작 블록 세트를 가진다. 추가로, 출력 노드 세트의 각각의 출력 노드는 공급 전압 레일 세트의 공급 전압 레일과 특이적으로 연관된다.

Description

SIMO 직류 컨버터를 위한 방법 및 장치{METHODS AND APPARATUS FOR SIMO DC-DC CONVERTER}

직류 컨버터를 위한 방법 및 장치에 연관되며, 보다 특정하게는 단일 인덕터 다중 출력 직류 컨버터를 위한 방법 및 장치에 연관된다.

본 출원은 2013년 3월 14일 제출된 미국 임시 출원 제61/783,121 호, "다중 출력 레귤레이터 회로"에 대한 우선권과 이익을 청구하며, 그 전체 본서에 참조로 통합된다.

본서에 기술되는 일부 실시예는 일반적으로 임베디드 시스템의 집적회로(integrated circuits; ICs)의 파워 소비를 최소화하는 시스템 및 방법에 연관된다.

임베디드 시스템은 예들 들어, 모니터링, 센싱, 제어 또는 보안 기능을 포함하는 다양한 어플리케이션에서 이용될 수 있다. 이러한 임베디드 시스템은 일반적으로 사이즈, 파워 소비, 또는 환경에 대한 생존성에 따라 상대적으로 엄격한 특정 어플리케이션에 맞춰진다.

특히, 임베디드 시스템의 한 클래스는 적어도 하나의 생리적 파라미터를 모니터링 또는 센싱하는 센서 노드와 같은 센서 노드를 포함할 수 있다. 센서 노드는 IC로서 구현될 수 있고, 헬스 케어 공급자에게 연속적인 모니터링, 작동을 가능하게 하고, 생리적 정보에 접속할 수 있고, 자동 또는 원격의 후속 조치를 촉진하고, 또는 생리적 상태가 악화되는 상황에서 적어도 하나의 경보를 제공하는 등의 중요한 기능을 제공할 수 있다. 이러한 센서 노드를 이용하여 획득되는 생리적 정보는 진단, 예방을 돕기 위해 이용될 수 있는 다른 시스템으로 전송될 수 있고, 당뇨, 천식, 심장 질환, 또는 다른 병 또는 질환 등에 반응할 수 있다.

센서 노드는 센서 노드가 예를 들어 장시간의 모니터링 능력 및/또는 내구성 등의 특정 기능을 포함하는 경우, 환자 또는 케어 제공자에게 특정 값을 제공할 수 있다. 헬스 케어의 비용이 단계적으로 상승하고, 보다 많은 케어 제공자가 원격 후속 조치 및 원격 진료로 변화되고 있기 때문에, 보수, 교체, 또는 수동의 재충전이 없는 센서 노드의 긴 수명은 어느 때보다 중요하다. 일반적으로 사용 가능한 센서 노드는 장기간에 걸친 구동 능력 및 내구성의 결핍으로 인해 보편적 채택의 어려움이 있다.

파워 관리 테크닉을 적용함으로써 파워 소비를 최소화하거나 줄이는 것은 IC 디자인에서 바람직하다. 파워 소비의 최소화하거나 줄이는 공지된 테크닉은 예를 들어, DVS(dynamic voltage scaling)가 있고, 요구되는 성능에 따라 IC의 파워 공급은 조절되지만, DC-DC 컨버터의 출력 커패시터와 같은 실질적 구현 등에서 일부 단점이 있는데, 이는 일반적으로 큰 세틀링(settling) 시간을 유도하는 것이다. 추가로, 커패시터에 저장되는 에너지는 일반적으로 높고 이에 따른 출력 전압의 변화는 에너지 오버헤드(overhead)와 연관된다. 전형적으로 이러한 오버헤드는 측정될 수 있는 VDD에서의 속력을 제한하고, 이에 따라 에너지량이 절약될 수 있다.

예를 들어, PDVS(panoptic dynamic voltage scaling)와 같은 공지된 다른 방법은 적어도 세 개의 DC-DC 컨버터, 다른 라우팅 장치, 스위치, 및 PDVS 기술을 구현하는 데 사용되는 레벨 컨버터의 이용과 같은 단점을 포함한다. 이렇게 많은 수의 구성은 넓은 회로 면적 및 구현을 위한 높은 비용과 연관된다.

따라서, 임베디드 시스템에서 이용되는 IC에 의한 파워 소비를 최소화하기 위해 에너지 효율 및 비용 효율을 구현하는 방법에 대한 장치 및 방법에 대한 필요성이 존재한다.

일부 실시예에서, 장치는 SIMO(single-inductor multiple-output) DC-DC(direct current) 컨버터 회로를 포함하고, SIMO DC-DC 컨버터 회로는 일련의 출력 노드를 가진다. 장치는 또한 동작 가능하게 SIMO DC-DC 컨버터 회로와 연결되는 PDVS(panoptic dynamic voltage scaling) 회로를 포함하고, PDVS 회로는 일련의 구동 블록을 가지고, 일련의 구동 블록의 각각의 구동 블록은, 일련의 공급 전압 레일의 한 공급 전압 레일로부터 파워를 끌어들인다. 추가로, 일련의 출력 노드의 각각의 출력 노드는 일련의 공급 전압 레일의 공급 전압 레일과 특이적으로 연관된다.

도 1은 다중 코어 시스템에서 공지된 DVS(dynamic voltage scaling) 회로의 도면이다.
도 2는 다중 코어 시스템에서 공지된 PDVS(panoptic dynamic voltage scaling) 회로의 도면이다.
도 3은 일실시예에 따른 SIMO(single-inductor multiple-output) 컨버터 회로의 도면이다.
도 4A는 일실시예에 따라 하이 사이드(high-side) 스위치와 로우 사이드(low-side) 스위치를 가지는 SIMO 컨버터 회로를 도시하는 도면이다.
도 4B는 도 4A에 도시되는 스위치의 각각의 상태를 포함할 수 있는 시간 다이어그램의 도면이다.
도 5는 일실시예에 따라 DVS(dynamic voltage scaling) 기능 블록과 연결될 수 있는 SIMO 컨버터 회로의 도면이다.
도 6은 도 5에 도시되는 인덕터에 상응하는 인덕터 전류의 그래프이다.
도 7A는 시뮬레이션되는 인덕터 전류를 도시한다.
도 7B는 인덕터의 제1 말단의 전압을 도시한다.
도 8A는 도 3 및 5에서 비교 회로를 위한 각각의 비교 입력에 반응하여 획득될 수 있는 비교 회로 출력의 그래프이다.
도 8B는 도 8A의 비교 회로 출력을 제공할 수 있는 트랜지스터 구성의 도면이다.
도 9는 도 5에 도시되는 SIMO 변환으로부터 획득될 수 있는 각각의 측정된 출력 노드 전압의 예시이다.
도 10은 부하 전류에 따라 전개되어, 도 5에 도시된 바와 같은 다중 출력 SIMO 컨버터 회로에 의해 제공되는 것과 같은 0.9VDC 컨버터 회로의 측정되는 효율의 명시적인 예시이다.
도 11은 일실시예에 따라 PDVS 시스템을 구동시키는 SIMO DC-DC 컨버터 회로의 구현을 도시하는 블록도이다.
도 12는 도 11의 SIMO 컨버터 회로의 일부에 상응하는 DC-DC 컨버터를 위한 HS(high side) 스위칭 제어를 생성하는 공지된 제어 기법이다.
도 13은 일실시예에 따라 HS 제어 기법의 회로 도면이다.
도 14A-H는 개별의 DC-DC 컨버터 회로 중 HS 제어 회로의 동작을 도시한다.
도 15는 다른 부하에서 커패시터를 디커플링(decoupling)하는 다른 값을 위한 리플(ripple) 전압의 시뮬레이션 결과를 도시한다.
도 16A-B는 각각 가벼운 부하 및 무거운 부하 조건에서 출력 전압 및 인덕터 전류의 시뮬레이션 결과를 도시한다.
도 17A는 비교 정지 전류와 함께 리플의 변화의 예시를 도시한다.
도 17B는 100ㅅA부터 10mA까지 10ns동안 출력 부하가 변하는 비교기의 조건 예시를 도시한다.
도 18A-D는 SIMO DC-DC 컨버터 회로의 로우 사이드 회로의 동작을 도시한다.
도 19는 일실시예에 따른 SIMO 제어기의 회로 도면이다.
도 20A-B는 출력 레일의 다른 시나리오에서 부하 전류의 분산 예시를 각각 도시한다.
도 21A는 특정한 출력 규칙의 우선성에 따라, 도 11에 도시되는 SIMO DC-DC 컨버터 회로로부터 획득될 수 있는 것과 같은 각각의 측정되는 출력 노드 전압의 예시이다.
도 21B는 제2의 다른 출력 규칙의 우선성에 따라, 도 11에 도시되는 SIMO DC-DC 컨버터 회로로부터 획득될 수 있는 것과 같은 각각의 측정되는 출력 노드 전압의 예시이다.
도 22A는 도 22B의 예시와 비교하여 무거운 로드에서 도 11에 도시되는 SIMO DC-DC 컨버터 회로로부터 획득될 수 있는 것과 같은 측정되는 출력 노드 전압의 예시이다.
도 22B는 도 22A의 예시와 비교되어 가볍게 조절되는 부하에서 도 11에 도시되는 SIMO DC-DC 컨버터 회로로부터 획득될 수 있는 것과 같은 측정되는 출력 노드 전압의 예시이다.
도 23A는 다중 출력 구성의 다른 출력과 함께 구동되거나 단독으로 구동될 수 있는 0.9V DC 컨버터 회로의 측정되는 효율의 도시적인 예시이다.
도 23B는 다중 출력 구성의 다른 출력과 함께 구동되거나 단독으로 구동될 수 있는 0.7V DC 컨버터 회로의 측정되는 효율의 도시적인 예시이다.
도 23C는 다중 출력 구성의 다른 출력과 함께 구동되거나 단독으로 구동될 수 있는 0.4V DC 컨버터 회로의 측정되는 효율의 일반적으로 도시된 예시이다.
도 23D는 도 11에 도시되는 SIMO DC-DC 컨버터 회로로부터 획득될 수 있지만, 낮은 상태 전류 비교기(lower-static-current comparator) 및 높은 상태 전류 비교기(higher-static-current comparator)를 가지는 것과 같은 0.4V DC 컨버터 회로의 측정되는 효율의 일반적으로 도시된 예시이다.
도 24는 도 11에 도시되는 SIMO DC-DC 컨버터 회로의 적어도 일부를 포함할 수 있는 집적 회로 금형(die)의 현미경사진의 예시이다.
도 25는 일실시예에 따라 적어도 하나의 컨버터 회로를 이용하는 출력 전압을 조절하는 방법을 도시하는 흐름도이다.

일부 실시예에서, 장치는 단일 인덕터 다중 출력(single-inductor multiple-output; SIMO) 직류(direct current; DC-DC) 컨버터 회로를 포함하고, SIMO DC-DC 컨버터 회로는 일련의 출력 노드를 가진다. 장치는 또한 SIMO DC-DC 컨버터 회로와 구동 가능하게 연결되는 패놉틱 동적 전압 스케일링(panoptic dynamic voltage scaling; PDVS) 회로를 가지고 PDVS 회로는 구동 블록 세트의 각각의 블록이 공급 전압 레일 세트의 공급 전압으로부터 파워를 끌어들이는 구동 블록 세트를 가진다. 추가로, 각각의 출력 노드 세트의 각각의 출력 노드는 공급 전압 레일 세트의 공급 전압 레일과 특이적으로 연관된다.

일부 실시예에서, 장치는 비교기 세트와 구동 가능하게 연결되는 스위치 세트, 비교기 세트, 및 출력 노드 세트를 가지는 SIMO DC-DC 컨버터 회로를 가진다. 비교기 세트 및 스위치 세트는 출력 노드 세트를 제어하는 히스테릭 기반의 출력을 통합적으로 정의하고, 비교기 세트의 각각의 비교기는 출력 노드 세트의 출력 노드와 연관되고, 출력 노드 세트 각각의 출력 노드는 회로 블록 세트의 회로 블록과 특이적으로 연관된다.

일부 실시예에서, 장치는 SIMO DC-DC 컨버터 회로를 가지고, SIMO DC-DC 컨버터 회로는 출력 노드 세트 및 인덕터, 및 회로 블록 세트를 포함하고, 회로 블록 세트의 각각의 회로 블록은 출력 노드 세트와 연결된다. SIMO DC-DC 컨버터 회로는 시간 주기 세트 동안 구동될 수 있고, SIMO DC-DC 컨버터 회로는 출력 노드를 유지시키기 전에 우선되는 단일 출력 노드가 인덕터의 전류를 수신하는 것과 같이 시간 주기 세트의 각각의 시간 주기에서 출력 노드 세트의 단일 출력 노드에 우선 순위를 매길 수 있다.

일부 실시예에서, 장치는 제1 스위치의 제어 입력으로 제공되는 제어 신호에 반응하여 인덕터의 제1 단말로 제1 입력 노드와 연결될 수 있는 제1 스위치를 포함하는 전압 컨버터를 포함하는 임베디드 시스템을 포함한다. 장치는 또한 인덕터의 제1 단말로 연결되는 제1 스위치와 제2 입력 노드 사이에서 연결되는 다이오드, 제2 비교기 회로, 제1 비교기 회로, 및 특정 출력 규칙 우선성에 기반하여 스위치의 제어 신호로 제1 비교기의 출력 또는 제2 비교기의 출력 중 하나를 선택적으로 연결시킬 수 있는 제어기를 포함한다. 제어기 회로는 또한 특정 출력 규칙 우선성에 기반하여 제1 출력 노드 또는 제2 출력 노드 중 하나로 인덕터의 제2 단말을 선택적으로 연결시킬 수 있다.

본 명세서에서 사용되는 관사 "임의의" 및 "그"는 달리 명확하게 명시되지 않는 한 복수의 대상물을 포함한다. 따라서 예를 들어, "임의의 비교기"는 단일 비교기 또는 비교기의 조합을 의미하는 것으로 의도된다.

센서 노드와 같은 임베디드 시스템은 다중의 파워 공급 도메인 또는 출력 전압을 이용할 수 있다. 이러한 시스템은 시스템의 일부로서 포함되는 다양한 기능의 블록을 위한 파워를 제공하도록 구성되는 파워 공급 회로를 포함할 수 있다. 파워 공급 회로의 출력은 조절되거나 선택될 수 있고, 에너지 소스의 상태에 관한 정보에 기반하여 시스템의 각각의 기능적 블록과 구동 가능하게 연결될 수 있다.

예를 들어, 가능한 에너지가 풍부한 경우, 기능적 블록은 증가되는 프로세싱 성능을 제공하도록 조정되거나 선택되는 파워 공급 전압에 의해 공급될 수 있다. 유사하게 가능한 에너지가 제한적인 경우, 기능적 블록은 아마도 줄어든 프로세싱 성능의 비용에서 에너지를 보존하도록 조정 또는 선택되는 파워 공급 전압에 의해 공급될 수 있다. 하나의 접근법에서, 에너지 소스의 상태 또는 프로세싱 요구 중 적어도 하나에 기반하는 가능한 실시간의 파워 공급 전압 사이에서 멈추거나 선택되도록 DVS(dynamic voltage scaling) 테크닉이 이용될 수 있다. 그러나 DVS는 전술된 바와 같이 일부 오버헤드와 연관된다.

도 1은 다중 코어 시스템의 공지된 DVS의 도면이다. 도 1에서 DVS는 제1 코어(130)를 포함하는 다중 코어 시스템(100), 제2 코어(140), 및 제3 코어(150)를 포함하는 단일 VDD를 위한 것이다. VDD는 IC의 성능 또는 파워 요구에 따라 측정된다. DVS 제어기(110)는 성능 요구에 따라 IC의 파워 공급을 조절한다. 도 1에 도시되는 DVS 시스템의 구현은 일부 오버헤드를 포함한다. DC-DC 컨버터(120)의 출력 커패시터는 일반적으로 크고, 이에 따라 긴 세틀링 시간을 가진다. 커패시터에 저장되는 에너지 또한 크고, 이에 따라 출력 전압을 변화시키는 것은 에너지 오버헤드와 관련된다. 대개 이러한 오버헤드는 VDD가 측정될 수 있는 속도를 제한하고 이에 따라 에너지의 양이 절약될 수 있다. DVS의 유연성은 또한 개별의 코어(130-150)가 자신의 최적의 전압에서 동작하지 않는 경우에 제한된다. 각각의 코어(130 또는 140 또는 150)를 자신의 VDD와 함께 구동시키는 것은 더 많은 파워를 절약시킬 수 있다. 그러나 이러한 목적으로 이용되는 DC-DC 컨버터(120)의 수는 코어(130-150)의 수를 선형적으로 증가시킨다. LDO(Low drop out) 및 스위치되는 커패시터 컨버터는 파워 절약을 제한하는 낮은 효율성이라 하더라도, 다중 코어 시스템의 DVS 구현을 위해 온칩(on-chip)으로 존재할 수 있다. PDVS(Panoptic dynamic voltage scaling)는 DVS의 제한을 극복하기 위해 이용될 수 있는 다른 테크닉이다.

도 2는 다중 코어 시스템의 공지된 PDVS(panoptic dynamic voltage scaling) 회로의 도면이다. 다중 코어 시스템(200)은 제1 코어(250) (또는 블록), 제2 코어(260) (또는 블록), 제3 코어(270) (또는 블록)을 포함한다. 다중 코어 시스템(200) 내부의 각각의 코어(250-270)는 헤더 스위치(290)를 통해 전압 레일 또는 세 개의 다른 VDD 중 임의의 것에 연결될 수 있다. 코어 또는 블록(250-270)은 IC의 파워 또는 성능 요구 조건에 따라 주어지는 VDD 레일에 연결될 수 있고, 각각의 VDD 레일은 각각의 DC-DC 컨버터(220-240)로부터 전압이 공급될 수 있다. PDVS 제어기(210)는 다중 코어 시스템(200)의 성능에 따라서 전압(또는 전류)을 적절한 DC-DC 컨버터(220-240)에 제공한다. 이는 코어(250-270)가 하나의 전압으로부터 다른 전압까지 스위치되는 것을 허용한다. 세 개의 다른 전압 레벨을 이용하여, 블록 또는 코어(250-270)는 전압 디더링(dithering) 테크닉을 이용함으로써 실질적으로 최적의 전압에서 동작되도록 할 수 있다. PDVS 테크닉을 이용하여, 공지된 DVS 회로의 일부 제한이 극복될 수 있다. PDVS 회로에서, 각각의 블록은 이론상 실질적으로 최적화된 전압에서 동작하도록 만들어 질 수 있고, 이는 전체 파워의 큰 절약으로 이어질 수 있다. PDVS 회로의 전압레일은 고정되고 코어(250-270) (또는 블록)는 자신의 처리 요구량에 따라 이러한 레일에 연결된다. PDVS의 고정되는 전압 레벨은 세틀링 시간 및 DC-DC 컨버터의 오버헤드 코스트로 인해 공지된 DVS 테크닉에 대개 존재하는 오버헤드 코스트를 제거하거나 줄인다. 결과로서, PDVS 회로는 더 빠른 속도의 측정 테크닉을 구현할 수 있고 더 많은 파워를 절약할 수 있다. 그러나 PDVS 회로의 구현은 다중의 DC-DC 컨버터(220-240)를 포함하고, 각각의 DC-DC 컨버터(220-240)는 각각의 VDD 라인을 공급 또는 제공한다. 다른 연관 비용은 PDVS 회로에서 이용되는 라우팅, 스위치 및 레벨 컨버터(LVL)로 인해 더 높은 영역이다. LVL(275-279)은 시스템 버스(280)를 경유하여 서로가 구동 가능하게 연결된다. 스위치(290)의 영역 오버헤드, 및 LVL(275-279)은 각각의 코어 (또는 블록) 당 15% 이하이고, 이는 주어진 에너지 이익을 생각하면 중요한 비용이 아니다. 그러나 PDVS 회로를 구현하기 위해 이용되는 다중 DC-DC 컨버터(220-240)의 비용은 도 1에 도시되는 단일의 VDD DVS 회로를 구현하는 시스템과 비교하는 경우, 중요한 양일 수 있다.

임베디드 시스템에서, 기능 블록은 높은 집적도를 가지는 적어도 하나의 반도체 장치의 일부로서 포함될 수 있다. 예를 들어, 적어도 하나의 메모리 회로, 일반적인 목적의 프로세서 회로, 또는 어플리케이션 특정 프로세서 회로가 일반적으로 공유되는 집적 회로에 포함될 수 있다. 이러한 집적 회로는 "시스템 온 어 칩(System-on-a-Chip)" 또는 SoC로 참조될 수 있다. 다른 것들 사이에서 ULP(ultra-low power) 테크닉이 센서 노드와 같은 임베디드 시스템에 포함되는 적어도 하나의 회로에 적용될 수 있음이 이해되어야 한다. 예를 들어, SoC는 에너지를 보존하는 것 등을 위해 임계 이하 구동으로 구성되는 적어도 하나의 아날로그 또는 디지털 부분을 포함할 수 있다. 다른 테크닉이 임계 이하 구동 대신에 이용될 수 있고, 또는 시스템의 특정 섹션의 구동을 정지 또는 불능으로 하기 위해 파워 또는 클락 게이팅과 같은 임계 이하 구동에 추가될 수 있거나 듀티 사이클, 클락 주기(예, 클락 스로틀링), 또는 공급 파라미터(예, 공급 전압 스로틀링)을 포함하여 파워 소비를 줄일 수 있다.

하나의 접근법에서, 각각의 파워 공급 전압(예, 각각의 공급 VDD "레일")은 분리된 파워 공급 조절 회로에 의해 제공될 수 있다. 예를 들어, 이러한 각각의 파워 공급 조절 회로는 선형(예, 디시페티브(dissipative)) 또는 스위칭 토폴로지를 포함하여 에너지 소스(예, 배터리 또는 에너지 하베스팅(harvesting) 회로)에 의해 제공되는 에너지를 특정하게 조절되는 출력 전압으로 변환할 수 있다.

대조적으로, 다른 것들 사이에서, 분리된 파워 공급 회로는 단일의 다중 출력 파워 공급 조절 회로로 교체될 수 있음이 인지된다. 이러한 다중 출력의 접근법은 파워 공급 회로의 영향을 줄일 수 있고, 성분(특히 개별 성분)의 카운트를 줄일 수 있고, 효율을 증가시킬 수 있다. 예를 들어 SIMO(single-inductor multi-output) 토폴로지는 단일의 인덕터를 이용하는 것 등으로 다중의 각각 조절되는 출력 전압을 제공할 수 있다. 이러한 SIMO 토폴로지는 예를 들어, 센서 노드의 일부로서 포함되는 ULP SoC에게 각각 조절되는 출력 전압을 제공하기 위해 이용될 수 있다. 이러한 ULP SoC는 가용한 에너지에 관한 정보에 반응하거나 프로세싱 요구에 기반하여, 측정 가능하거나 선택 가능한 파워 공급 전압을 이용하여 구동되는 기능적 블록을 포함할 수 있다.

PDVS 회로를 위한 세 개의 출력 레일은 SIMO 구조를 통해 생성될 수 있고, 이는 비용 절감적이고 높은 효율성의 솔루션이다. 추가로 비용 및 시스템의 양을 줄이기 위해 커패시터는 집적될 수 있다. 커패시터의 집적은 예를 들어 낮은 커패시턴스가 이용되는 경우에 가능할 수 있다. 그러나 낮은 사이즈 커패시턴스의 이용은 전형적으로 파워 공급의 리플을 증가시킨다. 이러한 문제를 완화하기 위해, 낮은 사이즈의 온 칩 커패시턴스가 이용될 수 있다. 파워 공급의 리플은 본 서에 기술되는 히스테릭 제어 기법을 통해 줄어들 수 있다. 추가로, SIMO의 이용은 또한 다른 VDD 레일의 부하 변화로 인해 일반적으로 높은 리플 및 크로스 조절의 문제로 이어진다. 이러한 문제는 본 서에 기술된 바와 같이 PDVS 시스템에서 가용한 부하 정보에 기반하여 SIMO 컨버터가 스스로 자신을 구성하도록 디자인함으로써 해결될 수 있다.

이어서 PDVS 테크닉의 특징을 이용하여, 온칩 커패시터를 가지는 SIMO DC-DC 컨버터의 디자인이 기술된다. 이러한 디자인은 블록 레벨의 DVS를 구현하기 위해 비용 효율성, 에너지 효율성을 제공할 수 있다. 본 서에 기술되는 일부 실시예는 PDVS의 실용적 구현이고 저비용 및 효율적인 PDVS를 구현한다. 일부 실시예에서 SIMO의 이용은 다중의 DC-DC 컨버터 요구 비용을 줄어들게 한다. 예를 들어 이러한 실시예는 각각 0.9V, 0.7V, 및 0.4V의 출력 레일을 집적되는 커패시터의 86%의 피크 효율성을 가지고 제공할 수 있다.

도 4은 일실시예에 따른 SIMO(single-inductor multiple-output) 컨버터 회로의 도면이다. SIMO 컨버터 회로(300)는 도 24의 명시적인 예시에 도시된 바와 같이 집적 회로의 일부로서 포함될 수 있다. 예시에서 SIMO 컨버터 회로(300)는 인덕터(304)의 제1 말단(306)을 제어 가능하게 제1 입력 노드(VIN1)과 연결 시킬 수 있는 제1 스위치(302)를 포함할 수 있다. SIMO 컨버터 회로(300)는 인덕터(304)의 제1 단말(306)과 제2 입력 노드(VIN2) 사이에서 연결되는 다이오드(310)를 포함할 수 있다. 인덕터(304)의 제2 단말(308)은 제1 출력 노드(VOUT1) 중 하나와 제1 출력 스위치(314A)를 이용하여 제어 가능하게 연결될 수 있거나, 제2 출력 스위치(314B)를 이용하요 제2 출력 노드(VOUT2)와 연결될 수 있다.

스위치(302)의 제어 입력은 제어 회로(316)의 출력에 연결될 수 있다. SIMO 컨버터 회로(300)는 제1 비교기 회로(312A)를 포함할 수 있고, 제1 출력 노드(VOUT1) (또는 VOUT1에 비례하는 신호)와 연결되는 제1 입력을 포함하고, 제2 입력은 제1 출력 노드 기준 전압(VREF1)와 연결된다. 제1 출력 노드 기준 전압(VREF1)은 보통 또는 특정 출력 전압(예, VOUT1의 설정 포인트 또는 타겟 전압)에 비례 또는 상응할 수 있다. 유사하게, SIMO 컨버터 회로(300)는 제2 비교기 회로(312B)를 포함할 수 있는데, 예를 들어 제2 출력 노드(VOUT2) (또는 VOUT2와 비례하는 신호)와 연결되는 제1 입력을 포함하고, 제2 입력은 제2 기준 전압(VREF2)과 연결된다.

적어도 하나의 제1 비교기 회로(312A) 또는 제2 비교기 회로(312B)는 특화된 각각의 히스테리시스를 제공하는 적어도 일부에서 특화된 각각의 임계치를 포함할 수 있다. 예를 들어 히스테리시스는 SIMO 컨버터(300)에 의해 VOUT1 또는 VOUT2 에서 제공되는 출력 전압의 리플을 제한하는 적어도 일부에서 특화될 수 있다.

제어 회로(316)는 제1 비교기(312A)의 출력 또는 제2 비교기(312B)의 출력 중 하나를 스위치(302)의 제어 입력으로 선택적으로 연결시킬 수 있고, 예를 들어 지정된 출력 조절 우선성에 기반될 수 있다. 유사하게, 제어 회로(316)는 제1 출력 노드(VOUT1) 또는 제2 출력 노드(VOUT2) 중 하나를 인덕터(304)의 제2 말단(308)으로 지정된 출력 조절 우선성에 기반하여 제어 가능하게 연결할 수 있는 적어도 하나의 각각의 출력을 포함할 수 있다.

에너지 소스(VS)에 의해 제공되는 전압은 제1 또는 제2 입력 노드(VIN1 또는 VIN2) 중 적어도 하나와 연결되기 전에 상승될 수 있다. SIMO 컨버터 회로(300)는 예를 들어 에너지 소스(VS)에 의해 제공되는 전압을 다운 변환하거나, VOUT1 또는 VOUT2, 또는 적어도 하나의 다른 출력 전압 등의 각각의 조절되는 출력 전압을 제공하기 위해 "벅(buck)" 토폴로지를 포함할 수 있다. 예를 들어, 충전 단계 동안, 제1 인덕터 전류(IL1)가 구축될 수 있고, 예를 들어 제어 회로(316)에 의해 제공되는 제어 신호에 반응하여 제1 스위치(302)를 이용할 수 있다. 명시적인 예시에서, 인덕터 전류는 제1 입력 노드(VIN1)에서 제공되는 전압이 대략 일정하다는 선형의 가정이 될 수 있다. 다이오드(310)는 이러한 충전 단계에서 역 바이어스일 수 있다. 방전 단계 동안, 제1 스위치(302)가 개방될 수 있고, 다이오드(310)는 인덕터(304)의 제1 단말(306)의 전압(VX)가 제2 입력 노드(VIN2)에 대해 반대로 스윙하기 때문에 포워드 바이어스될 수 있고, 다이오드(310)를 통해 제2 인덕터 전류(IL2)가 구축될 수 있다. 다이오드(310)의 심볼이 도시되었지만, 다이오드(310)는 적어도 하나의 트랜지스터를 포함할 수 있고, 이는 예를 들어 다이오드 구성에 포함되거나 다이오드 구조(예, 구동의 컷오프 모드에서 FET(field effect transistor)에 의해 제공되거나, 소스 터미널에 쇼트되는 게이트 터미널을 가지는 FET를 이용)를 제공하도록 다르게 구성될 수 있다.

명시적인 목적으로, 도 3은 두 개의 비교기(112A 및 112B), 및 상응하는 두 개의 출력 노드(VOUT1 및 VOUT2)를 각각 명시적일 뿐 제한적이지 않게 도시한다. 그러나 다른 구성에서 도 3에 도시되는 토폴로지는 적어도 두 개의 비교기 및 이들에 상응하는 출력을 제공하도록 구성될 수 있다. 예를 들어, 하기 기술되는 바와 같이, 도 3의 토폴로지는 적어도 세 개의 출력을 제공하도록 이용될 수 있다.

도 3의 경우에, SIMO 컨버터 회로(300)는 에너지 소스(VS)에 연결될 수 있고, 이는 예를 들어 예비 또는 재충전 가능한 배터리 또는 에너지 하베스팅 회로 등이다. 에너지 하베스팅 회로의 예시는 광학 에너지(예, 광전지 회로)를 수신하도록 구성되는 회로, 열전기 생성기(TEG), 기계적 에너지 또는 진동을 모으도록 구성되는 회로(예, 압전 회로), 또는 복사 연결 또는 자기 연결되는 구동 에너지를 수신하도록 구성되는 회로(예, 라디오 주파수 수신 회로)이다.

도 3의 경우, 적어도 하나의 제1 비교기 회로(312A), 제2 비교기 회로(312B), 제어기 회로(316), 제1 스위치(302), 다이오드(310), 제1 출력 스위치(314A), 제2 출력 스위치(314B), 및 VREF1 또는 VREF2과 같은 기준 전압을 제공하는 적어도 하나의 회로는 공통으로 공유되는 집적 회로의 일부로서 포함될 수 있다. 일부 예시에서, 적어도 하나의 인덕터(304) 및/또는 에너지 소스(VS)는 칩 바깥에 위치될 수 있다.

도 4A는 일실시예에 따라 하이 사이드(high-side) 스위치 및 로우 사이드(low-side) 스위치를 가지는 SIMO 컨버터 회로를 도시한다. 도 4A에서 하이 사이드 스위치는 SH로서 표현되고 로우 사이드 스위치는 SL로서 표현된다. 추가로 도 4A에서, SIMO 컨버터 회로(400A)는 출력 스위치(S1)을 경유하여 제1 출력 노드(VOUT1) 중 또는 출력 스위치(S2)를 경유하여 제2 출력 노드(VOUT2) 중 하나로 연결될 수 있는 인덕터(L)을 포함할 수 있다. 인덕터(L)은 제1 또는 제2 출력 노드(VOUT1 및 VOUT2)의 조절 출력 전압을 제공하기 위해 TDM(time-division-multiplexed) 방식에서 이용될 수 있다. 예를 들어, VOUT1는 제1 디커플링 커패시터 C1(예, 적어도 하나의 오프 칩 또는 온 칩의 디커플링 커패시터)과 연결될 수 있고, 제1 부하 저항 R1을 포함할 수 있다. 유사하게, VOUT는 제2 디커플링 커패시터(C2), 및 제1 부하 저항(R2)에 연결될 수 있다. 부하 저항(R1 및 R2)는 각각의 기능적 블록에 상응할 수 있고, 또는 출력(VOUT1 및 VOUT2)는 상호 배타적인 방식으로 단일 기능 블록에 제공될 수 있고, 예를 들어 본 서의 다른 예시에 기술되는 바와 같이 DVS(dynamic voltage scaling)를 제공하기 위함일 수 있다.

도 4B는 도 4Adp 도시되는 각각의 스위치 상태를 포함할 수 있는 타이밍 도면이다. 도 4A 및 4B를 참조하면, 단계 I의 초기 부분 동안, 하이 사이드 스위치(SH)는 개방될 수 있고, 제1 출력 스위치(S1)은 폐쇄될 수 있고, 예를 들어 IL 곡선에 도시되는 인덕터를 충전할 수 있다. 단계 I의 후반 부분 동안, 하이 사이드 스위치(SH)가 개방될 수 있고, 로우 사이드 스위치(SL)이 폐쇄될 수 있고, 예를 들어 IL 곡선에 도시되는 부하의 인덕터(예, 도 4A의 커패시터(C1) 및 부하(R1))를 방전시킬 수 있다. 단계 II에서, 제2 출력 스위치(S2)가 폐쇄되고, 스위치(SH 및 SL)가 단계 I과 유사한 방식으로 순환된다. 그러나 단계 II에서, 결과적인 인덕터의 충전은 (도 4A에 도시되는) IL 곡선에서 도시되는 바와 같이 커패시터(C2) 및 부하(R2)에 전송된다. 단계 II에서, 출력 전압(VOUT1)는 커패시터(C1)에 의해 유지되고, 이러한 출력 전압은 일반적으로 가벼운 부하를 위해 크게 변하는 것으로 예상되지 않는다. 따라서, 도 4A의 레귤레이터 회로 토폴로지(400A)는 단일 인덕터가 임의의 출력에서 전압의 큰 저하를 유발하지 않은 채, 다중의 출력 사이에서 멀티플렉스될 수 있기 때문에, 낮은 파워 어플리케이션에 대한 적합한 옵션이다.

도 5는 일실시예에 따라, DVS(dynamic voltage scaling) 기능 블록에 연결될 수 있는 SIMO 제어 회로의 도면이다. 도 3 및 도 4A, 4B의 예시를 통해 기술된 바와 같이, SIMO 토폴로지는 다중의 조절되는 전압 출력을 제공하는 데 이용될 수 있고, 예를 들어 단일 인턱터 L을 이용한다. 도 5의 예시에서, 하이 사이드 스위치는 p 채널 트랜지스터(MP)를 포함할 수 있고, 이는 예를 들어 MOSFET(metal-oxide-semiconductor field-effect transistor)일 수 있다. "금속 산화 반도체" 용어의 이용은 이러한 FET이 금속성의 게이트 구조임을 내포하는 것은 아니다. 대신, 다결정의 실리콘 게이트 또는 다른 전도성의 물질이 FET 구조의 일부로서 포함되는 게이트 전극으로 이용될 수 있다.

도 5에서, 로우 사이드 스위치는 n 채널 트랜지스터(MN)를 포함할 수 있다. MP 또는 MN의 적어도 하나의 제어 입력(예, 게이트)은 SIMO 제어 회로(516)의 출력(520)에 연결될 수 있다. 예를 들어, 제어기 회로 출력(520)은 MP와 MN 사이에서 공유될 수 있고, MN으로의 제어 입력은 타이머 회로(518)에 의해 조건이 조정된다. 예를 들어, 타이머 회로(518)는 적어도 하나의 프로그램 가능하거나 고정되는 제어 회로를 포함할 수 있고, 예를 들어 지연 회로(522) 또는 진행 중인 제어 회로(524)이다. 지연 회로(522)는 MP가 꺼진 후에 시작되는, 지정되는 지연을 제공할 수 있다. 유사하게, 진행 중인 로우 사이드 스위치 MN은 진행 중인 제어 회로(524)에 의해 구축될 수 있고, 예를 들어 지정(예, 고정 또는 조정 가능)되는 진행을 제공하기 위함일 수 있고, MP의 꺼짐에 반응하여 유발될 수 있다. 제어 입력(528)은 SIMO 제어 회로(516)에 연결될 수 있고, 예를 들어, 로우 사이드 스위치(MN)의 전도 상채를 지시하는 SIMO 제어기 회로(516)에 정보를 제공하기 위함일 수 있다.

일부 예시에서, SIMO 제어 회로(516)는 적어도 하나의 제1 스위치 S1 또는 제2 스위치 S2를 이용하여, 인덕터 전류(IL)를 다른 출력 노드(VOUT1 또는 VOUT2)로 이끌 수 있다. 스위치 S1 및/또는 S2는 적어도 하나의 단일 트랜지스터(예, p 채널 트랜지스터) 또는 전송 게이트 구조를 출력 노드를 위한 정상의 또는 지정된 출력 전압에 따라 포함할 수 있다.

도 4A의 예시에 도시되는 바와 같이, 출력 노드(VOUT1 또는 VOUT2)는 각각 연관되는 디커플링 커패시터 C1 또는 C2를 포함할 수 있다. 예를 들어 CMOS(complementary metal-oxide-semiconductor) 구조를 가지는 집적 회로를 이용하여 효율성이 증가되고, SIMO 컨버터 회로(500)의 공간 부피는 줄어들 수 있다. 예를 들어, 작은 CMOS 측정(예, 65 nm 프로세스 노드 이용)은 상대적으로 작은 스위칭 손실을 가지는 장치(예, MP, MN, S1, S2)를 제공할 수 있고, 주파수를 스위칭(예, fSW)하는 SIMO 컨버터 회로(500)가 다른 기술을 이용하는 것과 비교했을 때 증가되도록 할 수 있다. fSW가 증가됨에 따라 인덕터 L 또는 디커플링 커패시터 C1 또는 C2의 상응하는 사이즈가 줄어들 수 있다.

도 3의 예시를 참조하면, 제1 스위치(302)가 개방되는 경우(예, 도 5의 MP에 상응), 인덕터 전류 IL은 다이오드(310)를 통해 흐를 수 있다. 그러나 이러한 인덕터 전류 IL을 지원하기 위해 제1 입력 노드 VIN2(예, 도 5의 REF에 상응)에 관한 네커티브 전압을 스윙하는 노드 VX는 다이오드(310)를 리버스 바이어스 되게 하고, 전류 IL은 자연스럽게 영으로 감소할 수 있다(예, 불연속 전도 모드(DCM) 가정). 일반적으로 다이오드(310)는 턴온하기 위해 전압을 컷인할 수 있고, 이에 따라 노드 VX는 다이오드(310)가 구축되는 전도 이전에 수백 밀리볼트의 네거티브 전압을 스윙할 수 있다. 이는 에너지 소스(예, REF 노드)로부터 인덕터(304)까지 높은 저항을 나타내게 할 수 있다. 결과로서, 전도 손실이 늘어날 수 있다. 도 5의 예시에서, 이러한 손실을 줄이기 위해 트랜지스터 MN이 이용된다. 예를 들어, 트랜지스터 MN은 인덕터 L이 전류(IL)을 운반하는 경우 일시적으로 켜질 수 있고, 그 후에 꺼진다. 일반적으로, MN은 효율을 크게 떨어뜨리면서 인덕터 L을 통해 커패시터(C1 또는 C2)에 다시 저장되는 전하의 방전을 시작하기 때문에, 인덕터 전류 IL이 영으로 교차되는 경우, 전도로 바이어스되지 않는다.

이러한 방전을 피하기 위해, MN 타이밍은 적어도 하나의 SIMO 제어기 회로(516) 또는 타이머 회로(518)에 의해 제어될 수 있다. 일반적으로, MN은 MP가 전도되는 경우 전도로 바이어스되지 않는데, 이는 이러한 구성이 VIN를 REF로 쇼트시키지 않기 때문이다. 다음으로, MN은 MP가 컷오프되는 거의 즉시 전도로 바이어스되어야 하고, 그렇지 않은 경우에 전류는 MN의 바디 다이오드를 통해 흐를 수 있고, 예를 들어 효율 및 포텐셜을 떨어뜨리고 심지어 MN에 손상을 입힐 수도 있다.

전술된 바와 같이, MN은 인덕터 전류 IL이 영과 교차되는 경우 컷오프로 바이어스된다. 한가지 접근법에서, 이러한 제어는 REF에 관한 노드 VX의 전압 극성 변화를 감지하거나 그렇지 않은 경우 인덕터 전류 IL을 감지함으로써 이뤄질 수 있다. 그러나, 이러한 제어는 일반적으로 고속의 비교기 회로를 이용하여 포함될 수 있고, 예를 들어 비교기 회로는 공간과 에너지를 특히 가벼운 부하의 조건 하에서 소비할 수 있다.

대조적으로, 다른 것들 사이에서, 제어 신호는 MN의 전도를 구축하기 위해 생성될 수 있고, 예를 들어 지정되는 기간 이후에 생성되거나 그렇지 않으면 MP의 꺼짐에 반응하여 촉진될 수 있다. 이러한 제어 신호의 펄스 폭은 충분이 작아서 MN은 인덕터 전류 IL이 최소 예상 부하 전류에서 변하기 전에 꺼질 수 있다. 이러한 방식으로, MN은 인덕터 L의 방전 위상의 초기 부분의 작은 저항 경로를 제공할 수 있다. 손실을 더 줄이기 위해, 다이오드 구조가 MN과 평행으로 포함될 수 있다. 예를 들어, 다이오드 구조는 제2 n-채널 트랜지스터 MN2를 이용하여 제공될 수 있다. 제2 n-채널 트랜지스터 MN2는 MN의 문턱 전압에 상응하는 것보다 작은 문턱 전압을 포함할 수 있다. 예를 들어, MN2는 LVT 트랜지스터로 참조될 수 있고 예를 들어 200mV의 게이트 소스 문턱전압 VT를 제공하도록 구성될 수 있다.

가벼운 부하 조건에서, MN은 로우 사이드 전도 손실을 줄이기 위해 활성화될 수 있고(예, 전도로 바이어스), 높은 부하에서 MN2에 의해 제공되는 다이오드 구조는 인덕터 방전 기간의 대부분 동안 포워드 바이어스 될 수 있다. 예를 들어, 높은 부하 조건에서, 다이오드 구조 MN2를 통하는 전류는 상응하여 더 높아질 수 있고, 이에 따라 다이오드 구조 MN2는 더 낮은 저항 영역에서 동작하고, 이는 증가된 효율을 제공한다.

도 5의 다른 예시에서 SIMO 컨버터 회로(500)는 DVS 제어 회로(530)를 포함할 수 있다. 예를 들어, DVS 제어 회로(530)은 각각의 헤더 스위치에 연결될 수 있고, 예를 들어 헤더 스위치 S3 또는 S4는 각각의 기능적 블록, 예를 들어 DVS 블록(532) 등에 제공되는 출력 전압을 조정 또는 선택할 수 있다. 예를 들어, 각각의 블록, 예를 들어 DVS 블록(532)은 부하, 가용 에너지, 및/또는 적어도 하나의 다른 파라미터에 의존하여 DVS 제어 회로(530)에 의해 결정되는 VDD 전압과 함께 제공될 수 있다. 예를 들어, 이러한 스위칭은 1ns 이하의 스위칭 시간에서 일어날 수 있고, 이에 따라 지시와 임무를 기본으로 하는 VDD 전압의 동적 또는 실시간 제어를 허용한다.

실시예에서, 각각의 출력(VOUT1 or VOUT2)은 상호 배타적은 방식으로 선택되고, 예를 들어 DVS 제어 회로 530를 이용한다. 예를 들어, 피크 부하는 예를 들어 모든 블록이 출력에 연결되는 경우, 임의의 시간에서 단 하나만을 볼 수 있다. 예를 들어 DVS 제어 회로(530)는 DVS 제어 회로(530)에 의해 구축되는 전압 측정 기법에 상응하는 출력 규칙 우선성을 지시하는 SIMO 제어 회로(516)에게 정보를 제공하기 위해, SIMO 제어 회로(516)에게 출력(526)을 제공할 수 있다.

예를 들어, 높은 부하에 부착되는 SIMO 컨버터 출력은 제1 비교기 회로(512A)에 의해 지시되는 지정된 문턱 아래의 전압 강하가 전재하는 경우 IL을 가지는 이러한 출력(예, VOUT1)을 제공함으로써 높은 우선성에 할당될 수 있다. 유사하게, 다른 출력은 우선성의 순서로 제공될 수 있다. 예를 들어, VOUT2의 강하는 더 높은 우선성을 가지는 VOUT1에 의해 미리 비워지지 않은 경우, 제2 비교기 회로(512)에 의해 제공되는 정보에 반응하여 충전될 수 있다.

도 6은 도 5에 도시되는 인덕터에 상응하는 인덕터 전류의 그래프이다. 도 5에서 설명된 바와 같이, 제1 기간(A) 동안, 인덕터 전류 IL은 하이 사이드 스위치(예, MP)가 전도로 바이어스 된 경우에 증가할 수 있다. 충전 위상 기간 동안, MP는 출력 노드 전압을 기준 전압과 비교하도록 구성되는 비교기 회로를 이용하는 부분에서 적어도 구축될 수 있고, 예를 들어 비교기 회로는 도 8A 및 8B의 예시에서 도시되는 지정된 히스테리시스를 제공하는 부분에서 지정되는 문턱을 포함한다. 방전 위상의 초기 부분(B), 예를 들어 지정된 고정 기간 동안, 로우 사이드 스위치(예, MN)는 전도로 바이어스될 수 있다. 지정된 고정 기간은 정기적인 구간 제어 회로에 의해 구축될 수 있고, 이는 예를 들어 가벼운 부하 구동 동안 효율을 증가시킬 수 있다. 방전 위상의 후기 부분(C) 동안, 포워드 바이어스되는 다이오드 구조는 IL로 낮은 저항의 전류를 제공할 수 있다. 각각의 주기에서, 예를 들어 도 6에 도시되는 주기는 각각의 출력 노드 동안 반복될 수 있고, 예를 들어 지정된 규칙 우선성에 기반하고, 본 서의 임의 예시에서 기술될 수 있다.

도 7A는 시뮬레이션되는 인덕터 전류의 명시적인 예시이고, 도 7B는 인덕터의 제1 단말의 전압을 도시한다. 도 7A 및 7B의 그래프는 방전 위상 동안 획득될 수 있고, 이는 예를 들어, 가벼운 부하 조건에서 도 5 및 6의 예시에 상응한다. 전술된 바와 같이, 방전 단계의 초기 부분(702)에서 인덕터의 제1 말단의 노드 전압 VX는 예를 들어 지정되는 기간 동안, 로우 사이드 스위치(예, MN)를 이용하여 기준 전압(예, 그라운드 또는 영 볼트)으로 고정될 수 있다. 방전 위상의 후기 부분(704) 동안, 다이오드 구조는 (예를 들어, 노드 전압 VX가 기준 전압에 비해 네거티브일 수 있기 때문에) 포워드 바이어스될 수 있다.

도 8A는 도 3 및 5의 비교기 회로에서 각각의 비교기 입력에 반응하여 획득될 수 있는 비교기 회로 출력의 그래프이다. 비교기 반응의 지연은 예를 들어 비교기 회로 출력(예, 비교기 출력이 낮은 경우 전도성이 되고 비교기 출력이 높은 경우 전도성이 저해되는 p 채널 트랜지스터)을 이용하는 일부분에서 제어되는 하이 사이드 스위치로서 정기적인 구간을 구축하는 데 이용될 수 있다.

비교기의 제1 입력은 출력 노드 전압 또는 전압에 비례하여 출력 노드 전압(예, VOUT MONITOR)에 연결될 수 있다. 비교기의 제2 입력은 기준 전압, VREF에 예를 들어, 타겟 또는 예정된 출력 전압에 상응하여 연결될 수 있다. 비교기 회로는 지정되는 히스테리시스를 포함할 수 있고, 이는 도 3 또는 5의 SIMO 컨버터 회로에 의해 제공되는 출력 전압의 리플을 적어도 일부 제한 또는 구축하는 데 이용될 수 있다. 예를 들어, 히스테리시스 윈도우는 상한 문턱 VTH, 및 하한 문턱 VTL를 이용하여 정의될 수 있고, 예를 들어 기준 전압 VREF에 상대적으로 지정될 수 있다.

예를 들어, VOUT < VTL의 경우, 하이 사이드 스위치는 켜질 수 있고, 이는 인덕터를 충전시킬 수 있고, 다음으로 VOUT을 증가시킬 수 있다. T1에서 VOUT이 VTH를 크로스하는 경우(예, VOUT > VTH), 하이사이드 스위치는 꺼질 수 있고, 예를 들어 디커플링 커패시터 또는 다른 에너지 저장 장치가 부하를 공급할 수 있게 한다. 지정된 규칙 우선성에 기반하여 다른 출력에 의해 미리 비워지지 않는 한 T2에서, VOUT이 VTL 아래로 떨어지는 경우(예, VOUT < VTL), 하이 사이드 스위치는 켜질 수 있다. 이러한 방법으로 스위칭 주파수 및 정기적인 하이 사이드 스위치는 부하 변경에 반응하여 조절될 수 있다. 예를 들어, 스위칭 주파수는 더 낮아질 수 있고 하이 사이드 스위치의 정기적인 펄스 폭은 가벼운 부하에서 더 짧을 수 있다. 트레이드오프(tradeoff)는 스위칭 주파수와 리플의 규모 사이에 존재할 수 있다. 예를 들어 더 많은 리플이 수용 가능해지는 경우, 히스테리시스를 더 낮은 스위칭 주파수롤 옮기는 것은 효율을 개선할 수 있지만 리플을 증가시킬 수 있다. 다른 예에서, ULP SoC를 포함하는 어플리케이션에서, 이러한 ULP SoC이 상대적으로 낮은 구동 클락 속도를 포함할 수 있기 때문에, 더 많은 리플이 수용될 수 있다.

도 8B는 도 8A의 비교기 회로 출력을 제공할 수 있는 트랜지스터 구성의 도면이다. 예를 들어, 트랜지스터 MN1 및 MN2는 차동 입력단(differential pair)을 구축할 수 있고, 트랜지스터 M1부터 M4까지는 비교기 회로의 능동 부하를 구축할 수 있다. M1 및 M2는 유사한 사이즈일 수 있고, M3 및 M4는 M1 및 M2보다 더 커서 더 높은 구동력을 예를 들어 히스테리시스 등으로 제공할 수 있다.

예를 들어, VOUT이 VREF보다 낮은 경우, 대부분의 전류는 MN1을 통해 흐를 수 있고, 따라서 비교기 출력 OUT은 낮다. VOUT이 증가하는 경우, M2는 더 강하게 전도를 향해 바이어스된다. VOUT이 VREF와 대략 동일해지는 경우, MN2의 구동은 대략 MN1와 같지만, M3는 M1보다 높은 구동력을 가지고, 따라서 MN2는 OUTB를 낮게 하기 위해 더 많은 전류를 요구한다. 이는 VOUT은 OUTB를 낮게 구동하기 위해 도 8A의 VTH에 상응하는 차이만큼 VREF를 초과함을 의미한다. 유사하게, VOUT은 OUT을 낮게 구동하기 위해 도 8A의 VTL에 상응하는 차이만큼 VREF보다 낮다.

도 9는 도 5에 도시되는 SIMO 컨버터 회로로부터 획득될 수 있는 측정되는 출력 노드 전압 각각의 예시이다. 이러한 SIMO 컨버터 회로는 약 1V 이상의 입력 전압을 이용함으로써 각각 대략 0.9VDC (예, VOUT1), 대략 0.7VDC (예, VOUT2), 및 대략 0.4VDC (약, VOUT3)의 출력 전압을 생성하도록 구성될 수 있다.

도 10은 예를 들어 도 5에 도시되는 다중 출력의 SIMO 컨버터 회로의 출력에 의해 제공되는 부하 전류에 관해 전개되는 0.9VDC 컨버터 회로의 측정되는 효율의 도면이다. 도 10에서 y축은 퍼센트로서 나타나고, x축은 부하 전류(예, 마이크로 앰프의 단위)를 나타낸다. 이 경우에 효율(1002)은 약 86%에 이른다.

도 11은 일실시예에 따라 PDVS 시스템을 구동하는 SIMO DC-DC 컨버터 회로의 구현을 도시하는 블록도이다. 먼저, 도 11에 연관되는 설명은 전체 시스템 구조 및 SIMO 제어 기법에 연관한다. 다음으로, 커패시터의 사이즈를 줄이는 히스테리시스 제어 기법의 설명이 제공된다. 마지막으로, PDVS 부하의 결합을 지닌 SIMO 회로가 크로스 규칙 및 SIMO 구조에 연관하는 높은 리플에 관해 설명된다.

SIMO DC-DC 컨버터 회로(1100)는 SIMO 제어기(1105) 및 출력 노드(1115) 세트 A-C를 포함한다. PDVS 회로(1130)는 PDVS 제어기(1131) 및 PDVS 블록(1132)를 포함한다. PDVS 회로(1130)는 다중의 PDVS 블록을 포함한다. PDVS 회로(1130)는 SIMO DC-DC 컨버터 회로(1100)와 구동 가능하게 연결되고, PDVS 회로(1130)는 구동 블록(1132) 세트를 가지고; 구동 블록 세트의 각각의 블록은 공급 전압 레일(1117) A-C 세트의 공급 전압 레일로부터 파워를 끌어들일 수 있다. 추가로, 출력 노드 세트의 각각의 출력 노드는 공급 전압 레일 세트의 공급 전압 레일과 특이적으로 연관된다. 예를 들어 출력 노드(1115A)는 전압 레일(1117A)와 연관되고, 출력 노드(1115B)는 전압 레일(1117B)와 연관되고, 출력 노드(1115C)는 전압 레일(1117C)와 연관된다.

SIMO DC-DC 컨버터 회로(1110)은 제1 비교기(1112A) 및 제2 비교기(1112B) (제3 비교기(1112C) 또한 도 11에 도시된다)를 포함할 수 있고, 제1 비교기(1112A)는 제1 바이어스 전류("기준 0.9V"로 라벨링됨)를 수신할 수 있고, 제1 출력 노드가 제1 부하(예, PDVS 블록(1132))를 느끼는 경우 복수의 출력 노드로부터 제1 출력을 선택하는 제어 신호(1120A) (제어 신호는 1120A-D로서 라벨링됨)를 생성한다. 유사하게 제2 비교기(1112B)는 또한 제2 바이어스 전류("기준 0.7V"로 라벨링됨)를 수신할 수 있고, 제1 출력 노드가 제1 부하보다 낮은 제2 부하를 느끼는 경우 출력 노드 세트로부터 제1 출력을 선택하는 제어 신호(1120B)를 생성한다. 제2 바이어스 전류는 제1 바이어스 전류보다 낮다. 추가로, 제2 비교기(1112B)의 파워 소비는 SIMO DC-DC 컨버터 회로가 동작하는 경우에 제1 비교기(1112A)의 파워 소비보다 낮아질 수 있다. SIMO DC-DC 컨버터 회로(1100)의 효율은 제2 비교기(1112B)가 제1 출력 노드를 선택하는 제어 신호를 생성하는 경우에 제1 비교기(1112A)가 제1 출력 노드를 선택하는 제어 신호를 생성하는 경우보다 높다.

제2 비교기(1112B)는 제1 비교기(1112A)가 제1 출력 노드를 선택하는 제어 신호를 생성하는 경우 동작 모드의 파워 소비보다 낮은 파워 소비를 가지는 오프 모드에 놓여질 수 있다. 유사하게, 제1 비교기(1112A)는 제2 비교기(1112B)가 제1 출력 노드를 선택하는 제어 신호를 생성하는 경우 동작 모드의 소비 전력보다 낮은 파워 소리를 가지는 오프 모드에 놓여질 수 있다. 일부 예시에서, SIMO DC-DC 변환 회로(1100) 및 PDVS 회로(1130)은 IC 내에서 포함될 수 있고, SIMO DC-DC 변환 회로(1100)는 시간 주기 동안 공급 전압 레일 세트로부터 전압을 공급하는 것과의 PDVS 회로(1130)의 구동 블록 세트(PDVS 블록(1132))로부터의 구동 블록을 지시하는 타임 주기 내의 출력 노드 세트의 단일 출력에 우선성을 둘 수 있다.

SIMO DC-DC 컨버터 회로(1100)는 동작 가능하게 비교기 세트(1112A-1112C)에 연결되는 스위치(S1-S3) 세트를 포함하고, 비교기 세트(1112A-1112C)의 각각의 비교기는 스위치(S1-S3) 세트로부터의 스위치에 특이적으로 연관된다. 더 상세하게는, 비교기(112A)는 스위치(S1)와 연관되고, 비교기(1112B)는 스위치(S2)에 연관되고, 비교기(1112C)는 스위치(S3)에 연관된다. 추가로 비교기 세트(1112A-1112C)의 각각의 비교기는 하한 히스테리시스 문턱 세트의 하한 히스테리시스 문턱과 연관되고, 및 상한 히스테리시스 문턱 세트의 상한 히스테리시스 문턱과 연관되고, 비교기 세트(1112A-1112C)의 각각의 비교기는 히스테리시스 문턱에 기반하는 폭을 가지는 펄스를 생성하여 독특하게 연관되는 스위치가 펄스에 반응하여 제어된다.

추가로, 비교기 세트(1112A-1112C)의 각각의 비교기는 바이어스 전류 세트의 바이어스 전류 및 비교기(1112A 또는 1112B 또는 1112C)의 출력 노드의 피드백 신호를 수신하고, 바이어스 전류 세트의 적어도 하나의 바이어스 전휴는 바이어스 전류 세트의 남은 바이어스 전류와 다르다. 비교기 세트(1112A-1112C) 및 스위치 세트(S1-S3)는 (1) 출력 노드(1115A-1115C) 세트의 각각의 출력 노드, 및 (2) 복수의 출력 노드(1115A-1115C)의 각각의 출력 노드의 상대적인 우선성에 기반하여 출력 노드(1115A-1115C) 세트의 출력 노드를 통합하여 선택할 수 있다.

SIMO DC-DC 컨버터 회로(1100)는 SIMO 제어기(1105), (히스테리시스) 비교기(1112A-1112C), 벅 DC-DC 컨버터(1140)을 포함하고 공급 파워 레일(1117A-1117C)에서 세 개의 출력 노드(1115A-1115C)를 제공한다. 전술한 바와 같이 PDVS 회로(1130)는 PDVS 제어기(1131) 및 PDVS 블록(1132)를 포함한다. 비교기(1112A-1112C), SIMO 제어기(1105) 및 벅 DC-DC 컨버터(1140)는 출력 전압을 출력 노드(1115A-1115C)로 제공하는 제어 루프를 구현한다. SIMO 제어기(1105)는 스위치(S1-S3)를 통해 인덕터 전류(IL)를 다른 공급 파워 레일(1117A-1117C)로 이끈다. (히스테리시스) 비교기(1112A-1112C)는 각각의 공급 파워 레일(1117A-1117C)을 기준 전압과 비교하고 디지털 출력을 제공한다. (히스테리시스) 비교기(1112A-1112C)는 또한 본 서에 자세히 기술되는 선택된 비교기(1112A-1112C)의 정시 스위칭을 제어한다. (히스테리시스) 비교기(1112A-1112C)는 각각의 파워 레일(1117A-1117C)의 스위칭 및 조절을 제어한다. 이러한 비교기(1112A-1112C)는 특정 파워 레일(1117A-1117C)이 도 11에 도시되는 시스템에서 필요하지 않는 경우 사용 불능이 될 수 있다. 비교기(1112A-1112C)의 디지털 출력은 PDVS 제어기(1131)의 우선성 신호를 따라 SIMO 제어기(1105)에서 수신된다. 이러한 신호는 스위치(S1-S3) 시퀀스 스위칭 할당뿐 아니라 벅 DC-DC 컨버터(1140)의 제어 신호를 생성하기 위해 이용된다. PDVS 제어기(1131)의 우선 신호는 각각의 공급 파워 레일(1117A-1117C)의 현재 부하 시나리오를 지시 또는 표현한다. SIMO 제어기(1105)는 스위칭 우선성을 설정하는 우선성 신호를 이용하고 스위치(S1-S3)에 가장 높고 가장 낮은 우선성을 배열한다. 예를 들어, 0.9V의 공급 파워 레일에 큰 부하가 걸리는 경우, 우선성은 이러한 공급 파워 레일에 맞춰 0.9V의 비교기(1112A) 출력이 낮게 가도록 설정되고, SIMO 제어기(1105)는 인덕터 전류(IL)을 0.9V의 공급 파워 레일로 유도한다. 세 개의 모든 레일에 부하가 높게 걸리는 경우에는, 이러한 스위칭 구성이 높은 리플 또는 크로스 규칙으로 이어질 수 있다. 그러나 모든 공급 파워 레일은 PDVS 회로(1130)에서 동시에 부하가 되지는 않는다. 결과로서, 높은 리플은 다른 공급 파워 레일에서 예상되지 않는다. 추가로, 도 11의 시스템은 시스템 레벨 부피 및 비용을 절약할 수 있는 다양한 커패시턴스의 SoC 디커플링을 허용한다.

도 11에 도시되는 PDVS-SIMO 구조의 디자인 목표는 일부 파라미터를 포함한다. 먼저 PDVS-SIMO 구조는 작은 리플을 가지는 작은 사이즈의 커패시턴스를 지원할 수 있다. 다음으로, PDVS-SIMO 구조는 높은 효율을 제공할 수 있다. 마지막으로, PDVS-SIMO 구조의 정적 파워 소비는 작다. 도 11에 나타나는 디자인은 전체 시스템 파워 및 비용을 줄이기 위해 이용될 수 있다. 컨버터(1140)의 스위칭 타임은 추가의 제어 회로를 줄이는데 도움을 주는 비교기(1112A-1112C)에 의해 제어되고, 이는 차례대로 시스템의 정적 파워 소비를 줄인다. 두 접근법은 컨버터(1140)에서 수동의 차원을 줄이기 위해 이용될 수 있다. 먼저 작은 CMOS 기술의 65nm의 개선된 프로세스 노드의 이용은 더 작은 사이즈의 인덕터와 커패시터에서 가용한 컨버터(1140)의 주파수를 더 빠르게 스위칭할 수 있다. 다음으로, 새로운 히스테리시스 제어 기법이 구현되어 nF 범위로 커패시터의 사이즈를 추가로 줄일 수 있다.

도 12는 도 11의 SIMO 컨버터 회로의 일부에 상응하는 DC-DC 컨버터를 위한 HS(high side) 스위칭 제어를 생성하는 공지된 제어 기법이다. 일반적으로 예를 들어 두 가지 접근법이 이용된다. 제1 접근법에서 고정된 지연이 생성되고 정기적으로 HS 스위치(MP)가 고정된 지연에 의해 제어된다. 이러한 지연은 스위칭이 가능한 인덕터 IL 및 HS의 전류를 생성하고, LS(Low Side) 스위칭이 이어진다. HS 제어는 각각의 주기에서 전송되는 에너지의 양을 결정한다. HS 제어의 제2 접근법은 인덕터 L을 센싱하는 전류를 이용하고 높은 출력의 파워 스위칭 컨버터에 더 바람직할 수 있다. 그러나 이러한 기법은 일부 부정확성 및 높은 에너지의 오버헤드를 가질 수 있고, 이는 낮은 에너지의 낮은 전압 시스템에서 적합하지 않게 된다. 추가로, 인덕터 L의 전류를 고정하는 것은 리플을 줄이는 커패시터를 디커플링하는 높은 커패시턴스 값의 이용을 포함한다. 인덕터 전류 IL은 낮은 부하의 경우에 (도 11에 도시되는) 커패시터에 저장된다. 이는 커패시터가 작은 경우 높은 리플을 유발한다.

도 13은 일실시예에 따라 HS 제어 기법의 회로 도면이다. 회로(1300)는 HS 스위치를 제어하는 히스테리시스 비교기(1305)를 이용한다. 비교기(1305)의 히스테리시스 및 비교기(1305)의 지연은 리플을 공급 파워 레일에 설정한다. 하이 사이드 트랜지스터 MP는 VO가 히스테리시스 비교기의 ThLO 이하가 되는 경우 켜지고, ThHI 및 ThLO는 비교기(1305)의 주어진 히스테리시스 ThHI-ThLO를 가지는 각각 높은 문턱 및 낮은 문턱이다. 인덕터 L은 출력 레일의 충전을 시작하고 전류는 상승하기 시작한다. VO가 ThHI를 크로스하면, MP는 사용 불능이 되고 인덕터 전류 IL은 출력 커패시터를 통해 방전을 시작한다.

도 14A-H는 개별의 DC-DC 컨버터 회로 중 HS 제어 회로의 동작을 도시한다. 명확하게, 도 14A 및 도 14B는 예를 들어 도 11에 도시되는 SIMO DC-DC 컨버터 회로 토폴로지를 이용하는 각각의 부하 전류를 위해 획득될 수 있는 시뮬레이션되는 인덕터 전류의 명시적인 예이다. 도 14에 도시되는 바와 같이 높은 부하 전류(예, 10mA)는 피크 인덕터 전류 IL 및 인덕터 전류 IL 펄스의 기간 모두를 증가시킨다. 유사하게, 도 14B에서 도시되는 바와 같이, 낮은 부하 전류(예, 1mA)는 이에 상응하여 피크 인덕터 전류 IL 및 인덕터 전류 IL 펄스의 기간을 감소시킨다.

도 14C는 예를 들어, 도 11의 예시에 도시되는 SIMO DC-DC 컨버터 회로 토폴로지의 시뮬레이션되는 출력 노드 전압 VOUT의 명시적인 예시이다. 도 14D는 예를 들어 도 14C의 명시적인 예시에 도시되는 출력 노드 전압을 획득하기 위해 HS(high-side) p-채널 트랜지스터에 제공될 수 있는 시뮬레이션되는 게이트 소스 전압 VGSMP의 명시적인 예시이다. 도 14D에 도시되는 바와 같이, VGSMP가 낮은 기간은 HS(high-side) 스위치(예, MP)가 전도되는 기간에 상응한다.

도 14E는 예를 들어 도 11의 예시에 도시되는 SIMO DC-DC 컨버터 회로 토폴로지의 시뮬레이션되는 출력 노드 전압 VOUT의 명시적인 예시이다. 도 14F는 예를 들어 도 14E에 도시되는 출력 노드 전압을 획득하기 위해 p-채널 트랜지스터에 제공될 수 있는 시뮬레이션되는 게이트 소스 전압 VGSMP의 명시적인 예시이다. 도 14C 및 14D의 예시는 도 14E 및 14F의 예시보다 상대적으로 높은 부하 컨디션을 도시한다. 도 14E 및 14F의 낮은 부하의 예시에서, 하이 사이드 스위치의 지속 기간은 도 14C 및 14D의 예시보다 상대적으로 짧을 수 있고, 펄스 사이의 기간은 더 길 수 있다. 도 14G는 도 8A와 유사하고 히스테리시스 문턱을 도시한다. 도 14H는 DC-DC 컨버터 회로 일부의 도면이다.

다른 방법에서 일반적으로 도 14A-H는 출력 커패시터로 유입되는 전류가 낮고 대부분의 전류는 커패시터를 충전하기 위해 이용되기 때문에 가벼운 부하 조건에서 출력의 전압은 빠르게 상승하는 것을 도시한다. 따라서, (도 14H에 도시되는) 비교기(1405)의 히스테리시스는 낮은 인덕터 전류 IL을 설정하고 낮은 리플을 보장한다. 부하의 전류가 상승하는 경우, 출력 전압의 상승 시간이 늘어나고, 그 결과로서, (더 높은 전류가 출력 바깥으로 유도되기 때문에) MP는 시간 구간이 길어진다. 이는 인덕터 L의 피크 전류를 증가시킨다. 도 14H의 회로는 출력 부하와 함께 스스로 적용된다. 이러한 기법은 공급 파워 레일의 리플을 출력 커패시터에 의존하여 더 작게 만든다(도 14A-H에 도시되지 않음).

도 15는 다른 부하에서 커패시터를 디커플링(decoupling)하는 다른 값을 위한 리플(ripple) 전압의 시뮬레이션 결과를 도시한다. 다르게 전개된 그래프는 다른 부하 전류를 나타낸다. 리플 전압은 0.8V VDD의 샘플 값 및 1.2V Vin에서 30-60mV 사이에서 변한다. 4.3nF의 출력 커패시터는 레일에서 대략 5%의 리플을 주었다. 커패시턴스의 이러한 값은 DC-DC 컨버터의 공급 파워 레일에 이용되는 (ㅅF 범위의) 전형적인 디커플링 커패시터보다 상당히 작다. 이러한 값에서, 커패시턴스는 칩 위에 쉽게 집적될 수 있다. 커패시턴스의 많은 비율이 이러한 공급 파워 레일에 연결되는 코어의 파라스틱(parasitic) 커패시턴스로부터 올 수 있다.

본 서에 기술되는 HS 제어 기법은 50mA까지 부하를 공급할 수 있고 CCM(continuous conduction mode)과 DCM(discontinuous conduction mode) 모두에서 SIMO 컨버터 회로를 구동할 수 있다. 낮은 부하 조건에서 SIMO 컨버터 회로는 DCM에서 구동한다. HS 턴온 시간은 인덕터를 충전하기 위해 이용된다. LS 제어 주기 후에, 인덕터 전류 IL은 영이 된다. 그러나 VO는, 낮은 부하 조건으로 인해 LS 주기 이후에 ThLO 이하로 내려간다. HS 제어 기법은 VO가 ThLO 이하로 내려간 후, 다시 시작된다. 낮은 부하의 DCM에서 동작하는 것은 리플의 제어와 수용 가능한 효율의 달성에도 도움이 된다. SIMO 컨버터 회로는 높은 부하 조건의 CCM에서 동작한다. 높은 부하 조건에서 인덕터 전류가 영이 되기 전에 VO가 ThLO이 되고, 이에 따라 연속적으로 전도된다. CCM에서의 동작은 SIMO 컨버터 회로의 높은 부하 조건을 표적화하는 데 도움이 된다. 도 16은 낮은 부하 및 높은 부하에서의 출력 전압 및 인턱터 전류의 시뮬레이션 결과를 각각 도시한다. 도 16A는 0.4 mA의 부하 전류에서의 인덕터 전류 및 출력 전압의 시뮬레이션 결과를 도시한다. 도 16B는 40 mA의 부하 전류에서의 출력 전압 및 인덕터 전류의 시뮬레이션 결과를 도시한다. 도 16A-B의 결과는 SIMO 컨버터 회로가 높은 부하의 조건(도 16B)에서는 CCM으로 낮은 부하의 조건(도 16A)에서는 DCM으로 동작함을 나타낸다.

HS 회로의 정적 파워 소비는 비교기(예, 도 11의 비교기(1112A-1112C))의 파워 소비에 의해 지시된다. 비교기의 정지 전류를 낮춤으로써 더 많은 파워가 절약될 수 있다. 그러나, 비교기의 성능은 또한 공급 전력 레일에서 보여지는 리플의 양을 제어한다. 예를 들어, 비교기가 더 많은 지연 (더 낮은 파워)를 가지는 경우, 출력 전압에서의 변화에 대한 비교기의 반응은 더 느려질 수 있고, 이는 증가된 리플로 이어진다. 도 17A는 비교 정지 전류와 함께 리플의 변화의 예시를 도시한다. 리플은 늘어나는 정지 전류와 함께 감소한다. 리플은 25ㅅA의 비교기 전류 이후에 일정해진다. 25ㅅA의 비교기 전류 이후에, 비교기의 히스테리시스 및 출력 커패시터는 리플의 양을 제어한다. 도 17A의 예시에서, 25ㅅA 정지 전류의 선택은 0.9V 및 0.7V의 공급 파워 레일의 비교기에서 이뤄지고 두 갱의 커패시터는 0.4V의 공급 파워 레일에서 이용된다. 하나의 비교기는 3ㅅA의 정지 전류를 가지고, 다른 비교기는 100nA의 정지 전류를 가진다. 이는 낮은 파워 모드를 위한 컨버터의 정적 파워 소비를 낮게 하기 위해 이뤄지고, PDVS 시스템의 모든 코어는 0.4V에 연결될 수 있다. 다른 두 개의 컨버터는 사용이 불가능할 수 있고, 0.4V 레일은 더 높은 리플을 가지는 VDD를 공급할 수 있다.

비교기의 히스테리시스는 또한 피크 인덕터 전류를 결정하는 데 이용되고, 이는 가벼운 부하 조건에서 특히 SIMO 컨버터의 전체 효율을 결정하는 데 이용된다. 인덕터 전류의 높은 값에서, 전도 손실은 증가하고 이에 따라 효율은 감소하고, 인덕터 전류의 낮은 값에서 스위칭 손실은 효율을 감소시킨다. 인덕터 전류는 비교기에서 히스테리시스를 통해 제어된다. 높은 부하 컨디션에서 SIMO는 연속적인 전도 모드에서 동작하기 때문에 손실은 부하 전류에 의해 결정된다. SIMO 비교기 및 출력 커패시터는 또한 SIMO 컨버터의 전이 행동에 영향을 준다. 도 17B는 100ㅅA부터 10mA까지 10ns동안 출력 부하가 변하는 비교기의 조건 예시를 도시한다. 도 17B에 도시되는 바와 같이, SIMO 컨버터는 부하 조건의 빠른 변화를 조절하는 것도 연속적으로 가능하다. 그러나 출력 커패시터의 작은 사이즈 때문에, 출력 부하의 예를 들어 40-50mA에 이르는 높은 부하로의 많은 변화는 출력 레일에서 오버슛(overshoot) 또는 언더슛(undershoot)으로 이어질 수 있다. SIMO 컨버터는 이러한 조건 하에서 회복되는 수 ㅅs를 이용한다. 이는 높은 인덕터 전류로 이어질 수 있고 높은 리플을 야기할 수 있는 매우 짧은 시간에 DCM로부터 CCM로 컨버터가 변하기 때문에 발생한다. 그러나 부하의 변화가 느린 경우, 높은 리플은 공급 파워 레일에서 보여지지 않는다.

도 18A-D는 SIMO DC-DC 컨버터 회로의 로우 사이드 회로의 동작을 도시한다. 일반적으로, 도 18A-D는 고정된 시간 동안 LS 스위치를 유지하기 위해 로우 사이드 제어가 구현되는 것을 보여준다. 남은 시간 동안, LS는 다이오드로서 수행한다. LS 스위치는 LVT(low threshold voltage) 장치와 함께 구현된다. 결과로서, 다이오드는 큰 손실을 입히지 않는다. LS에 대해 공지된 기법은 영(zero) 검출 비교기를 구현한다. 낮은 부하 조건 및 낮은 인덕터 전류에서, 영 검출 비교기의 성능은 매우 뛰어나다. 높은 성능으로, 컨버터 DC 파워 소비의 큰 오버헤드가 추가되어 비교기의 정지 전류는 커진다. LS의 정시 고정 지연을 구현하는 기법은 효율적으로 작은 패널티와 함께 이러한 오버헤드를 제거한다. 도 18A는 도 7A와 유사하고, 도 18B는 도 7B와 유사하고, 도 18C는 도 6과 유사하다. 도 18D는 SIMO DC-DC 컨버터 회로의 일부의 도면이다.

도 19는 일실시예에 따른 SIMO 제어기의 회로 도면이다. 도 19에서, SIMO 제어기(1905)는 세 개의 비교기(1912A-1912C)에 동작 가능하게 연결된다. HS 제어는 세 개의 (히스테리시스) 비교기(1912A-1912C) 중 임의의 것이 높은 출력이 되는 경우에 이용 가능하다. 이 때, LS는 사용할 수 없다. HS가 사용할 수 없게 되는 경우, (도 18에 도시되는 바와 같이) LS는 주어진 펄스 폭 동안 켜진다. 스위치(S1-S3)는 도 11로부터 다시 도시되는 0.9V, 0.7V, 및 0.4V의 레일에 대한 SIMO 스위치이다. 우선성 선책은 c1 및 c2에서 S1 및 S2에 상응하여 선택한다. 예를 들어, 0.7V의 레일이 높은 우선성을 가지는 경우, c2는 p1으로, c1는 p2로 연결된다. 유사하게, b1은 S2와, b2는 S1와 연결된다. S1, S2, 및 S3 중 오직 하나의 스위치만이 주어진 시간에서 켜진다. 우선성 선택은 특정 스위치를 선택하는 역할을 수행한다. 적어도 하나의 공급 파워 레일이 자신의 ThLO 이하가 되는 경우, 높은 우선성을 가지고 공급 파워에 상응하는 스위치가 켜진다. 높은 우선성은 높은 부하를 가지는 레일에 할당된다. 이러한 디자인은 PDVS 시스템을 적합하게 한다. 하나의 공급 파워 레일에 높은 부하가 걸리는 경우, 다른 공급 파워 레일은 PDVS에서 적은 부하가 걸린다. 추가로, 부하 정보는 PDVS 회로에서 (헤더 스위치 연결을 통해) 잘 알려져 있기 때문에, 우선성은 수정되어 할당될 수 있다.

이러한 기법에서, 높은 부하를 가지는 공급 파워 레일은 공급 파워 레일이 높은 리플을 가지지 못하도록 먼저 서비스된다. 낮은 부하를 가지는 공급 파워 레일은 천천히 방전되고 그 동안에 서비스될 수 있다. SIMO 제어기(1905)는 부하의 차이가 공급 파워 레일 간에 너무 크게 되는 경우에, 높은 크로스 조절에 놓일 수 있다. 이는 동작의 CCM 모드에서 일어날 수 있다. 하나의 공급 파워 레일에 높은 부하, 예를 들어 40-50mA의 전류가 걸리는 경우, 다른 레일에는 10-100ㅅA의 전류와 같은 낮은 부하가 걸리고, 다음으로 낮은 부하가 걸리는 공급 파워 레일은 높은 전류가 인덕터에 존재하기 때문에 충전될 수 있다. 이러한 제약을 극복하는 하나의 방법은 인덕터의 양 말단을 쇼트시키는 것이고, 이는 에너지 손실로 이어진다. 따라서, 여분의 전류가, 낮은 우선성을 가지는 0.4V의 레일에 덤핑(dump)되어 있다. 전압이 높아지는 경우에, 클램프가 0.4V의 공급 파워 레일에서 전압을 제어하는 데 이용될 수 있다.

도 20A-B는 출력 공급 파워 레일의 다른 시나리오에서 부하 전류의 분산 예시를 각각 도시한다. 도 20A는 대부분의 코어가 0.9V의 레일로 연결되는 경우를 도시하고 도 20B는 대부분의 코어가 0.7V의 공급 파워 레일로 연결되는 경우를 각각 도시한다. 도 20A-B는 하나의 VDD 공급 파워 레일에 부하가 많이 걸리는 경우(대부분의 코어가 VDD에 연결되는 경우)에 다른 VDD 공급 파워 레일에는 부하가 적게 걸리는 경우를 이해하게 한다. 이는 SIMO 컨버터 디자인의 장점으로 이용될 수 있는 PDVS 회로의 독특한 특성이다. 이러한 특성은 SIMO 컨버터의 크로스 조절의 문제를 해결하기 위해 이용될 수 있다. 크로스 조절은 공급 파워 레일 중 하나의 부하 전류의 변화가 다른 공급 파워 레일의 출력 전압의 변화로 이어지는 경우에, 대개 CCM에서 작동하는 SIMO 컨버터에서 발생한다. 이는 대부분 시스템의 공급 파워 레일의 부하 변화 때문에 일어난다. 종종 SIMO 컨버터는 크로스 조절을 해결하는 가장 나쁜 경우의 부하 변이를 해결하기 위해 오버 디자인된다. PDVS를 구현하는 시스템에서 충분히 정의되는 부하 구성에서, 부하 변이는 사전에 알려진다. 또한 임의 시점에서 세 개의 공급 파워 레일 중 높은 부하가 걸리고 낮은 부하가 걸리는 것이 알려진다. 이러한 정보는 정보가 PDVS(도 2 참조)의 헤더 스위치를 구성할 필요가 있거나 이미 알려져 있기 때문에 주어진 시간에서 주어진 파워 레일에 연결되는 코어의 수 (또는 코어의 타입)을 조사함으로써 쉽게 획득될 수 있다. 이러한 정보는 스위칭 공급 파워 레일의 우선성을 설정하는 SIMO 컨버터 디자인에서 이용된다. 예를 들어, 일부 실시예에서, SIMO가 0.9V, 0.7V 및 0.4V을 제공하도록 디자인되고 0.9V 공급 파워 레일이 높게 부하가 걸리는 경우, 0.9V 레일은 우선성에 설정된다. 이러한 예시에서, 0.9V 공급 파워 레일이 먼저 조절되고 0.7V 및 0.4V 레일이 이어진다. 부하 정보가 알려지지 않은 경우, 우선성은 올바르게 설정될 수 없고, 높은 크로스 조절이 공급 파워 레일에서 보여질 수 있다. 지정되는 에러 내에서 공급 파워 레일을 유지하기 위해 종종 커패시터의 높은 값은 ㅅF 범위에서 이용된다. 그러나 SIMO 컨버터 회로는 예정된 SIMO 컨버터에서 이용되는 디커플링 커패시터의 값을 매우 낮게 하기 위해 PDVS 회로와 연결 지어 이용될 수 있다.

PDVS 회로에서, DVS 제어로 인한 갑작스러운 부하의 변화가 결정된다. 대부분의 코어가 0.9V 레일로부터 0.7V 레일까지인 경우, PDVS 제어는 신호를 경유하여 SIMO 컨버터를 지시하고, 이는 0.7V 레일에 우선 순위가 될 수 있다. 피드-포워드 정보는 갑작스러운 부하 변이로 인한 제어 크로스 조절을 제어하는 우선 순위를 동적으로 재할당하기 위해 이용될 수 있다. 이는 또한 낮은 부하 조건에서 효율성을 제거할 수 있는 복잡한 피드백 기법을 제거한다.

도 21A는 특정한 출력 규칙의 우선성에 따라, 도 11에 도시되는 SIMO DC-DC 컨버터 회로로부터 획득될 수 있는 것과 같은 각각의 측정되는 출력 노드 전압의 예시이다. 이러한 SIMO DC-DC 컨버터 회로는 각각 대략 0.9VDC (예, VOUT1), 대략 0.7VDC (예, VOUT2) 및 대략 0.4VDC (예, VOUT3)인 세 개의 출력 전압을 예를 들어 약 1V 이상의 입력 전압을 이용하여 생성하도록 구성될 수 있다.

도 21B는 제2의 다른 출력 규칙의 우선성에 따라, 도 11에 도시되는 SIMO DC-DC 컨버터 회로로부터 획득될 수 있는 것과 같은 각각의 측정되는 출력 노드 전압의 예시이다. 이러한 SIMO DC-DC 컨버터 회로는 각각 대략 0.9VDC (예, VOUT1), 대략 0.7VDC (예, VOUT2) 및 대략 0.4VDC (예, VOUT3)인 세 개의 출력 전압을 예를 들어 약 1V 이상의 입력 전압을 이용하여 생성하도록 구성될 수 있다.

다른 공급 파워 레일의 급격한 부하 변화로 인해 하나의 공급 파워 레일에서 증가되는 리플로 참조되는 크로스 조절은 다중 출력 조절 회로의 큰 주제가 될 수 있다. DVC 회로를 이용하는 로드의 변화는 정해질 수 있는 것으로 인지된다. 예를 들어, DVS 제어기 회로에 반응하여 0.9VDC의 공급 파워 레일부터 0.7VDC의 공급 파워 레일까지 이용하는 블록 스위치 각각의 경우에, 파워 공급 조절 제어 회로는 0.7VDC 출력을 우선 순위로 두는 조절 우선성을 상응하여 조절할 수 있고, 심지어 0.9VDC 출력을 무시하거나 사용 불능으로 만들 수 있다. 도 21A의 명시적인 예시에서, 0.9VDC 출력은 0.7VDC 레일보다 상대적으로 낮은 조절 우선성에 있다. 출력 조절 우선성으로 인해, 영역(2102)에서, 0.9VDC 레일은 상당히 하강할 수 있고, 예를 들어 도 21B에 도시되는 상응하는 출력보다 30mV 규모만큼 큰 리플을 제공할 수 있고, 0.9VDC 레일은 40mV만큼 작은 리플을 제한하도록 할당될 수 있다. 따라서, 부하에 기반하는 다른 출력 레일에 대한 적절한 우선성의 할당은 리플 효과를 줄이는 데 도움이 될 수 있다. 도 21A 및 21B에서, 수직 스케일은 디비젼 당 약 100mV이다.

도 22A는 도 22B의 예시와 비교하여 무거운 로드에서 도 11에 도시되는 SIMO DC-DC 컨버터 회로로부터 획득될 수 있는 것과 같은 측정되는 출력 노드 전압의 예시이다. 이러한 컨버터 회로는 각각 대략 0.9VDC (예, VOUT1), 대략 0.7VDC (예, VOUT2) 및 대략 0.4VDC (예, VOUT3)인 세 개의 출력 전압을 예를 들어 약 1V 이상의 입력 전압을 이용하여 생성하도록 구성될 수 있다. 도 22A의 높은 부하의 예시는 0.9VDC 출력에서의 약 10mA, 0.7VDC 출력에서의 약 1mA, 0.4VDC 출력에서의 약 1mA의 출력 전류를 각각 포함한다. 이러한 예시에서, 컨버터 회로 효율은 약 40mV 이하로 측정되는 리플을 가지는 86%이다.

도 22B는 도 22A의 예시와 비교되어 가볍게 조절되는 부하에서 도 11에 도시되는 SIMO DC-DC 컨버터 회로로부터 획득될 수 있는 것과 같은 측정되는 출력 노드 전압의 예시이다. 이러한 컨버터 회로는 각각 대략 0.9VDC (예, VOUT1), 대략 0.7VDC (예, VOUT2) 및 대략 0.4VDC (예, VOUT3)인 세 개의 출력 전압을 예를 들어 약 1V 이상의 입력 전압을 이용하여 생성하도록 구성될 수 있다. 도 22B의 낮은 부하의 예시는 0.9VDC 출력에서의 약 10mA, 0.7VDC 출력에서의 약 100 ㅅA, 0.4VDC 출력에서의 약 100 ㅅA의 출력 전류를 각각 포함한다. 이러한 예시에서 컨버터 회로 효율은 영역(2202)에서 86%이고, 컨버터 회로는 0.4VDC 이상의 레벨(예, 리셋 조건을 피하는)에서 0.4VDC 레일을 유지하는 충분한 인덕터 전류 IL을 제공할 수 있다. 도 21A-B 및 도 22A-B는 높은 부하 효율이 86%이고 낮은 부하 효율이 62%임을 보여준다.

도 23A는 다중 출력 구성의 다른 출력과 함께 구동되거나 단독으로 구동될 수 있는 0.9V DC 컨버터 회로의 측정되는 효율의 도시적인 예시이고, 예를 들어 도 11에 도시되는 SIMO DC-DC 컨버터 회로(1100)로부터 획득될 수 있다. 단독의 구성에서 0.9V DC 출력(레일)의 피크 효율은 대략 88% 일 수 있다. 효율은 SIMO 구성의 0.9V DC 출력 (또는 레일)의 부하 전류와 함께 측정되고, 0.7V 및 0.4V의 레일에는 100 ㅅA의 전류가 흐른다.

도 23B는 다중 출력 구성의 다른 출력과 함께 구동되거나 단독으로 구동될 수 있는 0.7V DC 컨버터 회로의 측정되는 효율의 도시적인 예시이고, 예를 들어 도 11에 도시되는 SIMO DC-DC 컨버터 회로(1100)로부터 획득될 수 있다. 단독의 구성에서 0.7V DC 출력(레일)의 피크 효율은 대략 82% 일 수 있다. 효율은 SIMO 구성의 0.7V DC 출력 (또는 레일)의 부하 전류와 함께 측정되고, 0.9V 및 0.4V의 레일에는 100 ㅅA의 전류가 흐른다.

도 23C는 다중 출력 구성의 다른 출력과 함께 구동되거나 단독으로 구동될 수 있는 0.4V DC 컨버터 회로의 측정되는 효율의 일반적으로 도시된 예시이고, 예를 들어 도 11에 도시되는 SIMO DC-DC 컨버터 회로(1100)로부터 획득될 수 있다. 단독의 구성에서 0.4V DC 출력(레일)의 피크 효율은 대략 61% 일 수 있다. 효율은 SIMO 구성의 0.4V DC 출력 (또는 레일)의 부하 전류와 함께 측정되고, 0.9V 및 0.7V의 레일에는 100 ㅅA의 전류가 흐른다.

도 23D는 도 11에 도시되는 SIMO DC-DC 컨버터 회로로부터 획득될 수 있지만, 낮은 상태 전류 비교기(lower-static-current comparator) 및 높은 상태 전류 비교기(higher-static-current comparator)를 가지는 것과 같은 0.4V DC 컨버터 회로의 측정되는 효율의 일반적으로 도시된 예시이다. 도 23D의 예시에서 약 3ㅅA를 소비하는 비교기 회로를 이용하는 약 0.4V DC 컨버터 회로의 피크 효율은 약 68%일 수 있다. 약 100nA를 소비하는 비교기 회로를 이용하는 0.4V DC 컨버터 회로의 피크 효율은 약 61%일 수 있다. 따라서, 효율은 0.9V 및 0.7V의 레일을 사용할 수 없는 높고 낮은 정지 전류에서 동작되는 0.4V DC 출력 (또는 레일)에서 측정된다.

도 24는 도 11에 도시되는 SIMO DC-DC 컨버터 회로의 적어도 일부를 포함할 수 있는 집적 회로 금형(die)의 현미경사진의 예시이다. 이러한 전류는 예를 들어 65nm CMOS 노드에 집적되는 온칩 디커플링 커패시터 및 스위치를 포함할 수 있다. 오프 칩 인덕터를 무시하면, 컨버터 회로의 전체 면적은 약 1mm ㅧ 2mm이다. 디자인을 위한 커패시터는 NMOS 커패시터를 이용하여 구현된다. 커패시터의 값은 0.9V 및 0.7V 레일에서 4.3nF이고, 0.4V 레일에서 2.3nF이다. 게이트 산화 누설로 인해 커패시턴스는 1ㅅA까지의 대기 전류를 발생시킨다. 컨버터의 전체 면적은 2mm²이다. 제어 회로의 면적은 0.03mm²이다

도 25는 일실시예에 따라 적어도 하나의 컨버터 회로를 이용하는 출력 전압을 조절하는 방법을 도시하는 흐름도이다. 단계(2502)에서, 제1 출력 노드의 전압은 제1 출력 노드 기준과 비교될 수 있고, 예를 들어 도 3, 5, 8A, 8B, 또는 11의 예시에 기술되는 비교기 회로를 이용한다. 유사하게 단계(2504)에서, 제2 출력 노드의 전압은 제2 출력 노드 기준과 비교될 수 있고, 예를 들어 제2 비교기 회로를 이용한다. 단계(2506)에서 제1 또는 제2 비교기의 출력 중 하나는 제1 스위치와 연결될 수 있고, 예를 들어 지정된 출력 조절 우선성에 기반한다.

단계(2508)에서, 제1 입력 노드는 인덕터의 제1 말단과 연결될 수 있고, 예를 들어 제1 스위치의 제어 입력에 제공되는 신호에 반응하는 제1 스위치를 이용한다. 단계(2510)에서 인덕터의 제2 단말은 제1 출력 노드 또는 제2 출력 노드 중 하나에 연결될 수 있고, 예를 들어 지정되는 출력 조절 우선성에 기반한다. 예를 들어, 제1 비교기 회로 또는 제2 비교기 회로 중 적어도 하나는 지정되는 각각의 히스테리시스를 제공하는 일부분에서 지정되는 각각의 문턱을 포함할 수 있고, 예를 들어 도 8A 및 8B 및 그 밖의 예시에 관련되어 기술될 수 있다.

본 서에 기술되는 방법 및 장치는 (메모리에 저장되어 하드웨어에서 실행되는) 소프트웨어, 하드웨어, 또는 이것들의 결합에 의해 수행될 수 있다. 예를 들어, 휴대용 전화기의 제어 소프트웨어는 이러한 소프트웨어 및/또는 하드웨어에 의해 수행될 수 있다. 하드웨어 모듈은 예를 들어, 일반적인 목적의 프로세서, FPGA(field programmable gate array), 및/또는 ASIC(application specific integrated circuit)를 포함할 수 있다. (하드웨어에서 수행되는) 소프트웨어 모듈은 C, C++, Java™, Ruby, Visual Basic™, 및 다른 객체 지향, 절차적, 또는 다른 프로그래밍 언어 및 개발 툴을 포함하는 다양한 소프트웨어 언어로 표현될 수 있다. 컴퓨터 코드의 예시는 국한되지 않게 마이크로 코드 또는 마이크로 명령어, 기계 명령어, 컴파일러에 의해 생성되고, 웹 서비스를 생성하는 데 이용되는 코드, 및 인터프리터를 이용하는 컴퓨터에 의해 수행되는 높은 레벨의 명령어를 포함하는 파일을 포함한다. 컴퓨터 코드의 추가적인 예시는 국한되지 않게 제어 신호, 암호화 코드, 및 압축 코드를 포함한다.

본 서에 기술되는 일부 실시예는 다양한 컴퓨터 실현 구동 수행을 위해 명령어 또는 컴퓨터 코드를 가지는 비휘발성의 컴퓨터 판독 가능한 매체(또한 비휘발성의 프로세서 판독 가능 매체로 참조될 수 있음)를 가지는 컴퓨터 저장장치에 연관된다. 컴퓨터 판독 매체(또는 프로세서 판독 가능 매체)는 그것 자체로 휘발성의 전파 신호를 포함하지 않는 비휘발성(예, 공간 또는 케이블 등의 전송 매체에서 정보를 전달하는 전자기파를 전파)이다. (코드로서 참조될 수 있는) 매체 또는 컴퓨터 코드는 특별한 목적 또는 목적들을 위해 디자인 및 구축된 것일 수 있다. 비휘발성의 컴퓨터 판독 가능한 매체의 예시는 그러나 국한되지 않게 하드 디스크, 플로피 디스크, 및 자기 테이프 등의 자기 저장소 매체; CD/DVDs(Compact Disc/Digital Video Discs), CD-ROMs(Compact Disc-Read Only Memories), 및 홀로그래픽 장치와 같은 광학 저장소 매체; 광디스크와 같은 광자기 저장소 매체; 반송파 신호 프로세싱 모듈; 및 ASICs(Application-Specific Integrated Circuits), PLDs(Programmable Logic Devices), ROM(Read-Only Memory) 및 RAM(Random-Access Memory) 장치 등의 프로그램을 저장하고 수행하도록 특별히 구성되는 하드웨어 장치를 포함한다.

다양한 실시예가 전술되었지만, 오직 명시적인 방법으로 표현되었을 뿐, 국한되지 않음이 이해되어야 한다. 전술된 방법 및 단계가 특정 순서로 일어나는 특정 사건을 지시하는 경우 특정 단계의 순서는 수정될 수 있다. 추가적으로, 특정 단계는 전술된 바와 같이 순차적으로뿐만 아니라 가능한 경우 병렬적 프로세스에서 동시에 수행될 수 있다. 비록 다양한 실시예가 특정한 기능 및/또는 구성의 조합을 가지는 것으로 기술되었지만. 다른 실시예는 본 서에 기술되는 임의의 실시예의 임의의 특징 및/또는 구성의 결합 또는 하위 결합을 가질 수 있다.

예를 들어, 본 서에 기술되는 많은 실시예는 휴대용 전화기의 상황에서 기술되고, 상업용 라디오를 가지는 다른 타입의 모바일 통신 장치가 예를 들어 스마트폰 및 무선 통신 능력이 있는 태블릿으로서 이용될 수 있다. 유사하게, 본 서에 기술되는 많은 실시예가 데이터 패킷의 송수신 상황에서 기술되지만, 임의 타입의 데이터 유닛이 적용 가능한 통신 표준에 의존하여 데이터 셀 및 데이터 프레임을 포함하여 적용 가능할 수 있다.

Claims

장치에 있어서,
단일 인덕터 다중 출력(single-inductor multiple-output; SIMO) DC-DC 컨버터 회로
를 포함하고
상기 SIMO DC-DC 컨버터 회로는
복수의 출력 노드; 및
상기 SIMO DC-DC 컨버터 회로에 동작 가능하게 연결되는 팬옵틱 동적 전압 스케일링(panoptic dynamic voltage scaling; PDVS) 회로
를 포함하고,
상기 PDVS 회로는 복수의 구동 블록을 가지고, 상기 복수의 구동 블록의 각각의 구동 블록은 복수의 공급 전압 레일의 하나의 공급 전압 레일로부터 파워를 끌어내고, 상기 복수의 출력 노드의 각각의 출력 노드는 상기 복수의 공급 전압 레일의 공급 전압 레일과 특이적으로 연관되는 장치.
제1항에 있어서,
상기 SIMO DC-DC 컨버터 회로는 제1 비교기 및 제2 비교기를 포함하고, 상기 제1 비교기는 상기 제1 출력 노드가 제1 부하를 느끼는 경우, 제1 바이어스 전류를 수신하여 상기 복수의 출력 노드로부터 제1 출력 노드를 선택하는 제어 신호를 생성하도록 구성되고, 상기 제2 비교기는 상기 제1 출력 노드가 상기 제1 부하보다 낮은 제2 부하를 느끼는 경우, 제2 바이어스 전류를 수신하여 상기 복수의 출력 노드로부터 상기 제1 출력 노드를 선택하는 제어 신호를 생성하도록 구성되고,
상기 제2 바이어스 전류는 제1 바이어스 전류보다 작고, 상기 SIMO DC-DC 컨버터 회로가 동작하는 경우 상기 제2 비교기의 파워 소비는 상기 제1 비교기의 파워 소비보다 작고,
SIMO DC-DC의 상기 효율은 상기 제2 비교기가 상기 제1 출력 노드를 선택하는 상기 제어 신호를 생성하는 경우에, 상기 제1 비교기가 상기 제1 출력 노드를 선택하는 상기 제어 신호를 생성하는 경우보다 더 높고,
상기 제1 비교기가 상기 제1 출력 노드를 선택하는 상기 신호를 생성하는 경우, 상기 제2 비교기는 동작 모드 중의 파워 소비보다 더 적은 파워 소비를 가지는 오프 모드에 위치되고,
상기 제2 비교기가 상기 제1 출력 노드를 선택하는 상기 신호를 생성하는 경우, 상기 제1 비교기는 동작 모드 중의 파워 소비보다 더 적은 파워 소비를 가지는 오프 모드에 위치되는 장치.
제1항에 있어서,
상기 SIMO DC-DC 컨버터 회로 및 상기 PDVS 회로는 집적 회로 내에 포함되고, 상기 SIMO DC-DC 컨버터 회로는 상기 PDVS 회로의 상기 복수의 동작 블록으로부터의 블록과 상기 복수의 공급 전압 레일로부터의 공급 전압 레일이 시간 주기 동안 연결되는 것에 기반하여 상기 시간 주기 내의 상기 복수의 출력 노드로부터의 단일 출력 노드에 우선 순위를 매기도록 구성되는 장치.
제1항에 있어서,
상기 SIMO DC-DC 컨버터 회로는 제1 비교기 및 제2 비교기를 포함하고, 상기 제1 비교기는 제1 바이어스 전류를 수신하고 상기 복수의 출력 노드로부터 제1 출력 노드를 위한 제어 신호를 생성하고, 상기 제2 비교기는 제2 바이어스 전류를 수신하고 상기 복수의 출력 노드로부터 제2 출력 노드를 위한 제어 신호를 생성하도록 구성되고,
상기 SIMO DC-DC 컨버터 회로가 동작 중인 경우, 상기 제2 바이어스 전류는 상기 제1 바이어스 전류보다 작고, 상기 제2 출력 노드의 출력 전압은 상기 제1 출력 노드의 출력 전압보다 작고, 상기 제2 비교기의 파워 소비는 상기 제1 비교기의 파워 소비보다 작은 장치.
제1항에 있어서,
상기 SIMO DC-DC 컨버터 회로는 복수의 비교기 및 상기 복수의 비교기와 동작 가능하게 연결되는 복수의 스위치를 포함하고, 상기 복수의 비교기로부터의 각각의 비교기는 상기 복수의 스위치로부터의 스위치와 특이적으로 연관되고, 상기 복수의 스위치로부터의 각각의 스위치는 상기 복수의 출력 노드로부터의 출력 노드와 연관되고, 상기 복수의 비교기는 상기 복수의 스위치로부터의 각각의 스위치를 제어하는 제어 신호를 보내 상기 제어 신호에 기반하여 전류가 상기 복수의 출력 노드로부터의 각각의 출력 노드에 보내지도록 통합적으로 구성되고,
상기 복수의 비교기로부터의 각각의 비교기는 복수의 바이어스 전류로부터의 바이어스 전류와 특이적으로 연관되고, 상기 복수의 바이어스 전류로부터의 적어도 하나의 바이어스 전류는 상기 복수의 바이어스 전류로부터의 상기 나머지 바이어스 전류와 다르고,
상기 복수의 비교기 및 상기 복수의 스위치는 상기 복수의 출력 노드로부터의 각각의 출력 노드의 상기 전압을 조절하도록 통합적으로 구성되는 장치.
제1항에 있어서,
상기 SIMO DC-DC 컨버터 회로는 복수의 비교기 및 상기 복수의 비교기와 동작 가능하게 연결되는 복수의 스위치를 포함하고,
상기 복수의 비교기로부터의 각각의 비교기는 복수의 바이어스 전류로부터 바이어스 전류 및 상기 비교기의 상기 출력 노드로부터의 피드백 신호를 수신하도록 구성되고, 상기 복수의 바이어스 전류로부터의 적어도 하나의 바이어스 전류는 상기 복수의 바이어스 전류로부터의 상기 남은 바이어스 전류와 다르고,
상기 복수의 비교기 및 상기 복수의 스위치는 (1) 상기 복수의 출력 노드로부터의 각각의 출력 노드의 조건, 및 (2) 상기 복수의 출력 노드로부터의 각각의 출력 노드의 상대적인 우선성에 기반하여 상기 복수의 출력 노드로부터 출력 노드를 선택하도록 통합적으로 구성되는 장치.
제1항에 있어서,
상기 SIMO DC-DC 컨버터 회로는 복수의 비교기 및 상기 복수의 비교기와 동작 가능하게 연결되는 복수의 스위치를 포함하고, 상기 복수의 비교기로부터의 각각의 비교기는 상기 복수의 스위치로부터의 스위치와 특이적으로 연결되고,
상기 복수의 비교기로부터의 각각의 비교기는 복수의 낮은 히스테리시스 문턱으로부터의 낮은 히스테리시스 문턱 및 복수의 높은 히스테리시스 문턱으로부터의 높은 히스테리시스 문턱과 연관되고,
상기 복수의 비교기로부터의 각각의 비교기는 상기 특이적으로 연관되는 스위치가 펄스에 반응하여 제어되도록 상기 히스테리시스 문턱에 기반하는 폭을 가지는 상기 펄스를 생성하도록 구성되는 장치.
제1항에 있어서,
상기 SIMO DC-DC 컨버터 회로는 복수의 비교기 및 상기 복수의 비교기와 동작 가능하게 연결되는 복수의 스위치를 포함하고, 상기 복수의 비교기는 상기 PDVS 회로의 상기 복수의 동작 블록으로부터의 블록과 상기 복수의 공급 전압 레일로부터의 공급 전압 레일이 시간 주기 동안 연결되는 것에 기반하여 상기 시간 주기 내의 상기 복수의 출력 노드로부터의 단일 출력 노드에 우선 순위를 매기도록 구성되고,
상기 복수의 비교기 및 상기 복수의 비교기와 동작 가능하게 연결되는 복수의 스위치는 상기 복수의 출력 노드로부터의 각각의 출력 노드의 미리 정해진 범위 내의 출력 전압의 리플을 제한하도록 통합적으로 구성되고, 상기 출력 전압 노드의 상기 출력 전압 리플은 각각의 남은 출력 노드의 상기 출력 전압의 상기 리플보다 작은 장치.
장치에 있어서,
상기 장치는:
복수의 출력 노드, 복수의 비교기, 및 상기 복수의 비교기에 동작 가능하게 연결되는 복수의 스위치를 가지는 SIMO DC-DC 컨버터 회로
를 포함하고,
상기 복수의 비교기 및 상기 복수의 스위치는 복수의 출력 노드를 제어하는 히스테릭 기반의 출력을 통합적으로 정의하고, 상기 복수의 비교기의 각각의 비교기는 상기 복수의 출력 노드의 출력 노드와 특이적으로 연관되고, 상기 복수의 출력 노드의 각각의 출력 노드는 복수의 회로 블록으로부터의 회로 블록과 특이적으로 연관되는 장치.
제9항에 있어서,
제1 비교기 및 제2 비교기를 포함하는 복수의 비교기 -상기 제1 비교기는 상기 제1 출력 노드가 제1 부하를 느끼는 경우, 제1 바이어스 전류를 수신하여 상기 복수의 출력 노드로부터 제1 출력 노드를 선택하는 제어 신호를 생성하도록 구성되고, 상기 제2 비교기는 상기 제1 출력 노드가 상기 제1 부하보다 낮은 제2 부하를 느끼는 경우, 제2 바이어스 전류를 수신하여 상기 복수의 출력 노드로부터 상기 제1 출력 노드를 선택하는 제어 신호를 생성하도록 구성됨-,
상기 제1 바이어스 전류보다 낮은 상기 제2 바이어스 전류 - 상기 SIMO 컨버터 회로가 동작 가능한 경우, 상기 제2 비교기의 파워 소비는 상기 제1 비교기의 파워 소비보다 낮음-
을 더 포함하고,
SIMO DC-DC의 상기 효율은 상기 제2 비교기가 상기 제1 출력 노드를 선택하는 상기 제어 신호를 생성하는 경우에, 상기 제1 비교기가 상기 제1 출력 노드를 선택하는 상기 제어 신호를 생성하는 경우보다 더 높고,
상기 제1 비교기가 상기 제1 출력 노드를 선택하는 상기 신호를 생성하는 경우, 상기 제2 비교기는 동작 모드 중의 파워 소비보다 더 적은 파워 소비를 가지는 오프 모드에 위치되고,
상기 제2 비교기가 상기 제1 출력 노드를 선택하는 상기 신호를 생성하는 경우, 상기 제1 비교기는 동작 모드 중의 파워 소비보다 더 적은 파워 소비를 가지는 오프 모드에 위치되는 장치.
제9항에 있어서,
상기 복수의 비교기로부터의 각각의 비교기는 복수의 바이어스 전류로부터의 바이어스 전류와 특이적으로 연관되고, 상기 복수의 바이어스 전류로부터의 각각의 바이어스 전류는 상기 복수의 바이어스 전류로부터의 상기 나머지 바이어스 전류와 다르고,
상기 복수의 비교기 및 상기 복수의 스위치는 (1) 상기 복수의 출력 노드로부터의 각각의 출력 노드의 조건, 및 (2) 상기 복수의 출력 노드로부터의 각각의 출력 노드의 상대적인 우선성에 기반하여 상기 복수의 출력 노드로부터 출력 노드를 선택하도록 통합적으로 구성되는 장치.
제9항에 있어서,
상기 복수의 비교기로부터의 각각의 비교기는 복수의 바이어스 전류로부터 바이어스 전류 및 상기 비교기의 상기 출력 노드로부터의 피드백 신호를 수신하도록 구성되고, 상기 복수의 바이어스 전류로부터의 적어도 하나의 바이어스 전류는 상기 복수의 바이어스 전류로부터의 상기 남은 바이어스 전류와 다르고,
상기 복수의 비교기 및 상기 복수의 스위치는 (1) 상기 복수의 출력 노드로부터의 각각의 출력 노드의 조건, 및 (2) 상기 복수의 출력 노드로부터의 각각의 출력 노드의 상대적인 우선성에 기반하여 상기 복수의 출력 노드로부터 출력 노드를 선택하도록 통합적으로 구성되는 장치.
제9항에 있어서,
상기 복수의 비교기로부터의 각각의 비교기는 복수의 낮은 히스테리시스 문턱으로부터의 낮은 히스테리시스 문턱 및 복수의 높은 히스테리시스 문턱으로부터의 높은 히스테리시스 문턱과 연관되고,
적어도 하나의 낮은 히스테리시스 문턱은 상기 복수의 낮은 히스테리시스 문턱으로부터의 남은 낮은 히스테리시스 문턱과 다르고, 적어도 하나의 높은 히스테리시스 문턱은 상기 복수의 높은 히스테리시스 문턱으로부터의 남은 높은 히스테리시스 문턱과 다른 장치.
제9항에 있어서,
상기 복수의 비교기 및 상기 복수의 비교기와 동작 가능하게 연결되는 복수의 스위치는 미리 정해진 범위 내의 상기 복수의 출력 노드의 출력 전압의 리플을 제한하도록 통합적으로 구성되는 장치.
제9항에 있어서,
상기 SIMO DC-DC 컨버터 회로 및 상기 PDVS 회로는 집적 회로 내에 포함되고, 상기 복수의 출력 노드로부터의 각각의 출력 노드는 상기 복수의 커패시터로부터의 커패시터와 특이적으로 연관되고,
상기 복수의 비교기 및 상기 복수의 비교기와 동작 가능하게 연결되는 복수의 스위치는 상기 복수의 출력 노드로부터의 각각의 출력 노드의 미리 정해진 범위 내의 출력 전압의 리플을 제한하도록 통합적으로 구성되고,
상기 복수의 커패시터로부터의 각각의 커패시터의 사이즈는 히스테릭 기반의 출력 없이 SIMO 컨버터 회로의 커패시터의 사이즈보다 작은 장치.
장치에 있어서,
SIMO 컨버터 회로 -상기 SIMO 컨버터 회로는 복수의 출력 노드 및 인덕터를 가짐-; 및
복수의 회로 블록 -상기 복수의 회로 블록으로부터의 각각의 회로 블록은 상기 복수의 출력 노드와 연결됨-
복수의 시간 주기 동안 동작되도록 구성되는 상기 SIMO 컨버터 회로
를 포함하고,
상기 SIMO 컨버터 회로는 우선 순위가 된 단일 출력 노드가 상기 남은 출력 노드 앞의 상기 인턱터로부터 전류를 수신하도록 상기 복수의 시간 주기로부터 각각의 시간 주기 동안 상기 복수의 출력 노드로부터의 단일 출력 노드에 우선 순위를 매기도록 구성되는 장치.
제16항에 있어서,
상기 복수의 회로 블록은 PDVS 회로 내에 포함되고,
상기 SIMO 컨버터 블록은 제1 비교기 및 제2 비교기를 가지는 복수의 비교기를 포함하고, 상기 제1 비교기는 상기 제1 출력 노드가 제1 부하를 느끼는 경우, 제1 바이어스 전류를 수신하여 상기 복수의 출력 노드로부터 제1 출력 노드를 선택하는 제어 신호를 생성하도록 구성되고, 상기 제2 비교기는 상기 제1 출력 노드가 상기 제1 부하보다 낮은 제2 부하를 느끼는 경우, 제2 바이어스 전류를 수신하여 상기 복수의 출력 노드로부터 상기 제1 출력 노드를 선택하는 제어 신호를 생성하도록 구성되고,
상기 제2 바이어스 전류는 제1 바이어스 전류보다 작고, 상기 SIMO DC-DC 컨버터 회로가 동작하는 경우 상기 제2 비교기의 파워 소비는 상기 제1 비교기의 파워 소비보다 작고,
SIMO DC-DC의 상기 효율은 상기 제2 비교기가 상기 제1 출력 노드를 선택하는 상기 제어 신호를 생성하는 경우에, 상기 제1 비교기가 상기 제1 출력 노드를 선택하는 상기 제어 신호를 생성하는 경우보다 더 높고,
상기 제1 비교기가 상기 제1 출력 노드를 선택하는 상기 신호를 생성하는 경우, 상기 제2 비교기는 동작 모드 중의 파워 소비보다 더 적은 파워 소비를 가지는 오프 모드에 위치되고,
상기 제2 비교기가 상기 제1 출력 노드를 선택하는 상기 신호를 생성하는 경우, 상기 제1 비교기는 동작 모드 중의 파워 소비보다 더 적은 파워 소비를 가지는 오프 모드에 위치되는 장치.
제16항에 있어서,
상기 SIMO 컨버터 회로는 복수의 커패시터를 포함하고, 상기 복수의 커패시터로부터의 각각의 커패시터는 상기 복수의 출력 노드로부터의 출력 노드와 특이적으로 연결되고,
상기 SIMO 컨버터 회로 및 상기 복수의 회로 블록은 집적 회로 내에 위치하고,
상기 SIMO 컨버터 회로는 상기 회로 블록과 특이적으로 연결되어 단일 출력 노드가 시간 주기 동안 상기 집적 회로 내에서 상기 전압을 조절하는 것이 활성화되도록 상기 시간 주기 내에서 상기 복수의 출력 노드로부터 단일 출력 노드를 활성화시키도록 구성되는 장치.
제16항에 있어서,
상기 SIMO 컨버터 회로는 복수의 비교기 및 상기 복수의 비교기와 동작 가능하게 연결되는 복수의 스위치를 포함하고,
상기 복수의 비교기로부터의 각각의 비교기는 복수의 바이어스 전류로부터의 바이어스 전류와 특이적으로 연관되고, 상기 복수의 바이어스 전류로부터의 각각의 바이어스 전류는 복수의 바이어스 전류로부터 남은 전류와 다르고,
상기 복수의 비교기 및 상기 복수의 스위치는 상기 복수의 회로 블록과 동작 가능하게 연결되는 부하의 전류에 기반하여 상기 복수의 출력 노드로부터의 출력 노드를 선택하도록 통합적으로 구성되는 장치.
제16항에 있어서,
상기 SIMO 컨버터 회로는 복수의 비교기 및 상기 복수의 비교기와 동작 가능하게 연결되는 복수의 스위치를 포함하고,
상기 복수의 비교기 및 상기 복수의 스위치는 미리 정해진 범위 내에서 상기 복수의 출력 노드의 출력 전압의 리플을 제한하도록 통합적으로 구성되는 장치.