JP4567719B2 - デジタルｐｗｆｍを備える変換回路、その方法、および、付随するコントローラ - Google Patents

Description

本発明は、変換回路に関する。より詳しくは、本発明は、パルス幅周波数変調による変換回路、その方法、および、付随するコントローラに関する。

直流−直流コンバータのようなコンバータは、直流（ＤＣ）入力電圧を受け、かつ、ＤＣ出力電圧を生成するデバイスである。通常、生成された出力は、入力とは異なる電圧レベルである。また、直流−直流コンバータは、ノイズ分離、パワーバス調整などを提供するために用いられる。

主な変換回路設計は３つある。これらの変換回路は、所定の入力電圧に対する出力電圧の大きさおよび極性を決定する。第１のコンバータは、平均出力電圧が入力電圧より小さい順方向コンバータであるバックレギュレータである。第２のコンバータは、平均出力電圧が入力電圧より大きい蓄積エネルギーコンバータであるブーストレギュレータである。最後に、第３のコンバータは、出力電圧が入力電圧より小さいかまたは大きい蓄積エネルギーコンバータであるバックブーストレギュレータである。

図１は、出力電圧のレベルを制御する従来のバックブースト回路の例を示す。図１のバックブースト回路１００の場合、ノード１３２における電圧レベルと予め決められた基準電圧Ｖ_ｒｅｆの電圧レベルとを比較するためにコンパレータ１４０が用いられる。図に示すように、ノード１３２の電圧レベルは、レジスタＲ１およびＲ２から構成される分圧器を介した出力電圧Ｖ_ｏｕｔによりもたらされる。ノード１３２の電圧レベルが基準電圧Ｖ_ｒｅｆの電圧レベルに達すると、コンパレータ１４０の出力信号Ｃ２がスイッチＳ５をオフにするので、クロック信号Ｃ１の提供が停止する。これに対し、ノード１３２の電圧レベルが基準電圧Ｖ_ｒｅｆより低い場合、コンパレータ１４０の出力信号Ｃ２はスイッチＳ５をオンにするので、クロック信号Ｃ１が提供されてバックブースト回路１００は動作可能になる。したがって、出力電圧Ｖ_ｏｕｔの電位が十分高い場合、クロック信号Ｃ１の提供が停止でき、不必要な電力消費は減少するであろう。出力電圧Ｖ_ｏｕｔは、Ｖ_ｉｎ＊（Ｒ１＋Ｒ２）／Ｒ２と等しい。出力電圧Ｖ_ｏｕｔが望ましい電圧レベルに上下する場合、バックブースト回路１００の出力端末には依然として負荷が存在するので、スイッチＳ５は頻繁にオンにされるかまたはオフにされることになる。スイッチＳ５のこのような切り替え動作は、短いパルス時間幅でオンにされる。短いパルス時間幅は、Ｖ_ｏｕｔで高周波雑音を生成し、この現象は、図１の参照番号１０１として示される。したがって、出力電圧Ｖ_ｏｕｔの信号品質は影響を受け、結果的に出力電圧Ｖ_ｏｕｔにノイズが存在するようになる。

パルス幅周波数変調（ＰＷＦＭ）機構を備える変換回路がここに提供される。パルス幅周波数変調機構において、動作のために周波数変調ユニットに印加されるクロックのパルス幅は、例えば、ステップサイズ機構により、徐々に変化するよう変調される。すなわち、印加されるクロックのパルス幅および周波数の増減は、変換回路の出力特性に関連して制御される。

一実施形態では、本発明の変換回路は、電圧変換ユニット、比較回路、および、パルス幅周波数変調回路を含む。電圧変換ユニットは、入力電圧を受信し、制御クロック信号に基づき動作を切り替えることにより、入力電圧の大きさに従う出力電圧を出力する。比較回路は、出力電圧と基準電圧とを比較することによりパワーグッドパルス信号を生成し、出力電圧が基準電圧より大きい場合、パワーグッドパルス信号は、第１の論理状態にある。パルス幅周波数変調回路は、パワーグッドパルス信号とソースクロック信号とを受信することにより、制御されたクロック信号を提供する。パワーグッドパルス信号が第１の論理状態にある期間、ソースクロック信号のパルス幅は、ステップサイズ機構により徐々に変化し、ソースクロック信号の周波数も変化し、パルス幅周波数が変調されたソースクロック信号は、制御クロック信号として出力される。

一実施形態では、パルス幅周波数変調回路は、複数の直列接続遅延ユニットを含むパルス幅変調ユニットを備え、直列接続遅延ユニットの入力は、ソースクロック信号に結合される。ソースクロック信号のパルス幅は、ステップサイズ機構により、ソースクロック信号が通過する遅延ユニットの数だけ徐々に変更され、パルス幅変調ユニットからパルス変調された信号が生成される。上記パルス幅変調ユニットは、複数のスイッチをさらに備え、複数のスイッチのそれぞれは、制御されることにより遅延ユニットのそれぞれの出力と、パルス幅変調ユニットの出力との間に配置される。それによって異なるパルス幅を有するパルス変調信号が生成される。

一実施形態では、パルス幅周波数変調回路は、スイッチをオンまたはオフにする制御に複数の制御信号を提供する双方向シフト回路を含む。

上記双方向シフト回路は、トリガクロックパルスおよび双方向クロックパルスを受信し、双方向シフト回路は、トリガクロックパルスに基づき動作するようトリガされ、制御信号は、双方向クロックパルスに従いシフトされ、それによって、パルス変調された信号のパルス幅が変更される。

一実施形態において、パルス幅周波数変調回路は、パワーグッドパルス信号が第１の論理状態のままであるときの回数をカウントし、かつ、回数が予め決められた値に達したときはいつでも指向性クロックパルスおよびトリガクロックパルスを出力する計数回路を含み、計数回路からの指向性クロックパルスはアクティブにされる。本発明は、メモリ素子とホスト電力を提供するホストとの間で接続されるよう適合されるコントローラを含む。コントローラは、ホスト電力をメモリ素子の動作に適合できる電力に調整する直流−直流電力マネージャを含む。直流−直流電力マネージャは、パルス幅周波数変調（ＰＷＦＭ）機構を備える前述の変換回路を含む。

本発明の上記および他の目的、特徴、および、利点を理解できるようにすべく、好適な実施形態が添付の図面と共に以下に詳しく説明される。

例えば、バック回路、ブースト回路、または、図２のバックブースト回路などの従来の直流−直流電圧コンバータにおけるノイズ問題を防止すべく、周波数変調機構が設けられ、バックブースト回路の出力電圧が予め決められた値より大きい場合には、クロック信号の提供を停止するのではなく制御する。

例えば、周波数変調機構を備えるバックブースト回路では、出力電圧は、制御クロック信号の周波数を変更することにより調整できる。例えば、図２に示すように、バックブーストユニット２０２および周波数変調ユニット２０４を含むバックブースト回路２００は、制御クロック信号の周波数を制御する回路を設けることにより、ここに導入される。バックブーストユニット２０２では、クロック信号Ｃ１がスイッチＳ１およびＳ３を制御し、インバータ２１０によりクロック信号Ｃ１の位相を反転させることにより得られるコンプリメンタリ信号Ｃ１'がスイッチＳ２およびＳ４を制御する。クロック信号Ｃ１が論理レベルＨであるとき、スイッチＳ１およびＳ３は、通電オン（ＯＮ）にされ、スイッチＳ２およびＳ４は、通電オフ（ＯＦＦ）にされる。切り替えフライングコンデンサ２２０の１つの端末に接続されるノードＥＸＰにおける電位は、コンデンサ２２０を充電することにより入力電圧Ｖ_ｉｎまで上昇する。クロック信号Ｃ１が論理レベルＬである場合、スイッチＳ１およびＳ３はオフにされ、スイッチＳ２およびＳ４は、オンにされる。このとき、コンデンサ２２０の他の端末に接続されるノードＥＸＮは、スイッチＳ４を介し入力電圧Ｖ_ｉｎに結合され、コンデンサ２２０の２つの端末の間の電位差も入力電圧Ｖ_ｉｎのままである。したがって、ノードＥＸＰの電位は、入力電圧Ｖ_ｉｎの２倍に上昇することが予測され、スイッチＳ２がオンにされ、負荷コンデンサ２３０が予測される出力電圧Ｖ_ｏｕｔに充電された後、出力電圧Ｖ_ｏｕｔは入力電圧Ｖ_ｉｎの２倍になる。

出力電圧Ｖ_ｏｕｔの望ましいレベルが入力電圧の２倍でない場合には、出力電圧Ｖ_ｏｕｔのレベルを制御すべく基準電圧Ｖ_ｒｅｆが提供される。周波数変調ユニット２０４は、クロック信号Ｃ１の周波数を制御するために用いられ、それによって、出力電圧Ｖ_ｏｕｔの電位の上昇率が制御される。一実施形態における周波数変調ユニット２０４は、例えば、コンパレータ２４０、Ｄタイプフリップフロップ２５０、インバータ２６０、および、ＮＯＲゲート２７０を含む。

図２に示すように、コンパレータ２４０の正入力端子は、ノード２３２に結合され、コンパレータ２４０の負端子は、予め決められた基準電圧Ｖ_ｒｅｆに結合される。レジスタＲ３およびＲ４により構成される分圧器を介し出力電圧Ｖ_ｏｕｔに結合されるノード２３２の電圧レベルが基準電圧Ｖ_ｒｅｆに達すると、コンパレータ２４０から出力されるクロックパルスＰＧ（パワーグッド信号）は論理レベルＬになり、ノード２３２の電圧レベルが基準電圧Ｖ_ｒｅｆより低くなると、コンパレータ２４０からの信号ＰＧは、論理レベルＨになる。

クロックパルスＰＧに基づき、バックブーストユニット２０２に印加されるクロック信号Ｃ１の周波数は、しかるべく変化する。クロック信号ＣＬＫは、周波数変調ユニット２０４の動作クロックとして提供される。クロック信号ＣＬＫは、Ｄタイプフリップフロップ２５０の動作を制御すべく提供される。すなわち、クロック信号ＣＬＫの立下りエッジまたは立上りエッジがＤタイプフリップフロップ２５０をトリガすることにより、（入力端子Ｄにおける）入力信号が出力端子Ｑに伝送される。論理演算は、ＮＯＲゲート２７０により、Ｄフリップフロップ２５０の出力信号２５２（出力端Ｑにおける信号）と、クロック信号ＣＬＫをインバータ２６０により反転させた後に得られるコンプリメンタリクロック信号ＣＬＫ'とに実行され、バックブーストユニット２０２におけるスイッチを制御する周波数変調信号Ｃ１が得られる。

コンパレータ２４０がＰＧ信号を出力するので、出力電圧Ｖ_ｏｕｔは、制御機構の動作期間において過充電されている可能性がある。出力電圧Ｖ_ｏｕｔの振幅が高くなり過ぎないようにすべく、コンデンサ２３０の容量は、コンデンサ２２０の容量より通常かなり大きい。したがって、出力電圧Ｖ_ｏｕｔの電位が入力電圧Ｖ_ｉｎの２倍になると、出力電圧Ｖ_ｏｕｔのレベルを低下させるべく、コンデンサ２３０の分圧効果が用いられる。コンデンサ２２０の容量は、Ｃ_Ｆｌｙであり、コンデンサ２３０の容量はＣ_Ｌｏａｄであり、初期出力電圧はＶ_ｏｕｔ１であり、出力電圧Ｖ_ｏｕｔ２は、コンデンサ２２０および２３０の分圧効果後の電圧であると仮定する。低下した出力電圧Ｖ_ｏｕｔ２は、Ｖ_ｏｕｔ２＝（ Ｖ_ｏｕｔ１＊ Ｃ_Ｌｏａｄ ＋２Ｖｉｎ＊ Ｃ_Ｆｌｙ）／（ Ｃ_Ｌｏａｄ ＋ Ｃ_Ｆｌｙ）と等しい。

しかしながら、バックブースト回路２００が縮小デバイス、例えば、非常に小さなサイズ要件を満たすマイクロメモリカードに適用される場合、バックブースト回路２００の厚みは制限され、それは、コンデンサ２３０の最大有効容量も制限されることを意味する。この制限によりバックブースト回路２３０は、この分野でますます一般的になってきた縮小デバイスで用いられるのが難しくなる。

本願明細書において、パルス幅周波数変調機構を備える電圧変換回路が提供される。図３Ａに示される例を挙げると、バックブースト回路２００の出力端末では大容量の負荷コンデンサ２３０は必要ないので、バックブースト回路２００は、縮小された小型デバイスを含む様々な電気デバイスに適用できる。パルス幅周波数変調機構では、制御クロック信号は、周波数だけではなくパルス幅によっても制御される。

本発明で提供されるパルス幅変調機構は、動作のため周波数変調ユニットに印加されるクロックのパルス幅を徐々に増減させている。すなわち、印加されるクロックのパルス幅の増減は、バックブースト回路の出力の電圧レベルに基づき制御される。

一実施形態では、パルス幅変調機構は、出力電圧と予め決められた基準電圧との比較に基づきＰＧ状態の時間幅をカウントすることにより実施される。ＰＧ状態がカウント後、例えば５回以上論理レベルＨのままである場合、印加されるクロックのパルス幅は、バックブースト回路の励起電荷量を減少させるべく、予め決められた値を伴い減少する。再びカウントした後にもＰＧ状態が５回以上論理レベルＨのままである場合、バックブースト回路の出力電圧レベルは、依然として望ましい値より高過ぎ、印加されるクロックのパルス幅は、出力の励起電荷量を減少させるべく、同じ予め決められた値を伴い減少する。ＰＧ状態がその位相を変化させ、カウント後５回以上論理レベルＬのままである場合、印加されるクロックのパルス幅は、同じ予め決められた値分増大する。

印加されるクロックのパルス幅を増減する予め決められた値は、バックブースト回路の出力における負荷コンデンサの容量に依存する。クロックのパルス幅を変更するためのステップサイズ変動のような機構を用いることは、パルス幅を変更する周波数がそれほど高くない場合、バックブースト回路の出力電圧がクリーンであり、すなわち、バックブースト回路の出力におけるノイズは著しく減少するという根拠になる。

図３Ａを参照されたい。図３Ａは、本発明の一実施形態のバックブースト回路３００を示す。バックブーストユニット３０２と周波数変調ユニット３０４とを含むバックブースト回路３００は、制御クロック信号の周波数を制御する回路を設けることにより、ここに導入される。バックブーストユニット３０２では、クロック信号Ｃ１は、スイッチＳ１およびＳ３を制御し、クロック信号Ｃ１の位相をインバータ３１０で反転させることにより得られるコンプリメンタリ信号Ｃ１'は、スイッチＳ２およびＳ４を制御する。クロック信号Ｃ１が論理レベルＨである場合、スイッチＳ１およびＳ３は、通電オン（ＯＮ）にされ、スイッチＳ２およびＳ４は、通電オフ（ＯＦＦ）にされる。切り替えフライングコンデンサ３２０の一方の端末に接続されるノードＥＸＰにおける電位は、コンデンサ３２０を充電することにより入力電圧Ｖ_ｉｎまで上昇する。クロック信号Ｃ１が論理レベルＬである場合、スイッチＳ１およびＳ３はオフにされ、スイッチＳ２およびＳ４は、オンにされる。このとき、コンデンサ３２０の他方の端末に接続されるノードＥＸＮは、スイッチＳ４を介し入力電圧Ｖ_ｉｎに結合され、コンデンサ３２０の２つの端末の間の電位差も入力電圧Ｖ_ｉｎのままである。したがって、ノードＥＸＰの電位は、入力電圧Ｖ_ｉｎの２倍に上昇することが予測され、スイッチＳ２がオンにされ、負荷コンデンサ３３０が予測される出力電圧Ｖ_ｏｕｔに充電された後、出力電圧Ｖ_ｏｕｔは入力電圧Ｖ_ｉｎの２倍になる。

出力電圧Ｖ_ｏｕｔの望ましいレベルが入力電圧の２倍でない場合には、出力電圧Ｖ_ｏｕｔのレベルを制御すべく基準電圧Ｖ_ｒｅｆが提供される。周波数変調ユニット３０４は、クロック信号Ｃ１の周波数を制御するために用いられ、それによって、出力電圧Ｖ_ｏｕｔの電位の上昇率が制御される。一実施形態における周波数変調ユニット３０４は、例えば、コンパレータ３４０、Ｄタイプフリップフロップ３５０、インバータ３６０、および、ＮＯＲゲート３７を含む。

図３Ａに示すように、コンパレータ３４０の正入力端子は、ノード３３２に結合され、コンパレータ３４０の負端子は、予め決められた基準電圧Ｖ_ｒｅｆに結合される。例えばレジスタＲ３およびＲ４により構成される分圧器を介し出力電圧Ｖ_ｏｕｔに結合されるノード３３２の電圧レベルが基準電圧Ｖ_ｒｅｆに達すると、コンパレータ３４０から出力されるクロックパルスＰＧ（パワーグッド信号）は論理レベルＬになり、ノード３３２の電圧レベルが基準電圧Ｖ_ｒｅｆより低くなると、コンパレータ３４０からの信号ＰＧは、論理レベルＨになる。

クロックパルスＰＧに基づき、バックブーストユニット３０２に印加されるクロック信号Ｃ１の周波数は、しかるべく変化するであろう。クロック信号ＣＬＫは、周波数変調ユニット３０４の動作クロックとして提供される。クロック信号ＣＬＫは、Ｄタイプフリップフロップ３５０の動作を制御すべく提供される。すなわち、クロック信号ＣＬＫの立下りエッジまたは立上りエッジがＤタイプフリップフロップ３５０をトリガすることにより、（入力端子Ｄにおける）入力信号が出力端子Ｑに伝送される。ＮＯＲゲート３７０により、Ｄフリップフロップ３５０の出力信号３５２（出力端Ｑにおける信号）と、クロック信号ＣＬＫをインバータ３６０により反転させた後に得られるコンプリメンタリクロック信号ＣＬＫ'とに論理演算が実行され、バックブーストユニット３０２におけるスイッチを制御する周波数変調信号Ｃ１が得られる。

コンパレータ３４０がＰＧ信号を出力するので、出力電圧Ｖ_ｏｕｔは、制御機構の動作期間において過充電されている可能性がある。出力電圧Ｖ_ｏｕｔの振幅が高くなり過ぎないようにすべく、コンデンサ３３０の容量は、コンデンサ３２０の容量より通常かなり大きい。したがって、出力電圧Ｖ_ｏｕｔの電位が入力電圧Ｖ_ｉｎの２倍になると、出力電圧Ｖ_ｏｕｔのレベルを低下させるべく、コンデンサ３３０の分圧効果が用いられる。

バックブースト回路３００は、パルス幅変調ユニット３０６をさらに含む。動作クロックとして周波数変調ユニット３０４に提供されるクロック信号ＣＬＫは、パルス幅変調ユニット３０６により異なるパルス幅で変調される。一実施形態では、パルス幅変調ユニット３０６は、複数の直列接続遅延素子、複数のスイッチ、インバータ３９０および論理ＡＮＤゲート３９２を含む。説明のため、例えば４つの直列接続遅延素子３８２、３８４、３８６、および、３８８と、５つのスイッチＳ_Ａ、Ｓ_Ｂ、Ｓ_Ｃ、Ｓ_ＤおよびＳ_Ｅが本願明細書中に導入されるが、これに限定されない。遅延素子３８８の入力は、クロック信号ＣＬＫ＿Ｓに結合され、遅延素子３８８の出力は、遅延素子３８６の入力に結合される。それら遅延素子は、直列に接続され、それら遅延素子の出力は、スイッチＳ_Ａ、Ｓ_Ｂ、Ｓ_ＣおよびＳ_Ｄを介しインバータ３９０の入力にそれぞれ結合される。インバータ３９０の入力は、スイッチＳ_Ｅを介し電圧Ｖｓｓに結合される。インバータ３９０の出力は、ＡＮＤゲート３９２の入力の一方に結合される。ＡＮＤゲート３９２の入力のもう一方は、クロック信号ＣＬＫ＿Ｓに結合される。

５つのスイッチＳ_Ａ、Ｓ_Ｂ、Ｓ_Ｃ、Ｓ_ＤおよびＳ_Ｅは、周波数変調ユニット３０４に提供されるクロック信号ＣＬＫのパルス幅を変調するよう制御される。

図３Ｂを参照されたい。図３Ｂは、スイッチＳ_Ａ、Ｓ_Ｂ、Ｓ_Ｃ、Ｓ_ＤおよびＳ_Ｅのオンまたはオフ状態により制御される異なるパルス幅を有するクロック信号ＣＬＫのタイミングチャートを示す。スイッチＳ_Ｄがインバータ３９０にソースクロック信号ＣＬＫ＿Ｓを導くようオンにされ、他のスイッチＳ_Ａ、Ｓ_Ｂ、Ｓ_ＣおよびＳ_Ｅがオフにされる場合、ソースクロック信号ＣＬＫ＿Ｓは、それら直列に接続される遅延素子３８２、３８４、３８６および３８８により遅延され、インバータ３９０を介しＡＮＤゲート３９２の入力に出力される。パルス幅変調ユニット３０６からのクロック信号ＣＬＫは、図３Ｂに示すような"ＣＬＫ＿Ｓ_Ｄ"として指定されるクロック信号３９７と同じくらいのパルス幅で変調される。同様に、スイッチＳｃがソースクロック信号ＣＬＫ＿Ｓをインバータ３９０に導くようオンにされ、他のスイッチＳ_Ａ、Ｓ_Ｂ、Ｓ_ＤおよびＳ_Ｅがオフにされる場合、ソースクロック信号ＣＬＫ＿Ｓは、それら直列接続された遅延素子３８４、３８６および３８８により遅延され、クロック信号ＣＬＫは、図３Ｂに示すような"ＣＬＫ＿Ｓ_Ｃ"として指定されるクロック信号３９５と同じくらいのパルス幅で変調される。スイッチＳ_Ｂがオンにされ、他のスイッチＳ_Ａ、Ｓ_Ｃ、Ｓ_ＤおよびＳ_Ｅがオフにされる場合、ソースクロック信号ＣＬＫ＿Ｓは、それら直列接続された遅延素子３８６および３８８により遅延され、クロック信号ＣＬＫは、図３Ｂに示すような"ＣＬＫ＿Ｓ_Ｂ"として指定されるクロック信号３９３と同じくらいのパルス幅で変調される。スイッチＳ_Ａがオンにされ、他のスイッチＳ_Ｂ、Ｓ_Ｃ、Ｓ_ＤおよびＳ_Ｅがオフにされる場合、ソースクロック信号ＣＬＫ＿Ｓは、遅延素子３８８により遅延され、クロック信号ＣＬＫは、図３Ｂに示すような"ＣＬＫ＿Ｓ_Ａ"として指定されるクロック信号３９１と同じくらいのパルス幅で変調される。スイッチＳ_Ｅがオンにされ、他のスイッチＳ_Ａ、Ｓ_Ｂ、Ｓ_Ｃ、およびＳ_Ｄがオフにされる場合、クロック信号ＣＬＫは、図３Ｂに示すような"ＣＬＫ＿Ｓ_Ｅ"として指定されるクロック信号３９９と同じくらいの、ソースクロック信号ＣＬＫ＿Ｓのフルクロックパルス幅で変調される。

パルス幅が大きな値で急激に頻繁に変化する場合のノイズ問題を避けるべく、本発明のバックブースト回路３００は、ステップサイズ変動により実現可能な一実施形態におけるソースクロックのパルス幅を連続的に増減する機構を提供する。パルス幅の総変動は、直列接続遅延素子の段数に依存する。一実施形態では、「ステップサイズ」は、上述のような２つの隣接する遅延素子の間の遅延時間に対応するパルス幅である。遅延時間は、バックブースト回路の出力における負荷コンデンサの容量に依存する。図３Ｂに示される例を挙げると、ソースクロック信号ＣＬＫ＿Ｓのパルス幅は、クロック信号３９１からクロック信号３９９まで順次変更される。ソースクロック信号ＣＬＫ＿Ｓは、クロック信号３９１からクロック信号３９３、３９５、３９７および３９９まで順次シフトされるか、または、クロック信号３９９から、クロック信号３９７、３９５、３９３および３９１まで順次シフトされる。図２のバックブースト回路２００において、コンデンサ２２０の容量がＣ_Ｆｌｙ、コンデンサ２３０の容量がＣ_Ｌｏａｄの場合、初期出力電圧はＶ_ｏｕｔ１であり、また、出力電圧Ｖ_ｏｕｔ２は、コンデンサ２２０および２３０の分圧効果後の電圧である。低下した出力電圧Ｖ_ｏｕｔ２は、Ｖ_ｏｕｔ２＝（Ｖ_ｏｕｔ１ ＊ Ｃ_Ｌｏａｄ ＋２Ｖｉｎ＊ Ｃ_Ｆｌｙ）／（ Ｃ_Ｌｏａｄ ＋ Ｃ_Ｆｌｙ）と等しい。しかしながら、図３のバックブースト回路３００において、ソースクロックのパルス幅を連続的に増減させる機構が設けられる。コンデンサ３２０の容量がＣ_Ｆｌｙであり、コンデンサ３３０の容量がＣ_Ｌｏａｄであると仮定すると、初期出力電圧はＶ_ｏｕｔ１であり、出力電圧Ｖ_ｏｕｔ２は、コンデンサ３２０および３３０の分圧効果後の電圧である。低下した出力電圧Ｖ_ｏｕｔ２は、Ｖ_ｏｕｔ２＝｛Ｖ_ｏｕｔ１ ＊ Ｃ_Ｌｏａｄ ＋［１＋（１／Ｎ）］Ｖｉｎ＊ Ｃ_Ｆｌｙ｝／（ Ｃ_Ｌｏａｄ ＋ Ｃ_Ｆｌｙ）に等しい。Ｎは、図３Ａに示されるような直列接続遅延素子の段数である。隣接する段の間ごとの変動は、（１／Ｎ）＊Ｖｉｎであり、これは、本実施形態のステップサイズ変動である。このように、出力電圧におけるノイズがバックブースト回路で同じ状況下では、図３におけるコンデンサ３３０の容量Ｃ_Ｌｏａｄは、図２におけるコンデンサ２３０のＣ_Ｌｏａｄにおける容量の１／Ｎになる必要がある。

パルス幅変調ユニット３０６の出力を順次シフトする機能を実現すべく、本発明のバックブースト回路３００に双方向シフト機構が設けられる。一実施形態では、双方向シフト機構は、制御信号をスイッチＳ_Ａ、Ｓ_Ｂ、Ｓ_Ｃ、Ｓ_ＤおよびＳ_Ｅに提供することにより実現でき、このことは、後に図４において例示する。

パルス幅変調ユニット３０６の出力を右方向にシフトする機能を実現すべく、すなわち、パルス幅変調ユニット３０６の出力のパルス幅を増減すべく、本発明のバックブースト回路３００Ａに計数機構が設けられる。一実施形態では、計数機構は、パワーグッドクロックパルスＰＧを参照用に用いる。パワーグッドクロックパルスＰＧは、出力電圧と予め決められた基準電圧とを比較することにより得られる。本実施形態では、計数機構は、パワーグッドクロックパルスＰＧが同じ状態のままであるときの回数をカウントする。例えば、ＰＧがＨ状態のままであるときをカウントすることにより予め決められた回数に達する場合、ソースクロック信号ＣＬＫ＿Ｓのパルス幅は、クロック信号３９９からクロック信号３９１への順に変化する。すなわち、予め決められた値を伴い減少する。ＰＧがＬ状態のままであるときの決定回数をカウンタがカウントした場合、ソースクロック信号ＣＬＫ＿Ｓのパルス幅は、クロック信号３９１からクロック信号３９９の順に変更される。すなわち、予め決められた値を伴い増大する。計数機構は、後に図５で詳細を示す。

本発明のバックブースト回路に設けられるパルス幅周波数変調機構は、左右シフト機構および計数機構を備える周波数変調機構およびパルス幅変調機構を使用する。バックブースト回路の出力電圧は、クリーンになることができ、それは、バックブースト回路の出力におけるノイズが著しく減少したことを意味する。

図４を参照すると、本発明の一実施形態の双方向シフト機構を示す回路図が提供される。

図３Ｂに示されるようなスイッチＳ_Ａ、Ｓ_Ｂ、Ｓ_Ｃ、Ｓ_ＤおよびＳ_Ｅをそれぞれ制御すべく、ノードＡ、Ｂ、Ｃ、ＤおよびＥにおける信号が提供される。双方向シフト回路４００は、５つのレジスタ４１０、４２０、４３０、４４０および４５０と、５つの二路スイッチＤ_Ａ、Ｄ_Ｂ、Ｄ_Ｃ、Ｄ_ＤおよびＤ_Ｅと、インバータ４６０とを含む。一実施形態では、レジスタ４１０、４２０、４３０、４４０および４５０は、Ｄタイプフリップフロップにより実装される。一実施形態では、二路スイッチを交換すべくマルチプレックスを用いることができる。双方向シフト回路４００の各レジスタ４１０、４２０、４３０、４４０および４５０にトリガパルス４０１が印加され、これら二路スイッチＤ_Ａ、Ｄ_Ｂ、Ｄ_Ｃ、Ｄ_ＤおよびＤ_Ｅにはシフト方向を制御するための方向クロックパルス４０３が印加される。トリガパルス４０１は、レジスタ４１０、４２０、４３０、４４０および４５０の動作をトリガするよう用いられる。方向クロックパルス４０３は、動作電圧ＶＣＣ（レジスタ４１０用）または、隣接するレジスタの出力（レジスタ４２０、４３０、４４０および４５０用）に結合されるか、あるいは、隣接するレジスタの次のレジスタの出力（レジスタ４１０、４２０、４３０および４４０用）またはその代わりに接地電圧ＶＳＳ（レジスタ４５０用）に結合されるレジスタ４１０、４２０、４３０、４４０および４５０の入力を制御するよう用いられる。

二路スイッチＤ_Ａは、レジスタ４１０の入力を動作電圧ＶＣＣかあるいはレジスタ４２０の出力に結合するよう用いられる。二路スイッチＤ_Ｂは、レジスタ４２０の入力をレジスタ４１０の出力かあるいはレジスタ４３０の出力に結合するよう用いられる。二路スイッチＤ_Ｃは、レジスタ４３０の入力をレジスタ４２０の出力かあるいはレジスタ４４０の出力に結合するよう用いられる。二路スイッチＤ_Ｄは、レジスタ４４０の入力をレジスタ４３０の出力かあるいはレジスタ４５０の出力に結合するよう用いられる。二路スイッチＤ_Ｅは、レジスタ４５０の入力を接地電圧ＶＳＳかあるいはレジスタ４４０の出力に結合するよう用いられる。

図５を参照されたい。図５は、本発明のバックブースト回路に設けられる計数機構の一実施形態を示す回路を表す。図４のトリガパルス４０１および方向クロックパルス４０３は、例えば、計数回路５００をカウントすることにより生成される。生成されたトリガパルスは、双方向シフト回路４００をトリガするよう用いられ、生成された方向クロックパルスは、双方向シフト回路４００のシフト方向を制御するよう用いられる。計数回路５００は、直列接続Ｄタイプフリップフロップ（ＤＦＦ）ユニット５１０、５２０、５３０、５４０および５５０と、論理ＡＮＤゲート５６０、５６２、５６６および５６８と、論理ＯＲゲート５６４と、インバータ５７０と、ＰＭＯＳトランジスタ５７２と、ＮＭＯＳトランジスタ５７４と、ラッチ回路５７６とを含む。一例においてソースクロック信号ＣＬＫ＿Ｓと同じである計数クロック５０１は、ＤＦＦユニット５１０、５２０、５３０、５４０および５５０の動作をトリガするよう計数回路５００に適用される。

計数クロック５０１の周波数は、計数回路５００におけるカウントの周波数を決定できる。

ＤＦＦユニット５１０の入力Ｄ端子は、クロックパルスＰＧ（図３Ｂのコンパレータ３４０から出力されるパワーグッド信号ＰＧ）に結合される。直列接続されるＤＦＦユニット５１０、５２０、５３０、５４０および５５０のＱ端子の出力は、ＡＮＤゲート５６０の入力に接続される。直列接続されるＤＦＦユニット５１０、５２０、５３０、および、５４０のＱ端子の出力は、次の段のＤＦＦユニット５２０、５３０、５４０および５５０の入力にそれぞれ接続される。直列接続ＤＦＦユニット５１０、５２０、５３０、５４０および５５０の／Ｑ（Ｑ端子と相補的な）端子の出力は、ＡＮＤゲート５６２の入力に接続される。ＡＮＤゲート５６０および５６２の両方の出力Ａ１およびＡ０は、ＯＲゲート５６４の入力に結合され、トリガパルス５６１がしかるべく生成される。

トリガパルス５６１は、また、ＡＮＤゲート５６６の１つの入力と、ＡＮＤゲート５６８の１つの入力とに結合される。ＡＮＤゲート５６６の他の入力は、ＡＮＤゲート５６２の出力Ａ０に結合される。ＡＮＤゲート５６８の他の入力は、ＡＮＤゲート５６０の出力Ａ１に結合される。ＡＮＤゲート５６６の出力５６７は、ＤＦＦユニット５１０、５２０、５３０、５４０および５５０の端子（図に示す"Ｓ"）をセットすべく結合される。ＡＮＤゲート５６８の出力５６９は、ＤＦＦユニット５１０、５２０、５３０、５４０および５５０の端子（図に示す"Ｒ"）をリセットすべく結合される。

ＡＮＤゲート５６２の出力Ａ０は、インバータ５７０を介しＰＭＯＳトランジスタ５７２のゲートに結合される。ＡＮＤゲート５６０の出力Ａ１は、ＮＭＯＳトランジスタ５７４のゲートに結合され、ラッチ回路５７６の１つの端子は、ＭＯＳトランジスタ５７２とＮＭＯＳトランジスタ５７４との間を相互接続するポイントに接続される。図４の双方向シフト回路のシフト方向を制御する方向クロックパルス４０３が生成される。

図６Ａを参照されたい。図６Ａは、本発明の一実施形態の変換回路の概略ブロック図を示す。一実施形態では、変換回路６００は、バックブーストユニット３０２と、周波数変調ユニット３０４と、パルス幅変調ユニット３０６と、双方向シフト回路４００と、計数回路５００とを含む。図３Ｂ、図４および図５で説明したのと同じ機能を有する図６Ａの要素および信号は、同じ参照符号で示され、対応する説明は、上記を参照することができる。

周波数変調ユニット３０４からのパワーグッドパルスＰＧを計数クロックに基づきカウントすることにより、トリガパルス５６１および方向クロックパルス５７１がしかるべく生成される。トリガパルス５６１および方向クロックパルス５７１は、双方向シフト回路４００に印加される。受信されたトリガパルス５６１は、双方向シフト回路４００をトリガすべく用いられ、生成された方向クロックパルスは、双方向シフト回路４００のシフト方向を制御すべく用いられる。ソースクロックＣＬＫ＿Ｓがパルス幅変調ユニット３０６に印加され、双方向シフト回路４００からの複数の制御信号４０１の制御下で、変調されたクロックＣＬＫは、周波数変調動作のための周波数変調ユニット３０４に印加される。パルス幅変調および周波数変調がソースクロックＣＬＫ＿Ｓに対し実行された後に生成される制御クロックＣ１は、電圧変換動作のためのバックブーストユニット３０２に印加される。バックブーストユニット３０２におけるスイッチＳ１、Ｓ２、Ｓ３およびＳ４を制御することにより、変換された出力電圧Ｖ_ｏｕｔが得られる。

他の実施形態では、図６Ａのバックブーストユニット３０２は、バックレギュレータ、ブーストレギュレータ、バックブーストレギュレータ、または、あらゆる種類の直流−直流コンバータとも交換できる。コンデンサをエネルギー貯蔵手段として用いる代わりに、バックブーストユニット３０２、バックレギュレータ、ブーストレギュレータ、バックブーストレギュレータ、あるいは、直流−直流コンバータにおいて、インダクタを用いることができる。例えば、図６Ｂは、本発明の他の実施形態の変換回路の概略ブロック図を示す。変換回路６００Ａは、バックブーストユニット３０２Ａと、周波数変調ユニット３０４と、パルス幅変調ユニット３０６と、双方向シフト回路４００と、計数回路５００とを含む。図６Ａおよび図６Ｂにおける同じ参照符号の付された要素は、同じ機能を実行し、対応する説明は、前述の説明に関連する。変換回路６００Ａでは、パルス幅変調および周波数変調がソースクロックＣＬＫ＿Ｓに実行された後に生成される制御クロックＣ１が、電圧変換動作のためのバックブーストユニット３０２Ａに印加される。バックブーストユニット３０２ＡにおいてスイッチＳ１およびＳ２を制御することにより、変換された出力電圧Ｖ_ｏｕｔが得られる。

図７を参照されたい。図７は、図６のパルス幅周波数変調を用いた変換回路６００のタイミングチャートを示す。クロックパルスＰＧが論理Ｌのままである状態なら、バックブーストユニット３０２のスイッチＳ１、Ｓ２、Ｓ３およびＳ４は、それらの位相をより頻繁に変えるであろうことは明らかである。さらに、クロックパルスＰＧが論理Ｌのままである期間が長くなると、スイッチＳ１およびＳ３が論理Ｌのままである期間も長くなり、スイッチＳ２およびＳ４が論理Ｈである期間も長くなるだろう。図７に示すように、クロックパルスＰＧが論理Ｌのままである期間Ｔ１において、スイッチＳ１／Ｓ３およびＳ２／Ｓ４がそれらの位相を変更する回数は５回であり、スイッチＳ１／Ｓ３が論理Ｌのまま、あるいは、スイッチＳ２／Ｓ４が論理Ｈのままである期間は、ますます長くなり、すなわち、ｔ５＞ｔ４＞ｔ３＞ｔ２＞ｔ１である。

スイッチＳＷ１／ＳＷ３およびスイッチＳＷ２／ＳＷ４のオン／オフを制御するクロックパルスＰＧの波形に示されるように、オン／オフを切り替えられるスイッチＳＷ１／ＳＷ３（またはスイッチＳＷ２／ＳＷ４）の時間幅は、クロックパルスＰＧの発生の頻度および幅に直接影響を受ける。クロックパルスＰＧが論理レベルで維持する回数をカウントする計数機構を用いるのは、主に、パルス幅が変調されたソースクロックが頻繁に変化し過ぎないようにするためであることに注目されたい。したがって、異なる用途次第で、あるいは、変換回路の応答速度における異なる必要条件に従い、基準値は、特定の論理レベルで維持する時間の基礎として採用される。当業者が本発明を簡単に実施できるようにする目的で。

本発明の変換回路が電圧逓降レギュレータに適用される場合は、例えばバルク変換回路のように、大きい正入力電圧を小さい正出力電圧に変換するためである。変換回路６００における動作を切り替えるために必要なのは２つのスイッチＳ１およびＳ２だけであり、他のスイッチＳ３およびＳ４は、切り替え動作を禁じられる。コンデンサ３２０の容量はＣ_Ｆｌｙであり、コンデンサ３３０の容量はＣ_Ｌｏａｄであり、初期出力電圧は、Ｖ_ｏｕｔ３であり、出力電圧Ｖ_ｏｕｔ４は、コンデンサ３２０および３３０の分圧効果後の電圧であると仮定する。低下した出力電圧Ｖ_ｏｕｔ２は、Ｖ_ｏｕｔ４＝（ Ｖ_ｏｕｔ３ ＊ Ｃ_Ｌｏａｄ ＋Ｖｉｎ＊ Ｃ_Ｆｌｙ）／（ Ｃ_Ｌｏａｄ ＋ Ｃ_Ｆｌｙ）に等しい。すなわち、電圧逓降動作は、常にスイッチＳ３をオンにし、スイッチＳ４をオフに保つことにより為し得る。切り替え動作の効率は、変換回路で使用されるスイッチが２つだけの場合に著しく向上する。

図８を参照されたい。図８は、本発明の他の実施例の変換回路の概略図を示す。変換回路８００は、バックブーストユニット３０２、周波数変調ユニット３０４、パルス幅変調ユニット３０６、双方向シフト回路４００、および、計数回路５００を含む。図３Ｂ、図４、図５、および、図６に記載されたものと同じ機能をもつ図８の要素および信号は、同じ参照符号で示され、対応する説明は、上記を参照することができる。変換回路６００と比較すると、変換回路８００には、電圧逓降機能としての回路が追加される。

回路では、コンパレータ８１０の２つの入力がその正入力における入力電圧Ｖ_ｉｎと、その負入力における基準電圧Ｖ_ｒｅｆとにそれぞれ結合される。コンパレータ８１０の出力は、論理ＡＮＤゲート８３０の１つの入力に結合される。動作を切り替える制御クロックＣ１も、ＡＮＤゲート８３０の１つの入力に結合される。入力電圧Ｖ_ｉｎと比較すべく基準電圧Ｖ_ｒｅｆが用いられ、入力電圧Ｖ_ｉｎが基準電圧Ｖ_ｒｅｆより大きい場合は、入力電圧Ｖ_ｉｎが出力電圧Ｖ_ｏｕｔより大きいことを意味する。スイッチＳ３およびＳ４は、切り替え動作を禁じられる。図４に示すような双方向シフト回路４００のノードＥにおける信号８０１も、インバータ８２０を介しＡＮＤゲート８３０の第３の入力に結合される。

信号８０１は、変換回路８００が逓降レギュレータとして動作するかどうかを判断する。さらに、信号８０１は、制御クロックＣ１のクロック幅がフルクロック幅モードで実行されるか、すなわち、切り替え動作はソースクロックＣＬＫ＿Ｓと同じ完全なクロック幅で実行されるかどうかを判断するためにも用いられる。この時、負荷コンデンサ３３０における電流は非常に大きく、切り替え動作にスイッチＳ３およびＳ４が再び用いられる。

図９を参照されたい。図９は、図８のパルス幅周波数変調を用いる変換回路８００のタイミングチャートである。変換回路８００が逓降レギュレータとして動作する時間において、スイッチＳ３およびＳ４は、切り替え動作を禁じられる。しかしながら、図４の双方向シフト回路４００のノードＥにおける信号８０１が論理Ｈから論理Ｌに変化した場合、スイッチＳ３およびＳ４は、再び切り替え動作に用いられる。

ソフトスタート機構および短絡防止は、パワーマネジメント制御設計のための基本的な機能である。ソフトスタート回路は、プラグインまたはアウト時の過渡電流が原因で集積回路が熱くなるのを防ぐ。本発明の変換回路では、変換回路が始動される、すなわち、出力電圧Ｖ_ｏｕｔが検出されるたびに、パルス幅変調された第１のクロック信号は、最小パルス幅に調整される。

このような機能を達成すべく、図１０に示すような、図４の双方向シフト機構に回路が追加される。図４に記載されたのと同じ機能を有する図１０の要素および信号は、同じ参照符号として示され、対応する説明は、上記を参照することができる。双方向シフト回路４００Ａは、論理ＮＡＮＤゲート４７０、Ｄタイプフリップフロップ（ＤＦＦ）４８０、および、電圧検出器４９０をさらに含む。ＤＦＦ４８０の入力端子Ｄは、パワーグッド（ＰＧ）パルスに結合され、動作クロックは、ソースクロックＣＬＫ＿Ｓに結合される。ＤＦＦ４８０のＱ端子における出力は、ＮＡＮＤゲート４７０の入力に結合される。電圧検出器４９０の出力は、ＮＡＮＤゲート４７０の他の入力に結合される。電圧検出器４９０の入力は、出力電圧Ｖ_ｏｕｔに結合される。ＰＧパルスが第１の時間に検出される場合、あるいは、ＰＧパルスが検出され、出力電圧Ｖ_ｏｕｔが電圧検出器４９０による望ましいレベルより低く検出される場合、ＮＡＮＤゲート４７０の出力４７２は、２つの場合のどちらにおいても５つのレジスタ４１０、４２０、４３０、４４０および４５０をリセットし、図３Ｂに示されるようなスイッチＳＡをオンにすることによる最小パルス幅をもつクロック３９１は、周波数変調ユニット３０４に出力される。出力電圧Ｖ_ｏｕｔが低すぎるように検出された場合は、出力電圧Ｖ_ｏｕｔが設計で望まれるように予め決められたリセット値より低いことを意味する。

本発明において提供されるパルス幅変調機構は、動作のための周波数変調ユニットに印加されるクロックのパルス幅を徐々に増減させる。すなわち、印加されるクロックのパルス幅の増減は、バックブースト回路の出力の電圧レベルに基づき制御される。バックブースト回路が利用目的で設計される場合、懸念される課題は、バックブースト回路の出力に大きな短絡電流が生じるのを避けなければならないということである。もし、生じた場合、バクブースト回路を備える集積回路は深刻なダメージを受ける。短絡問題が解消されれば、バックブースト回路の出力は、円滑に開始され、正しい電圧レベルに調整される。本発明のバックブースト回路は、デジタル制御機構により動作するよう設計される。短絡が検出された場合、図３Ｂに示すようなスイッチＳＡをオンにする最小パルス幅を有するクロックは、切り替え動作のための周波数変調ユニット３０４に出力される。単純な設計により短絡の問題をかなり防止することができる。

携帯電話あるいは他の携帯機器で用いられるメモリカードは、ますます一般的になり、使用は急速に広がっている。しかしながら、電力消費について考えると、携帯機器の動作電圧は、例えば、電力を消費させない３．３ボルトあるいは１．８ボルトなどの異なる電圧で動作可能なように設計される。

異なる電圧レベルの動作電圧の互換性に対し、メモリカードは、デュアルボルテージメモリデバイス、例えば、デュアルボルテージ・セキュアデジタル（ＳＤ）カードまたはデュアルボルテージリデューストサイズ マルチメディア（ＤＶ−ＲＳ ＭＭＣ）カードと名づけられた２つの異なる電力電圧（例えば約３．３Ｖおよび約１．８Ｖ）で動作可能なように設計されている。例えば、フラッシュメモリカードなどのデュアルボルテージメモリデバイスに用いられる半導体メモリも、例えば約３．３Ｖおよび約１．８Ｖの２つの異なる電力電圧で動作可能である。異なる動作電圧の互換性を提供するために、例えば前述の３．３Ｖから１．８Ｖまでの場合、携帯機器またはメモリカードの動作電圧は、正常に動作するよう注意深く調整されなければならない。本発明のバックブースト回路は、例えば、動作のための電圧間を調整するために、ホストとフラッシュメモリカードなどのメモリカードとの間に配置されるものとして実装される。

一実施形態では、直流−直流パワーマネージャは、少なくとも１つのフラッシュメモリと、ホスト電力を提供するホストとの間に接続されるコントローラ内に実装されることができる。ホスト電力が３．３ボルトであり、フラッシュメモリが１．８ボルトでのみ動作可能である場合、直流−直流パワーマネージャを備えるコントローラは、ホスト電力を１．８ボルトに調整してそれをフラッシュメモリに提供できる。ホスト電力が１．８ボルトであり、フラッシュメモリが３．３ボルトでのみ動作可能である場合、直流―直流パワーマネージャを備えるコントローラは、ホスト電力を３．３ボルトに調整してそれをフラッシュメモリに提供できる。

図１１を参照されたい。図１１は、本発明の一実施形態の直流−直流パワーマネージャを備えるマルチメディアカード（ＭＭＣ）の概略図を示す。マルチメディアカード１１００は、フラッシュメモリデバイス１１１０と、該フラッシュメモリデバイス１１１０に内部バス１１３０を介し結合されるフラッシュコントローラ１１２０とを含む。フラッシュコントローラ１１２０は、コマンドピン１１４０、クロックピン１１５０、および、データピン１１６０を含むホストバス（図示せず）と結合する。本実施形態における用語「フラッシュメモリデバイス」は、「フラッシュメモリデバイス」および「複数のフラッシュメモリ」のどちらの用語とも同義的に用いられる。

直流−直流パワーマネージャ１１２０は、パルス幅変調機構を備える本発明のバックブースト回路を含む。バックブースト回路の出力におけるノイズは、著しく減少し、マルチメディアカード（ＭＭＣ）１１００は、直流―直流パワーマネージャ１１２０により異なる電圧で動作可能である。

本発明の範囲および趣旨を逸脱せずに本発明の構造に様々な修正および変更がなされ得ることは、当業者にとって明らかであろう。

前述の観点から、本発明は、本発明に加えられる修正および変更をカバーし、それらは、添付の請求項および請求項の均等物の範囲内に納まる。

従来のバックブースト回路を示す。 バックブーストユニットと、制御クロック信号の周波数を制御する機能を備える周波数変調ユニットとを含むバックブースト回路を示す。 本発明の一実施形態のパルス幅周波数変調機構を含むバックブースト回路を示す。 図３Ａのバックブースト回路のタイミングチャートを示す。 本発明の一実施形態の双方向シフト機構を示す回路を表す。 本発明のバックブースト回路に設けられる計数機構の一実施形態を示す回路を表す。 本発明の一実施形態の変換回路の概略ブロック図を示す。 図６のパルス幅周波数変調を用いる変換回路のタイミングチャートを示す。 本発明の他の実施形態の変換回路の概略図を示す。 図８のパルス幅周波数変調を用いる変換回路のタイミングチャートを示す。 ソフトスタート機能および短絡防止機能を有する、本発明の他の実施形態の双方向シフト機構を示す回路を表す。 本発明の一実施形態の直流−直流電力マネージャを備えるマルチメディアカード（ＭＭＣ）の概略図を示す。

Claims (18)

1. 変換回路であって、
   一の入力電圧を受信し、かつ、一の制御クロック信号に基づき動作を切り替えることにより、前記入力電圧の大きさに従う一の出力電圧を出力する一の電圧変換ユニットと、
   前記出力電圧と一の基準電圧とを比較することにより、一のパワーグッドパルス信号を生成する一の比較回路であって、前記パワーグッドパルス信号は、前記出力電圧が前記基準電圧より大きい場合に一の第１の論理状態になる比較回路と、
   前記パワーグッドパルス信号と一のソースクロック信号とを受信することにより、前記制御クロック信号を生成する一のパルス幅周波数変調回路であって、前記ソースクロック信号のパルス幅は、前記パワーグッドパルス信号における前記第１の論理状態の維持時間によって予め定められた値ずつ増大或いは減少し、前記ソースクロック信号の周波数も前記パワーグッドパルス信号が前記第１の論理状態にある期間に変化し、前記パルス幅周波数が変調されたソースクロック信号は、前記制御クロック信号として出力されるパルス幅周波数変調回路と、
   を含む変換回路。
2. 前記パルス幅周波数変調回路は、複数の直列接続遅延ユニットを含む一のパルス幅変調ユニットを含み、前記直列接続遅延ユニットの入力は、ソースクロック信号に結合され、該ソースクロック信号のパルス幅は、前記ソースクロック信号が通過する前記遅延ユニットの数だけ前記予め定められた値ずつ増大或いは減少し、前記パルス幅変調ユニットから一のパルス変調信号が生成される、請求項１に記載の変換回路。
3. 前記パルス幅変調ユニットは、複数のスイッチをさらに含み、該スイッチのそれぞれは、制御されることによって一の第１の論理ゲートを介し、前記遅延ユニットのそれぞれの出力と、前記パルス幅変調ユニットの前記出力との間に配置され、それによって異なるパルス幅を有する前記パルス変調された信号が生成される、請求項２に記載の変換回路。
4. 前記パルス幅周波数変調回路は、複数の制御信号を提供することにより、スイッチのオンまたはオフを制御する一のシフト回路を含む、請求項３に記載の変換回路。
5. 前記シフト回路は、一のトリガクロックパルスおよび一の指向性クロックパルスを受信し、前記シフト回路は、トリガされることにより前記トリガクロックパルスに基づき動作し、前記制御信号は、前記指向性クロックパルスに従いシフトされ、それによって前記パルス変調される信号のパルス幅が変化する、請求項４に記載の変換回路。
6. 前記指向性クロックパルスは、前記パルス変調された信号の前記パルス幅を前記予め定められた値ずつ増大すべくアクティブにされ、前記指向性クロックパルスは、前記パルス変調された信号の前記パルス幅を前記予め定められた値ずつ縮小すべく非アクティブにされ、前記パルス変調された信号の前記パルス幅は、一の予め決められた範囲を伴い変化する、請求項５に記載の変換回路。
7. 前記予め定められた値は、２つの隣接する前記遅延ユニットの間の遅延時間に対応する一のパルス幅である、請求項６に記載の変換回路。
8. 前記パルス幅周波数変調回路は、前記パワーグッドパルス信号が前記第１の論理状態のままであるときの回数をカウントし、かつ、該回数が一の予め決められた値に達したときはいつでも前記指向性クロックパルスおよび前記トリガクロックパルスを出力する一の計数回路を含み、該計数回路からの前記指向性クロックパルスは、アクティブにされる、請求項６に記載の変換回路。
9. 前記入力電圧は、前記基準電圧と比較され、前記入力電圧が前記基準電圧より大きい場合は、前記電圧変換ユニットが一の逓降レギュレータとして動作することを示し、前記変換回路における動作を切り替える複数のスイッチの一部は、前記出力電圧を上昇させることを停止する、請求項１に記載の変換回路。
10. 前記電圧変換ユニットが前記逓降レギュレータとして動作するとき、前記シフト回路により提供される前記制御信号の１つは、前記制御クロック信号が一のフルクロック幅モードで動作するかどうかを判断するのに用いられ、動作する場合、前記停止しているスイッチの一部は、再び動作するよう用いられる、請求項９に記載の変換回路。
11. 前記変換回路が始動するたびに、前記出力電圧が検出され、前記ソースクロック信号の前記第１のクロックの前記パルス幅周波数が変調されたソースクロック信号は、最小のパルス幅に調整される、請求項１に記載の変換回路。
12. 電圧変換方法であって、
    一の入力電圧を受信し、かつ、一の制御クロック信号に基づき動作を切り替えることにより、前記入力電圧の大きさに従う一の出力電圧を出力する段階と、
    前記出力電圧と、一の基準電圧とを比較することにより、一のパワーグッドパルス信号を生成する段階であって、前記パワーグッドパルス信号は、前記出力電圧が前記基準電圧より大きい場合、一の第１の論理状態にある段階と、
    前記パワーグッドパルス信号と一のソースクロック信号とを受信することにより、前記制御クロック信号を生成する段階であって、前記ソースクロック信号のパルス幅は、前記パワーグッドパルス信号における前記第１の論理状態の維持時間によって予め定められた値ずつ増大或いは減少し、前記ソースクロック信号の周波数も、前記パワーグッドパルス信号が前記第１の論理状態のままである期間に変化し、前記パルス幅周波数が変調されたソースクロック信号は、前記制御クロック信号として出力される段階と、
    を含む、電圧変換方法。
13. 前記パワーグッドパルス信号が前記第１の論理状態のままである前記期間、前記パワーグッドパルス信号が前記第１の論理状態のままであるときの回数を一の計数クロックに基づきカウントすることにより、前記回数が一の予め決められた回数に達したときはいつでも、前記ソースクロック信号の前記パルス幅は前記パワーグッドパルス信号における前記第１の論理状態の維持時間によって予め定められた値ずつ増大或いは減少し、前記ソースクロック信号の前記周波数も変更される、請求項１２に記載の電圧変換方法。
14. 前記入力電圧と前記基準電圧とを比較する段階をさらに含み、前記入力電圧が前記基準電圧より大きい場合は、前記電圧変換は逓降調整の働きをし、前記出力電圧の上昇は停止する、請求項１２に記載の電圧変換方法。
15. 前記電圧変換が開始されるたびに、前記ソースクロック信号の前記第１のクロックに対応する前記ソースクロック信号の前記パルス幅は、最小のパルス幅に調整される、請求項１２に記載の電圧変換方法。
16. 一のメモリ素子と一のホスト電力を提供する一のホストとの間に接続されるよう適合可能なコントローラであって、前記メモリ素子の動作に適合する一の電力に前記ホスト電力を調整する一の直流−直流電力マネージャを含み、
    前記直流−直流電力マネージャは、
    前記ホスト電力を受信し、かつ、一の制御クロック信号に基づき動作を切り替えることにより、前記ホスト電力の大きさに従う一の出力電圧を出力する一の電圧変換ユニットと、
    前記出力電圧と一の基準電圧とを比較することにより、一のパワーグッドパルス信号を生成する一の比較回路であって、前記出力電圧が前記基準電圧より大きい場合、前記パワーグッドパルス信号は、一の第１の論理状態にある比較回路と、
    前記パワーグッドパルス信号と一のソースクロック信号とを受信することにより、前記制御クロック信号を生成する一のパルス幅周波数変調回路であって、前記パワーグッドパルス信号が前記第１の論理状態のままである期間、前記ソースクロック信号のパルス幅は、前記パワーグッドパルス信号における前記第１の論理状態の維持時間によって予め定められた値ずつ増大或いは減少し、前記ソースクロック信号の周波数も変更され、前記パルス幅周波数が変調されたソースクロック信号は、前記制御クロック信号として出力されるパルス幅周波数変調回路と、を含むコントローラ。
17. 前記パルス幅周波数変調回路は、複数の直列接続遅延ユニットを備える一のパルス幅変調ユニットを含み、前記直列接続遅延ユニットの入力は、前記ソースクロック信号に結合され、前記ソースクロック信号のパルス幅は、前記予め定められた値ずつ前記ソースクロック信号が通過する前記遅延ユニットの数だけ徐々に変更され、前記パルス幅変調ユニットから一のパルス変調された信号が生成される、請求項１６に記載のコントローラ。
18. 前記コントローラは、一のフラッシュメモリコントローラであり、前記メモリ素子は、一のフラッシュメモリ素子である、請求項１６に記載のコントローラ。

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