KR100894490B1

KR100894490B1 - 반도체 메모리장치의 내부전압 생성회로

Info

Publication number: KR100894490B1
Application number: KR1020080019682A
Authority: KR
Inventors: 권재관; 김지열
Original assignee: 주식회사 하이닉스반도체
Priority date: 2008-03-03
Filing date: 2008-03-03
Publication date: 2009-04-22
Also published as: US20090219081A1

Abstract

본 발명은 반도체 메모리장치에서 사용되는 내부전압 생성회로의 전류 소모를 줄이기 위한 것으로, 본 발명에 따른 내부전압 생성회로는, 기준전압을 생성하는 기준전압 발생부; 액티브 동작시마다 인에이블되어, 피드백된 펌핑전압단의 전압과 상기 기준전압을 비교해 그 결과로 펌핑 인에이블 신호를 출력하는 펌핑제어부; 상기 펌핑제어부에서 출력되는 상기 펌핑 인에이블 신호를 저장 및 출력하는 저장부; 및 상기 저장부에서 출력되는 상기 펌핑 인에이블 신호에 응답하여 전하펌핑 동작을 수행해 펌핑전압단을 구동하기 위한 전하펌핑부를 포함한다.

메모리장치, 내부전압, 전하펌프

Description

반도체 메모리장치의 내부전압 생성회로{Internal voltage generator of semiconductor memory device}

본 발명은 반도체 메모리장치의 내부전압 생성회로에 관한 것으로, 더욱 자세하게는 전하펌핑 방식으로 내부전압을 생성하는데 있어서, 전류 소모를 줄이기 위한 기술에 관한 것이다.

반도체 메모리장치는 칩(chip) 외부로부터 전원전압(VDD) 및 접지전압(VSS) 등을 공급받으며, 전원전압(VDD)보다 높은 내부전압(internal voltage)인 고전압(VPP)을 자체적으로 생성해 사용한다.

고전압(VPP)은 셀(cell)의 억세스(access) 여부를 결정하는 스위치 역할을 하는 셀트랜지스터를 턴온할때 외부의 전원전압보다 높은 전압을 인가해 셀 데이터의 손실을 최대한 방지하기 위해 사용된다.

이하, 기존의 내부전압 생성방식에 대해 살펴본다.

도 1은 종래의 반도체 메모리장치의 내부전압 생성회로를 도시한 구성도이 다.

도면에 도시된 바와 같이, 종래의 내부전압 생성회로는, 기준전압 발생부(110), 펌핑제어부(120)와 전하펌프부(130)를 포함하여 구성된다.

기준전압 발생부(110)는 소정의 전압을 전압분배해 기준전압(VREF)을 생성한다. 소정의 전압은 전원전압(VDD)일 수도 있으며, 칩 내부의 밴드갭(bandgap) 회로 등에서 생성되는 PVT 등의 변화에 대해 일정한 값을 가지는 전압일 수도 있다.

펌핑제어부(120)는 피드백된 펌핑전압(예, 1/3*VPP)과 기준전압(VREF)을 비교해 펌핑 인에이블 신호(PUMP_EN)를 생성한다. 펌핑제어부(120)는 펌핑전압(VPP)을 피드백 받을때 전압분배부(140)에 의해 그 레벨을 낮추어 피드백 받는다. 펌핑전압(VPP)의 레벨은 전원전압(VDD)보다도 높기 때문에, 그 레벨 자체로는 다른 전압과 비교 동작을 하기가 어렵기 때문이다.

펌핑제어부(120)는 피드백된 펌핑전압(1/3*VPP)이 기준전압(VREF)보다 낮으면, 전하펌핑부(130)가 펌핑동작을 하게하는 펌핑 인에이블 신호(PUMP_EN)를 인에이블해 출력한다. 피드백된 펌핑전압(1/3*VPP)이 기준전압(VREF)보다 낮다는 것은 펌핑전압(VPP)의 레벨이 충분히 높지 않다는 것을 의미하기 때문이다. 반면에 피드백된 펌핑전압(1/3*VPP)이 기준전압(VREF)보다 높으면, 이때는 펌핑전압(VPP)의 레벨이 충분히 높다는 것을 의미하기 때문에 펌핑 인에이블 신호(PUMP_EN)를 디스에이블해 출력한다.

참고로 펌핑 인에이블 신호(PUMP_EN)는 '하이'로 인에이블되게 설계할 수도 있고, '로우'로 인에이블되게 설계할 수도 있다. 어느 조건에서 펌핑 인에이블 신 호(PUMP_EN)가 인에이블 되는지가 중요하지 '하이'로 인에이블 되느냐, '로우'로 인에이블 되느냐는 중요하지 않기 때문이다.

전하펌핑부(130)는 펌핑 인에이블 신호(PUMP_EN)가 인에이블되는 경우 펌핑동작을 수행해 펌핑전압(VPP)의 레벨을 높이며, 펌핑 인에이블 신호(PUMP_EN)가 디스에이블되는 경우 펌핑동작을 수행하지 않는다. 전하펌핑부(130)는 잘 알려진 바와 같이, 펌핑 인에이블 신호(PUMP_EN)에 응답하여 주기파를 발생시키는 오실레이터와, 오실레이터에서 출력되는 주기파에 응답하여 펌프 구동신호를 출력하는 제어회로, 제어회로에서 출력되는 펌프 구동신호에 응답하여 전하를 펌핑하는 차지펌프 등으로 구성될 수 있다.

이러한 전하펌프부(130)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 용이하게 설계하는 것이 가능하므로, 이에 대한 더 이상의 상세한 설명은 생략하기로 한다.

종래의 내부전압 생성회로는 기준전압 발생부(110) 및 펌핑제어부(120)에서 계속해서 전류를 소모한다. 기준전압 발생부(110)는 소정의 전압을 전압분배해 기준전압을 생성하므로, 소정의 전압부터 접지전압까지가 저항으로만 연결되어 있다. 따라서 항상 전류가 접지전압단으로 흐르게 된다. 또한, 펌핑제어부(120)는 일반적인 비교기(comparator)로 구성되는데, 비교기 내부의 차동증폭기(differential amplifier) 또한 항상 전류를 소모하기 때문에 많은 전류를 소모하게 된다.

게다가 실제의 반도체 메모리장치는 내부전압인 고전압(VPP)을 충분히(큰 전하량을 갖도록) 생성하기 위해 도면과 같은, 전하펌핑부(130)를 다수개 구비하며, 다수개의 전하펌핑부(130)를 각각 제어하기 위해 펌핑제어부(120) 또한 다수개 구비하기도 한다. 이러한 경우 펌핑제어부(130)에서 소모되는 전류는 결코 무시할만한 양이 아니며, 펌핑제어부(130)의 소모전류를 줄이는 일은 중요한 이슈가 된다.

본 발명은 상술한 종래기술 부분에서 설명한 바와 같이, 내부전압 생성회로가 많은 양의 전류를 소모하는 것을 방지해 내부전압 생성회로를 사용하는 반도체 메모리장치의 전체 전류 소모량을 줄이고자 함에 그 목적이 있다.

상기한 목적을 달성하기 위한, 본 발명의 일실시예에 따른 반도체 메모리장치의 내부전압 생성회로는, 기준전압을 생성하는 기준전압 발생부; 액티브(active) 동작시마다 인에이블되어, 피드백된 펌핑전압단의 전압과 상기 기준전압을 비교해 그 결과로 펌핑 인에이블 신호를 출력하는 펌핑제어부; 상기 펌핑제어부에서 출력되는 상기 펌핑 인에이블 신호를 저장 및 출력하는 저장부; 및 상기 저장부에서 출력되는 상기 펌핑 인에이블 신호에 응답하여 전하펌핑 동작을 수행해 펌핑전압단을 구동하기 위한 전하펌핑부를 포함한다.

그리고 상기 펌핑제어부 뿐만이 아니라 상기 기준전압 발생부도 액티브 동작시마다 인에이블되어 상기 기준전압을 생성하는 것을 특징으로 할 수 있다.

이 경우, 펌핑제어부 및 기준전압 발생부는 항상 전류를 소모하는 것이 아니라 액티브 동작시에만 전류를 소모하기 때문에 종래에 비해 전류 소모를 줄이는 것이 가능하다. 또한, 메모리장치에서 내부전압을 액티브 동작시에만 사용되기 때문에 이와 같이 펌핑제어부와 기준전압 발생부가 액티브 동작과 같은 주기를 가지고 동작하더라도 내부전압을 생성하는데 있어서의 문제는 발생하지 않는다.

본 발명의 다른 실시예에 따른 반도체 메모리장치의 내부전압 생성회로는, 기준전압을 생성하는 기준전압 발생부; 액티브 동작이 소정 횟수 반복될 때마다 제어 인에이블 신호를 인에이블해 출력하는 카운터부; 상기 제어인에이블 신호에 응답하여 인에이블되며, 피드백된 펌핑전압단의 전압과 상기 기준전압을 비교해 그 결과로 펌핑 인에이블 신호를 출력하는 펌핑제어부; 상기 펌핑제어부에서 출력되는 상기 펌핑 인에이블 신호를 저장 및 출력하는 저장부; 및 상기 저장부에서 출력되는 펌핑 인에이블 신호에 응답하여 전하펌핑 동작을 수행해 펌핑전압단을 구동하기 위한 전하펌핑부를 포함한다.

그리고 상기 펌핑제어부 뿐만이 아니라 상기 기준전압 발생부도 상기 제어인에이블 신호에 응답하여 인에이블되어, 상기 기준전압을 생성하는 것을 특징으로 할 수 있다.

다른 실시예에 따른 내부전압 생성회로의 펌핑제어부 및 기준전압 발생부는 소정횟수의 액티브 동작시마다(예, 4번의 액티브 동작시마다) 인에이블되기 때문에 상기 일실시예의 경우보다 더 전류소모를 줄일 수 있다는 장점이 있다.

본 발명에 따른 반도체 메모리장치의 내부전압 생성회로는, 펌핑제어부 및 기준전압 발생부를 항상 인에이블 시키던 종래와 달리 액티브 동작시마다 또는 소정 횟수의 액티브 동작시마다 인에이블된다. 따라서 종래에 비해 내부전압 생성회 로가 소모하는 전류를 줄일 수 있다는 장점이 있다.

또한, 내부전압을 소모하게 되는 액티브 동작시마다 내부전압 생성회로가 동작하므로, 펌핑제어부와 기준전압 발생부가 항상 인에이블되지 않더라도 내부전압을 생성하는데 있어서 문제를 일으키지는 않는다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2는 본 발명의 일실시예에 따른 반도체 메모리장치의 내부전압 생성회로의 구성도이다.

본 발명의 일실시예에 따른 내부전압 생성회로는, 기준전압(VREF)을 생성하는 기준전압 발생부(210), 액티브 동작시마다 인에이블되어 피드백된 펌핑전압단의 전압(예, 1/3*VPP)과 기준전압(VREF)을 비교해 그 결과로 펌핑 인에이블 신호(PUMP_EN)를 출력하는 펌핑제어부(220), 펌핑제어부(220)에서 출력되는 펌핑 인에이블 신호(PUMP_EN)를 저장 및 출력하는 저장부(230), 저장부(230)에서 출력되는 펌핑 인에이블 신호(PUMP_EN)에 응답하여 전하펌핑 동작을 수행해 펌핑전압단(VPP)을 구동하기 위한 전하펌핑부(240)를 포함하여 구성된다. 그리고 펌핑제어부(220)가 펌핑전압단(VPP)을 피드백받을 때 전압분배를 하기 위한 전압분배부(250)를 더 포함할 수 있다.

기준전압 발생부(210)는 소정 전압을 전압분배해 기준전압(VREF)을 생성한다. 소정 전압은 전원전압(VDD)일 수도 있으며, 칩 내의 밴드갭 회로 등에서 생성되는 PVT(Process, Voltage, Temperature)의 변화에 일정한 전압 등 여러 가지의 전압 중 한가지가 될 수 있다. 기준전압 발생부(210)는 기준전압(VREF)을 생성하는 역할만을 수행하기 때문에 종래의 기준전압 발생부(110)가 그대로 사용될 수도 있다.

그러나 종래와 다르게 기준전압 발생부(210)는 액티브 동작시마다 인에이블 되게 설계될 수도 있다. 이는 평소에는 디스에이블되어 있다가 액티브 동작시에만 인에이블되어 기준전압(VREF)을 생성한다는 것을 의미한다. 이러한 경우 기준전압 발생부(210)는 소정 전압을 전압분배해 기준전압(VREF)을 생성하기 위한 직렬 저항들(R1, R2)과, 액티브 펄스(ACTIVE_PULSE)에 응답하여 직렬 저항들(R1, R2)에 흐르는 전류를 제어하는 전류 싱크(sink) 트랜지스터(211)를 포함하여 구성될 수 있다. 액티브 펄스(ACTIVE_PULSE)는 액티브 동작시마다 인에이블 되는 펄스 신호이며, 이 신호가 '하이'로 인에이블되는 동안 전류싱크 트랜지스터(211)가 온 되어 기준전압 발생부(210)는 기준전압을 생성하며, 이 신호가 '로우'로 디스에이블되는 동안에는 전류싱크 트랜지스터(211)가 오프되어 기준전압 발생부(210)는 기준전압(VREF)을 생성하지 않는다. 그리고 전류 역시 소모하지 않는다.

본 발명에서 사용되는 액티브 펄스(ACTIVE_PULSE)는 메모리장치에 액티브 커맨드(ACTIVE COMMAND)가 인가될 때 인에이블되는 신호를 의미한다. 반드시 액티브와 동일한 타이밍에 인에이블될 필요는 없으며 액티브 후 일정시간이 지난 후에 인 에이블되게 설정(생성)될 수도 있다(지연라인 등을 사용하면 된다). 따라서 본 발명에서 말하는 '액티브 동작시마다'라는 의미는 반드시 '액티브 동작 중' 이라는 것을 의미하는 것이 아니라 액티브 동작이 한번 이루어지면 기준전압 발생부(210)가 한번 인에이블되는 것을 의미한다. 후술할 펌핑제어부(220) 역시 액티브 동작시마다 인에이블되는데, 이 역시 액티브 동작이 한번 이루어질 때마다 펌핑제어부(220)가 한번 인에이블된다는 의미이지, 액티브 동작의 시작과 끝과 펌핑제어부(220)의 인에이블과 디스에이블 타이밍이 일치한다는 뜻은 아니다. 액티브 펄스(ACTIVE_PULSE)가 인에이블되는 폭(시간)은 잘 알려진 펄스폭 조절회로 등을 통해 조절될 수 있다.

펌핑제어부(220)는 종래와 마찬가지로 피드백된 펌핑전압단의 전압(1/3*VPP)과 기준전압(VREF)을 비교해 그 결과로 펌핑 인에이블 신호(PUMP_EN)를 출력한다. 그러나 종래와 다르게 펌핑제어부(220)는 항상 인에이블되지 아니하며 액티브 동작시마다 인에이블된다. 이는 펌핑제어부(220)를 액티브 펄스(ACTIVE_PULSE)에 의해 인에이블되도록 구성함으로써 가능하다. 종래와 달리 펌핑제어부(220)는 항상 인에이블되지 아니하므로 종전보다 더 적은 전류를 소모하게 된다. 펌핑제어부(220)에 대한 보다 상세한 설명은 도 3과 함께 후술하기로 한다.

저장부(230)는 펌핑제어부(220)에서 출력되는 펌핑 인에이블 신호(PUMP_EN)를 저장 및 출력한다. 본 발명에서의 펌핑제어부(220)는 항상 인에이블되어 있는 것이 아니므로, 펌핑제어부(220)가 디스에이블되어 있는 동안에도 펌핑 인에이블 신호(PUMP_EN)를 일정 레벨로 유지해줄 필요가 있기 때문이다. 이러한 저장부(230) 는 액티브 펄스(ACTIVE PULSE)에 동기되어 펌핑 인에이블 신호(PUMP_EN)를 저장하는 D래치로 구성될 수 있다.

전하펌핑부(240)는 저장부(230)에서 출력되는 펌핑 인에이블 신호(PUMP_EN)에 응답하여 전하펌핑 동작을 수행해 펌핑전압(VPP)단을 구동한다. 펌핑 인에이블 신호(PUMP_EN)가 인에이블되면 전하펌핑 동작을 수행하며, 펌핑 인에이블 신호(PUMP_EN)가 디스에이블되면 전하펌핑 동작을 하지 않는다.

전압분배부(250)는 펌핑제어부(220)가 전하펌핑부(240)로부터 펌핑전압(VPP)단의 전압을 전압분배에 의해 피드백받기 위해 구비된다. 펌핑전압(VPP)의 레벨은 전원전압(VDD)보다도 높으므로 펌핑제어부(220)는 펌핑전압(VPP)의 그대로의 전압레벨과 기준전압(VREF)의 레벨을 비교할 수가 없다. 따라서 전압분배부(250)를 통해 1/3*VPP와 같이 그 레벨을 낮추어 피드백받는다.

전압분배부(250)는 종래와 동일한 전압분배부(140)가 사용될 수도 있지만, 기준전압 발생부(210)와 마찬가지로 액티브 펄스(ACTIVE_PULSE)에 응답하여 인에이블 되도록 구성될 수도 있다. 전압분배부(250)가 액티브 펄스(ACTIVE_PULSE)에 의해 인에이블 또는 디스에이블되게 구성하면 전압분배부(250)가 소모하는 전류량을 줄일 수 있다. 전압분배부(250)는 펌핑전압(VPP)을 전압분배해 피드백된 펌핑전압(예, 1/3*VPP)으로서 펌핑제어부(220)로 전달하는데, 이는 어느 전압을 전압분배하느냐의 차이만 있을 뿐 특정 전압을 전압분배한다는 점에서 기준전압 발생부(210)와 동일하다. 그러므로 전압분배부(250)는 기준전압 발생부(210)와 동일하게 구성될 수 있다.

메모리장치에서 내부전압(VPP)은 액티브 동작시에 워드라인을 구동하기 위해 사용되므로, 내부전압(VPP)은 액티브시마다 소모된다. 따라서 액티브시마다 펌핑제어부(220), 기준전압 발생부(210), 전압분배부(250)를 인에이블 시키고 그 이외에는 디스에이블 시키더라도 내부전압(VPP)을 생성하는데에 있어서의 문제는 발생하지 않는다. 그리고 펌핑제어부(220), 기준전압 발생부(210), 전압분배부(250)가 디스에이블 되어 있는 동안에, 이들은 전류를 소모하지 아니하므로 내부전압 생성회로의 전류소모는 종래에 비해 획기적으로 줄어들 수 있다.

도 3은 도 2의 펌핑제어부(220)의 상세 구성도이다.

도면에 도시된 바와 같이, 펌핑제어부(220)는 일측 입력단에 피드백된 펌핑전압단의 전압(1/3*VPP)을 인가받고 다른측 입력단에 기준전압(VREF)을 입력받는 차동증폭단(310, differential amplifier); 및 게이트에 액티브 펄스(ACTIVE_PULSE)를 입력받는 차동증폭단(310)의 바이어스 트랜지스터(320)를 포함하여 구성된다.

액티브 펄스(ACTIVE_PULSE)가 '하이'로 인에이블 되어있는 동안 트랜지스터(320)는 턴온되기 때문에 차동증폭단(310)은 피드백된 펌핑전압(1/3*VPP)과 기준전압(VREF)을 비교해 그 결과로 펌핑 인에이블 신호(PUMP_EN)를 출력한다.

그러나 액티브 펄스(ACTIVE_PULSE)가 '로우'로 디스에이블 되어있는 동안 트랜지스터(320)는 오프되기 때문에 차동증폭단(310)에도 전류가 흐르지 않아 차동증폭단(310)은 비교 동작을 할 수 없다. 이때 펌핑제어부(220)는 전류를 소모하지 않는다.

도 4는 도 2의 저장부(230)의 상세 실시예 구성도이다.

도면에 도시된 바와 같이, 저장부(230)는 액티브 펄스(ACTIVE_PULSE)에 동기되어 펌핑 인에이블 신호(PUMP_EN)를 저장하는 D래치로 구성될 수 있다.

그 동작을 보면 액티브 펄스(ACTIVE_PULSE)가 '하이'로 인에이블 되어 있는 동안 패스게이트(PG1)가 열려 펌핑 인에이블 신호(PUMP_EN)가 입력되고 인버터(402, 403)에 의해 래치된다. 그리고 인버터(404)는 인버터(402, 403)에 래치되어 있는 펌핑 인에이블 신호(PUMP_EN)를 출력한다.

액티브 펄스(ACTIVE_PULSE)가 '로우'로 디스에이블 되어 있는 동안에는 패스게이트(PG1)가 닫히기 때문에 펌핑 인에이블 신호(PUMP_EN)가 입력되지 못하며, 이미 인버터(402, 403)에 래치되어 있던 펌핑 인에이블 신호(PUMP_EN)가 인버터(404)에 의해 출력된다.

도 5는 본 발명의 다른 실시예에 따른 반도체 메모리장치의 내부전압 생성회로의 구성도이다.

본 발명의 다른 실시예에 따른 내부전압 생성회로는, 기준전압(VREF)을 생성하는 기준전압 발생부(510), 액티브 동작이 소정 횟수 이상 반복될 때마다 제어 인에이블 신호(CONT_EN)를 인에이블해 출력하는 카운터부(560), 제어 인에이블 신호(CONT_EN)에 응답하여 인에이블되며 피드백된 펌핑전압단의 전압(예, 1/3*VPP)과 기준전압(VREF)을 비교해 그 결과로 펌핑 인에이블 신호(PUMP_EN)를 출력하는 펌핑제어부(520), 펌핑제어부(520)에서 출력되는 펌핑 인에이블 신호(PUMP_EN)를 저장 및 출력하는 저장부(530), 및 저장부(530)에서 출력되는 펌핑 인에이블 신 호(PUMP_EN)에 응답하여 전하펌핑 동작을 수행해 펌핑전압(VPP)단을 구동하기 위한 전하펌핑부(540)를 포함한다. 그리고 펌핑제어부(520)가 펌핑전압(VPP)단을 피드백받을 때 전압분배를 하기 위한 전압분배부(560)를 더 포함할 수 있다.

도 5의 실시예는 내부전압 생성회로의 기본적인 구성은 도 2의 실시예와 동일하다. 다만, 기준전압 발생부(510), 펌핑제어부(520), 저장부(530), 전압분배부(550)가 액티브 펄스(ACTIVE_PULSE) 대신에 제어 인에이블 신호(PUMP_EN)를 입력받는다는 점만이 상이하다.

카운터부(560)는 액티브 동작이 소정 횟수 반복될 때마다 제어 인에이블 신호(CONT_EN)를 인에이블해 출력한다. 소정 횟수는 회로 설계자의 설계에 따라 각기 달라질 수 있다. 예를 들어, 액티브 동작이 4번 일어날 때마다 제어 인에이블 신호(CONT_EN)가 한번씩 인에이블되도록 설정될 수 있다. 카운터부(560)는 앞서 설명한 액티브 펄스(ACTIVE_PULSE)의 인에이블 횟수를 카운팅해 제어 인에이블 신호(CONT_EN)의 인에이블 타이밍을 조절할 수 있다. 카운터부(560)에 대한 보다 상세한 설명은 도 6과 함께 후술하기로 한다.

본 실시예에서의 기준전압 발생부(510), 펌핑제어부(520), 저장부(530), 전압분배부(550)는 제어 인에이블 신호(CONT_EN)가 인에이블될때 인에이블되어 본래의 동작을 수행하고, 제어 인에이블 신호(CONT_EN)가 디스에이블될때는 디스에이블되어 전류소모를 줄인다.

즉, 도 2의 실시예에서는 매 액티브 동작마다 내부의 블록들(210, 220, 230, 250)이 인에이블 되는 반면에, 도 5의 실시예에서는 매 액티브 동작이 아닌 몇번의 액티브 동작마다 내부의 블록들(510, 520, 530, 550)이 인에이블 된다. 그러므로 도 5의 내부전압 생성회로는 도 2보다 더 전류소모를 줄일 수 있다. 이러한 차이점을 제외하면 도 5의 내부전압 생성회로의 기본적인 동작은 도 2의 내부전압 생성회로와 동일하므로, 이에 대한 더 이상의 설명은 생략하기로 한다.

도 6은 도 5의 카운터부(560)의 상세 실시예 구성도이다.

도면에 도시된 바와 같이, 카운터부(560)는 액티브 펄스(ACTIVE_PULSE)를 카운트하기 위한 직렬로 연결된 D플립플롭들(610, 620)과, D플립플롭들(610, 620) 중 마지막단의 D플립플롭(620)의 출력(Q2)을 입력받아 펄스 폭을 조절해 제어 인에이블 신호(CONT_EN)로 출력하기 위한 펄스폭 조절부(630)를 포함하여 구성된다.

각 D플립플롭들(610, 620)의 Q단자(Q1, Q2)는 반전되어 D단자(D1, D2)로 피드백되며, 전단 D플립플롭(610)의 Q단자(Q1)는 후단 D플립플롭(620)의 클럭 단자(CLK)로 입력되는 일반적인 카운터의 구성을 가진다. 도면에서는 액티브 펄스(ACTIVE_PULSE)가 4번 인에이블될 때마다 제어 인에이블 신호(CONT_EN)가 한번 인에이블 되는 경우의 실시예를 도시하였기 때문에, 2단의 D플립플롭들(610, 620)을 직렬로 연결한 경우를 도시하였다.

액티브 펄스(ACTIVE_PULSE)가 몇번 인에이블 될때마다 제어 인에이블 신호(CONT_EN)가 한번 인에이블되게 할 것이냐에 따라서 직렬로 연결된 D플립플롭들 단수는 달라질 수 있다. 예를 들어, 액티브 펄스(ACTIVE_PULSE)가 8번 인에이블 될때마다 제어 인에이블 신호(CONT_EN)가 한번 인에이블되게 할 경우에는 D플립플롭들을 3단으로 연결하면 된다.

D플립플롭(610, 620)으로는 라이징 에지 트리거(rising edge trigger) 타입 또는 폴링 에지 트리거(falling edge trigger) 타입 중 어느 것이던 사용될 수 있다. 카운터부(560)의 전단(610, 620)은 일반적인 카운터의 구성을 갖는데, 이러한 카운터를 D플립플롭 이외에 다른 논리 회로들을 사용하여 구성할 수 있음은 당연하다.

도면에 도시하지는 않았지만 D플립플롭들(610, 620)의 출력단(Q1, Q2)은 파워업(power up) 신호 등에 의해 '로우' 또는 '하이'의 초기값을 갖도록 조절된다.

펄스폭 조절부(630)는 Q2단자에서 출력되는 신호의 펄스 폭을 조절해 제어 인에이블 신호(CONT_EN)를 출력한다. 제어 인에이블 신호(CONT_EN)가 인에이블되는 동안 기준전압 발생부(510), 펌핑제어부(520), 저장부(530), 전압분배부(550)가 동작하므로 제어 인에이블 신호(CONT_EN)의 펄스 폭은 기준전압 발생부(510), 펌핑제어부(520), 저장부(530), 전압분배부(550)의 인에이블 시간을 결정하게 된다.

제어 인에이블 신호(CONT_EN)의 펄스폭은 지연라인(631)의 지연값에 따라 결정되는데, 지연라인(631)의 지연값은 기준전압 발생부(510), 펌핑제어부(520), 저장부(530), 전압분배부(550)를 얼마 동안 인에이블 시킬지에 따라 알맞게 설정하면 된다.

도 7은 도 6의 카운터부(560)의 동작을 도시한 타이밍도이다.

D플립플롭(610, 620)으로는 폴링 에지 트리거 타입이 사용된 경우를 도시했다. 도면을 참조하면 액티브 펄스(ACTIVE_PULSE)가 4번 인에이블될 때마다 Q2단자의 신호는 한번씩 인에이블된다. 그리고 Q2단자의 신호는 펄스폭 조절부(630)에 의 해 펄스폭이 조절되어 제어 인에이블 신호(CONT_EN)로서 출력된다.

본 발명의 기술 사상은 상기 바람직한 일실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

도 1은 종래의 반도체 메모리장치의 내부전압 생성회로를 도시한 구성도.

도 2는 본 발명의 일실시예에 따른 반도체 메모리장치의 내부전압 생성회로의 구성도.

도 3은 도 2의 펌핑제어부(220)의 상세 구성도.

도 4는 도 2의 저장부(230)의 상세 실시예 구성도.

도 5는 본 발명의 다른 실시예에 따른 반도체 메모리장치의 내부전압 생성회로의 구성도.

도 6은 도 5의 카운터부(560)의 상세 실시예 구성도.

도 7은 도 6의 카운터부(560)의 동작을 도시한 타이밍도.

Claims

기준전압을 생성하는 기준전압 발생부;

액티브 동작시마다 인에이블되어, 피드백된 펌핑전압단의 전압과 상기 기준전압을 비교해 그 결과로 펌핑 인에이블 신호를 출력하는 펌핑제어부;

상기 펌핑제어부에서 출력되는 상기 펌핑 인에이블 신호를 저장 및 출력하는 저장부; 및

상기 저장부에서 출력되는 상기 펌핑 인에이블 신호에 응답하여 전하펌핑 동작을 수행해 펌핑전압단을 구동하기 위한 전하펌핑부

를 포함하는 반도체 메모리장치의 내부전압 생성회로.
제 1항에 있어서,

상기 기준전압 발생부는,

액티브 동작시마다 인에이블되어 상기 기준전압을 생성하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 생성회로.
제 2항에 있어서,

상기 펌핑제어부와 상기 기준전압 발생부는,

액티브 동작시마다 인에이블되는 액티브 펄스에 응답하여 인에이블되는 것을 특징으로 하는 반도체 메모리장치의 내부전압 생성회로.
제 3항에 있어서,

상기 펌핑제어부는,

일측 입력단에 상기 피드백된 펌핑전압단이 전압을 인가받고 다른측 입력단에 상기 기준전압을 입력받는 차동증폭단; 및

게이트에 상기 액티브 펄스를 입력받는 상기 차동증폭단의 바이어스 트랜지스터

를 포함하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 생성회로.
제 3항에 있어서,

상기 기준전압 발생부는,

소정 전압을 전압분배해 상기 기준전압을 생성하기 위한 직렬 저항들; 및

상기 액티브 펄스에 응답하여 상기 직렬 저항들에 흐르는 전류를 제어하는 전류싱크 트랜지스터

를 포함하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 생성회로.
제 2항에 있어서,

상기 내부전압 생성회로는,

상기 펌핑전압단의 전압을 전압분배해 상기 피드백된 펌핑전압단으로서 상기 펌핑제어부로 전달하기 위한 전압분배부를 더 포함하며,

상기 전압분배부는 액티브 동작시마다 인에이블되어 상기 전압분배 동작을 수행하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 생성회로.
기준전압을 생성하는 기준전압 발생부;

액티브 동작이 소정 횟수 반복될 때마다 제어 인에이블 신호를 인에이블해 출력하는 카운터부;

상기 제어 인에이블 신호에 응답하여 인에이블되며, 피드백된 펌핑전압단의 전압과 상기 기준전압을 비교해 그 결과로 펌핑 인에이블 신호를 출력하는 펌핑제어부;

상기 펌핑제어부에서 출력되는 상기 펌핑 인에이블 신호를 저장 및 출력하는 저장부; 및

상기 저장부에서 출력되는 펌핑 인에이블 신호에 응답하여 전하펌핑 동작을 수행해 펌핑전압단을 구동하기 위한 전하펌핑부

를 포함하는 반도체 메모리장치의 내부전압 생성회로.
제 7항에 있어서,

상기 기준전압 발생부는,

상기 제어 인에이블 신호에 응답하여 인에이블되어, 상기 기준전압을 생성하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 생성회로.
제 7항에 있어서,

상기 카운터부는,

액티브 동작시마다 인에이블되는 액티브 펄스를 카운트해 상기 액티브 펄스가 소정 갯수 인에이블될 때마다 상기 제어 인에이블 신호를 인에이블해 출력하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 생성회로.
제 9항에 있어서,

상기 카운터부는,

상기 액티브 펄스를 카운트하기 위한 직렬로 연결된 D플립플롭들; 및

상기 D플립플롭들 중 마지막단의 D플립플롭의 출력을 입력받아 펄스폭을 조절해 상기 제어 인에이블 신호로 출력하기 위한 펄스폭 조절부

를 포함하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 생성회로.
제 7항에 있어서,

상기 펌핑제어부는,

일측 입력단에 상기 피드백된 펌핑전압단의 전압을 인가받고 다른측 입력단에 상기 기준전압을 입력받는 차동증폭단; 및

게이트에 상기 제어 인에이블 신호를 입력받는 상기 차동증폭단의 바이어스 트랜지스터

를 포함하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 생성회로.
제 8항에 있어서,

상기 기준전압 발생부는,

소정 전압을 전압분배해 상기 기준전압을 생성하기 위한 직렬 저항들; 및

상기 제어 인에이블 신호에 응답하여 상기 직렬 저항들에 흐르는 전류를 제어하는 전류싱크 트랜지스터

를 포함하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 생성회로.
제 7항에 있어서,

상기 저장부는,

상기 제어 인에이블 신호에 동기되어 상기 펌핑 인에이블 신호를 저장하는 D래치인 것을 특징으로 하는 반도체 메모리장치의 내부전압 생성회로.
제 8항에 있어서,

상기 내부전압 생성회로는,

상기 펌핑전압단의 전압을 전압분배해 상기 피드백된 펌핑전압단으로서 상기 펌핑제어부로 전달하기 위한 전압분배부를 더 포함하며,

상기 전압분배부는 상기 제어 인에이블 신호에 의해 인에이블되어 상기 전압분배 동작을 수행하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 생성회로.