JP2005261185A - 降圧型ｄｃ／ｄｃコンバータおよび昇圧型ｄｃ／ｄｃコンバータ - Google Patents

Abstract

【課題】 ワンパルス回路の誤出力を防止すること。
【解決手段】 第１および第２のトランジスタ（Ｑ１，Ｑ２）が同時にオンしないように、第１および第２のトランジスタを駆動する駆動ユニットにおいて、零検出増幅器（１８）は、応答時間（ｔ_ｄ）を持ち、スイッチ端子（ＳＷ）に接続されて、当該スイッチ端子での電圧が零であることを検出して、零検出信号（Ｈ）を出力する。遅延回路（２２）は、スイッチ端子に接続されて、当該スイッチ端子での電圧を応答時間よりも長い遅延時間（ｔ_ｃ）だけ遅延して、遅延された電圧（Ｊ）を出力する。ワンパルス回路（２０）は、遅延された電圧を受けるリセット入力端子（２０_Ｒ）と零検出信号を受けるセット入力端子（２０_Ｓ）とを持ち、零検出信号に応答してワンパルスを出力する。駆動回路（１７）は、ワンパルスに応答して、第２のトランジスタ（Ｑ２）をオフにする。
【選択図】 図８

Description

本発明は、降圧型ＤＣ／ＤＣコンバータおよび昇圧型ＤＣ／ＤＣコンバータに関し、特に、降圧型同期整流ＤＣ／ＤＣコンバータおよび昇圧型同期整流ＤＣ／ＤＣコンバータに関する。

この技術分野において周知のように、ＤＣ／ＤＣコンバータとは、ある電圧レベルの直流電圧（直流入力電圧）を他の電圧レベルの直流電圧（直流出力電圧）に変換する電力変換器のことをいう。ＤＣ／ＤＣコンバータはスイッチングレギュレータとも呼ばれる。ここで、直流入力電圧の電圧レベルよりも直流出力電圧の電圧レベルが高いＤＣ／ＤＣコンバータは昇圧型ＤＣ／ＤＣコンバータと呼ばれ、直流入力電圧の電圧レベルよりも直流出力電圧の電圧レベルが低いＤＣ／ＤＣコンバータは降圧型ＤＣ／ＤＣコンバータと呼ばれる。本発明は降圧型ＤＣ／ＤＣコンバータおよび昇圧型ＤＣ／ＤＣコンバータに係る。最初に、昇圧型ＤＣ／ＤＣコンバータについて説明し、その後で昇圧型ＤＣ／ＤＣコンバータについて説明する。

降圧型ＤＣ／ＤＣコンバータでは、トランジスタをスイッチとして用い、これをスイッチングさせ、直流入力電圧をいったん交流電圧に変えて、トランスによって電圧を降圧した後、整流して直流出力電圧に変換する。

この降圧型ＤＣ／ＤＣコンバータに降圧型同期整流ＤＣ／ＤＣコンバータがある。

図１を参照して、一般的な降圧型同期整流ＤＣ／ＤＣコンバータ１０について説明する。なお、ここでは、端子と電圧とを同じ参照符号で表している。降圧型同期整流ＤＣ／ＤＣコンバータ１０は、電源入力端子Ｖ_DDと、スイッチ端子ＳＷと、電源出力端子Ｖoutと、接地端子とを持つ。接地端子は接地電位に保持される。電源入力端子Ｖ_DDには入力電源２５の陽極（カソード）が接続される。これにより、接地端子と電源入力端子Ｖ_DDとの間には、入力電源２５から直流入力電圧Ｖ_DDが印加される。

スイッチ端子ＳＷと電源出力端子Ｖoutとの間には、インダクタＬが接続されている。すなわち、インダクタＬの一端はスイッチ端子ＳＷに接続され、インダクタＬの他端は電源出力端子Ｖoutに接続されている。

電源出力端子Ｖoutと接地端子との間には、抵抗器ＲoとコンデンサＣoとの直列回路が接続されると共に、負荷Ｒoutが接続されている。電源出力端子Ｖoutと接地端子との間には直流入力電圧Ｖ_DDよりも低い直流出力電圧Ｖoutが生成される。すなわち、抵抗器ＲoとコンデンサＣoとの直列回路は、電源出力端子Ｖoutと接地端子との間に直流入力電圧Ｖ_DDよりも低い直流出力電圧Ｖoutを生成する出力回路として働く。

降圧型同期整流ＤＣ／ＤＣコンバータ１０は、電源入力端子Ｖ_DDとスイッチ端子ＳＷとの間に接続された第１のトランジスタＱ１と、スイッチ端子ＳＷと接地端子との間に接続された第２のトランジスタＱ２とを有する。第１のトランジスタＱ１は、第１および第２の主電極端子と第１の制御端子とを持つ。第２のトランジスタＱ２は、第３および第４の主電極端子と第２の制御端子とを持つ。

詳述すると、図示の第１のトランジスタＱ１は、第１の主電極端子、第２の主電極端子、及び第１の制御端子として、それぞれ、ソース、ドレイン、及びゲートを持つＰチャネル電界効果トランジスタから構成されている。また、図示の第２のトランジスタＱ２は、第３の主電極端子、第４の主電極端子、及び第２の制御端子として、それぞれ、ドレイン、ソース、及びゲートを持つＮチャネル電界効果トランジスタから構成されている。Ｐチャネル電界効果トランジスタＱ１において、そのソースは電源入力端子Ｖ_DDに接続され、そのドレインはスイッチ端子ＳＷに接続されている。Ｎチャネル電界効果トランジスタＱ２において、そのドレインはスイッチ端子ＳＷに接続され、そのソースは接地端子に接続されている。

尚、Ｐチャネル電界効果トランジスタＱ１のドレイン−ソース間には第１の寄生ダイオードＤ１が接続され、Ｎチャネル電界効果トランジスタＱ２のソース−ドレイン間には第２の寄生ダイオードＤ２が接続されている。詳述すると、第１の寄生ダイオードＤ１のアノードはＰチャネル電界効果トランジスタＱ１のドレインに接続され、第１の寄生ダイオードＤ１のカソードはＰチャネル電界効果トランジスタＱ１のソースに接続されている。第２の寄生ダイオードＤ２のアノードはＮチャネル電界効果トランジスタＱ２のソースに接続され、第２の寄生ダイオードＤ２のカソードはＮチャネル電界効果トランジスタＱ２のドレインに接続されている。

これらＰチャネル電界効果トランジスタＱ１とＮチャネル電界効果トランジスタＱ２とは後述する駆動ユニットによって駆動される。

詳述すると、駆動ユニットは、基準電圧発生回路（図示せず）と、誤差増幅器１２と、パルス幅変調（ＰＷＭ）比較器１３と、発振器１４と、パルス周波数変調（ＰＦＭ）比較器１５と、論理積ゲートＡＮＤと、駆動回路１７と、零検出増幅器１８とを有する。

基準電圧発生回路は、電源入力端子Ｖ_DDと接地端子との間に接続されて、基準電圧Ｖrefを発生する。電源出力端子Ｖoutは、直列に接続された抵抗器Ｒ１、Ｒ２を介して接地されている。抵抗器Ｒ１にはコンデンサＣ１が並列に接続されている。抵抗器Ｒ１とＲ２との接続点は誤差増幅器１２の反転入力端子−に接続されている。誤差増幅器１２の非反転入力端子＋には基準電圧Ｖrefが供給される。誤差増幅器１２は電源出力電圧Ｖoutを分圧した電圧と基準電圧Ｖrefとを比較して、誤差増幅信号Ａを出力する。

誤差増幅器１２の出力端子はＰＷＭ比較器１３の非反転入力端子＋に接続されている。発振器１４は三角波（ノコギリ波）Ｂを発振する。発振器１４の出力端子はＰＷＭ比較器１３の反転入力端子−に接続されている。ＰＷＭ比較器１３は、三角波Ｂと誤差増幅信号Ａとを比較して、パルス幅変調信号Ｄを出力する。

誤差増幅器１２の出力端子は、また、ＰＦＭ比較器１５の非反転入力端子＋に接続されている。基準電圧Ｖrefは抵抗器Ｒ３、Ｒ４によって分圧されて、その分圧された基準電圧ＣがＰＦＭ比較器１５の反転入力端子−に接続されている。ＰＦＭ比較器１５は、分圧された基準電圧Ｃと誤差増幅信号Ａとを比較して、パルス周波数変調信号Ｅを出力する。

ＰＷＭ比較器１３の出力端子とＰＦＭ比較器１５の出力端子は論理積ゲートＡＮＤに接続されている。論理積ゲートＡＮＤは、パルス幅変調信号Ｄとパルス周波数変調信号Ｅとの論理積をとって、論理積出力信号Ｆを出力する。

論理積ゲートＡＮＤの出力端子は駆動回路１７に接続されている。駆動回路１７は、論理積ゲートＡＮＤから供給される論理積出力信号Ｆに基づいて、Ｐチャネル電界効果トランジスタＱ１及びＮチャネル電界効果トランジスタＱ２が同時にオンしないように、Ｐチャネル電界効果トランジスタＱ１及びＮチャネル電界効果トランジスタＱ２を駆動する。

とにかく、駆動ユニットは、Ｐチャネル電界効果トランジスタＱ１及びＮチャネル電界効果トランジスタＱ２が同時にオンしないように、Ｐチャネル電界トランジスタＱ１及びＮチャネル電界効果トランジスタＱ２を駆動する。

図２に図１に図示した降圧型同期整流ＤＣ／ＤＣコンバータ１０の各部の波形を示す。図２において、（ａ）は誤差増幅信号Ａ、三角波Ｂ、および分圧された基準電圧Ｃの波形を示し、（ｂ）はパルス幅変調信号Ｄの波形を示し、（ｃ）はパルス周波数変調信号Ｅの波形を示し、（ｄ）は論理積出力信号Ｆの波形を示している。

一方、スイッチ端子ＳＷは零検出増幅器１８の非反転入力端子＋に接続されている。零検出増幅器１８の反転入力端子−は接地端子に接続されている。零検出増幅器１８は、Ｎチャネル電界効果トランジスタＱ２に流れる電流が零になったことを、スイッチ端子ＳＷでの電圧が零であることによりを検出すると、零検出信号を駆動回路１７へ供給する。零検出信号に応答して、駆動回路１７はＮチャネル電界効果トランジスタＱ２をオフする。

このように、Ｎチャネル電界効果トランジスタＱ２のオンによる逆方向電流を防ぐ為に、零検出増幅器１８が用意されている。このような逆方向電流の現象は、負荷Ｒoutに流れる負荷電流が小さいときに起こる。

実際の回路としては、零検出増幅器１８と駆動回路１７との間にワンパルス回路が挿入されている。

図３に従来の降圧型同期整流ＤＣ／ＤＣコンバータ１０Ａを示す。尚、図３においては、駆動ユニットのうち、駆動回路１７より前段の回路部分を省略してある。

図３に示されるように、ワンパルス回路２０は、スイッチ端子ＳＷと零検出増幅器１８の出力端子とに接続されている。図示のワンパルス回路２０は、セット入力端子２０_Ｓと、リセット入力端子２０_Ｒと、出力端子２０_Ｑとを持ち、第１および第２のＮＯＲゲートＧ１、Ｇ２から成るＳＲフリップ・プロップ回路で構成されている。

すなわち、ワンパルス回路２０のリセット入力端子２０_Ｒにはスイッチ端子ＳＷでの電圧Ｇが供給される。ワンパルス回路２０のセット入力端子２０_Ｓには零検出増幅器１８の出力端子から零検出信号が供給される。ワンパルス回路２０の出力端子２０_Ｑは駆動回路１７に接続されている。第１のＮＯＲゲートＧ１の一方の入力端子はリセット入力端子２０_Ｒに接続され、第１のＮＯＲゲートＧ１の出力端子はワンパルス回路２０の出力端子２０_Ｑと第２のＮＯＲゲートＧ２の一方の入力端子に接続されている。第２のＮＯＲゲートＧ２の他方の入力端子はセット入力端子２０_Ｓに接続され、第２のＮＯＲゲートＧ２の出力端子は第１のＮＯＲゲートＧ１の他方の入力端子に接続されている。

図４に図３に図示した従来の降圧型同期整流ＤＣ／ＤＣコンバータ１０Ａの各部の波形を示す。図４において、（ａ）はスイッチ端子ＳＷでの電圧Ｇの波形を示し、（ｂ）は零検出増幅器１８の出力信号（零検出信号）Ｈの波形を示し、（ｃ）はワンパルス回路２０の出力信号（ワンパルス）Ｉの波形を示している。

時刻ｔが時刻ｔ_１に達するまでは、駆動回路１７はＰチャネル電界効果トランジスタＱ１をオン状態に維持し、Ｎチャネル電界効果トランジスタＱ２をオフ状態に維持している。その結果、スイッチ端子ＳＷでの電圧Ｇは直流入力電圧Ｖ_DDとなっている。

時刻ｔが時刻ｔ_１に達すると、駆動回路１７はＰチャネル電界効果トランジスタＱ１をオフ状態にし、Ｎチャネル電界効果トランジスタＱ２をオン状態とする。この結果、スイッチ端子ＳＷでの電圧Ｇは、負の電圧になり、接地端子からＮチャネル電界効果トランジスタＱ２及び第２の寄生ダイオードＤ２を介してスイッチ端子ＳＷへ電流が流れる。スイッチ端子ＳＷでの電圧Ｇが負電圧になるので、零検出増幅器１８は時刻ｔ_１からそれ自身の応答時間ｔ_ｄ経過後に、その出力信号Ｈを論理“１”レベルから論理“０”レベルに遷移する。この応答時間ｔ_ｄは、例えば、数十ナノ秒である。

一方、ワンパルス回路２０は、時刻ｔ_１にその出力信号Ｉを論理“０”レベルから論理“１”レベルに遷移する。

時刻ｔが時刻ｔ_２で、スイッチ端子ＳＷでの電圧Ｇが零になると、零検出増幅器１８は出力信号を論理“０”レベルから論理“１”レベルに遷移する。すなわち、零検出増幅器１８は零検出信号を出力する。

時刻ｔが時刻ｔ_３で、駆動回路１７は、Ｐチャネル電界効果トランジスタＱ１をオン状態にし、Ｎチャネル電界効果トランジスタＱ２をオフ状態にする。その結果、スイッチ端子ＳＷでの電圧Ｇは再び直流入力電圧Ｖ_DDとなる。スイッチ端子ＳＷでの電圧Ｇが直流入力電圧Ｖ_DDで、零検出増幅器１８の出力信号Ｈが論理“１”レベルなので、ワンパルス回路２０の出力信号Ｉは論理“１”レベルから論理“０”レベルに遷移する。

その結果、ワンパルス回路２０の出力信号Ｉは、時刻ｔ_１から時刻ｔ_３までの時間Ｔ_１の間、論理“１”レベルとなる。駆動回路１７は、ワンパルス回路２０の出力信号Ｉが論理“１”レベルの間、Ｎチャネル電界効果トランジスタＱ２をオフ状態にする。

次に、昇圧型ＤＣ／ＤＣコンバータについて説明する。昇圧型ＤＣ／ＤＣコンバータでは、トランジスタをスイッチとして用い、これをスイッチングさせ、直流入力電圧をいったん交流電圧に変えて、トランスによって電圧を昇圧した後、整流して直流出力電圧に変換する。

この昇圧型ＤＣ／ＤＣコンバータに昇圧型同期整流ＤＣ／ＤＣコンバータがある。

図５を参照して、一般的な昇圧型同期整流ＤＣ／ＤＣコンバータ３０について説明する。ここでも、端子と電圧とを同じ参照符号で表している。昇圧型同期整流ＤＣ／ＤＣコンバータ３０は、駆動回路と零検出増幅器の構成および動作が後述するように相違するとともに、電源入力端子Ｖ_DD、スイッチ端子ＳＷ、および電源出力端子Ｖoutに接続されるものが後述する相違する点を除いて、図１に図示した降圧型同期整流ＤＣ／ＤＣコンバータ１０と同様の構成を有する。従って、駆動回路および零検出増幅器にそれぞれ１７Ａおよび１８Ａの参照符号を付す。図１のものと同一の機能を有するものは同一の参照符号を付し、説明の簡略化のために、それらの説明については省略する。以下では、図１との相違点について説明する。

スイッチ端子ＳＷと電源入力端子Ｖ_DDとの間にインダクタＬが接続されている。すなわち、インダクタＬの一端はスイッチ端子ＳＷに接続され、インダクタＬの他端は電源入力端子Ｖ_DDに接続されている。

電源出力端子Ｖoutと接地端子との間には直流入力電圧Ｖ_DDよりも高い直流出力電圧Ｖoutが生成される。すなわち、抵抗器ＲｏとコンデンサＣｏとの直列回路は、電源出力端子Ｖoutと接地端子との間に直流入力電圧Ｖ_DDよりも高い直流出力電圧Ｖoutを生成する出力回路として働く。

Ｐチャネル電界効果トランジスタＱ１のソースが電源出力端子Ｖoutに接続されている。

駆動回路１７Ａは、論理積ゲートＡＮＤから供給される論理積出力信号Ｆに基づいて、Ｐチャネル電界効果トランジスタＱ１及びＮチャネル電界効果トランジスタＱ２が同時にオンしないように、Ｐチャネル電界効果トランジスタＱ１及びＮチャネル電界効果トランジスタＱ２を駆動する。但し、駆動回路１７Ａは、図１に示した駆動回路１７とは、論理積出力信号Ｆに基づいてオン／オフする電界効果トランジスタが逆になっている。

零検出増幅器１８Ａの反転入力端子−は電源出力端子Ｖoutに接続されている。零検出増幅器１８Ａは、Ｐチャネル電界効果トランジスタＱ１に流れる電流が零であることを、スイッチ端子ＳＷでの電圧が電源出力電圧Ｖoutになったことで検出すると、零検出信号を駆動回路１７Ａへ供給する。零検出信号に応答して、駆動回路１７ＡはＰチャネル電界効果トランジスタＱ１をオフする。

このように、Ｐチャネル電界効果トランジスタＱ１のオンによる逆方向電流を防ぐ為に、零検出増幅器１８Ａが用意されているのである。このような逆方向電流の現象は、負荷Ｒoutに流れる負荷電流が小さいときに起こる。

実際の回路としては、零検出増幅器１８Ａと駆動回路１７Ａとの間にインバータとワンパルス回路とが挿入されている。

図６に従来の昇圧型同期整流ＤＣ／ＤＣコンバータ３０Ａを示す。尚、図６においては、駆動ユニットのうち、駆動回路１７Ａより前段の回路部分を省略してある。

図３に示されるように、零検出増幅器１８Ａの出力端子から出力される零検出信号は、インバータＩＶを介してワンパルス回路２０のセット入力端子２０_Ｓに供給される。

図７に図６に図示した従来の昇圧型同期整流ＤＣ／ＤＣコンバータ３０Ａの各部の波形を示す。図７において、（ａ）はスイッチ端子ＳＷでの電圧Ｇ′の波形を示し、（ｂ）は零検出増幅器１８Ａの出力信号（零検出信号）Ｈ′の波形を示し、（ｃ）はワンパルス回路２０の出力信号（ワンパルス）Ｉ′の波形を示している。

時刻ｔが時刻ｔ_１に達するまでは、駆動回路１７ＡはＮチャネル電界効果トランジスタＱ２をオン状態に維持し、Ｐチャネル電界効果トランジスタＱ１をオフ状態に維持している。その結果、スイッチ端子ＳＷでの電圧Ｇ′は零となっている。

時刻ｔが時刻ｔ_１に達すると、駆動回路１７ＡはＮチャネル電界効果トランジスタＱ２をオフ状態にし、Ｐチャネル電界効果トランジスタＱ１をオン状態とする。この結果、スイッチ端子ＳＷでの電圧Ｇ′は、電源出力電圧Ｖoutより高くなり、スイッチ端子ＳＷから第１の寄生ダイオードＤ１を介して電源出力端子Ｖoutへ電流が流れる。スイッチ端子ＳＷでの電圧Ｇ′が電源出力電圧Ｖoutより高くなるので、零検出増幅器１８Ａは時刻ｔ_１からそれ自身の応答時間ｔ_ｄ経過後に、その出力信号Ｈ′を論理“０”レベルから論理“１”レベルに遷移する。この応答時間ｔ_ｄは、例えば、数十ナノ秒である。

一方、ワンパルス回路２０は、時刻ｔ_１にその出力信号Ｉ′を論理“０”レベルから論理“１”レベルに遷移する。

時刻ｔが時刻ｔ_２で、スイッチ端子ＳＷでの電圧Ｇが電源出力電圧Ｖoutに等しくなると、零検出増幅器１８Ａは出力信号を論理“１”レベルから論理“０”レベルに遷移する。すなわち、零検出増幅器１８Ａは零検出信号を出力する。

時刻ｔが時刻ｔ_３で、駆動回路１７Ａは、Ｎチャネル電界効果トランジスタＱ２をオン状態にし、Ｐチャネル電界効果トランジスタＱ１をオフ状態にする。その結果、スイッチ端子ＳＷでの電圧Ｇ′は再び零となる。スイッチ端子ＳＷでの電圧Ｇ′が零で、零検出増幅器１８Ａの出力信号Ｈ′が論理“０”レベルなので、ワンパルス回路２０の出力信号Ｉ′は論理“１”レベルから論理“０”レベルに遷移する。

その結果、ワンパルス回路２０の出力信号Ｉ′は、時刻ｔ_１から時刻ｔ_３までの時間Ｔ_１の間、論理“１”レベルとなる。駆動回路１７Ａは、ワンパルス回路２０の出力信号Ｉ′が論理“１”レベルの間、Ｐチャネル電界効果トランジスタＱ１をオフ状態にする。

尚、本発明に関連する先行技術文献として、負荷が要求する電流が小さいときであっても、高い効率を維持し、且つ出力のリップルを小さくしたＤＣ／ＤＣコンバータが知られている（特許文献１参照）。

特開平１０−２２５１０５号公報

前述したように、降圧型ＤＣ／ＤＣコンバータ１０Ａにおいて零検出増幅器１８を用意したのは、Ｎチャネル電界効果トランジスタＱ２のオンによる逆方向電流を防ぐためである。すなわち、Ｎチャネル電界効果トランジスタＱ２のオン抵抗を検出抵抗器として用いて、それを流れる電流が零になるのを検出して、Ｎチャネル電界効果トランジスタＱ２をオフにするためである。

しかしながら、従来の降圧型同期整流ＤＣ／ＤＣコンバータ１０Ａにおいては、零検出増幅器１８自体に応答時間ｔ_ｄがあるために、図４（ｃ）で示したように、ワンパルス回路２０のセット端子２０_Ｓ側の信号のタイミングがずれ、ワンパルス回路２０は誤った出力信号Ｉを出力してしまう。すなわち、本来、ワンパルス回路２０は、図４（ｄ）に示されるような、時刻ｔ_２から時刻ｔ_３までの時間Ｔ_２の間、論理“１”レベルの出力信号Ｉを出力しなければならないにも拘らず、図４（ｃ）に示されるように、時刻ｔ_１から時刻ｔ_３までの時間Ｔ_１の間、論理“１”レベルの出力信号Ｉを出力してしまう。

同様に、昇圧型ＤＣ／ＤＣコンバータ３０Ａにおいて零検出増幅器１８Ａを用意したのは、Ｐチャネル電界効果トランジスタＱ１のオンによる逆方向電流を防ぐためである。すなわち、Ｐチャネル電界効果トランジスタＱ１のオン抵抗を検出抵抗器として用いて、それを流れる電流が零になるのを検出して、Ｐチャネル電界効果トランジスタＱ１をオフにするためである。

しかしながら、従来の昇圧型同期整流ＤＣ／ＤＣコンバータ３０Ａにおいては、零検出増幅器１８Ａ自体に応答時間ｔ_ｄがあるために、図７（ｃ）で示したように、ワンパルス回路２０のセット端子２０_Ｓ側の信号のタイミングがずれ、ワンパルス回路２０は誤った出力信号Ｉ′を出力してしまう。すなわち、本来、ワンパルス回路２０は、図７（ｄ）に示されるような、時刻ｔ_２から時刻ｔ_３までの時間Ｔ_２の間、論理“１”レベルの出力信号Ｉ′を出力しなければならないにも拘らず、図７（ｃ）に示されるように、時刻ｔ_１から時刻ｔ_３までの時間Ｔ_１の間、論理“１”レベルの出力信号Ｉ′を出力してしまう。

したがって、本発明の課題は、ワンパルス回路の誤出力を防止することができる、降圧型ＤＣ／ＤＣコンバータを提供することにある。

本発明の他の課題は、ワンパルス回路の誤出力を防止することができる、昇圧型ＤＣ／ＤＣコンバータを提供することにある。

本発明が適用される第１の形態による降圧型ＤＣ／ＤＣコンバータは、接地電位の接地端子と電源入力端子（Ｖ_DD）とを持ち、前記接地端子と前記電源入力端子との間に直流入力電圧（Ｖ_DD）を印加する入力電源（２５）と、前記電源入力端子に第１の主電極端子が接続され、第２の主電極端子がスイッチ端子（ＳＷ）に接続され、第１の制御電圧が供給される第１の制御端子を持つ第１のトランジスタ（Ｑ１）と、前記スイッチ端子に第３の主電極端子が接続され、第４の主電極端子が前記接地端子に接続され、第２の制御電圧が供給される第２の制御端子を持つ第２のトランジスタ（Ｑ２）と、前記スイッチ端子と電源出力端子（Ｖout）との間に接続されたインダクタ（Ｌ）と、前記電源出力端子と前記接地端子との間に接続されて、それら端子間に前記直流入力電圧よりも低い直流出力電圧を生成する出力回路（Ｒo，Ｃo）と、前記第１および前記第２のトランジスタが同時にオンしないように、前記第１および前記第２のトランジスタを駆動する駆動ユニット（１２，１３，１４，１５，ＡＮＤ，１７，１８，２０，２２；２２Ａ）と備えている。

本発明の第１の形態に係る降圧型ＤＣ／ＤＣコンバータによれば、前記駆動ユニットは、応答時間（ｔ_ｄ）を持ち、前記スイッチ端子に接続されて、前記第２のトランジスタを流れる電流が零であることを検出して、零検出信号を出力する零検出手段（１８）と、前記スイッチ端子に接続されて、当該スイッチ端子での電圧を前記応答時間よりも長い遅延時間（ｔ_ｃ）だけ遅延して、遅延された電圧を出力する遅延手段（２２，２２Ａ）と、前記遅延された電圧を受けるリセット入力端子（２０_Ｒ）と前記零検出信号を受けるセット入力端子（２０_Ｓ）とを持ち、前記零検出信号に応答してワンパルスを出力するワンパルス回路（２０）と、前記ワンパルスに応答して、前記第２のトランジスタ（Ｑ２）をオフにする手段（１７）とを有する。

上記降圧型ＤＣ／ＤＣコンバータにおいて、前記第１のトランジスタは、前記第１の主電極端子、前記第２の主電極端子、及び前記第１の制御端子として、それぞれ、ソース、ドレイン、及びゲートを持つＰチャネル電界効果トランジスタ（Ｑ１）から構成され、前記第２のトランジスタは、前記第３の主電極端子、前記第４の主電極端子、及び前記第２の制御端子として、それぞれ、ドレイン、ソース、及びゲートを持つＮチャネル電界効果トランジスタ（Ｑ２）から構成されて良い。前記ワンパルス回路（２０）は、例えば、２個のＮＯＲゲート（Ｇ１，Ｇ２）から成るＳＲフリップ・フロップ回路で構成される。前記遅延手段（２２）は、前記スイッチ端子に接続され、当該スイッチ端子での電圧を反転して、第１の反転電圧を出力する第１のインバータ（Ｉ１）と、前記第１の反転電圧を受けるゲートを持ち、ソースが接地されたＮチャネル電界効果トランジスタ（Ｑ３）と、該Ｎチャネル電界効果トランジスタのドレインと前記電源入力端子との間に接続された電流源（ＩＯ）と、前記Ｎチャネル電界効果トランジスタのドレインと前記接地端子との間に接続されたコンデンサ（Ｃ２）と、前記Ｎチャネル電界効果トランジスタのドレインに入力端子が接続され、前記コンデンサの両端間の電圧を反転して、第２の反転電圧を前記遅延された電圧として出力する第２のインバータ（Ｉ２）とから構成されて良い。その代わりに、前記遅延手段（２２Ａ）は、偶数個のインバータが縦続接続された遅延回路から構成されても良い。

本発明が適用される第２の形態による昇圧型ＤＣ／ＤＣコンバータは、接地電位の接地端子と電源入力端子（Ｖ_DD）とを持ち、前記接地端子と前記電源入力端子との間に直流入力電圧（Ｖ_DD）を印加する入力電源（２５）と、電源出力端子（Ｖout）に第１の主電極端子が接続され、第２の主電極端子がスイッチ端子（ＳＷ）に接続され、第１の制御電圧が供給される第１の制御端子を持つ第１のトランジスタ（Ｑ１）と、前記スイッチ端子に第３の主電極端子が接続され、第４の主電極端子が前記接地端子に接続され、第２の制御電圧が供給される第２の制御端子を持つ第２のトランジスタ（Ｑ２）と、前記スイッチ端子と前記電源入力端子（Ｖ_DD）との間に接続されたインダクタ（Ｌ）と、前記電源出力端子と前記接地端子との間に接続されて、それら端子間に前記直流入力電圧よりも高い直流出力電圧を生成する出力回路（Ｒｏ，Ｃｏ）と、前記第１および前記第２のトランジスタが同時にオンしないように、前記第１および前記第２のトランジスタを駆動する駆動ユニット（１２，１３，１４，１５，ＡＮＤ，１７Ａ，１８Ａ，２０，２２；２２Ｂ）と備えている。

本発明に第２の形態に係る昇圧型ＤＣ／ＤＣコンバータによれば、前記駆動ユニットは、応答時間（ｔ_ｄ）を持ち、前記スイッチ端子に接続されて、前記第１のトランジスタに流れる電流が零であることを検出して、零検出信号を出力する零検出手段（１８Ａ）と、前記スイッチ端子に接続されて、当該スイッチ端子での電圧を前記応答時間よりも長い遅延時間（ｔ_ｃ）だけ遅延して、遅延された電圧を出力する遅延手段（２２；２２Ｂ）と、前記遅延された電圧を受けるリセット入力端子（２０Ｒ）と前記零検出信号をインバータ（ＩＶ）を介して受けるセット入力端子（２０Ｓ）とを持ち、前記零検出信号に応答してワンパルスを出力するワンパルス回路（２０）と、前記ワンパルスに応答して、前記第１のトランジスタ（Ｑ１）をオフにする手段とを有する。

上記昇圧型ＤＣ／ＤＣコンバータにおいて、前記第１のトランジスタは、前記第１の主電極端子、前記第２の主電極端子、及び前記第１の制御端子として、それぞれ、ソース、ドレイン、及びゲートを持つＰチャネル電界効果トランジスタ（Ｑ１）から構成され、前記第２のトランジスタは、前記第３の主電極端子、前記第４の主電極端子、及び前記第２の制御端子として、それぞれ、ドレイン、ソース、及びゲートを持つＮチャネル電界効果トランジスタ（Ｑ２）から構成されて良い。前記ワンパルス回路（２０）は、例えば、２個のＮＯＲゲート（Ｇ１，Ｇ２）から成るＳＲフリップ・フロップ回路で構成され。前記遅延手段（２２）は、前記スイッチ端子に接続され、当該スイッチ端子での電圧を反転して、第１の反転電圧を出力する第１のインバータ（Ｉ１）と、前記第１の反転電圧を受けるゲートを持ち、ソースが接地されたＮチャネル電界効果トランジスタ（Ｑ３）と、該Ｎチャネル電界効果トランジスタのドレインと前記電源入力端子との間に接続された電流源（ＩＯ）と、前記Ｎチャネル電界効果トランジスタのドレインと前記接地端子との間に接続されたコンデンサ（Ｃ２）と、前記Ｎチャネル電界効果トランジスタのドレインに入力端子が接続され、前記コンデンサの両端間の電圧を反転して、第２の反転電圧を前記遅延された電圧として出力する第２のインバータ（Ｉ２）とから構成されて良い。その代わりに、前記遅延手段（２２Ｂ）は、奇数個のインバータが縦続接続された遅延回路から構成されても良い。

尚、上記括弧内の符号は、本発明の理解を容易にするために付したものであり、一例にすぎず、これらに限定されないのは勿論である。

本発明では、遅延手段の遅延時間を零検出手段の応答時間よりも長くしているので、ワンパルス回路の誤出力を防止することができるという効果を奏する。

以下、図面を参照して、本発明の実施の形態について詳細に説明する。

図８を参照して、本発明の第１の実施の形態に係る降圧型同期整流ＤＣ／ＤＣコンバータ１０Ｂについて説明する。図示の降圧型同期整流ＤＣ／ＤＣコンバータ１０Ｂは、遅延回路２２が付加されている点を除いて、図３に図示した従来の降圧型同期整流ＤＣ／ＤＣコンバータ１０Ａと同様の構成を有し、同様の動作をする。したがって、図３に示したものと同様の機能を有するものには同一の参照符号を付して、説明の簡略化のためにそれらの説明は省略する。

遅延回路２２は、スイッチ端子ＳＷとワンパルス回路２０のリセット入力端子２０_Ｒとの間に挿入されている。遅延回路２２は、スイッチ端子ＳＷでの電圧Ｇを遅延時間ｔ_ｃだけ遅延して、遅延された電圧Ｊを出力する。

図示の遅延回路２２は、電流源ＩＯと、第１および第２のインバータＩ１、Ｉ２と、Ｎチャネル電界効果トランジスタＱ３と、コンデンサＣ２とから構成されている。

第１のインバータＩ１の入力端子はスイッチ端子ＳＷに接続されている。第１のインバータＩ１はスイッチ端子ＳＷでの電圧Ｇを反転して、第１の反転電圧を出力する。第１のインバータＩ１の出力端子はＮチャネル電界効果トランジスタＱ３のゲートに接続されている。すなわち、Ｎチャネル電界効果トランジスタＱ３のゲートには第１のインバータＩ１から第１の反転電圧が供給される。Ｎチャネル電界効果トランジスタＱ３のソースは接地され、ドレインは電流源ＩＯを介して電源入力端子Ｖ_DDに接続されている。すなわち、電流源ＩＯはＮチャネル電界効果トランジスタＱ３のドレインと電源入力端子Ｖ_DDとの間に接続されている。

また、Ｎチャネル電界効果トランジスタＱ３のドレインはコンデンサＣ２を介して接地されている。換言すれば、コンデンサＣ２はＮチャネル電界効果トランジスタＱ３のドレインと接地端子との間に接続されている。さらに、Ｎチャネル電界効果トランジスタＱ３のドレインは第２のインバータＩ２の入力端子にも接続されている。第２のインバータＩ２は、コンデンサＣ２の両端間の電圧を反転して、第２の反転電圧を遅延された電圧として出力する。第２のインバータＩ２の出力端子はワンパルス回路２０のリセット入力端子２０_Ｒに接続されている。

このような構成の遅延回路２２は、Ｎチャネル電界効果トランジスタＱ３と、電流源ＩＯと、コンデンサＣ２とによって設定される遅延時間ｔ_ｃを持つ。この遅延時間ｔ_ｃは、零検出増幅器１８の応答時間ｔ_ｄよりも長い（ｔ_ｃ＞ｔ_ｄ）。

ワンパルス回路２０は、遅延された電圧Ｊを受けるリセット入力端子２０_Ｒと、零検出信号Ｈを受けるセット入力端子２０_Ｓとを持つ。ワンパルス回路２０は、零検出信号に応答してワンパルスを出力する。ワンパルスに応答して、駆動回路１７は、Ｎチャネル電界効果トランジスタＱ２をオフにする。

図９に図８に図示した降圧型同期整流ＤＣ／ＤＣコンバータ１０Ｂの各部の波形を示す。図９において、（ａ）はスイッチ端子ＳＷでの電圧Ｇの波形を示し、（ｂ）は零検出増幅器１８の出力信号（零検出信号）Ｈの波形を示し、（ｃ）は遅延回路２２の出力信号（遅延された電圧）Ｊの波形を示し、（ｄ）はワンパルス回路２０の出力信号（ワンパルス）Ｉの波形を示している。

時刻ｔが時刻ｔ_１に達するまでは、駆動回路１７はＰチャネル電界効果トランジスタＱ１をオン状態に維持し、Ｎチャネル電界効果トランジスタＱ２をオフ状態に維持している。その結果、スイッチ端子ＳＷでの電圧Ｇは直流入力電圧Ｖ_DDとなっている。

時刻ｔが時刻ｔ_１に達すると、駆動回路１７はＰチャネル電界効果トランジスタＱ１をオフ状態にし、Ｎチャネル電界効果トランジスタＱ２をオン状態とする。この結果、スイッチ端子ＳＷでの電圧Ｇは、負の電圧になり、接地端子から第２の寄生ダイオードＤ２を介してスイッチ端子ＳＷへ電流が流れる。スイッチ端子ＳＷでの電圧Ｇが負電圧になるので、零検出増幅器１８は時刻ｔ_１からそれ自身の応答時間ｔ_ｄ経過した時点で、その出力信号Ｈを論理“１”レベルから論理“０”レベルに遷移する。

一方、遅延回路２２は、時刻ｔ_１から遅延時間ｔ_ｃ経過した時点で、その出力信号Ｊを論理“１”レベルから論理“０”レベルに遷移する。

零検出増幅器１８の応答時間ｔ_ｄよりも遅延回路２２の遅延時間ｔ_ｃが長いので、ワンパルス回路２０は、その出力信号Ｉのレベルを遷移しない。

時刻ｔが時刻ｔ_２で、スイッチ端子ＳＷでの電圧Ｇが零になると、零検出増幅器１８は出力信号Ｈを論理“０”レベルから論理“１”レベルに遷移する。すなわち、零検出増幅器１８は、零検出信号を出力する。遅延回路２２の出力信号Ｊが論理“０”レベル、零検出増幅器１８の出力信号Ｈが論理“１”レベルなので、ワンパルス回路２０はその出力信号Ｉを論理“０”レベルから論理“１”レベルに遷移する。すなわち、ワンパルス回路２０は、零検出信号に応答してワンパルスを出力する。

時刻ｔが時刻ｔ_３で、駆動回路１７は、Ｐチャネル電界効果トランジスタＱ１をオン状態にし、Ｎチャネル電界効果トランジスタＱ２をオフ状態にする。その結果、スイッチ端子ＳＷでの電圧Ｇは再び電源入力電圧Ｖ_DDとなる。と同時に、遅延回路２２は、時刻ｔ_３で、その出力信号Ｊを論理“０”レベルから論理“１”レベルに遷移する。したがって、ワンパルス回路２０の出力信号Ｉも、この時点ｔ_３で論理“０”レベルになる。

その結果、ワンパルス回路２０の出力信号Ｉは、時刻ｔ_２から時刻ｔ_３の時間Ｔ_２の間、論理“１”レベルとなる。

前述したように、駆動回路１７は、時刻ｔ_３からＮチャネル電界効果トランジスタＱ２をオフ状態にしているので、駆動回路１７は、これに加えて、時刻ｔ_２から時刻ｔ_３の時間Ｔ_２の間も、Ｎチャネル電界効果トランジスタＱ２をオフ状態にする。

このように、本実施の形態によれば、遅延回路２２の遅延時間ｔ_ｃを零検出増幅器１８の応答時間ｔ_ｄよりも長くしたので、ワンパルス回路２０の誤出力を防止することができる。

図１０を参照して、本発明の第２の実施の形態に係る降圧型同期整流ＤＣ／ＤＣコンバータ１０Ｃについて説明する。図示の降圧型同期整流ＤＣ／ＤＣコンバータ１０Ｃは、遅延回路の構成が相違している点を除いて、図８に図示した降圧型同期整流ＤＣ／ＤＣコンバータ１０Ｂと同様の構成を有し、同様の動作をする。したがって、遅延回路に２２Ａの参照符号を付して、図８に示したものと同様の機能を有するものには同一の参照符号を付して、説明の簡略化のためにそれらの説明は省略する。

遅延回路２２Ａは、４個のインバータが縦続接続された遅延回路から構成されている。

このような構成の遅延回路２２Ａは、インバータの段数によって規定される遅延時間ｔ_ｃを持つ。この遅延時間ｔ_ｃは、零検出増幅器１８の応答時間ｔ_ｄよりも長い（ｔ_ｃ＞ｔ_ｄ）。

図１１に図１０に図示した降圧型同期整流ＤＣ／ＤＣコンバータ１０Ｃの各部の波形を示す。図１１において、（ａ）はスイッチ端子ＳＷでの電圧Ｇの波形を示し、（ｂ）は零検出増幅器１８の出力信号（零検出信号）Ｈの波形を示し、（ｃ）は遅延回路２２Ａの出力信号（遅延された電圧）Ｊａの波形を示し、（ｄ）はワンパルス回路２０の出力信号（ワンパルス）Ｉａの波形を示している。

時刻ｔが時刻ｔ_１に達するまでは、駆動回路１７はＰチャネル電界効果トランジスタＱ１をオン状態に維持し、Ｎチャネル電界効果トランジスタＱ２をオフ状態に維持している。その結果、スイッチ端子ＳＷでの電圧Ｇは直流入力電圧Ｖ_DDとなっている。

時刻ｔが時刻ｔ_１に達すると、駆動回路１７はＰチャネル電界効果トランジスタＱ１をオフ状態にし、Ｎチャネル電界効果トランジスタＱ２をオン状態とする。この結果、スイッチ端子ＳＷでの電圧Ｇは、負の電圧になり、接地端子から第２の寄生ダイオードＤ２を介してスイッチ端子ＳＷへ電流が流れる。スイッチ端子ＳＷでの電圧Ｇが負電圧になるので、零検出増幅器１８は時刻ｔ_１からそれ自身の応答時間ｔ_ｄ経過した時点で、その出力信号Ｈを論理“１”レベルから論理“０”レベルに遷移する。

一方、遅延回路２２Ａは、時刻ｔ_１から遅延時間ｔ_ｃ経過した時点で、その出力信号Ｊａを論理“１”レベルから論理“０”レベルに遷移する。

零検出増幅器１８の応答時間ｔ_ｄよりも遅延回路２２Ａの遅延時間ｔ_ｃが長いので、ワンパルス回路２０は、その出力信号Ｉａのレベルを遷移しない。

時刻ｔが時刻ｔ_２で、スイッチ端子ＳＷでの電圧Ｇが零になると、零検出増幅器１８は出力信号Ｈを論理“０”レベルから論理“１”レベルに遷移する。すなわち、零検出増幅器１８は、零検出信号を出力する。遅延回路２２Ａの出力信号Ｊａが論理“０”レベル、零検出増幅器１８の出力信号Ｈが論理“１”レベルなので、ワンパルス回路２０はその出力信号Ｉａを論理“０”レベルから論理“１”レベルに遷移する。すなわち、ワンパルス回路２０は、零検出信号に応答してワンパルスを出力する。

時刻ｔが時刻ｔ_３で、駆動回路１７は、Ｐチャネル電界効果トランジスタＱ１をオン状態にし、Ｎチャネル電界効果トランジスタＱ２をオフ状態にする。その結果、スイッチ端子ＳＷでの電圧Ｇは再び電源入力電圧Ｖ_DDとなる。

遅延回路２２Ａは、時刻ｔ_３から遅延時間ｔ_ｃ経過した時点ｔ_４で、その出力信号Ｊａを論理“０”レベルから論理“１”レベルに遷移する。したがって、ワンパルス回路２０の出力信号Ｉａも、この時点ｔ４で論理“０”レベルになる。

その結果、ワンパルス回路２０の出力信号Ｉａは、時刻ｔ_２から時刻ｔ_４の時間Ｔ３の間、論理“１”レベルとなる。

前述したように、駆動回路１７は、時刻ｔ_３からＮチャネル電界効果トランジスタＱ２をオフ状態にしているので、駆動回路１７は、これに加えて、時刻ｔ_２から時刻ｔ_３の時間Ｔ_２の間も、Ｎチャネル電界効果トランジスタＱ２をオフ状態にする。

このように、本実施の形態によれば、遅延回路２２Ａの遅延時間ｔ_ｃを零検出増幅器１８の応答時間ｔ_ｄよりも長くしたので、ワンパルス回路２０の誤出力を防止することができる。

図１２を参照して、本発明の第３の実施の形態に係る昇圧型同期整流ＤＣ／ＤＣコンバータ３０Ｂについて説明する。図示の降圧型同期整流ＤＣ／ＤＣコンバータ３０Ｂは、遅延回路２２が付加されている点を除いて、図６に図示した従来の降圧型同期整流ＤＣ／ＤＣコンバータ３０Ａと同様の構成を有し、同様の動作をする。したがって、図６に示したものと同様の機能を有するものには同一の参照符号を付して、説明の簡略化のためにそれらの説明は省略する。

遅延回路２２は、図８に示した遅延回路２２と同様の構成をしている。

このような構成の遅延回路２２は、Ｎチャネル電界効果トランジスタＱ３と、電流源ＩＯと、コンデンサＣ２とによって設定される遅延時間ｔ_ｃを持つ。この遅延時間ｔ_ｃは、零検出増幅器１８Ａの応答時間ｔ_ｄよりも長い（ｔ_ｃ＞ｔ_ｄ）。

ワンパルス回路２０は、遅延された電圧Ｊ′を受けるリセット入力端子２０_Ｒと、零検出信号Ｈ′をインバータＩＶで反転した信号を受けるセット入力端子２０_Ｓとを持つ。ワンパルス回路２０は、この反転した零検出信号に応答してワンパルスを出力する。ワンパルスに応答して、駆動回路１７Ａは、Ｐチャネル電界効果トランジスタＱ１をオフにする。

図１３に図１２に図示した昇圧型同期整流ＤＣ／ＤＣコンバータ３０Ｂの各部の波形を示す。図１３において、（ａ）はスイッチ端子ＳＷでの電圧Ｇ′の波形を示し、（ｂ）は零検出増幅器１８Ａの出力信号（零検出信号）Ｈ′の波形を示し、（ｃ）は遅延回路２２Ａの出力信号（遅延された電圧）Ｊ′の波形を示し、（ｄ）はワンパルス回路２０の出力信号（ワンパルス）Ｉ′の波形を示している。

時刻ｔが時刻ｔ_１に達するまでは、駆動回路１７ＡはＮチャネル電界効果トランジスタＱ２をオン状態に維持し、Ｐチャネル電界効果トランジスタＱ１をオフ状態に維持している。その結果、スイッチ端子ＳＷでの電圧Ｇは零となっている。

時刻ｔが時刻ｔ_１に達すると、駆動回路１７ＡはＮチャネル電界効果トランジスタＱ２をオフ状態にし、Ｐチャネル電界効果トランジスタＱ１をオン状態とする。この結果、スイッチ端子ＳＷでの電圧Ｇ′は、電源出力電圧Ｖoutより高い電圧になり、スイッチ端子ＳＷから第１の寄生ダイオードＤ１を介して電源出力端子Ｖoutへ電流が流れる。スイッチ端子ＳＷでの電圧Ｇ′が電源出力電圧Ｖoutより高くなるので、零検出増幅器１８Ａは時刻ｔ_１からそれ自身の応答時間ｔ_ｄ経過した時点で、その出力信号Ｈを論理“０”レベルから論理“１”レベルに遷移する。

一方、遅延回路２２は、時刻ｔ_１から遅延時間ｔ_ｃ経過した時点で、その出力信号Ｊ′を論理“１”レベルから論理“０”レベルに遷移する。

零検出増幅器１８Ａの応答時間ｔ_ｄよりも遅延回路２２の遅延時間ｔ_ｃが長いので、ワンパルス回路２０は、その出力信号Ｉ′のレベルを遷移しない。

時刻ｔが時刻ｔ_２で、スイッチ端子ＳＷでの電圧Ｇ′が電源出力電圧Ｖoutになると、零検出増幅器１８Ａは出力信号Ｈを論理“１”レベルから論理“０”レベルに遷移する。すなわち、零検出増幅器１８Ａは、零検出信号を出力する。遅延回路２２の出力信号Ｊ′が論理“０”レベル、零検出増幅器１８Ａの出力信号Ｈ′が論理“１”レベルなので、ワンパルス回路２０はその出力信号Ｉ′を論理“０”レベルから論理“１”レベルに遷移する。すなわち、ワンパルス回路２０は、零検出信号に応答してワンパルスを出力する。

時刻ｔが時刻ｔ_３で、駆動回路１７Ａは、Ｎチャネル電界効果トランジスタＱ２をオン状態にし、Ｐチャネル電界効果トランジスタＱ１をオフ状態にする。その結果、スイッチ端子ＳＷでの電圧Ｇ′は再び零となる。と同時に、遅延回路２２は、時刻ｔ_３で、その出力信号Ｊ′を論理“０”レベルから論理“１”レベルに遷移する。したがって、ワンパルス回路２０の出力信号Ｉ′も、この時点ｔ_３で論理“０”レベルになる。

その結果、ワンパルス回路２０の出力信号Ｉ′は、時刻ｔ_２から時刻ｔ_３の時間Ｔ_２の間、論理“１”レベルとなる。

前述したように、駆動回路１７Ａは、時刻ｔ_３からＰチャネル電界効果トランジスタＱ１をオフ状態にしているので、駆動回路１７Ａは、これに加えて、時刻ｔ_２から時刻ｔ_３の時間Ｔ_２の間も、Ｐチャネル電界効果トランジスタＱ１をオフ状態にする。

このように、本実施の形態によれば、遅延回路２２の遅延時間ｔ_ｃを零検出増幅器１８Ａの応答時間ｔ_ｄよりも長くしたので、ワンパルス回路２０の誤出力を防止することができる。

図１４を参照して、本発明の第４の実施の形態に係る昇圧型同期整流ＤＣ／ＤＣコンバータ３０Ｃについて説明する。図示の昇圧型同期整流ＤＣ／ＤＣコンバータ３０Ｃは、遅延回路の構成が相違している点を除いて、図１２に図示した昇圧型同期整流ＤＣ／ＤＣコンバータ３０Ｂと同様の構成を有し、同様の動作をする。したがって、遅延回路に２２Ｂの参照符号を付して、図１２に示したものと同様の機能を有するものには同一の参照符号を付して、説明の簡略化のためにそれらの説明は省略する。

遅延回路２２Ｂは、５個のインバータが縦続接続された遅延回路から構成されている。

このような構成の遅延回路２２Ｂは、インバータの段数によって規定される遅延時間ｔ_ｃを持つ。この遅延時間ｔ_ｃは、零検出増幅器１８Ａの応答時間ｔ_ｄよりも長い（ｔ_ｃ＞ｔ_ｄ）。

図１５に図１４に図示した昇圧型同期整流ＤＣ／ＤＣコンバータ３０Ｃの各部の波形を示す。図１５において、（ａ）はスイッチ端子ＳＷでの電圧Ｇ′の波形を示し、（ｂ）は零検出増幅器１８Ａの出力信号（零検出信号）Ｈ′の波形を示し、（ｃ）は遅延回路２２Ｂの出力信号（遅延された電圧）Ｊａ′の波形を示し、（ｄ）はワンパルス回路２０の出力信号（ワンパルス）Ｉａ′の波形を示している。

時刻ｔが時刻ｔ_１に達するまでは、駆動回路１７ＡはＮチャネル電界効果トランジスタＱ２をオン状態に維持し、Ｐチャネル電界効果トランジスタＱ１をオフ状態に維持している。その結果、スイッチ端子ＳＷでの電圧Ｇ′は零となっている。

時刻ｔが時刻ｔ_１に達すると、駆動回路１７ＡはＮチャネル電界効果トランジスタＱ２をオフ状態にし、Ｐチャネル電界効果トランジスタＱ１をオン状態とする。この結果、スイッチ端子ＳＷでの電圧Ｇ′は、電源出力電圧Ｖoutよりも高い電圧になり、スイッチ端子Ｓｗから第１の寄生ダイオードＤ１を介して電源出力端子Ｖoutへ電流が流れる。スイッチ端子ＳＷでの電圧Ｇ′が電源出力電圧Ｖoutよりも高いので、零検出増幅器１８Ａは時刻ｔ_１からそれ自身の応答時間ｔ_ｄ経過した時点で、その出力信号Ｈを論理“０”レベルから論理“１”レベルに遷移する。

一方、遅延回路２２Ｂは、時刻ｔ_１から遅延時間ｔ_ｃ経過した時点で、その出力信号Ｊａ′を論理“１”レベルから論理“０”レベルに遷移する。

零検出増幅器１８Ａの応答時間ｔ_ｄよりも遅延回路２２Ｂの遅延時間ｔ_ｃが長いので、ワンパルス回路２０は、その出力信号Ｉａ′のレベルを遷移しない。

時刻ｔが時刻ｔ_２で、スイッチ端子ＳＷでの電圧Ｇ′が電源出力電圧Ｖoutになると、零検出増幅器１８Ａは出力信号Ｈ′を論理“１”レベルから論理“０”レベルに遷移する。すなわち、零検出増幅器１８Ａは、零検出信号を出力する。遅延回路２２Ｂの出力信号Ｊａ′が論理“０”レベル、零検出増幅器１８Ａの出力信号Ｈ′が論理“０”レベルなので、ワンパルス回路２０はその出力信号Ｉａ′を論理“０”レベルから論理“１”レベルに遷移する。すなわち、ワンパルス回路２０は、零検出信号に応答してワンパルスを出力する。

時刻ｔが時刻ｔ_３で、駆動回路１７Ａは、Ｎチャネル電界効果トランジスタＱ２をオン状態にし、Ｐチャネル電界効果トランジスタＱ１をオフ状態にする。その結果、スイッチ端子ＳＷでの電圧Ｇ′は再び零となる。

遅延回路２２Ｂは、時刻ｔ_３から遅延時間ｔ_ｃ経過した時点ｔ_４で、その出力信号Ｊａ′を論理“０”レベルから論理“１”レベルに遷移する。したがって、ワンパルス回路２０の出力信号Ｉａ′も、この時点ｔ_４で論理“０”レベルになる。

その結果、ワンパルス回路２０の出力信号Ｉａ′は、時刻ｔ_２から時刻ｔ_４の時間Ｔ_３の間、論理“１”レベルとなる。

前述したように、駆動回路１７Ａは、時刻ｔ_３からＰチャネル電界効果トランジスタＱ１をオフ状態にしているので、駆動回路１７Ａは、これに加えて、時刻ｔ_２から時刻ｔ_３の時間Ｔ_２の間も、Ｐチャネル電界効果トランジスタＱ１をオフ状態にする。

このように、本実施の形態によれば、遅延回路２２Ｂの遅延時間ｔ_ｃを零検出増幅器１８Ａの応答時間ｔ_ｄよりも長くしたので、ワンパルス回路２０の誤出力を防止することができる。

以上、本発明について好ましい実施の形態によって説明してきたが、本発明は上述した実施の形態に限定しないのは勿論である。例えば、遅延回路は、上述した実施の形態のものに限定されず、種々のものを使用することができる。例えば、降圧型同期整流ＤＣ／ＤＣコンバータの場合には、遅延回路として偶数個のインバータを縦続接続したものを使用することができ、昇圧型同期整流ＤＣ／ＤＣコンバータの場合には、遅延回路として奇数個のインバータを縦続接続したものを使用することができる。

本発明が適用される降圧型同期整流ＤＣ／ＤＣコンバータの構成を示すブロック図である。 図１に図示した降圧型同期整流ＤＣ／ＤＣコンバータの各部の波形を示すタイムチャートである。 従来の降圧型同期整流ＤＣ／ＤＣコンバータの構成を示すブロック図である。 図３に図示した従来の降圧型同期整流ＤＣ／ＤＣコンバータの各部の波形を示すタイムチャートである。 本発明が適用される昇圧型同期整流ＤＣ／ＤＣコンバータの構成を示すブロック図である。 従来の昇圧型同期整流ＤＣ／ＤＣコンバータの構成を示すブロック図である。 図６に図示した従来の昇圧型同期整流ＤＣ／ＤＣコンバータの各部の波形を示すタイムチャートである。 本発明の第１の実施の形態による降圧型同期整流ＤＣ／ＤＣコンバータの構成を示すブロック図である。 図８に図示した降圧型同期整流ＤＣ／ＤＣコンバータの各部の波形を示すタイムチャートである。 本発明の第２の実施の形態による降圧型同期整流ＤＣ／ＤＣコンバータの構成を示すブロック図である。 図１０に図示した降圧型同期整流ＤＣ／ＤＣコンバータの各部の波形を示すタイムチャートである。 本発明の第３の実施の形態による昇圧型同期整流ＤＣ／ＤＣコンバータの構成を示すブロック図である。 図１２に図示した昇圧型同期整流ＤＣ／ＤＣコンバータの各部の波形を示すタイムチャートである。 本発明の第４の実施の形態による昇圧型同期整流ＤＣ／ＤＣコンバータの構成を示すブロック図である。 図１４に図示した昇圧型同期整流ＤＣ／ＤＣコンバータの各部の波形を示すタイムチャートである。

符号の説明

１０Ｂ，１０Ｃ 降圧型同期整流ＤＣ／ＤＣコンバータ
Ｑ１ 第１のトランジスタ（Ｐチャネル電界効果トランジスタ）
Ｑ２ 第２のトランジスタ（Ｎチャネル電界効果トランジスタ）
Ｌ インダクタ
２５ 入力電源
Ｃo コンデンサ
Ｒo 抵抗器
Ｒout 負荷
Ｖ_DD 電源入力端子（直流入力電圧）
Ｖout 電源出力端子（直流出力電圧）
１７，１７Ａ 駆動回路
１８，１８Ａ 零検出増幅器
２０ ワンパルス回路
２２，２２Ａ，２２Ｂ 遅延回路
３０Ｂ，３０Ｃ 昇圧型同期整流ＤＣ／ＤＣコンバータ

Claims (10)

1. 接地電位の接地端子と電源入力端子とを持ち、前記接地端子と前記電源入力端子との間に直流入力電圧を印加する入力電源と、
   前記電源入力端子に第１の主電極端子が接続され、第２の主電極端子がスイッチ端子に接続され、第１の制御電圧が供給される第１の制御端子を持つ第１のトランジスタと、
   前記スイッチ端子に第３の主電極端子が接続され、第４の主電極端子が前記接地端子に接続され、第２の制御電圧が供給される第２の制御端子を持つ第２のトランジスタと、
   前記スイッチ端子と電源出力端子との間に接続されたインダクタと、
   前記電源出力端子と前記接地端子との間に接続されて、それら端子間に前記直流入力電圧よりも低い直流出力電圧を生成する出力回路と、
   前記第１および前記第２のトランジスタが同時にオンしないように、前記第１および前記第２のトランジスタを駆動する駆動ユニットと備えた降圧型ＤＣ／ＤＣコンバータにおいて、
   前記駆動ユニットは、
   応答時間を持ち、前記スイッチ端子に接続されて、前記第２のトランジスタに流れる電流が零であることを検出して、零検出信号を出力する零検出手段と、
   前記スイッチ端子に接続されて、当該スイッチ端子での電圧を前記応答時間よりも長い遅延時間だけ遅延して、遅延された電圧を出力する遅延手段と、
   前記遅延された電圧を受けるリセット入力端子と前記零検出信号を受けるセット入力端子とを持ち、前記零検出信号に応答してワンパルスを出力するワンパルス回路と、
   前記ワンパルスに応答して、前記第２のトランジスタをオフにする手段と
   を有することを特徴とする降圧型ＤＣ／ＤＣコンバータ。
2. 前記第１のトランジスタは、前記第１の主電極端子、前記第２の主電極端子、及び前記第１の制御端子として、それぞれ、ソース、ドレイン、及びゲートを持つＰチャネル電界効果トランジスタから成り、
   前記第２のトランジスタは、前記第３の主電極端子、前記第４の主電極端子、及び前記第２の制御端子として、それぞれ、ドレイン、ソース、及びゲートを持つＮチャネル電界効果トランジスタから成る、請求項１に記載の降圧型ＤＣ／ＤＣコンバータ。
3. 前記ワンパルス回路は、２個のＮＯＲゲートから成るＳＲフリップ・フロップ回路で構成されている、請求項１に記載の降圧型ＤＣ／ＤＣコンバータ。
4. 前記遅延手段は、
   前記スイッチ端子に接続され、当該スイッチ端子での電圧を反転して、第１の反転電圧を出力する第１のインバータと、
   前記第１の反転電圧を受けるゲートを持ち、ソースが接地されたＮチャネル電界効果トランジスタと、
   該Ｎチャネル電界効果トランジスタのドレインと前記電源入力端子との間に接続された電流源と、
   前記Ｎチャネル電界効果トランジスタのドレインと前記接地端子との間に接続されたコンデンサと、
   前記Ｎチャネル電界効果トランジスタのドレインに入力端子が接続され、前記コンデンサの両端間の電圧を反転して、第２の反転電圧を前記遅延された電圧として出力する第２のインバータと
   を有する請求項１に記載の降圧型ＤＣ／ＤＣコンバータ。
5. 前記遅延手段は、偶数個のインバータが縦続接続された遅延回路から成る、請求項１に記載の降圧型ＤＣ／ＤＣコンバータ。
6. 接地電位の接地端子と電源入力端子とを持ち、前記接地端子と前記電源入力端子との間に直流入力電圧を印加する入力電源と、
   電源出力端子に第１の主電極端子が接続され、第２の主電極端子がスイッチ端子に接続され、第１の制御電圧が供給される第１の制御端子を持つ第１のトランジスタと、
   前記スイッチ端子に第３の主電極端子が接続され、第４の主電極端子が前記接地端子に接続され、第２の制御電圧が供給される第２の制御端子を持つ第２のトランジスタと、
   前記スイッチ端子と前記電源入力端子との間に接続されたインダクタと、
   前記電源出力端子と前記接地端子との間に接続されて、それら端子間に前記直流入力電圧よりも高い直流出力電圧を生成する出力回路と、
   前記第１および前記第２のトランジスタが同時にオンしないように、前記第１および前記第２のトランジスタを駆動する駆動ユニットと備えた昇圧型ＤＣ／ＤＣコンバータにおいて、
   前記駆動ユニットは、
   応答時間を持ち、前記スイッチ端子に接続されて、前記第１のトランジスタに流れる電流が零であることを検出して、零検出信号を出力する零検出手段と、
   前記スイッチ端子に接続されて、当該スイッチ端子での電圧を前記応答時間よりも長い遅延時間だけ遅延して、遅延された電圧を出力する遅延手段と、
   前記遅延された電圧を受けるリセット入力端子と前記零検出信号をインバータを介して受けるセット入力端子とを持ち、前記零検出信号に応答してワンパルスを出力するワンパルス回路と、
   前記ワンパルスに応答して、前記第１のトランジスタをオフにする手段と
   を有することを特徴とする昇圧型ＤＣ／ＤＣコンバータ。
7. 前記第１のトランジスタは、前記第１の主電極端子、前記第２の主電極端子、及び前記第１の制御端子として、それぞれ、ソース、ドレイン、及びゲートを持つＰチャネル電界効果トランジスタから成り、
   前記第２のトランジスタは、前記第３の主電極端子、前記第４の主電極端子、及び前記第２の制御端子として、それぞれ、ドレイン、ソース、及びゲートを持つＮチャネル電界効果トランジスタから成る、請求項６に記載の昇圧型ＤＣ／ＤＣコンバータ。
8. 前記ワンパルス回路は、２個のＮＯＲゲートから成るＳＲフリップ・フロップ回路で構成されている、請求項６に記載の昇圧型ＤＣ／ＤＣコンバータ。
9. 前記遅延手段は、
   前記スイッチ端子に接続され、当該スイッチ端子での電圧を反転して、第１の反転電圧を出力する第１のインバータと、
   前記第１の反転電圧を受けるゲートを持ち、ソースが接地されたＮチャネル電界効果トランジスタと、
   該Ｎチャネル電界効果トランジスタのドレインと前記電源入力端子との間に接続された電流源と、
   前記Ｎチャネル電界効果トランジスタのドレインと前記接地端子との間に接続されたコンデンサと、
   前記Ｎチャネル電界効果トランジスタのドレインに入力端子が接続され、前記コンデンサの両端間の電圧を反転して、第２の反転電圧を前記遅延された電圧として出力する第２のインバータと
   を有する請求項６に記載の昇圧型ＤＣ／ＤＣコンバータ。
10. 前記遅延手段は、奇数個のインバータが縦続接続された遅延回路から成る、請求項６に記載の昇圧型ＤＣ／ＤＣコンバータ。

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