JP4423464B2 - レベルシフト回路及び同期整流型dc/dcコンバータ及び昇降圧チョッパ型dc/dcコンバータ - Google Patents

レベルシフト回路及び同期整流型dc/dcコンバータ及び昇降圧チョッパ型dc/dcコンバータ Download PDF

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Description

本発明はレベルシフト回路に関し、特に、チョッパ型DC/DCコンバータに使用されるレベルシフト回路、及びこれを備えた同期整流型DC/DCコンバータ及び昇降圧チョッパ型DC/DCコンバータに関する。
図10は、従来のレベルシフト回路の回路図である。
図10に示すレベルシフト回路30は、電流源I1、抵抗R6、及びNチャネルMOSトランジスタ(以後NMOSトランジスタと称す)M6,M7によって構成されている。NMOSトランジスタM6,M7は、双方のゲート同士及びNMOSトランジスタM6のゲートとドレインとが接続され、カレントミラー回路を構成している。双方のソースは接地電位グランドに接続され、NMOSトランジスタM6のドレインと電源電圧Vccの供給線との間には電流源I1が接続される。NMOSトランジスタM7のドレインには、抵抗R6の一端が接続される。
図10に示すレベルシフト回路30では、NMOSトランジスタM6,M7によって構成されるカレントミラー回路で、電流源I1から供給される定電流Iが折り返され、抵抗R6に定電流Iが供給されている。従って、抵抗R6の両端(端子T1とT2との間)には、定電流Iの印加に伴う電位差が生じる。この電位差の絶対値によってレベルシフト量ΔEが生成され、レベルシフトが行われる。
このようなレベルシフト回路30の適用例として、チョッパ型DC/DCコンバータがある。チョッパ型DC/DCコンバータは、入力電圧をスイッチング素子のオンオフによって分割し、このスイッチング素子のスイッチング期間を調整することで所定の出力電圧を得るものである。
チョッパ型DC/DCコンバータには、非同期式のものと同期式のものがある。非同期式では、チョークコイルに蓄積された磁気エネルギーを転流させる転流素子としてダイオードを用いる。同期式では、上記転流素子として例えばMOSFETなどのスイッチング素子を用い、メインスイッチとなるスイッチング素子に同期してオンオフさせる。このため、同期式で動作するチョッパ型DC/DCコンバータは同期整流型と呼ばれる。
非同期式のチョッパ型DC/DCコンバータ及び同期整流型DC/DCコンバータには、入力電圧よりも低い電圧を出力する降圧型、入力電圧よりも高い電圧を出力する昇圧型、及び1つの回路で昇圧及び降圧を行うことの可能な昇降圧型がある。
なお同期整流型では、メインスイッチ用のスイッチング素子と転流用のスイッチング素子とが相補的にスイッチングする。この際、両者のスイッチングタイミングを一致させてしまうと、両者が同時にオンする期間が発生し、電源側から接地電位グランドに対して貫通電流が流れる。このような期間の発生を防ぐ手段として、両者のスイッチングタイミングのタイミング差、即ちデッドタイムが確保される。
このようなチョッパ型DC/DCコンバータに対するレベルシフト回路の適用例として、第1には、同期整流型DC/DCコンバータでの上記デッドタイムを確保するための適用が挙げられる。デッドタイムを確保するには、メインスイッチ用のスイッチング素子のスイッチングタイミングを与える電圧レベルと、転流用のスイッチング素子のスイッチングタイミングを与える電圧レベルとを所定レベル分レベルシフトする必要がある。このレベルシフトを行うために、レベルシフト回路が用いられる。
第2には、昇降圧チョッパ型DC/DCコンバータに対する適用が挙げられる。昇降圧チョッパ型DC/DCコンバータは、昇圧用のスイッチング素子及び降圧用のスイッチング素子を備えており、通常、一方のスイッチング素子はスイッチング動作を停止していなければならない。このような動作を実現するには、各スイッチング素子のスイッチングタイミングを与える電圧レベル同士を所定レベル分レベルシフトする必要がある。このレベルシフトを行うためにも、レベルシフト回路が用いられる。
次に、従来のレベルシフト回路30を用いた昇降圧チョッパ型DC/DCコンバータについて説明する。
図11は、従来のレベルシフト回路を用いた昇降圧チョッパ型DC/DCコンバータの構成例を示す図である。なお、この昇降圧チョッパ型DC/DCコンバータは非同期式である。
図11に示す昇降圧チョッパ型DC/DCコンバータは、レベルシフト回路30、発振回路21、PWM(Pulse Wide Modulation)ドライバ22,23、昇降圧チョッパ回路24、エラーアンプAmp1、及び電圧源E1を有している。図10と同じものには同じ符号を付し、説明を省略する。
PWMドライバ22,23は、それぞれの一方の入力端子に発振回路21で生成される三角波信号Voscが入力される。PWMドライバ22の他方の入力端子には、抵抗R6の一端から引き出された端子T1が接続される。PWMドライバ23の他方の入力端子には、抵抗R6の他端から引き出された端子T2が接続される。
昇降圧チョッパ回路24は、PチャネルMOSトランジスタ(以後PMOSトランジスタと称す)M11、NMOSトランジスタM12、ダイオードD1,D2、平滑コンデンサC、及びチョークコイルLを有している。
PMOSトランジスタM11は、そのソース及びドレインがそれぞれ入力電圧VinとチョークコイルLの一端とに接続され、そのゲートがPWMドライバ22の出力する駆動信号OUT1によって駆動される。NMOSトランジスタM12は、そのソース及びドレインがそれぞれ接地電位グランドとチョークコイルLの他端とに接続され、そのゲートがPWMドライバ23の出力する駆動信号OUT2によって駆動される。ダイオードD1は、接地電位グランドとチョークコイルLとの間に接続される。ダイオードD2は、チョークコイルLと平滑コンデンサCとの間に接続される。平滑コンデンサCは、出力電圧Voutと接地電位グランドとの間に接続される。
エラーアンプAmp1は、その非反転入力端子に基準電圧VREFを生成する電圧源E1が接続される。その反転入力端子には、昇降圧チョッパ回路24の出力電圧Voutを抵抗分圧した接続点が接続され、負荷への印加電圧に比例したフィードバック信号IN(−)が入力される。
以下、図11に示す昇降圧チョッパ型DC/DCコンバータの動作について説明する。
エラーアンプAmp1では、上記フィードバック信号IN(−)と基準電圧VREFとの誤差に応じた電圧Ver1が出力される。電圧Ver1は、フィードバック信号IN(−)が基準電圧VREFに近づくかもしくはそれより高くなると下降し、基準電圧VREFより低くなると上昇する。この電圧Ver1は、PWMドライバ22の一方の入力端子に入力される。
一方、従来のレベルシフト回路30では、NMOSトランジスタM6,M7によって構成されるカレントミラー回路で、電流源I1から供給される定電流Iが折り返され、抵抗R6に定電流Iが供給されている。
従って、抵抗R6の両端(端子T1とT2との間)には、定電流Iの印加に伴う電位差が生じる。この電位差の絶対値がレベルシフト量ΔEとなる。レベルシフト回路30によって、エラーアンプAmp1から出力される電圧Ver1は電圧Ver2(Ver2=Ver1−ΔE)にレベルシフトされ、電圧Ver2はPWMドライバ23の一方の入力端子に入力される。
PWMドライバ22,23は、それぞれ三角波信号Voscと他方の入力電圧とを比較し、その比較結果に応じてパルス幅変調された駆動信号OUT1,OUT2を各々出力する。駆動信号OUT1は、三角波信号Voscが電圧Ver1よりも高いときにはHレベル、低いときにはLレベルとする。駆動信号OUT2は、三角波信号Voscが電圧Ver2よりも低いときにはHレベル、高いときにはLレベルとする。そして、PMOSトランジスタM11は駆動信号OUT1がLレベルのときにオンとなり、NMOSトランジスタM12は駆動信号OUT2がHレベルのときにオンとなる。
ところで、昇降圧を実現する機能を備えた昇降圧チョッパ型DC/DCコンバータの動作モードには、通常、入力電圧よりも低い出力電圧を供給する降圧モード、入力電圧よりも高い出力電圧を供給する昇圧モードの他に、入力電圧近傍の出力電圧を供給する昇降圧モードも用意されている。
降圧モードでは、電圧Ver1のみが三角波信号Voscと交差し、電圧Ver2は常に三角波信号Voscよりも下に位置する。従って、駆動信号OUT1のみがパルス幅変調され、駆動信号OUT2は常にLレベルとなる。即ち、降圧モードではPMOSトランジスタM11のみがスイッチング動作を行い、NMOSトランジスタM12は常時オフ状態となる。
昇圧モードでは、電圧Ver2のみが三角波信号Voscと交差し、電圧Ver1は常に三角波信号Voscよりも上に位置する。従って、駆動信号OUT2のみがパルス幅変調され、駆動信号OUT1は常にLレベルとなる。即ち、昇圧モードではNMOSトランジスタM12のみがスイッチング動作を行い、PMOSトランジスタM11は常時オンとなる。
昇降圧モードでは、電圧Ver1,Ver2が共に三角波信号Voscと交差する。従って駆動信号OUT1,OUT2が共にパルス幅変調され、PMOSトランジスタM11,NMOSトランジスタM12が共にスイッチング動作を行う。
上記各動作モードは、エラーアンプAmp1による出力電圧Vout検出によって決定される。即ち、出力電圧Voutが入力電圧Vinよりも充分低い場合は、電圧Ver1,Ver2が降圧モードとして動作するための領域に移行する。また、出力電圧Voutが入力電圧Vinよりも充分高い場合は、電圧Ver1,Ver2が昇圧モードとして動作するための領域に移行する。また、出力電圧Voutが入力電圧Vinの近傍の場合は、電圧Ver1,Ver2が共に三角波信号Voscと交差する領域に移行し、昇降圧モードとして動作する。
各動作モードに応じて出力される駆動信号OUT1,OUT2によってPMOSトランジスタM11及びNMOSトランジスタM12がオンオフすることで、チョークコイルLに磁気エネルギーが蓄積される過程と蓄積された磁気エネルギーが放出される過程とが繰り返され、平滑コンデンサCにより直流化された出力電圧Voutが負荷に供給される。
例えば、降圧モードでは、PMOSトランジスタM11のみがオンオフし、NMOSトランジスタM12は常時オフとなる。従って、PMOSトランジスタM11がオンのときには、チョークコイルLに電圧Vin−Vout(ダイオードD2の順方向電圧は無視する)が印加され、磁気エネルギーが蓄積される。PMOSトランジスタM11がオフのときには、チョークコイルLに発生する逆起電力によってダイオードD1が導通し、チョークコイルLに蓄積された磁気エネルギーがダイオードD1を介して転流される。このような動作を繰り返すことで、平滑コンデンサCにより直流化された出力電圧Vout(Vin>Vout)が負荷に供給される。
また、昇圧モードでは、NMOSトランジスタM12のみがオンオフし、PMOSトランジスタM11は常時オンとなる。従って、NMOSトランジスタM12がオンのときには、チョークコイルLに入力電圧Vinが印加され、磁気エネルギーが蓄積される。NMOSトランジスタM12がオフのときには、チョークコイルLに発生する逆起電力によってダイオードD2が導通し、チョークコイルLに蓄積された磁気エネルギーがダイオードD2を介して転流される。このような動作を繰り返すことで、平滑コンデンサCにより直流化された出力電圧Vout(Vin<Vout)が負荷に供給される。
従来、上記のようなレベルシフト回路を用いたDC/DCコンバータ装置がある(例えば、特許文献1参照)。
特開2001−86740号公報(段落番号〔0021〕〜〔0022〕、第4図)
ところで、従来のレベルシフト回路に用いられる電流源には一般に、出力される定電流値を決定するための抵抗が用いられている。一方、従来のレベルシフト回路で与えられるレベルシフト量は、上記定電流値とレベルシフト量を生成するための抵抗の抵抗値との積で与えられる。従って、定電流値を決定するための抵抗の抵抗値がばらつくと、そのばらつきがレベルシフト量のばらつきに反映されてしまうという問題があった。
従って、前述の図11に示したような従来のレベルシフト回路を用いた昇降圧チョッパ型DC/DCコンバータでは、レベルシフト量のばらつきによって以下に示すような問題が生じる。
図12は、図11の昇降圧チョッパ型DC/DCコンバータの動作を示す波形図である。なお、この波形図は昇降圧モードでの動作を示す。
図12に示すように、仮にレベルシフト量がばらつきによってΔEからΔE−1に増加した場合、上記レベルシフト量の増加に応じて電圧Ver2がVer2−1に変動する(エラーアンプAmp1の出力Ver1に対してはレベルシフト量ΔEのばらつきの影響はない)。これに伴って、PWMドライバ23から出力される駆動信号はOUT2からOUT2−1のようになりデューティ比が変動する。そして、上記ΔE−1が三角波信号Voscの振幅を超えるような大きさになると、PMOSトランジスタM11及びNMOSトランジスタM12が両方一度にスイッチング動作を停止してしまい、PWM制御が不能となる電圧Ver1,Ver2の電圧領域が発生する。これより、例えば電圧Ver1が降下して昇圧モードから昇降圧モードに移行する際、電圧Ver1,Ver2が上記の領域にあるときにはPWM制御が不能となる。逆に、レベルシフト量ΔEがばらつきによって減少した場合は、PMOSトランジスタM11及びNMOSトランジスタM12が両方オンするVer1,Ver2の電圧領域が増加し、スイッチングロスが増大する。
このように、従来のレベルシフト回路を用いた昇降圧チョッパ型DC/DCコンバータでは、レベルシフト量がばらつきによって増加し、三角波信号の振幅を超えてしまった場合、DC/DCコンバータの基本機能である電圧の安定化ができなくなる状態が過渡的に発生し得るという問題があった。また、レベルシフト量がばらつきによって減少した場合は、スイッチングロスが増大し、電源変換効率が低下するという問題があった。
例えば、上記特許文献1に記載したDC/DCコンバータ装置では、電流源に用いる抵抗の抵抗値のばらつきがレベルシフト量のばらつきに反映される構成となっているため、この抵抗値のばらつきに伴い、上記示した各問題が発生する。
また、従来のレベルシフト回路を用いた昇圧同期整流型DC/DCコンバータ及び降圧同期整流型DC/DCコンバータでは、レベルシフト量がばらつきによって減少した場合、レベルシフト量に応じて確保されるデッドタイムも減少して貫通電流が発生し得るという問題があった。
本発明はこのような点に鑑みてなされたものであり、電流源に用いる抵抗の抵抗値のばらつきに起因するレベルシフト量のばらつきを低減することが可能なレベルシフト回路を提供することを目的とする。
また、本発明の他の目的は、デッドタイムの減少を抑制し、デッドタイム減少時に発生し得る貫通電流を防止することが可能な降圧同期整流型DC/DCコンバータを提供することである。
また、本発明の他の目的は、デッドタイムの減少を抑制し、デッドタイム減少時に発生し得る貫通電流を防止することが可能な昇圧同期整流型DC/DCコンバータを提供することである。
また、本発明の他の目的は、より安定な出力電圧の供給を実現しつつ、電源変換効率の低下を抑制することが可能な昇降圧チョッパ型DC/DCコンバータを提供することである。
本発明では上記課題を解決するために、チョッパ型DC/DCコンバータに使用されるレベルシフト回路において、第1、第2のNPNトランジスタ、及び前記第2のNPNトランジスタのエミッタと接地電位との間に接続された電流決定用抵抗を含む第1のカレントミラー回路と、第1、第2、第3のPMOSトランジスタからなり、前記第1のPMOSトランジスタのドレインが前記第1のNPNトランジスタのコレクタに、前記第2のPMOSトランジスタのドレインが前記第2のNPNトランジスタのコレクタにそれぞれ接続され、前記第3のPMOSトランジスタのドレインから前記電流決定用抵抗の抵抗値及び前記第1、第2のNPNトランジスタのエミッタ面積A1,A2の比nに応じた大きさの定電流を出力する第2のカレントミラー回路と、前記第3のPMOSトランジスタのドレインから前記定電流が入力される入力端及び前記電流を折り返して出力する出力端を有す第3のカレントミラー回路と、前記第3のカレントミラー回路の前記出力端に接続され、前記定電流に伴う電圧降下によってレベルシフトを行うレベルシフト用抵抗と、を備え、前記電流決定用抵抗及び前記レベルシフト用抵抗同一材質であることを特徴とするレベルシフト回路が提供される。
このレベルシフト回路によれば、レベルシフト用抵抗によって生成されるレベルシフト量は、電流決定用抵抗の抵抗値とレベルシフト用抵抗の抵抗値との相対比に応じた値となる。ここで、電流決定用抵抗及びレベルシフト用抵抗が同一材質であることから、レベルシフト量に含まれる電流決定用抵抗の抵抗値のばらつきがレベルシフト用抵抗の抵抗値のばらつきで打ち消される。
また、本発明では上記課題を解決するために、降圧用の第1のスイッチング素子と前記第1のスイッチング素子に同期して整流を行う第2のスイッチング素子とを含み、負荷に対して所定の出力直流電圧を出力する降圧同期整流型DC/DCコンバータにおいて、第1、第2のNPNトランジスタ、及び前記第2のNPNトランジスタのエミッタと接地電位との間に接続された電流決定用抵抗を含む第1のカレントミラー回路と、第1、第2、第3のPMOSトランジスタからなり、前記第1のPMOSトランジスタのドレインが前記第1のNPNトランジスタのコレクタに、前記第2のPMOSトランジスタのドレインが前記第2のNPNトランジスタのコレクタにそれぞれ接続され、前記第3のPMOSトランジスタのドレインから前記電流決定用抵抗の抵抗値及び前記第1、第2のNPNトランジスタのエミッタ面積A1,A2の比nに応じた大きさの定電流を出力する第2のカレントミラー回路と、前記第3のPMOSトランジスタのドレインから前記定電流が入力される入力端及び前記電流を折り返して出力する出力端を有する第3のカレントミラー回路と、前記第3のカレントミラー回路の前記出力端に接続され、前記定電流に伴う電圧降下によってレベルシフトを行うレベルシフト用抵抗と、を備え、前記電流決定用抵抗及び前記レベルシフト用抵抗が同一材質であるレベルシフト回路と、前記出力直流電圧と所定基準電圧との誤差に応じた第1の誤差電圧を生成し、前記レベルシフト用抵抗の一端に印加する誤差増幅手段と、前記第1の誤差電圧と所定周波数の三角波信号との比較に応じてパルス幅変調され、前記第2のスイッチング素子をオンオフさせる第1の駆動信号を生成する第1の比較手段と、前記第1の誤差電圧を前記レベルシフト用抵抗によってレベルシフトすることで得られる第2の誤差電圧と前記三角波信号との比較に応じてパルス幅変調され、前記第1のスイッチング素子をオンオフさせる第2の駆動信号を生成する第2の比較手段と、を有することを特徴とする降圧同期整流型DC/DCコンバータが提供される。
この降圧同期整流型DC/DCコンバータによれば、レベルシフト回路で生成されるレベルシフト量によって、第1の誤差電圧から第2の誤差電圧が生成される。そして、第1の誤差電圧と三角波信号との比較に応じてパルス幅変調された第1の駆動信号によって第2のスイッチング素子がオンオフされ、第2の誤差電圧と三角波信号との比較に応じてパルス幅変調された第2の駆動信号によって第1のスイッチング素子がオンオフされて、上記レベルシフト量に応じたデッドタイムが確保される。レベルシフト回路では電流決定用抵抗及びレベルシフト用抵抗を同一材質とすることでレベルシフト量のばらつきが低減されるため、上記デッドタイムの減少が抑制される。
また、本発明では上記課題を解決するために、昇圧用の第1のスイッチング素子と前記第1のスイッチング素子に同期して整流を行う第2のスイッチング素子とを含み、負荷に対して所定の出力直流電圧を出力する昇圧同期整流型DC/DCコンバータにおいて、第1、第2のNPNトランジスタ、及び前記第2のNPNトランジスタのエミッタと接地電位との間に接続された電流決定用抵抗を含む第1のカレントミラー回路と、第1、第2、第3のPMOSトランジスタからなり、前記第1のPMOSトランジスタのドレインが前記第1のNPNトランジスタのコレクタに、前記第2のPMOSトランジスタのドレインが前記第2のNPNトランジスタのコレクタにそれぞれ接続され、前記第3のPMOSトランジスタのドレインから前記電流決定用抵抗の抵抗値及び前記第1、第2のNPNトランジスタのエミッタ面積A1,A2の比nに応じた大きさの定電流を出力する第2のカレントミラー回路と、前記第3のPMOSトランジスタのドレインから前記定電流が入力される入力端及び前記電流を折り返して出力する出力端を有す第3のカレントミラー回路と、前記第3のカレントミラー回路の前記出力端に接続され、前記定電流に伴う電圧降下によってレベルシフトを行うレベルシフト用抵抗と、を備え、前記電流決定用抵抗及び前記レベルシフト用抵抗が同一材質であるレベルシフト回路と、前記出力直流電圧と所定基準電圧との誤差に応じた第1の誤差電圧を生成し、前記レベルシフト用抵抗の一端に印加する誤差増幅手段と、前記第1の誤差電圧と所定周波数の三角波信号との比較に応じてパルス幅変調され、前記第2のスイッチング素子をオンオフさせる第1の駆動信号を生成する第1の比較手段と、前記第1の誤差電圧を前記レベルシフト用抵抗によってレベルシフトすることで得られる第2の誤差電圧と前記三角波信号との比較に応じてパルス幅変調され、前記第1のスイッチング素子をオンオフさせる第2の駆動信号を生成する第2の比較手段と、を有することを特徴とする昇圧同期整流型DC/DCコンバータが提供される。
この昇圧同期整流型DC/DCコンバータによれば、レベルシフト回路で生成されるレベルシフト量によって、第1の誤差電圧から第2の誤差電圧が生成される。そして、第1の誤差電圧と三角波信号との比較に応じてパルス幅変調された第1の駆動信号によって第2のスイッチング素子がオンオフされ、第2の誤差電圧と三角波信号との比較に応じてパルス幅変調された第2の駆動信号によって第1のスイッチング素子がオンオフされて、上記レベルシフト量に応じたデッドタイムが確保される。レベルシフト回路では電流決定用抵抗及びレベルシフト用抵抗を同一材質とすることでレベルシフト量のばらつきが低減されるため、上記デッドタイムの減少が抑制される。
また、本発明では上記課題を解決するために、降圧用の第1のスイッチング素子と昇圧用の第2のスイッチング素子とを有し、負荷に対して所定の出力直流電圧を出力する昇降圧チョッパ型DC/DCコンバータにおいて、第1、第2のNPNトランジスタ、及び前記第2のNPNトランジスタのエミッタと接地電位との間に接続された電流決定用抵抗を含む第1のカレントミラー回路と、第1、第2、第3のPMOSトランジスタからなり、前記第1のPMOSトランジスタのドレインが前記第1のNPNトランジスタのコレクタに、前記第2のPMOSトランジスタのドレインが前記第2のNPNトランジスタのコレクタにそれぞれ接続され、前記第3のPMOSトランジスタのドレインから前記電流決定用抵抗の抵抗値及び前記第1、第2のNPNトランジスタのエミッタ面積A1,A2の比nに応じた大きさの定電流を出力する第2のカレントミラー回路と、前記第3のPMOSトランジスタのドレインから前記定電流が入力される入力端及び前記電流を折り返して出力する出力端を有す第3のカレントミラー回路と、前記第3のカレントミラー回路の前記出力端に接続され、前記定電流に伴う電圧降下によってレベルシフトを行うレベルシフト抵抗群と、を備え、前記電流決定用抵抗及び前記レベルシフト抵抗群が同一材質であるレベルシフト回路を有し、前記第1のスイッチング素子のスイッチングタイミングを与える電圧レベルと前記第2のスイッチング素子のスイッチングタイミングを与える電圧レベルとのレベル差を、前記レベルシフト回路で生成されるレベルシフト量によって設けることを特徴とする昇降圧チョッパ型DC/DCコンバータが提供される。
この昇降圧チョッパ型DC/DCコンバータによれば、電流決定用抵抗及びレベルシフト抵抗群を同一材質としたレベルシフト回路で生成されるレベルシフト量によって第1のスイッチング素子及び第2のスイッチング素子の各スイッチングタイミングを与える電圧レベルのレベル差を設けることで、このレベル差のばらつきが低減される。
本発明に係るレベルシフト回路によれば、電流決定用抵抗及びレベルシフト用抵抗を同一材質とすることで、レベルシフト用抵抗によって生成されるレベルシフト量のばらつきを低減することが可能となる。
また、本発明に係る降圧同期整流型DC/DCコンバータによれば、電流決定用抵抗及びレベルシフト用抵抗を同一材質としたレベルシフト回路を用いることで、デッドタイムの減少に伴って発生し得る貫通電流を防止することが可能となる。
また、本発明に係る昇圧同期整流型DC/DCコンバータによれば、電流決定用抵抗及びレベルシフト用抵抗を同一材質としたレベルシフト回路を用いることで、デッドタイムの減少に伴って発生し得る貫通電流を防止することが可能となる。
また、本発明に係る昇降圧チョッパ型DC/DCコンバータによれば、電流決定用抵抗とレベルシフト抵抗群とを同一材質としたレベルシフト回路で生成されるレベルシフト量を用いて、降圧用の第1のスイッチング素子及び昇圧用の第2のスイッチング素子の各スイッチングタイミングを与える電圧レベルのレベル差を設けることで、より安定な出力電圧の供給を実現しつつ、電源変換効率の低下を抑制することができる。
以下に本発明の実施の形態を、図面を参照して説明する。
図1は、本実施の形態のレベルシフト回路の回路図である。
図1に示すレベルシフト回路10は、電流源回路11、カレントミラー回路12、及び抵抗R2を有している。このレベルシフト回路10は、例えばIC内部に形成されているものとする。
電流源回路11は、NPNトランジスタQ1,Q2、PMOSトランジスタM1,M2,M3、及び抵抗R1によって構成されている。
NPNトランジスタQ1,Q2は、双方のベース同士及びNPNトランジスタQ1のコレクタとベースとが接続され、第1のカレントミラー回路を構成している。NPNトランジスタQ2のエミッタには、抵抗R1の一端が接続されている。抵抗R1の他端及びNPNトランジスタQ1のエミッタは、共に接地電位グランドに接続されている。NPNトランジスタQ1,Q2は、それぞれのエミッタ面積をA1,A2とすると、両者のエミッタ面積比がn(n=A2/A1)となるように形成されているものとする。なお、NPNトランジスタQ1と、NPNトランジスタQ2及び抵抗R1とを左右入れ替えてカレントミラー回路を構成することもできる。
PMOSトランジスタM1,M2,M3は、各ゲート同士及びPMOSトランジスタM2のゲートとドレインとが接続され、第2のカレントミラー回路を構成している。PMOSトランジスタM1,M2,M3の各ソースは、電源電圧Vccの供給線に接続されている。そして、PMOSトランジスタM1のドレインとNPNトランジスタQ1のコレクタとが接続され、PMOSトランジスタM2のドレインとNPNトランジスタQ2のコレクタとが接続されている。
このように、PMOSトランジスタM1,M2,M3によって構成される第2のカレントミラー回路は、NPNトランジスタQ1,Q2によって構成される第1のカレントミラー回路に対して縦列に接続されており、この第1のカレントミラー回路の出力電流入力されて、これを折り返してPMOSトランジスタM3のドレインからカレントミラー回路12に出力する。なお、PMOSトランジスタM1,M2,M3は、それぞれPNPトランジスタに置き換えることもできる。
カレントミラー回路12は、NMOSトランジスタM4,M5によって構成されている。NMOSトランジスタM4,M5は、双方のゲート同士及びNMOSトランジスタM4のゲートとドレイン(カレントミラー回路12の入力端に相当)とが接続され、第3のカレントミラー回路を構成している。NMOSトランジスタM4,M5の各ソースは、グランドに接地されている。なお、NMOSトランジスタM4,M5は、それぞれNPNトランジスタに置き換えることもできる。
抵抗R2は、一端がNMOSトランジスタM5のドレイン(カレントミラー回路12の出力端に相当)に接続され、他端がエラーアンプAmp1の出力に接続されている。抵抗R2の両端からは、端子T1,T2が引き出されている。
エラーアンプAmp1の非反転入力端子には、基準電圧VREFを生成する電圧源E1が接続されている。エラーアンプAmp1の反転入力端子には、例えばチョッパ型DC/DCコンバータの負荷への印加電圧に比例したフィードバック信号IN(−)が入力されているものとする。
次に、上記のように構成されるレベルシフト回路10の動作について説明する。
NPNトランジスタQ1,Q2に流れる各電流をI、NPNトランジスタQ1,Q2の各ベース・エミッタ間電圧をVd1,Vd2とすると、次式が成立する。
Vd1=I*R1+Vd2・・・(1)
一方、Vd1,Vd2は以下のような式で与えられる。
Vd1=VT*ln(I/Is)・・・(2)
Vd2=VT*ln(I/nIs)・・・(3)
ただし、VT=kT/q(kはボルツマン定数、Tは絶対温度、qは電子の電荷量)であり、Isは飽和電流値(定数)である。
そして、式(2)及び式(3)を式(1)に代入すると、NPNトランジスタQ1,Q2に流れる電流Iは次式で与えられる。
I=(VT/R1)*ln(n)・・・(4)
この電流Iは、NPNトランジスタQ1,Q2によって構成されるカレントミラー回路の出力電流となり、PMOSトランジスタM1,M2,M3によって構成されるカレントミラー回路に入力されて折り返され、PMOSトランジスタM3のドレインから出力される。即ち、電流源回路11からは、抵抗R1の抵抗値に反比例する電流Iが定電流として出力される。
さらに、電流源回路11から出力された電流Iは、カレントミラー回路12のNMOSトランジスタM4に入力されて折り返され、NMOSトランジスタM5から出力される。従って、NMOSトランジスタM5のドレインに接続された抵抗R2には、エラーアンプAmp1から所定の電圧が出力されるに伴い、カレントミラー回路12によって折り返された電流Iが流れる。これにより、抵抗R2の両端(端子T1とT2との間)には電位差が生じる。この電位差の絶対値が、抵抗R2によって生成されるレベルシフト量ΔEとなる。レベルシフト量ΔEは、式(4)を用いて次式で与えられる。
ΔE=(R2/R1)*VT*ln(n)・・・(5)
ここで、抵抗R1及び抵抗R2に用いる材質を同一のものとすると、各々の抵抗値はほぼ同じようにばらつくことになり、例えば、一方の抵抗値が+10%で他方の抵抗値が−10%のようにばらつくことはなくなる。従って、抵抗R1,R2の各抵抗値の相対比(R2/R1)では、抵抗R1の抵抗値のばらつきが抵抗R2の抵抗値のばらつきによって打ち消されることになり、上記相対比はほぼ一定の値となる。
このように、本実施の形態のレベルシフト回路10では、電流源回路11から出力される電流Iを決定する抵抗R1及びレベルシフト量ΔEによってレベルシフトを行う抵抗R2に用いる材質を同一のものとすることで、抵抗R1,R2の各抵抗値の相対比(R2/R1)がほぼ一定の値となり、抵抗R1の抵抗値のばらつきに伴うレベルシフト量ΔE(式(5)参照)のばらつきを低減することができる。
なお、上記の説明に用いたカレントミラー回路12の電流源回路11は1つの例であり、抵抗R1の抵抗値に反比例するような電流を出力する電流源回路であれば、他の回路構成でも良い。
また、上記の説明ではカレントミラー回路12の出力側に1つのNMOSトランジスタM5が接続される構成としたが、出力側にNMOSトランジスタが複数並列接続される構成とすることもできる。例えば、カレントミラー回路12の出力側にm個のNMOSトランジスタを並列接続すると、抵抗R1に流れる電流はm*Iとなる。このような接続構成にすることで、より大きな出力電流を得ることができる。
次に、本発明の降圧同期整流型DC/DCコンバータについて説明する。
図2は、本発明の降圧同期整流型DC/DCコンバータの一例を示す回路図であり、図3は、図2の降圧同期整流型DC/DCコンバータの動作を示す波形図である。なお、図1と同じものには同じ符号を付し、説明を省略する。
図2に示す降圧同期整流型DC/DCコンバータは、レベルシフト回路10、発振回路21、降圧同期整流回路25、エラーアンプAmp1、電圧源E1、及びPWMドライバ22a,22bを有している。
レベルシフト回路10に含まれる電流源BIAS1は、上記電流源回路11と同一の構成であり、式(4)に示す電流Iを出力する。
PWMドライバ22aは、その一方の入力端子に抵抗R2の一端から引き出された端子T1が接続されている。PWMドライバ22bは、その一方の入力端子に抵抗R2の他端から引き出された端子T2が接続されている。各PWMドライバ22a,22bの他方の入力端子には共に発振回路21の出力端子が接続されており、発振回路21で生成される所定周波数の三角波信号Voscが入力される。
降圧同期整流回路25は、PMOSトランジスタM11、NMOSトランジスタM12、平滑コンデンサC、及びチョークコイルLを有している。PMOSトランジスタM11は、そのソース及びドレインがそれぞれ入力電圧VinとチョークコイルLの一端とに接続され、そのゲートがPWMドライバ22bの出力する駆動信号OUT2によって駆動される。NMOSトランジスタM12は、そのソース及びドレインがそれぞれ接地電位グランドとチョークコイルLの上記一端とに接続され、そのゲートがPWMドライバ22aの出力する駆動信号OUT1によって駆動される。平滑コンデンサCは、出力電圧Voutと接地電位グランドとの間に接続される。
エラーアンプAmp1は、その非反転入力端子に基準電圧VREFを生成する電圧源E1が接続されている。また、その反転入力端子には、降圧同期整流回路25の出力電圧Voutを抵抗分圧した接続点が接続され、負荷への印加電圧に比例したフィードバック信号IN(−)が入力される。
以下、図2に示す降圧同期整流型DC/DCコンバータの動作を説明する。
エラーアンプAmp1では、上記フィードバック信号IN(−)と基準電圧VREFとの誤差に応じた電圧Ver1が出力される。電圧Ver1は、フィードバック信号IN(−)が基準電圧VREFより高くなると下降し、低くなると上昇する。
電圧Ver1は、抵抗R2の端子T1側に印加され、PWMドライバ22aの一方の入力端子に入力される。電圧Ver1の出力に伴い、カレントミラー回路12によって折り返された電流Iが抵抗R2に流れ、その両端(端子T1とT2との間)には電圧降下が生じる。この電位差の絶対値が、抵抗R2によって生成されるレベルシフト量ΔEとなる。これより、エラーアンプAmp1から出力される電圧Ver1は電圧Ver2(Ver2=Ver1−ΔE)にレベルシフトされ、電圧Ver2はPWMドライバ22bの一方の入力端子に入力される。
PWMドライバ22a,22bは、それぞれ三角波信号Voscと他方の入力電圧とを比較し、その比較結果に応じてパルス幅変調された駆動信号OUT1,OUT2を各々出力する。駆動信号OUT1,OUT2は、三角波信号Voscが他方の入力電圧よりも高いときにはHレベル、低いときにはLレベルとする。そして、NMOSトランジスタM12は駆動信号OUT1がHレベルのときにオンとなり、PMOSトランジスタM11は駆動信号OUT2がLレベルのときにオンとなる。
従って図3に示すように、PMOSトランジスタM11及びNMOSトランジスタM12は相補的にオンオフされる。PMOSトランジスタM11がオン、NMOSトランジスタM12がオフとなる期間では、チョークコイルLに電圧Vin−Voutが印加され、電流が流れ込んで磁気エネルギーが蓄積される。また、PMOSトランジスタM11がオフ、NMOSトランジスタM12がオンとなる期間では、チョークコイルLに蓄積されたエネルギーがNMOSトランジスタM12を介して転流される。このような動作が繰り返されることで、平滑コンデンサCにより直流化された出力電圧Vout(Vin>Vout)が負荷に供給される。
ところで、図3に示す期間t1,t2のようにPMOSトランジスタM11及びNMOSトランジスタM12が共にオフとなる期間は、デッドタイムと呼ばれる。実際のスイッチング動作では、LレベルからHレベルに移行する時間(立上り時間)及びHレベルからLレベルに移行する時間(立下り時間)は有限となる。従って、仮にPMOSトランジスタM11及びNMOSトランジスタM12が同時にオンオフするようなタイミングに設定してしまうと、両者のオンする期間が重なる可能性がある。このような期間では、入力電圧Vinから接地電位グランドに至る貫通電流が発生する。そこで、PMOSトランジスタM11及びNMOSトランジスタM12のスイッチングタイミングをずらしてデッドタイムを与えることで、PMOSトランジスタM11及びNMOSトランジスタM12が共にオンする期間の発生を防止する。
本実施の形態の降圧同期整流型DC/DCコンバータでは、レベルシフト回路10が生成するレベルシフト量ΔEによって、エラーアンプAmp1の出力する電圧Ver1が電圧Ver2にレベルシフトされる。そして、電圧Ver1に基づいてNMOSトランジスタM12をオンオフさせる駆動信号OUT1が生成され、電圧Ver2に基づいてPMOSトランジスタM11をオンオフさせる駆動信号OUT2が生成される。
これより、レベルシフト量ΔEが大きくなると、PMOSトランジスタM11のスイッチングタイミングとPMOSトランジスタM12のスイッチングタイミングとのタイミング差が大きくなり、デッドタイムも増加する。逆にレベルシフト量ΔEが小さくなると、上記タイミング差が小さくなってデッドタイムも減少する。即ち、レベルシフト回路10が生成するレベルシフト量ΔEに応じたデッドタイムが確保される。
ところでレベルシフト回路10では、電流源BIAS1から出力される電流Iを決定する抵抗R1(図1参照)及びレベルシフト量ΔEによってレベルシフトを行う抵抗R2を同一材質とすることで、レベルシフト量ΔEのばらつきが低減される。従って、レベルシフト量ΔEに応じて確保されるデッドタイムの減少が抑制される。
このように、本実施の形態の降圧同期整流型DC/DCコンバータでは、レベルシフト量ΔEのばらつきに伴うデッドタイムの減少を抑制することが可能となり、デッドタイムの減少時に発生し得る貫通電流を防止することが可能となる。
次に、本発明の昇圧同期整流型DC/DCコンバータについて説明する。
図4は、本発明の昇圧同期整流型DC/DCコンバータの一例を示す回路図であり、図5は、図4の昇圧同期整流型DC/DCコンバータの動作を示す波形図である。なお、図2と同じものには同じ符号を付し、説明を省略する。
図4に示す昇圧同期整流型DC/DCコンバータは、レベルシフト回路10、発振回路21、昇圧同期整流回路26、エラーアンプAmp1、電圧源E1、及びPWMドライバ23a,23bを有している。
レベルシフト回路10に含まれる電流源BIAS1は、前述した電流源回路11と同一の構成であり、式(4)に示す電流Iを出力する。
PWMドライバ23aは、その一方の入力端子に抵抗R2の一端から引き出された端子T1が接続されている。PWMドライバ23bは、その一方の入力端子に抵抗R2の他端から引き出された端子T2が接続されている。各PWMドライバ23a,23bの他方の入力端子には共に発振回路21の出力端子が接続されており、発振回路21で生成される所定周波数の三角波信号Voscが入力される。
昇圧同期整流回路26は、NMOSトランジスタM11,PMOSトランジスタM12、平滑コンデンサC、及びチョークコイルLを有している。NMOSトランジスタM11は、そのソース及びドレインがそれぞれ接地電位グランドとチョークコイルLの一端とに接続され、そのゲートがPWMドライバ23bの出力する駆動信号OUT2によって駆動される。PMOSトランジスタM12は、そのソース及びドレインがそれぞれ出力電圧VoutとチョークコイルLの上記一端とに接続され、そのゲートがPWMドライバ23aの出力する駆動信号OUT1によって駆動される。平滑コンデンサCは、出力電圧Voutと接地電位グランドとの間に接続される。
以下、図4に示す昇圧同期整流型DC/DCコンバータの動作を説明する。
上記と同様に、エラーアンプAmp1では、負荷への印加電圧に比例したフィードバック信号IN(−)と基準電圧VREFとの誤差に応じた電圧Ver1が出力され、PWMドライバ23aの一方の入力端子に入力される。この電圧Ver1の出力に伴い、カレントミラー回路12によって折り返された電流Iが抵抗R2に流れ、その両端にはレベルシフト量ΔEが生成される。これにより、エラーアンプAmp1から出力される電圧Ver1は電圧Ver2(Ver2=Ver1−ΔE)にレベルシフトされ、電圧Ver2はPWMドライバ23bの一方の入力端子に入力される。
PWMドライバ23a,23bは、それぞれ三角波信号Voscと他方の入力電圧とを比較し、その比較結果に応じてパルス幅変調された駆動信号OUT1,OUT2を各々出力する。駆動信号OUT1,OUT2は、三角波信号Voscが他方の入力電圧よりも高いときにはLレベル、低いときにはHレベルとする。そして、PMOSトランジスタM12は駆動信号OUT1がLレベルのときにオンとなり、NMOSトランジスタM11は駆動信号OUT2がHレベルのときにオンとなる。
従って図5に示すように、NMOSトランジスタM11及びPMOSトランジスタM12は相補的にオンオフされる。NMOSトランジスタM11がオン、PMOSトランジスタM12がオフとなる期間では、チョークコイルLに入力電圧Vinが印加され、電流が流れ込んで磁気エネルギーが蓄積される。また、NMOSトランジスタM11がオフ、PMOSトランジスタM12がオンとなる期間では、チョークコイルLに蓄積された磁気エネルギーがPMOSトランジスタM12を介して転流される。このような動作が繰り返されることで、平滑コンデンサCにより直流化された出力電圧Vout(Vout>Vin)が負荷に供給される。
ここで、期間t3,t4のようにNMOSトランジスタM11及びPMOSトランジスタM12が共にオフとなる期間はデッドタイムである。
本実施の形態の昇圧同期整流型DC/DCコンバータでは、レベルシフト回路10が生成するレベルシフト量ΔEによって、エラーアンプAmp1の出力する電圧Ver1が電圧Ver2にレベルシフトされる。そして、電圧Ver1に基づいてPMOSトランジスタM12をオンオフさせる駆動信号OUT1が生成され、電圧Ver2に基づいてPMOSトランジスタM11をオンオフさせる駆動信号OUT2が生成される。これより、上記の降圧同期整流型DC/DCコンバータと同様に、レベルシフト回路10が生成するレベルシフト量ΔEに応じたデッドタイムが確保される。
ところでレベルシフト回路10では、電流源BIAS1から出力される電流Iを決定する抵抗R1(図1参照)及びレベルシフト量ΔEによってレベルシフトを行う抵抗R2を同一材質とすることで、レベルシフト量ΔEのばらつきが低減される。従って上記の降圧同期整流型DC/DCコンバータと同様に、レベルシフト量ΔEに応じて確保されるデッドタイムの減少が抑制される。
このように、本実施の形態の昇圧同期整流型DC/DCコンバータでは、レベルシフト量ΔEのばらつきに伴うデッドタイムの減少を抑制することが可能となり、これに伴って発生し得る貫通電流を防止することが可能となる。
次に、本発明の昇降圧チョッパ型DC/DCコンバータについて説明する。
図6は、本発明の昇降圧チョッパ型DC/DCコンバータの一例を示す回路図であり、図7は、図6の昇降圧チョッパ型DC/DCコンバータの動作を示す波形図である。なお、この昇降圧チョッパ型DC/DCコンバータは非同期式である。
図6に示す昇降圧チョッパ型DC/DCコンバータは、レベルシフト回路10、発振回路21、PWMドライバ22,23、昇降圧チョッパ回路24、エラーアンプAmp1、及び電圧源E1を有している。
レベルシフト回路10に含まれる電流源BIAS1は、前述した電流源回路11と同一の構成であり、式(4)に示す電流Iを出力する。
PWMドライバ22は、その一方の入力端子に抵抗R2の一端から引き出された端子T1が接続されている。PWMドライバ23は、その一方の入力端子に抵抗R2の他端から引き出された端子T2が接続されている。各PWMドライバ22,23の他方の入力端子には共に発振回路21の出力端子が接続されており、発振回路21で生成される所定周波数の三角波信号Voscが入力される。
昇降圧チョッパ回路24は、PMOSトランジスタM11、NMOSトランジスタM12、ダイオードD1,D2、平滑コンデンサC、及びチョークコイルLを有している。
PMOSトランジスタM11は、そのソース及びドレインがそれぞれ入力電圧VinとチョークコイルLの一端とに接続され、そのゲートがPWMドライバ22の出力する駆動信号OUT1によって駆動される。NMOSトランジスタM12は、そのソース及びドレインがそれぞれ接地電位グランドとチョークコイルLの他端とに接続され、そのゲートがPWMドライバ23の出力する駆動信号OUT2によって駆動される。ダイオードD1は、接地電位グランドとチョークコイルLとの間に接続される。ダイオードD2は、チョークコイルLと平滑コンデンサCとの間に接続される。平滑コンデンサCは、出力電圧Voutと接地電位グランドとの間に接続される。
エラーアンプAmp1は、その非反転入力端子に基準電圧VREFを生成する電圧源E1が接続される。その反転入力端子には、昇降圧チョッパ回路24の出力電圧Voutを抵抗分圧した接続点が接続され、負荷への印加電圧に比例したフィードバック信号IN(−)が入力される。
以下、図6に示す昇降圧チョッパ型DC/DCコンバータの動作について説明する。
上記と同様に、エラーアンプAmp1では、上記フィードバック信号IN(−)と基準電圧VREFとの誤差に応じた電圧Ver1が出力され、PWMドライバ22の一方の入力端子に入力される。この電圧Ver1の出力に伴い、カレントミラー回路12によって折り返された電流Iが抵抗R2に流れ、その両端にはレベルシフト量ΔEが生成される。これにより、エラーアンプAmp1から出力される電圧Ver1は電圧Ver2(Ver2=Ver1−ΔE)にレベルシフトされ、電圧Ver2はPWMドライバ23の一方の入力端子に入力される。
PWMドライバ22,23は、それぞれ三角波信号Voscと他方の入力電圧とを比較し、その比較結果に応じてパルス幅変調された駆動信号OUT1,OUT2を各々出力する。駆動信号OUT1は、三角波信号Voscが電圧Ver1よりも高いときにはHレベル、低いときにはLレベルとする。駆動信号OUT2は、三角波信号Voscが電圧Ver2よりも低いときにはHレベル、高いときにはLレベルとする。そして、PMOSトランジスタM11は駆動信号OUT1がLレベルのときにオンとなり、NMOSトランジスタM12は駆動信号OUT2がHレベルのときにオンとなる。このように、各電圧Ver1,Ver2の電圧レベルによって各駆動信号OUT1,OUT2のレベルが決まり、PMOSトランジスタM11及びNMOSトランジスタM12のスイッチングタイミングがそれぞれ与えられる。
本実施の形態の昇降圧チョッパ型DC/DCコンバータの動作モードには、昇圧モード、降圧モード、及び昇降圧モードが用意されている。これら各動作モードの決定は、エラーアンプAmp1による出力電圧Vout検出によってなされる。即ち、出力電圧Voutが入力電圧Vinよりも充分低い場合は、電圧Ver1,Ver2が降圧モードとして動作するための領域に移行する。また、出力電圧Voutが入力電圧Vinよりも充分高い場合は、電圧Ver1,Ver2が昇圧モードとして動作するための領域に移行する。また、出力電圧Voutが入力電圧Vinの近傍の場合は、電圧Ver1,Ver2が共に三角波信号Voscと交差する領域に移行し、昇降圧モードとして動作する。
このように、上記各動作モードに応じて出力される駆動信号OUT1,OUT2によってPMOSトランジスタM11及びNMOSトランジスタM12がオンオフすることで、チョークコイルLに磁気エネルギーが蓄積される過程と蓄積された磁気エネルギーが放出される過程とが繰り返され、平滑コンデンサCにより直流化された出力電圧Voutが負荷に供給される。
例えば降圧モードでは、PMOSトランジスタM11のみがオンオフし、NMOSトランジスタM12は常時オフとなる。従って、PMOSトランジスタM11がオンのときには、チョークコイルLに電圧Vin−Vout(ダイオードD2の順方向電圧は無視する)が印加され、磁気エネルギーが蓄積される。PMOSトランジスタがオフのときには、チョークコイルLに発生する逆起電力によってダイオードD1が導通し、チョークコイルLに蓄積された磁気エネルギーがダイオードD1を介して転流される。このような動作を繰り返すことで、平滑コンデンサCにより直流化された出力電圧Vout(Vin>Vout)が負荷に供給される。
また図7に示すように、昇降圧モードでは、駆動信号OUT1,OUT2が共にパルス幅変調され、PMOSトランジスタM11及びNMOSトランジスタM12が共にスイッチング動作を行う。
本実施の形態の昇降圧チョッパ型DC/DCコンバータでは、レベルシフト回路10が生成するレベルシフト量ΔEによって、PMOSトランジスタM11のスイッチングタイミングを与える電圧レベル(電圧Ver1)とNMOSトランジスタM12のスイッチングタイミングを与える電圧レベル(電圧Ver2)とのレベル差を設けている。
ところでレベルシフト回路10では、電流源BIAS1から出力される電流Iを決定する抵抗R1(図1参照)及びレベルシフト量ΔEによってレベルシフトを行う抵抗R2を同一材質とすることで、レベルシフト量ΔEのばらつきが低減される。
これより、レベルシフト量ΔEの減少が抑制されて、PMOSトランジスタM11及びNMOSトランジスタM12が同時にオンする期間の増加が抑制される。また、レベルシフト量ΔEの増加が抑制されて、PMOSトランジスタM11及びNMOSトランジスタM12が同時にスイッチング動作を停止してしまう状態が防止される。
このように、本実施の形態の昇降圧チョッパ型DC/DCコンバータでは、レベルシフト回路10が生成するレベルシフト量ΔEによって、PMOSトランジスタM11のスイッチングタイミングを与える電圧Ver1とNMOSトランジスタM12のスイッチングタイミングを与える電圧Ver2とのレベル差を設けることで、安定な出力電圧を負荷に供給しつつ、電源変換効率の低下を抑制することが可能となる。
次に、本発明の昇降圧チョッパ同期整流型DC/DCコンバータについて説明する。
図8は、本発明の昇降圧チョッパ同期整流型DC/DCコンバータの一例を示す回路図であり、図9は、図8の昇降圧チョッパ同期整流型DC/DCコンバータの動作を示す波形図である。なお、図6と同じものには同じ符号を付し、説明を省略する。
図8に示す昇降圧チョッパ同期整流型DC/DCコンバータは、レベルシフト回路10a、発振回路21、昇降圧チョッパ同期整流回路27、エラーアンプAmp1、電圧源E1、及びPWMドライバ22a,22b,23a,23bを有している。
レベルシフト回路10aは、レベルシフト回路10に含まれる抵抗R2の代わりに、抵抗R3(第1のレベルシフト用抵抗に相当),R4(第2のレベルシフト用抵抗に相当),R5(第3のレベルシフト用抵抗に相当)が各々直列に接続された構成を有している。上記各抵抗R3,R4,R5は、電流源BIAS1(前述した電流源回路11と同じ構成である)に用いる抵抗R1(図1参照)と同一材質とする。他の構成は、レベルシフト回路10と同様である。
PWMドライバ22aは、その一方の入力端子に抵抗R3の一端から引き出された端子T1が接続されている。PWMドライバ22bは、その一方の入力端子に抵抗R3と抵抗R4との接続点から引き出された端子T2が接続されている。PWMドライバ23aは、その一方の入力端子に抵抗R4と抵抗R5との接続点から引き出された端子T3が接続されている。PWMドライバ23bは、その一方の入力端子に抵抗R5の他端から引き出された端子T4が接続されている。各PWMドライバ22a,22b,23a,23bの他方の入力端子には、それぞれ発振回路21の出力端子が接続されており、発振回路21で生成される所定周波数の三角波信号Voscが入力される。
昇降圧チョッパ同期整流回路27は、PMOSトランジスタM11,M14、NMOSトランジスタM12,M13、平滑コンデンサC、及びチョークコイルLを有している。
PMOSトランジスタM11は、そのソース及びドレインがそれぞれ入力電圧VinとチョークコイルLの一端とに接続され、そのゲートがPWMドライバ22bの出力する駆動信号OUT2によって駆動される。NMOSトランジスタM12は、そのソース及びドレインがそれぞれ接地電位グランドとチョークコイルLの上記一端とに接続され、そのゲートがPWMドライバ22aの出力する駆動信号OUT1によって駆動される。
また、NMOSトランジスタM13は、そのソース及びドレインがそれぞれ接地電位グランドとチョークコイルLの他端とに接続され、そのゲートがPWMドライバ23bの出力する駆動信号OUT4によって駆動される。PMOSトランジスタM14は、そのソース及びドレインがそれぞれ出力電圧VoutとチョークコイルLの上記他端とに接続され、そのゲートがPWMドライバ23aの出力する駆動信号OUT3によって駆動される。平滑コンデンサCは、出力電圧Voutと接地電位グランドとの間に接続される。
以下、図8に示す昇降圧チョッパ同期整流型DC/DCコンバータの動作を説明する。
上記と同様に、エラーアンプAmp1では、負荷への印加電圧(=出力電圧Vout)に比例したフィードバック信号IN(−)と基準電圧VREFとの誤差に応じた電圧Ver1が出力され、PWMドライバ22aの一方の入力端子に入力される。この電圧Ver1の出力に伴って式(4)に示す電流Iが流れ、抵抗R3,R4,R5の両端には電圧降下に伴う電位差がそれぞれ発生する。これより、各抵抗R3,R4,R5の両端には、レベルシフト量ΔE1,ΔE2,ΔE3がそれぞれ生成される。レベルシフト量ΔE1は、抵抗R3の両端に生じる電圧降下の絶対値によって与えられる。また、レベルシフト量ΔE2,E3についても同様に、各抵抗R4,R5の両端に生じる電圧降下の絶対値によって与えられる。
ここで、各抵抗R3,R4,R5の両端に生じる電圧降下は、式(4)に示す電流Iと各々の抵抗値との積で表されるため、レベルシフト量ΔE1,ΔE2,ΔE3は、それぞれ相対比(R3/R1),(R4/R1),(R5/R1)に応じて決まる。一方、電流Iを決定する抵抗R1とレベルシフトを行う抵抗R3,R4,R5とはそれぞれ同一材質としており、これらの抵抗R1,R3,R4,R5の各抵抗値は同じようにばらつくことになる。
従って相対比(R3/R1)では、抵抗R1の抵抗値のばらつきが抵抗R3のばらつきによって打ち消され、相対比(R3/R1)はほぼ一定の値となる。また相対比(R4/R1),(R5/R1)についても同様に、それぞれ抵抗R1の抵抗値のばらつきが打ち消されてほぼ一定の値となる。これより、抵抗R1の抵抗値のばらつきに伴うレベルシフト量ΔE1,ΔE2,ΔE3のばらつきが低減される。
上記のようなレベルシフト量ΔE1,ΔE2,ΔE3によって、エラーアンプAmp1から出力される電圧Ver1は以下のようにレベルシフトされる。即ち電圧Ver1は、まずレベルシフト量ΔE1によって電圧Ver2にレベルシフトされ、電圧Ver2はPWMドライバ22bの一方の入力端子に入力される。電圧Ver2はレベルシフト量ΔE2によって電圧Ver3にレベルシフトされ、電圧Ver3はPWMドライバ23aの一方の入力端子に入力される。さらに電圧Ver3は、レベルシフト量ΔE3によって電圧Ver4にレベルシフトされ、電圧Ver4はPWMドライバ23bの一方の入力端子に入力される。
PWMドライバ22a,22b,23a,23bは、一方の入力端子に印加される三角波信号Voscと他方の入力電圧とをそれぞれ比較し、その比較結果に応じてパルス幅変調された駆動信号OUT1,OUT2,OUT3,OUT4を各々出力する。
駆動信号OUT1,OUT2は、三角波信号Voscが他方の入力電圧よりも高い場合にはHレベル、低い場合にはLレベルとする。そして、NMOSトランジスタM12は駆動信号OUT1がHレベルのときにオンとなり、PMOSトランジスタM11は駆動信号OUT2がLレベルのときにオンとなる。このように、各電圧Ver1,Ver2の電圧レベルによって各駆動信号OUT1,OUT2のレベルが決まり、NMOSトランジスタM12及びPMOSトランジスタM11のスイッチングタイミングがそれぞれ与えられる。
また、駆動信号OUT3,OUT4は、上記と逆に、三角波信号が他方の入力電圧よりも高い場合にはLレベル、低い場合にはHレベルとする。そして、PMOSトランジスタM14は駆動信号OUT3がLレベルのときにオンとなり、NMOSトランジスタM13は駆動信号OUT4がHレベルのときにオンとなる。このように、各電圧Ver3,Ver4の電圧レベルによって各駆動信号OUT3,OUT4のレベルが決まり、PMOSトランジスタM14及びNMOSトランジスタM13のスイッチングタイミングがそれぞれ与えられる。
ところで、本実施の形態の昇降圧チョッパ同期整流型DC/DCコンバータの動作モードは、入力電圧よりも低い出力電圧を供給する降圧モード、入力電圧よりも高い出力電圧を供給する昇圧モード、及び入力電圧近傍の出力電圧を供給する昇降圧モードを有している。
上記各動作モードは、エラーアンプAmp1による出力電圧Vout検出によって決定される。即ち、出力電圧Voutが入力電圧Vinよりも充分低い場合は、電圧Ver1〜Ver4が降圧モードとして動作するための領域に移行する。このときは、電圧Ver1,Ver2のみが三角波信号Voscと交差し、電圧Ver3,Ver4は常に三角波信号Voscよりも下に位置する。
また、出力電圧Voutが入力電圧Vinよりも充分高い場合は、電圧Ver1〜Ver4が昇圧モードとして動作するための領域に移行する。このときは、電圧Ver3,Ver4のみが三角波信号Voscと交差し、電圧Ver1,Ver2は常に三角波信号Voscよりも上に位置する。
また、出力電圧Voutが入力電圧Vinの近傍の場合は、電圧Ver1〜Ver4が全て三角波信号Voscと交差する領域に移行し、昇降圧モードとして動作する。
各動作モードに応じて出力される駆動信号OUT1,OUT2,OUT3,OUT4によって、NMOSトランジスタM12、PMOSトランジスタM11、PMOSトランジスタM14及びNMOSトランジスタM13がそれぞれオンオフすることで、チョークコイルLに磁気エネルギーが蓄積される過程と蓄積された磁気エネルギーが放出される過程とが繰り返され、平滑コンデンサCにより直流化された出力電圧Voutが負荷に供給される。
従って図9に示すように、昇降圧モードでは、PMOSトランジスタM11及びNMOSトランジスタM12が降圧動作用としてそれぞれ相補的にオンオフされると共に、NMOSトランジスタM13及びPMOSトランジスタM14も昇圧動作用としてそれぞれ相補的にオンオフされる。
ここで、期間t5,t6のように、PMOSトランジスタM11及びNMOSトランジスタM12が共にオフとなる期間は降圧動作用のデッドタイムである。
本実施の形態の昇降圧チョッパ同期整流型DC/DCコンバータでは、レベルシフト回路10aが生成するレベルシフト量ΔE1によって、エラーアンプAmp1の出力する電圧Ver1が電圧Ver2にレベルシフトされる。そして、電圧Ver1に基づいてNMOSトランジスタM12をオンオフさせる駆動信号OUT1が生成され、電圧Ver2に基づいてPMOSトランジスタM11をオンオフさせる駆動信号OUT2が生成される。これより、レベルシフト回路10aが生成するレベルシフト量ΔE1に応じた降圧動作用のデッドタイムが確保される。
また、期間t7,t8のように、NMOSトランジスタM13及びPMOSトランジスタM14が共にオフとなる期間は昇圧動作用のデッドタイムである。
上記と同様に、レベルシフト回路10aが生成するレベルシフト量ΔE3によって、電圧Ver3が電圧Ver4にレベルシフトされる。そして、電圧Ver3に基づいてPMOSトランジスタM14をオンオフさせる駆動信号OUT3が生成され、電圧Ver4に基づいてNMOSトランジスタM13をオンオフさせる駆動信号OUT4が生成される。これより、レベルシフト回路10aが生成するレベルシフト量ΔE3に応じた昇圧動作用のデッドタイムが確保される。
ところでレベルシフト量ΔE1は、レベルシフト回路10aの抵抗R1及び抵抗R3を同一材質とすることでばらつきが低減され、レベルシフト量ΔE3は、レベルシフト回路10aの抵抗R1及び抵抗R5を同一材質とすることでばらつきが低減される。従って、本実施の形態の昇降圧チョッパ同期整流型DC/DCコンバータでは、降圧動作用のデッドタイム及び昇圧動作用のデッドタイムの減少が共に抑制される。
また、本実施の形態の昇降圧チョッパ同期整流型DC/DCコンバータでは、レベルシフト回路10aによって生成されたレベルシフト量(ΔE2+ΔE3)を用いて、PMOSトランジスタM11のスイッチングタイミングを与える電圧レベル(電圧Ver2)とNMOSトランジスタM13のスイッチングタイミングを与える電圧レベル(電圧Ver4)とのレベル差を設けている。ここで、レベルシフト回路10aの抵抗R1及び抵抗R4を同一材質とすることでレベルシフト量ΔE2のばらつきが低減されるため、レベルシフト量(ΔE2+ΔE3)のばらつきが低減される。
従って、レベルシフト量(ΔE2+ΔE3)の減少が抑制されて、PMOSトランジスタM11及びNMOSトランジスタM13が同時にオンする期間の増加が抑制される。また、レベルシフト量(ΔE2+ΔE3)の増加が抑制されて、PMOSトランジスタM11及びNMOSトランジスタM13が同時にスイッチング動作を停止する状態が防止される。
このように、本実施の形態の昇降圧チョッパ同期整流型DC/DCコンバータでは、レベルシフト回路10aが生成するレベルシフト量(ΔE2+ΔE3)によってPMOSトランジスタM11のスイッチングタイミングを与える電圧レベルとNMOSトランジスタM13のスイッチングタイミングを与える電圧レベルとのレベル差を設け、さらにレベルシフト回路10aが生成する各レベルシフト量ΔE1,ΔE3に応じた降圧動作用のデッドタイム及び昇圧動作用のデッドタイムをそれぞれ確保することで、安定な出力電圧を負荷に供給しつつ電源変換効率の低下を抑制し、さらに各デッドタイム減少に伴って発生し得る貫通電流を防止することが可能となる。
本実施の形態のレベルシフト回路の回路図である。 本発明の降圧同期整流型DC/DCコンバータの一例を示す回路図である。 図2の降圧同期整流型DC/DCコンバータの動作を示す波形図である。 本発明の昇圧同期整流型DC/DCコンバータの一例を示す回路図である。 図4の昇圧同期整流型DC/DCコンバータの動作を示す波形図である。 本発明の昇降圧チョッパ型DC/DCコンバータの一例を示す回路図である。 図6の昇降圧チョッパ型DC/DCコンバータの動作を示す波形図である。 本発明の昇降圧チョッパ同期整流型DC/DCコンバータの一例を示す回路図である。 図8の昇降圧チョッパ同期整流型DC/DCコンバータの動作を示す波形図である。 従来のレベルシフト回路の回路図である。 従来のレベルシフト回路を用いた昇降圧チョッパ型DC/DCコンバータの構成例を示す図である。 図11の昇降圧チョッパ型DC/DCコンバータの動作を示す波形図である。
符号の説明
10 レベルシフト回路
11 電流源回路
12 カレントミラー回路
R1,R2 抵抗
Q1,Q2 NPNトランジスタ
M1,M2,M3 PMOSトランジスタ
M4,M5 NMOSトランジスタ

Claims (11)

  1. チョッパ型DC/DCコンバータに使用されるレベルシフト回路において、
    第1、第2のNPNトランジスタ、及び前記第2のNPNトランジスタのエミッタと接地電位との間に接続された電流決定用抵抗を含む第1のカレントミラー回路と、
    第1、第2、第3のPMOSトランジスタからなり、前記第1のPMOSトランジスタのドレインが前記第1のNPNトランジスタのコレクタに、前記第2のPMOSトランジスタのドレインが前記第2のNPNトランジスタのコレクタにそれぞれ接続され、前記第3のPMOSトランジスタのドレインから前記電流決定用抵抗の抵抗値及び前記第1、第2のNPNトランジスタのエミッタ面積A1,A2の比nに応じた大きさの定電流を出力する第2のカレントミラー回路と、
    前記第3のPMOSトランジスタのドレインから前記定電流が入力される入力端及び前記電流を折り返して出力する出力端を有す第3のカレントミラー回路と、
    前記第3のカレントミラー回路の前記出力端に接続され、前記定電流に伴う電圧降下によってレベルシフトを行うレベルシフト用抵抗と、
    を備え、
    前記電流決定用抵抗及び前記レベルシフト用抵抗同一材質であることを特徴とするレベルシフト回路。
  2. チョッパ型DC/DCコンバータに使用されるレベルシフト回路において、
    第1、第2のNPNトランジスタ、及び前記第2のNPNトランジスタのエミッタと接地電位との間に接続された電流決定用抵抗を含む第1のカレントミラー回路と、
    第1、第2、第3のPNPトランジスタからなり、前記第1のPNPトランジスタのコレクタが前記第1のNPNトランジスタのコレクタに、前記第2のPNPトランジスタのコレクタが前記第2のNPNトランジスタのコレクタにそれぞれ接続され、前記第3のPNPトランジスタのコレクタから前記電流決定用抵抗の抵抗値及び前記第1、第2のNPNトランジスタのエミッタ面積A1,A2の比nに応じた大きさの定電流を出力する第2のカレントミラー回路と、
    前記第3のPNPトランジスタのコレクタから前記定電流が入力される入力端及び前記定電流を折り返して出力する出力端を有する第3のカレントミラー回路と、
    前記第3のカレントミラー回路の前記出力端に接続され、前記定電流に伴う電圧降下によってレベルシフトを行うレベルシフト用抵抗と、
    を備え、
    前記電流決定用抵抗及び前記レベルシフト用抵抗が同一材質であることを特徴とするレベルシフト回路。
  3. 降圧用の第1のスイッチング素子と前記第1のスイッチング素子に同期して整流を行う第2のスイッチング素子とを含み、負荷に対して所定の出力直流電圧を出力する降圧同期整流型DC/DCコンバータにおいて、
    第1、第2のNPNトランジスタ、及び前記第2のNPNトランジスタのエミッタと接地電位との間に接続された電流決定用抵抗を含む第1のカレントミラー回路と、
    第1、第2、第3のPMOSトランジスタからなり、前記第1のPMOSトランジスタのドレインが前記第1のNPNトランジスタのコレクタに、前記第2のPMOSトランジスタのドレインが前記第2のNPNトランジスタのコレクタにそれぞれ接続され、前記第3のPMOSトランジスタのドレインから前記電流決定用抵抗の抵抗値及び前記第1、第2のNPNトランジスタのエミッタ面積A1,A2の比nに応じた大きさの定電流を出力する第2のカレントミラー回路と、
    前記第3のPMOSトランジスタのドレインから前記定電流が入力される入力端及び前記定電流を折り返して出力する出力端を有する第3のカレントミラー回路と、
    前記第3のカレントミラー回路の前記出力端に接続され、前記定電流に伴う電圧降下によってレベルシフトを行うレベルシフト用抵抗と、
    を備え、
    前記電流決定用抵抗及び前記レベルシフト用抵抗が同一材質であるレベルシフト回路と、
    前記出力直流電圧と所定基準電圧との誤差に応じた第1の誤差電圧を生成し、前記レベルシフト用抵抗の一端に印加する誤差増幅手段と、
    前記第1の誤差電圧と所定周波数の三角波信号との比較に応じてパルス幅変調され、前記第2のスイッチング素子をオンオフさせる第1の駆動信号を生成する第1の比較手段と、
    前記第1の誤差電圧を前記レベルシフト用抵抗によってレベルシフトすることで得られる第2の誤差電圧と前記三角波信号との比較に応じてパルス幅変調され、前記第1のスイッチング素子をオンオフさせる第2の駆動信号を生成する第2の比較手段と、
    を有することを特徴とする降圧同期整流型DC/DCコンバータ。
  4. 降圧用の第1のスイッチング素子と前記第1のスイッチング素子に同期して整流を行う第2のスイッチング素子とを含み、負荷に対して所定の出力直流電圧を出力する降圧同期整流型DC/DCコンバータにおいて、
    第1、第2のNPNトランジスタ、及び前記第2のNPNトランジスタのエミッタと接地電位との間に接続された電流決定用抵抗を含む第1のカレントミラー回路と、
    第1、第2、第3のPNPトランジスタからなり、前記第1のPNPトランジスタのコレクタが前記第1のNPNトランジスタのコレクタに、前記第2のPNPトランジスタのコレクタが前記第2のNPNトランジスタのコレクタにそれぞれ接続され、前記第3のPNPトランジスタのコレクタから前記電流決定用抵抗の抵抗値及び前記第1、第2のNPNトランジスタのエミッタ面積A1,A2の比nに応じた大きさの定電流を出力する第2のカレントミラー回路と、
    前記第3のPNPトランジスタのコレクタから前記定電流が入力される入力端及び前記定電流を折り返して出力する出力端を有する第3のカレントミラー回路と、
    前記第3のカレントミラー回路の前記出力端に接続され、前記定電流に伴う電圧降下によってレベルシフトを行うレベルシフト用抵抗と、
    を備え、
    前記電流決定用抵抗及び前記レベルシフト用抵抗が同一材質であるレベルシフト回路と、
    前記出力直流電圧と所定基準電圧との誤差に応じた第1の誤差電圧を生成し、前記レベルシフト用抵抗の一端に印加する誤差増幅手段と、
    前記第1の誤差電圧と所定周波数の三角波信号との比較に応じてパルス幅変調され、前記第2のスイッチング素子をオンオフさせる第1の駆動信号を生成する第1の比較手段と、
    前記第1の誤差電圧を前記レベルシフト用抵抗によってレベルシフトすることで得られる第2の誤差電圧と前記三角波信号との比較に応じてパルス幅変調され、前記第1のスイッチング素子をオンオフさせる第2の駆動信号を生成する第2の比較手段と、
    を有することを特徴とする降圧同期整流型DC/DCコンバータ。
  5. 昇圧用の第1のスイッチング素子と前記第1のスイッチング素子に同期して整流を行う第2のスイッチング素子とを含み、負荷に対して所定の出力直流電圧を出力する昇圧同期整流型DC/DCコンバータにおいて、
    第1、第2のNPNトランジスタ、及び前記第2のNPNトランジスタのエミッタと接地電位との間に接続された電流決定用抵抗を含む第1のカレントミラー回路と、
    第1、第2、第3のPMOSトランジスタからなり、前記第1のPMOSトランジスタのドレインが前記第1のNPNトランジスタのコレクタに、前記第2のPMOSトランジスタのドレインが前記第2のNPNトランジスタのコレクタにそれぞれ接続され、前記第3のPMOSトランジスタのドレインから前記電流決定用抵抗の抵抗値及び前記第1、第2のNPNトランジスタのエミッタ面積A1,A2の比nに応じた大きさの定電流を出力する第2のカレントミラー回路と、
    前記第3のPMOSトランジスタのドレインから前記定電流が入力される入力端及び前記定電流を折り返して出力する出力端を有する第3のカレントミラー回路と、
    前記第3のカレントミラー回路の前記出力端に接続され、前記定電流に伴う電圧降下によってレベルシフトを行うレベルシフト用抵抗と、
    を備え、
    前記電流決定用抵抗及び前記レベルシフト用抵抗が同一材質であるレベルシフト回路と、
    前記出力直流電圧と所定基準電圧との誤差に応じた第1の誤差電圧を生成し、前記レベルシフト用抵抗の一端に印加する誤差増幅手段と、
    前記第1の誤差電圧と所定周波数の三角波信号との比較に応じてパルス幅変調され、前記第2のスイッチング素子をオンオフさせる第1の駆動信号を生成する第1の比較手段と、
    前記第1の誤差電圧を前記レベルシフト用抵抗によってレベルシフトすることで得られる第2の誤差電圧と前記三角波信号との比較に応じてパルス幅変調され、前記第1のスイッチング素子をオンオフさせる第2の駆動信号を生成する第2の比較手段と、
    を有することを特徴とする昇圧同期整流型DC/DCコンバータ。
  6. 昇圧用の第1のスイッチング素子と前記第1のスイッチング素子に同期して整流を行う第2のスイッチング素子とを含み、負荷に対して所定の出力直流電圧を出力する昇圧同期整流型DC/DCコンバータにおいて、
    第1、第2のNPNトランジスタ、及び前記第2のNPNトランジスタのエミッタと接地電位との間に接続された電流決定用抵抗を含む第1のカレントミラー回路と、
    第1、第2、第3のPNPトランジスタからなり、前記第1のPNPトランジスタのコレクタが前記第1のNPNトランジスタのコレクタに、前記第2のPNPトランジスタのコレクタが前記第2のNPNトランジスタのコレクタにそれぞれ接続され、前記第3のPNPトランジスタのコレクタから前記電流決定用抵抗の抵抗値及び前記第1、第2のNPNトランジスタのエミッタ面積A1,A2の比nに応じた大きさの定電流を出力する第2のカレントミラー回路と、
    前記第3のPNPトランジスタのコレクタから前記定電流が入力される入力端及び前記定電流を折り返して出力する出力端を有する第3のカレントミラー回路と、
    前記第3のカレントミラー回路の前記出力端に接続され、前記定電流に伴う電圧降下によってレベルシフトを行うレベルシフト用抵抗と、
    を備え、
    前記電流決定用抵抗及び前記レベルシフト用抵抗が同一材質であるレベルシフト回路と、
    前記出力直流電圧と所定基準電圧との誤差に応じた第1の誤差電圧を生成し、前記レベルシフト用抵抗の一端に印加する誤差増幅手段と、
    前記第1の誤差電圧と所定周波数の三角波信号との比較に応じてパルス幅変調され、前記第2のスイッチング素子をオンオフさせる第1の駆動信号を生成する第1の比較手段と、
    前記第1の誤差電圧を前記レベルシフト用抵抗によってレベルシフトすることで得られる第2の誤差電圧と前記三角波信号との比較に応じてパルス幅変調され、前記第1のスイッチング素子をオンオフさせる第2の駆動信号を生成する第2の比較手段と、
    を有することを特徴とする昇圧同期整流型DC/DCコンバータ。
  7. 降圧用の第1のスイッチング素子と昇圧用の第2のスイッチング素子とを有し、負荷に対して所定の出力直流電圧を出力する昇降圧チョッパ型DC/DCコンバータにおいて、
    第1、第2のNPNトランジスタ、及び前記第2のNPNトランジスタのエミッタと接地電位との間に接続された電流決定用抵抗を含む第1のカレントミラー回路と、
    第1、第2、第3のPMOSトランジスタからなり、前記第1のPMOSトランジスタのドレインが前記第1のNPNトランジスタのコレクタに、前記第2のPMOSトランジスタのドレインが前記第2のNPNトランジスタのコレクタにそれぞれ接続され、前記第3のPMOSトランジスタのドレインから前記電流決定用抵抗の抵抗値及び前記第1、第2のNPNトランジスタのエミッタ面積A1,A2の比nに応じた大きさの定電流を出力する第2のカレントミラー回路と、
    前記第3のPMOSトランジスタのドレインから前記定電流が入力される入力端及び前記定電流を折り返して出力する出力端を有する第3のカレントミラー回路と、
    前記第3のカレントミラー回路の前記出力端に接続され、前記定電流に伴う電圧降下によってレベルシフトを行うレベルシフト抵抗群と、
    を備え、
    前記電流決定用抵抗及び前記レベルシフト抵抗群が同一材質であるレベルシフト回路を有し、
    前記第1のスイッチング素子のスイッチングタイミングを与える電圧レベルと前記第2のスイッチング素子のスイッチングタイミングを与える電圧レベルとのレベル差を、前記レベルシフト回路で生成されるレベルシフト量によって設けることを特徴とする昇降圧チョッパ型DC/DCコンバータ。
  8. 前記レベルシフト回路は、前記レベルシフト抵抗群として1つのレベルシフト用抵抗を有し、
    さらに、前記出力直流電圧と所定基準電圧との誤差に応じた第1の誤差電圧を生成して前記レベルシフト用抵抗の一端に印加する誤差増幅手段と、
    前記第1の誤差電圧と所定周波数の三角波信号との比較に応じてパルス幅変調され、前記第1のスイッチング素子をオンオフさせる第1の駆動信号を生成する第1の比較手段と、
    前記第1の誤差電圧を前記レベルシフト用抵抗によってレベルシフトすることで得られる第2の誤差電圧と前記三角波信号との比較に応じてパルス幅変調され、前記第2のスイッチング素子をオンオフさせる第2の駆動信号を生成する第2の比較手段と、
    を備えることを特徴とする請求項7記載の昇降圧チョッパ型DC/DCコンバータ。
  9. 降圧用の第1のスイッチング素子と昇圧用の第2のスイッチング素子とを有し、負荷に対して所定の出力直流電圧を出力する昇降圧チョッパ型DC/DCコンバータにおいて、
    第1、第2のNPNトランジスタ、及び前記第2のNPNトランジスタのエミッタと接地電位との間に接続された電流決定用抵抗を含む第1のカレントミラー回路と、
    第1、第2、第3のPNPトランジスタからなり、前記第1のPNPトランジスタのコレクタが前記第1のNPNトランジスタのコレクタに、前記第2のPNPトランジスタのコレクタが前記第2のNPNトランジスタのコレクタにそれぞれ接続され、前記第3のPNPトランジスタのコレクタから前記電流決定用抵抗の抵抗値及び前記第1、第2のNPNトランジスタのエミッタ面積A1,A2の比nに応じた大きさの定電流を出力する第2のカレントミラー回路と、
    前記第3のPNPトランジスタのコレクタから前記定電流が入力される入力端及び前記定電流を折り返して出力する出力端を有する第3のカレントミラー回路と、
    前記第3のカレントミラー回路の前記出力端に接続され、前記定電流に伴う電圧降下によってレベルシフトを行うレベルシフト抵抗群と、
    を備え、
    前記電流決定用抵抗及び前記レベルシフト抵抗群が同一材質であるレベルシフト回路を有し、
    前記第1のスイッチング素子のスイッチングタイミングを与える電圧レベルと前記第2のスイッチング素子のスイッチングタイミングを与える電圧レベルとのレベル差を、前記レベルシフト回路で生成されるレベルシフト量によって設けることを特徴とする昇降圧チョッパ型DC/DCコンバータ。
  10. 前記レベルシフト回路は、前記レベルシフト抵抗群として1つのレベルシフト用抵抗を有し、
    さらに、前記出力直流電圧と所定基準電圧との誤差に応じた第1の誤差電圧を生成して前記レベルシフト用抵抗の一端に印加する誤差増幅手段と、
    前記第1の誤差電圧と所定周波数の三角波信号との比較に応じてパルス幅変調され、前記第1のスイッチング素子をオンオフさせる第1の駆動信号を生成する第1の比較手段と、
    前記第1の誤差電圧を前記レベルシフト用抵抗によってレベルシフトすることで得られる第2の誤差電圧と前記三角波信号との比較に応じてパルス幅変調され、前記第2のスイッチング素子をオンオフさせる第2の駆動信号を生成する第2の比較手段と、
    を備えることを特徴とする請求項9記載の昇降圧チョッパ型DC/DCコンバータ。
  11. 降圧用の第1のスイッチング素子と、前記第1のスイッチング素子に同期して整流を行う第3のスイッチング素子と、昇圧用の第2のスイッチング素子と、
    前記第2のスイッチング素子に同期して整流を行う第4のスイッチング素子とを有し、負荷に対して所定の出力直流電圧を出力する昇降圧チョッパ型DC/DCコンバータにおいて、
    出力電流値を決定する電流決定用抵抗を含み、前記電流決定用抵抗の抵抗値に応じた大きさの定電流を出力する電流源回路と、
    電流の入力端及び前記定電流を折り返して出力する出力端を有し、前記定電流を前記入力端に入力するカレントミラー回路と、
    前記カレントミラー回路の前記出力端に各々直列に接続され、前記定電流に伴う電圧降下によってレベルシフトを行う第1のレベルシフト用抵抗、第2のレベルシフト用抵抗、及び第3のレベルシフト用抵抗と、
    を備え、
    前記電流決定用抵抗及び前記各レベルシフト用抵抗が同一材質であるレベルシフト回路を有し、
    前記出力直流電圧と所定基準電圧との誤差に応じた第1の誤差電圧を生成して前記第1のレベルシフト用抵抗の一端に印加する誤差増幅手段と、
    前記第1の誤差電圧と所定周波数の三角波信号との比較に応じてパルス幅変調され、前記第3のスイッチング素子をオンオフさせる第1の駆動信号を生成する第1の比較手段と、
    前記第1の誤差電圧を前記第1のレベルシフト用抵抗によってレベルシフトすることで得られる第2の誤差電圧と前記三角波信号との比較に応じてパルス幅変調され、前記第1のスイッチング素子をオンオフさせる第2の駆動信号を生成する第2の比較手段と、
    前記第2の誤差電圧を前記第2のレベルシフト用抵抗によってレベルシフトすることで得られる第3の誤差電圧と前記三角波信号との比較に応じてパルス幅変調され、前記第4のスイッチング素子をオンオフさせる第3の駆動信号を生成する第3の比較手段と、
    前記第3の誤差電圧を前記第3のレベルシフト用抵抗によってレベルシフトすることで得られる第4の誤差電圧と前記三角波信号との比較に応じてパルス幅変調され、前記第2のスイッチング素子をオンオフさせる第4の駆動信号を生成する第4の比較手段と、
    を備えることを特徴とする昇降圧チョッパ型DC/DCコンバータ。
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