JP4423464B2 - レベルシフト回路及び同期整流型ｄｃ／ｄｃコンバータ及び昇降圧チョッパ型ｄｃ／ｄｃコンバータ - Google Patents
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Description
本発明はレベルシフト回路に関し、特に、チョッパ型ＤＣ／ＤＣコンバータに使用されるレベルシフト回路、及びこれを備えた同期整流型ＤＣ／ＤＣコンバータ及び昇降圧チョッパ型ＤＣ／ＤＣコンバータに関する。
図１０は、従来のレベルシフト回路の回路図である。
図１０に示すレベルシフト回路３０は、電流源Ｉ１、抵抗Ｒ６、及びＮチャネルＭＯＳトランジスタ（以後ＮＭＯＳトランジスタと称す）Ｍ６，Ｍ７によって構成されている。ＮＭＯＳトランジスタＭ６，Ｍ７は、双方のゲート同士及びＮＭＯＳトランジスタＭ６のゲートとドレインとが接続され、カレントミラー回路を構成している。双方のソースは接地電位グランドに接続され、ＮＭＯＳトランジスタＭ６のドレインと電源電圧Ｖｃｃの供給線との間には電流源Ｉ１が接続される。ＮＭＯＳトランジスタＭ７のドレインには、抵抗Ｒ６の一端が接続される。
図１０に示すレベルシフト回路３０は、電流源Ｉ１、抵抗Ｒ６、及びＮチャネルＭＯＳトランジスタ（以後ＮＭＯＳトランジスタと称す）Ｍ６，Ｍ７によって構成されている。ＮＭＯＳトランジスタＭ６，Ｍ７は、双方のゲート同士及びＮＭＯＳトランジスタＭ６のゲートとドレインとが接続され、カレントミラー回路を構成している。双方のソースは接地電位グランドに接続され、ＮＭＯＳトランジスタＭ６のドレインと電源電圧Ｖｃｃの供給線との間には電流源Ｉ１が接続される。ＮＭＯＳトランジスタＭ７のドレインには、抵抗Ｒ６の一端が接続される。
図１０に示すレベルシフト回路３０では、ＮＭＯＳトランジスタＭ６，Ｍ７によって構成されるカレントミラー回路で、電流源Ｉ１から供給される定電流Ｉが折り返され、抵抗Ｒ６に定電流Ｉが供給されている。従って、抵抗Ｒ６の両端（端子Ｔ１とＴ２との間）には、定電流Ｉの印加に伴う電位差が生じる。この電位差の絶対値によってレベルシフト量ΔＥが生成され、レベルシフトが行われる。
このようなレベルシフト回路３０の適用例として、チョッパ型ＤＣ／ＤＣコンバータがある。チョッパ型ＤＣ／ＤＣコンバータは、入力電圧をスイッチング素子のオンオフによって分割し、このスイッチング素子のスイッチング期間を調整することで所定の出力電圧を得るものである。
チョッパ型ＤＣ／ＤＣコンバータには、非同期式のものと同期式のものがある。非同期式では、チョークコイルに蓄積された磁気エネルギーを転流させる転流素子としてダイオードを用いる。同期式では、上記転流素子として例えばＭＯＳＦＥＴなどのスイッチング素子を用い、メインスイッチとなるスイッチング素子に同期してオンオフさせる。このため、同期式で動作するチョッパ型ＤＣ／ＤＣコンバータは同期整流型と呼ばれる。
非同期式のチョッパ型ＤＣ／ＤＣコンバータ及び同期整流型ＤＣ／ＤＣコンバータには、入力電圧よりも低い電圧を出力する降圧型、入力電圧よりも高い電圧を出力する昇圧型、及び１つの回路で昇圧及び降圧を行うことの可能な昇降圧型がある。
なお同期整流型では、メインスイッチ用のスイッチング素子と転流用のスイッチング素子とが相補的にスイッチングする。この際、両者のスイッチングタイミングを一致させてしまうと、両者が同時にオンする期間が発生し、電源側から接地電位グランドに対して貫通電流が流れる。このような期間の発生を防ぐ手段として、両者のスイッチングタイミングのタイミング差、即ちデッドタイムが確保される。
このようなチョッパ型ＤＣ／ＤＣコンバータに対するレベルシフト回路の適用例として、第１には、同期整流型ＤＣ／ＤＣコンバータでの上記デッドタイムを確保するための適用が挙げられる。デッドタイムを確保するには、メインスイッチ用のスイッチング素子のスイッチングタイミングを与える電圧レベルと、転流用のスイッチング素子のスイッチングタイミングを与える電圧レベルとを所定レベル分レベルシフトする必要がある。このレベルシフトを行うために、レベルシフト回路が用いられる。
第２には、昇降圧チョッパ型ＤＣ／ＤＣコンバータに対する適用が挙げられる。昇降圧チョッパ型ＤＣ／ＤＣコンバータは、昇圧用のスイッチング素子及び降圧用のスイッチング素子を備えており、通常、一方のスイッチング素子はスイッチング動作を停止していなければならない。このような動作を実現するには、各スイッチング素子のスイッチングタイミングを与える電圧レベル同士を所定レベル分レベルシフトする必要がある。このレベルシフトを行うためにも、レベルシフト回路が用いられる。
次に、従来のレベルシフト回路３０を用いた昇降圧チョッパ型ＤＣ／ＤＣコンバータについて説明する。
図１１は、従来のレベルシフト回路を用いた昇降圧チョッパ型ＤＣ／ＤＣコンバータの構成例を示す図である。なお、この昇降圧チョッパ型ＤＣ／ＤＣコンバータは非同期式である。
図１１は、従来のレベルシフト回路を用いた昇降圧チョッパ型ＤＣ／ＤＣコンバータの構成例を示す図である。なお、この昇降圧チョッパ型ＤＣ／ＤＣコンバータは非同期式である。
図１１に示す昇降圧チョッパ型ＤＣ／ＤＣコンバータは、レベルシフト回路３０、発振回路２１、ＰＷＭ（Pulse Wide Modulation）ドライバ２２，２３、昇降圧チョッパ回路２４、エラーアンプＡｍｐ１、及び電圧源Ｅ１を有している。図１０と同じものには同じ符号を付し、説明を省略する。
ＰＷＭドライバ２２，２３は、それぞれの一方の入力端子に発振回路２１で生成される三角波信号Ｖｏｓｃが入力される。ＰＷＭドライバ２２の他方の入力端子には、抵抗Ｒ６の一端から引き出された端子Ｔ１が接続される。ＰＷＭドライバ２３の他方の入力端子には、抵抗Ｒ６の他端から引き出された端子Ｔ２が接続される。
昇降圧チョッパ回路２４は、ＰチャネルＭＯＳトランジスタ（以後ＰＭＯＳトランジスタと称す）Ｍ１１、ＮＭＯＳトランジスタＭ１２、ダイオードＤ１，Ｄ２、平滑コンデンサＣ、及びチョークコイルＬを有している。
ＰＭＯＳトランジスタＭ１１は、そのソース及びドレインがそれぞれ入力電圧ＶｉｎとチョークコイルＬの一端とに接続され、そのゲートがＰＷＭドライバ２２の出力する駆動信号ＯＵＴ１によって駆動される。ＮＭＯＳトランジスタＭ１２は、そのソース及びドレインがそれぞれ接地電位グランドとチョークコイルＬの他端とに接続され、そのゲートがＰＷＭドライバ２３の出力する駆動信号ＯＵＴ２によって駆動される。ダイオードＤ１は、接地電位グランドとチョークコイルＬとの間に接続される。ダイオードＤ２は、チョークコイルＬと平滑コンデンサＣとの間に接続される。平滑コンデンサＣは、出力電圧Ｖｏｕｔと接地電位グランドとの間に接続される。
エラーアンプＡｍｐ１は、その非反転入力端子に基準電圧ＶＲＥＦを生成する電圧源Ｅ１が接続される。その反転入力端子には、昇降圧チョッパ回路２４の出力電圧Ｖｏｕｔを抵抗分圧した接続点が接続され、負荷への印加電圧に比例したフィードバック信号ＩＮ（−）が入力される。
以下、図１１に示す昇降圧チョッパ型ＤＣ／ＤＣコンバータの動作について説明する。
エラーアンプＡｍｐ１では、上記フィードバック信号ＩＮ（−）と基準電圧ＶＲＥＦとの誤差に応じた電圧Ｖｅｒ１が出力される。電圧Ｖｅｒ１は、フィードバック信号ＩＮ（−）が基準電圧ＶＲＥＦに近づくかもしくはそれより高くなると下降し、基準電圧ＶＲＥＦより低くなると上昇する。この電圧Ｖｅｒ１は、ＰＷＭドライバ２２の一方の入力端子に入力される。
エラーアンプＡｍｐ１では、上記フィードバック信号ＩＮ（−）と基準電圧ＶＲＥＦとの誤差に応じた電圧Ｖｅｒ１が出力される。電圧Ｖｅｒ１は、フィードバック信号ＩＮ（−）が基準電圧ＶＲＥＦに近づくかもしくはそれより高くなると下降し、基準電圧ＶＲＥＦより低くなると上昇する。この電圧Ｖｅｒ１は、ＰＷＭドライバ２２の一方の入力端子に入力される。
一方、従来のレベルシフト回路３０では、ＮＭＯＳトランジスタＭ６，Ｍ７によって構成されるカレントミラー回路で、電流源Ｉ１から供給される定電流Ｉが折り返され、抵抗Ｒ６に定電流Ｉが供給されている。
従って、抵抗Ｒ６の両端（端子Ｔ１とＴ２との間）には、定電流Ｉの印加に伴う電位差が生じる。この電位差の絶対値がレベルシフト量ΔＥとなる。レベルシフト回路３０によって、エラーアンプＡｍｐ１から出力される電圧Ｖｅｒ１は電圧Ｖｅｒ２（Ｖｅｒ２＝Ｖｅｒ１−ΔＥ）にレベルシフトされ、電圧Ｖｅｒ２はＰＷＭドライバ２３の一方の入力端子に入力される。
ＰＷＭドライバ２２，２３は、それぞれ三角波信号Ｖｏｓｃと他方の入力電圧とを比較し、その比較結果に応じてパルス幅変調された駆動信号ＯＵＴ１，ＯＵＴ２を各々出力する。駆動信号ＯＵＴ１は、三角波信号Ｖｏｓｃが電圧Ｖｅｒ１よりも高いときにはＨレベル、低いときにはＬレベルとする。駆動信号ＯＵＴ２は、三角波信号Ｖｏｓｃが電圧Ｖｅｒ２よりも低いときにはＨレベル、高いときにはＬレベルとする。そして、ＰＭＯＳトランジスタＭ１１は駆動信号ＯＵＴ１がＬレベルのときにオンとなり、ＮＭＯＳトランジスタＭ１２は駆動信号ＯＵＴ２がＨレベルのときにオンとなる。
ところで、昇降圧を実現する機能を備えた昇降圧チョッパ型ＤＣ／ＤＣコンバータの動作モードには、通常、入力電圧よりも低い出力電圧を供給する降圧モード、入力電圧よりも高い出力電圧を供給する昇圧モードの他に、入力電圧近傍の出力電圧を供給する昇降圧モードも用意されている。
降圧モードでは、電圧Ｖｅｒ１のみが三角波信号Ｖｏｓｃと交差し、電圧Ｖｅｒ２は常に三角波信号Ｖｏｓｃよりも下に位置する。従って、駆動信号ＯＵＴ１のみがパルス幅変調され、駆動信号ＯＵＴ２は常にＬレベルとなる。即ち、降圧モードではＰＭＯＳトランジスタＭ１１のみがスイッチング動作を行い、ＮＭＯＳトランジスタＭ１２は常時オフ状態となる。
昇圧モードでは、電圧Ｖｅｒ２のみが三角波信号Ｖｏｓｃと交差し、電圧Ｖｅｒ１は常に三角波信号Ｖｏｓｃよりも上に位置する。従って、駆動信号ＯＵＴ２のみがパルス幅変調され、駆動信号ＯＵＴ１は常にＬレベルとなる。即ち、昇圧モードではＮＭＯＳトランジスタＭ１２のみがスイッチング動作を行い、ＰＭＯＳトランジスタＭ１１は常時オンとなる。
昇降圧モードでは、電圧Ｖｅｒ１，Ｖｅｒ２が共に三角波信号Ｖｏｓｃと交差する。従って駆動信号ＯＵＴ１，ＯＵＴ２が共にパルス幅変調され、ＰＭＯＳトランジスタＭ１１，ＮＭＯＳトランジスタＭ１２が共にスイッチング動作を行う。
上記各動作モードは、エラーアンプＡｍｐ１による出力電圧Ｖｏｕｔ検出によって決定される。即ち、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎよりも充分低い場合は、電圧Ｖｅｒ１，Ｖｅｒ２が降圧モードとして動作するための領域に移行する。また、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎよりも充分高い場合は、電圧Ｖｅｒ１，Ｖｅｒ２が昇圧モードとして動作するための領域に移行する。また、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎの近傍の場合は、電圧Ｖｅｒ１，Ｖｅｒ２が共に三角波信号Ｖｏｓｃと交差する領域に移行し、昇降圧モードとして動作する。
各動作モードに応じて出力される駆動信号ＯＵＴ１，ＯＵＴ２によってＰＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１２がオンオフすることで、チョークコイルＬに磁気エネルギーが蓄積される過程と蓄積された磁気エネルギーが放出される過程とが繰り返され、平滑コンデンサＣにより直流化された出力電圧Ｖｏｕｔが負荷に供給される。
例えば、降圧モードでは、ＰＭＯＳトランジスタＭ１１のみがオンオフし、ＮＭＯＳトランジスタＭ１２は常時オフとなる。従って、ＰＭＯＳトランジスタＭ１１がオンのときには、チョークコイルＬに電圧Ｖｉｎ−Ｖｏｕｔ（ダイオードＤ２の順方向電圧は無視する）が印加され、磁気エネルギーが蓄積される。ＰＭＯＳトランジスタＭ１１がオフのときには、チョークコイルＬに発生する逆起電力によってダイオードＤ１が導通し、チョークコイルＬに蓄積された磁気エネルギーがダイオードＤ１を介して転流される。このような動作を繰り返すことで、平滑コンデンサＣにより直流化された出力電圧Ｖｏｕｔ（Ｖｉｎ＞Ｖｏｕｔ）が負荷に供給される。
また、昇圧モードでは、ＮＭＯＳトランジスタＭ１２のみがオンオフし、ＰＭＯＳトランジスタＭ１１は常時オンとなる。従って、ＮＭＯＳトランジスタＭ１２がオンのときには、チョークコイルＬに入力電圧Ｖｉｎが印加され、磁気エネルギーが蓄積される。ＮＭＯＳトランジスタＭ１２がオフのときには、チョークコイルＬに発生する逆起電力によってダイオードＤ２が導通し、チョークコイルＬに蓄積された磁気エネルギーがダイオードＤ２を介して転流される。このような動作を繰り返すことで、平滑コンデンサＣにより直流化された出力電圧Ｖｏｕｔ（Ｖｉｎ＜Ｖｏｕｔ）が負荷に供給される。
従来、上記のようなレベルシフト回路を用いたＤＣ／ＤＣコンバータ装置がある（例えば、特許文献１参照）。
特開２００１−８６７４０号公報（段落番号〔００２１〕〜〔００２２〕、第４図）
ところで、従来のレベルシフト回路に用いられる電流源には一般に、出力される定電流値を決定するための抵抗が用いられている。一方、従来のレベルシフト回路で与えられるレベルシフト量は、上記定電流値とレベルシフト量を生成するための抵抗の抵抗値との積で与えられる。従って、定電流値を決定するための抵抗の抵抗値がばらつくと、そのばらつきがレベルシフト量のばらつきに反映されてしまうという問題があった。
従って、前述の図１１に示したような従来のレベルシフト回路を用いた昇降圧チョッパ型ＤＣ／ＤＣコンバータでは、レベルシフト量のばらつきによって以下に示すような問題が生じる。
図１２は、図１１の昇降圧チョッパ型ＤＣ／ＤＣコンバータの動作を示す波形図である。なお、この波形図は昇降圧モードでの動作を示す。
図１２に示すように、仮にレベルシフト量がばらつきによってΔＥからΔＥ−１に増加した場合、上記レベルシフト量の増加に応じて電圧Ｖｅｒ２がＶｅｒ２−１に変動する（エラーアンプＡｍｐ１の出力Ｖｅｒ１に対してはレベルシフト量ΔＥのばらつきの影響はない）。これに伴って、ＰＷＭドライバ２３から出力される駆動信号はＯＵＴ２からＯＵＴ２−１のようになりデューティ比が変動する。そして、上記ΔＥ−１が三角波信号Ｖｏｓｃの振幅を超えるような大きさになると、ＰＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１２が両方一度にスイッチング動作を停止してしまい、ＰＷＭ制御が不能となる電圧Ｖｅｒ１，Ｖｅｒ２の電圧領域が発生する。これより、例えば電圧Ｖｅｒ１が降下して昇圧モードから昇降圧モードに移行する際、電圧Ｖｅｒ１，Ｖｅｒ２が上記の領域にあるときにはＰＷＭ制御が不能となる。逆に、レベルシフト量ΔＥがばらつきによって減少した場合は、ＰＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１２が両方オンするＶｅｒ１，Ｖｅｒ２の電圧領域が増加し、スイッチングロスが増大する。
図１２に示すように、仮にレベルシフト量がばらつきによってΔＥからΔＥ−１に増加した場合、上記レベルシフト量の増加に応じて電圧Ｖｅｒ２がＶｅｒ２−１に変動する（エラーアンプＡｍｐ１の出力Ｖｅｒ１に対してはレベルシフト量ΔＥのばらつきの影響はない）。これに伴って、ＰＷＭドライバ２３から出力される駆動信号はＯＵＴ２からＯＵＴ２−１のようになりデューティ比が変動する。そして、上記ΔＥ−１が三角波信号Ｖｏｓｃの振幅を超えるような大きさになると、ＰＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１２が両方一度にスイッチング動作を停止してしまい、ＰＷＭ制御が不能となる電圧Ｖｅｒ１，Ｖｅｒ２の電圧領域が発生する。これより、例えば電圧Ｖｅｒ１が降下して昇圧モードから昇降圧モードに移行する際、電圧Ｖｅｒ１，Ｖｅｒ２が上記の領域にあるときにはＰＷＭ制御が不能となる。逆に、レベルシフト量ΔＥがばらつきによって減少した場合は、ＰＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１２が両方オンするＶｅｒ１，Ｖｅｒ２の電圧領域が増加し、スイッチングロスが増大する。
このように、従来のレベルシフト回路を用いた昇降圧チョッパ型ＤＣ／ＤＣコンバータでは、レベルシフト量がばらつきによって増加し、三角波信号の振幅を超えてしまった場合、ＤＣ／ＤＣコンバータの基本機能である電圧の安定化ができなくなる状態が過渡的に発生し得るという問題があった。また、レベルシフト量がばらつきによって減少した場合は、スイッチングロスが増大し、電源変換効率が低下するという問題があった。
例えば、上記特許文献１に記載したＤＣ／ＤＣコンバータ装置では、電流源に用いる抵抗の抵抗値のばらつきがレベルシフト量のばらつきに反映される構成となっているため、この抵抗値のばらつきに伴い、上記示した各問題が発生する。
また、従来のレベルシフト回路を用いた昇圧同期整流型ＤＣ／ＤＣコンバータ及び降圧同期整流型ＤＣ／ＤＣコンバータでは、レベルシフト量がばらつきによって減少した場合、レベルシフト量に応じて確保されるデッドタイムも減少して貫通電流が発生し得るという問題があった。
本発明はこのような点に鑑みてなされたものであり、電流源に用いる抵抗の抵抗値のばらつきに起因するレベルシフト量のばらつきを低減することが可能なレベルシフト回路を提供することを目的とする。
また、本発明の他の目的は、デッドタイムの減少を抑制し、デッドタイム減少時に発生し得る貫通電流を防止することが可能な降圧同期整流型ＤＣ／ＤＣコンバータを提供することである。
また、本発明の他の目的は、デッドタイムの減少を抑制し、デッドタイム減少時に発生し得る貫通電流を防止することが可能な昇圧同期整流型ＤＣ／ＤＣコンバータを提供することである。
また、本発明の他の目的は、より安定な出力電圧の供給を実現しつつ、電源変換効率の低下を抑制することが可能な昇降圧チョッパ型ＤＣ／ＤＣコンバータを提供することである。
本発明では上記課題を解決するために、チョッパ型ＤＣ／ＤＣコンバータに使用されるレベルシフト回路において、第１、第２のＮＰＮトランジスタ、及び前記第２のＮＰＮトランジスタのエミッタと接地電位との間に接続された電流決定用抵抗を含む第１のカレントミラー回路と、第１、第２、第３のＰＭＯＳトランジスタからなり、前記第１のＰＭＯＳトランジスタのドレインが前記第１のＮＰＮトランジスタのコレクタに、前記第２のＰＭＯＳトランジスタのドレインが前記第２のＮＰＮトランジスタのコレクタにそれぞれ接続され、前記第３のＰＭＯＳトランジスタのドレインから前記電流決定用抵抗の抵抗値及び前記第１、第２のＮＰＮトランジスタのエミッタ面積Ａ１，Ａ２の比ｎに応じた大きさの定電流を出力する第２のカレントミラー回路と、前記第３のＰＭＯＳトランジスタのドレインから前記定電流が入力される入力端及び前記定電流を折り返して出力する出力端を有する第３のカレントミラー回路と、前記第３のカレントミラー回路の前記出力端に接続され、前記定電流に伴う電圧降下によってレベルシフトを行うレベルシフト用抵抗と、を備え、前記電流決定用抵抗及び前記レベルシフト用抵抗が同一材質であることを特徴とするレベルシフト回路が提供される。
このレベルシフト回路によれば、レベルシフト用抵抗によって生成されるレベルシフト量は、電流決定用抵抗の抵抗値とレベルシフト用抵抗の抵抗値との相対比に応じた値となる。ここで、電流決定用抵抗及びレベルシフト用抵抗が同一材質であることから、レベルシフト量に含まれる電流決定用抵抗の抵抗値のばらつきがレベルシフト用抵抗の抵抗値のばらつきで打ち消される。
また、本発明では上記課題を解決するために、降圧用の第１のスイッチング素子と前記第１のスイッチング素子に同期して整流を行う第２のスイッチング素子とを含み、負荷に対して所定の出力直流電圧を出力する降圧同期整流型ＤＣ／ＤＣコンバータにおいて、第１、第２のＮＰＮトランジスタ、及び前記第２のＮＰＮトランジスタのエミッタと接地電位との間に接続された電流決定用抵抗を含む第１のカレントミラー回路と、第１、第２、第３のＰＭＯＳトランジスタからなり、前記第１のＰＭＯＳトランジスタのドレインが前記第１のＮＰＮトランジスタのコレクタに、前記第２のＰＭＯＳトランジスタのドレインが前記第２のＮＰＮトランジスタのコレクタにそれぞれ接続され、前記第３のＰＭＯＳトランジスタのドレインから前記電流決定用抵抗の抵抗値及び前記第１、第２のＮＰＮトランジスタのエミッタ面積Ａ１，Ａ２の比ｎに応じた大きさの定電流を出力する第２のカレントミラー回路と、前記第３のＰＭＯＳトランジスタのドレインから前記定電流が入力される入力端及び前記定電流を折り返して出力する出力端を有する第３のカレントミラー回路と、前記第３のカレントミラー回路の前記出力端に接続され、前記定電流に伴う電圧降下によってレベルシフトを行うレベルシフト用抵抗と、を備え、前記電流決定用抵抗及び前記レベルシフト用抵抗が同一材質であるレベルシフト回路と、前記出力直流電圧と所定基準電圧との誤差に応じた第１の誤差電圧を生成し、前記レベルシフト用抵抗の一端に印加する誤差増幅手段と、前記第１の誤差電圧と所定周波数の三角波信号との比較に応じてパルス幅変調され、前記第２のスイッチング素子をオンオフさせる第１の駆動信号を生成する第１の比較手段と、前記第１の誤差電圧を前記レベルシフト用抵抗によってレベルシフトすることで得られる第２の誤差電圧と前記三角波信号との比較に応じてパルス幅変調され、前記第１のスイッチング素子をオンオフさせる第２の駆動信号を生成する第２の比較手段と、を有することを特徴とする降圧同期整流型ＤＣ／ＤＣコンバータが提供される。
この降圧同期整流型ＤＣ／ＤＣコンバータによれば、レベルシフト回路で生成されるレベルシフト量によって、第１の誤差電圧から第２の誤差電圧が生成される。そして、第１の誤差電圧と三角波信号との比較に応じてパルス幅変調された第１の駆動信号によって第２のスイッチング素子がオンオフされ、第２の誤差電圧と三角波信号との比較に応じてパルス幅変調された第２の駆動信号によって第１のスイッチング素子がオンオフされて、上記レベルシフト量に応じたデッドタイムが確保される。レベルシフト回路では電流決定用抵抗及びレベルシフト用抵抗を同一材質とすることでレベルシフト量のばらつきが低減されるため、上記デッドタイムの減少が抑制される。
また、本発明では上記課題を解決するために、昇圧用の第１のスイッチング素子と前記第１のスイッチング素子に同期して整流を行う第２のスイッチング素子とを含み、負荷に対して所定の出力直流電圧を出力する昇圧同期整流型ＤＣ／ＤＣコンバータにおいて、第１、第２のＮＰＮトランジスタ、及び前記第２のＮＰＮトランジスタのエミッタと接地電位との間に接続された電流決定用抵抗を含む第１のカレントミラー回路と、第１、第２、第３のＰＭＯＳトランジスタからなり、前記第１のＰＭＯＳトランジスタのドレインが前記第１のＮＰＮトランジスタのコレクタに、前記第２のＰＭＯＳトランジスタのドレインが前記第２のＮＰＮトランジスタのコレクタにそれぞれ接続され、前記第３のＰＭＯＳトランジスタのドレインから前記電流決定用抵抗の抵抗値及び前記第１、第２のＮＰＮトランジスタのエミッタ面積Ａ１，Ａ２の比ｎに応じた大きさの定電流を出力する第２のカレントミラー回路と、前記第３のＰＭＯＳトランジスタのドレインから前記定電流が入力される入力端及び前記定電流を折り返して出力する出力端を有する第３のカレントミラー回路と、前記第３のカレントミラー回路の前記出力端に接続され、前記定電流に伴う電圧降下によってレベルシフトを行うレベルシフト用抵抗と、を備え、前記電流決定用抵抗及び前記レベルシフト用抵抗が同一材質であるレベルシフト回路と、前記出力直流電圧と所定基準電圧との誤差に応じた第１の誤差電圧を生成し、前記レベルシフト用抵抗の一端に印加する誤差増幅手段と、前記第１の誤差電圧と所定周波数の三角波信号との比較に応じてパルス幅変調され、前記第２のスイッチング素子をオンオフさせる第１の駆動信号を生成する第１の比較手段と、前記第１の誤差電圧を前記レベルシフト用抵抗によってレベルシフトすることで得られる第２の誤差電圧と前記三角波信号との比較に応じてパルス幅変調され、前記第１のスイッチング素子をオンオフさせる第２の駆動信号を生成する第２の比較手段と、を有することを特徴とする昇圧同期整流型ＤＣ／ＤＣコンバータが提供される。
この昇圧同期整流型ＤＣ／ＤＣコンバータによれば、レベルシフト回路で生成されるレベルシフト量によって、第１の誤差電圧から第２の誤差電圧が生成される。そして、第１の誤差電圧と三角波信号との比較に応じてパルス幅変調された第１の駆動信号によって第２のスイッチング素子がオンオフされ、第２の誤差電圧と三角波信号との比較に応じてパルス幅変調された第２の駆動信号によって第１のスイッチング素子がオンオフされて、上記レベルシフト量に応じたデッドタイムが確保される。レベルシフト回路では電流決定用抵抗及びレベルシフト用抵抗を同一材質とすることでレベルシフト量のばらつきが低減されるため、上記デッドタイムの減少が抑制される。
また、本発明では上記課題を解決するために、降圧用の第１のスイッチング素子と昇圧用の第２のスイッチング素子とを有し、負荷に対して所定の出力直流電圧を出力する昇降圧チョッパ型ＤＣ／ＤＣコンバータにおいて、第１、第２のＮＰＮトランジスタ、及び前記第２のＮＰＮトランジスタのエミッタと接地電位との間に接続された電流決定用抵抗を含む第１のカレントミラー回路と、第１、第２、第３のＰＭＯＳトランジスタからなり、前記第１のＰＭＯＳトランジスタのドレインが前記第１のＮＰＮトランジスタのコレクタに、前記第２のＰＭＯＳトランジスタのドレインが前記第２のＮＰＮトランジスタのコレクタにそれぞれ接続され、前記第３のＰＭＯＳトランジスタのドレインから前記電流決定用抵抗の抵抗値及び前記第１、第２のＮＰＮトランジスタのエミッタ面積Ａ１，Ａ２の比ｎに応じた大きさの定電流を出力する第２のカレントミラー回路と、前記第３のＰＭＯＳトランジスタのドレインから前記定電流が入力される入力端及び前記定電流を折り返して出力する出力端を有する第３のカレントミラー回路と、前記第３のカレントミラー回路の前記出力端に接続され、前記定電流に伴う電圧降下によってレベルシフトを行うレベルシフト抵抗群と、を備え、前記電流決定用抵抗及び前記レベルシフト抵抗群が同一材質であるレベルシフト回路を有し、前記第１のスイッチング素子のスイッチングタイミングを与える電圧レベルと前記第２のスイッチング素子のスイッチングタイミングを与える電圧レベルとのレベル差を、前記レベルシフト回路で生成されるレベルシフト量によって設けることを特徴とする昇降圧チョッパ型ＤＣ／ＤＣコンバータが提供される。
この昇降圧チョッパ型ＤＣ／ＤＣコンバータによれば、電流決定用抵抗及びレベルシフト抵抗群を同一材質としたレベルシフト回路で生成されるレベルシフト量によって第１のスイッチング素子及び第２のスイッチング素子の各スイッチングタイミングを与える電圧レベルのレベル差を設けることで、このレベル差のばらつきが低減される。
本発明に係るレベルシフト回路によれば、電流決定用抵抗及びレベルシフト用抵抗を同一材質とすることで、レベルシフト用抵抗によって生成されるレベルシフト量のばらつきを低減することが可能となる。
また、本発明に係る降圧同期整流型ＤＣ／ＤＣコンバータによれば、電流決定用抵抗及びレベルシフト用抵抗を同一材質としたレベルシフト回路を用いることで、デッドタイムの減少に伴って発生し得る貫通電流を防止することが可能となる。
また、本発明に係る昇圧同期整流型ＤＣ／ＤＣコンバータによれば、電流決定用抵抗及びレベルシフト用抵抗を同一材質としたレベルシフト回路を用いることで、デッドタイムの減少に伴って発生し得る貫通電流を防止することが可能となる。
また、本発明に係る昇降圧チョッパ型ＤＣ／ＤＣコンバータによれば、電流決定用抵抗とレベルシフト抵抗群とを同一材質としたレベルシフト回路で生成されるレベルシフト量を用いて、降圧用の第１のスイッチング素子及び昇圧用の第２のスイッチング素子の各スイッチングタイミングを与える電圧レベルのレベル差を設けることで、より安定な出力電圧の供給を実現しつつ、電源変換効率の低下を抑制することができる。
以下に本発明の実施の形態を、図面を参照して説明する。
図１は、本実施の形態のレベルシフト回路の回路図である。
図１に示すレベルシフト回路１０は、電流源回路１１、カレントミラー回路１２、及び抵抗Ｒ２を有している。このレベルシフト回路１０は、例えばＩＣ内部に形成されているものとする。
図１は、本実施の形態のレベルシフト回路の回路図である。
図１に示すレベルシフト回路１０は、電流源回路１１、カレントミラー回路１２、及び抵抗Ｒ２を有している。このレベルシフト回路１０は、例えばＩＣ内部に形成されているものとする。
電流源回路１１は、ＮＰＮトランジスタＱ１，Ｑ２、ＰＭＯＳトランジスタＭ１，Ｍ２，Ｍ３、及び抵抗Ｒ１によって構成されている。
ＮＰＮトランジスタＱ１，Ｑ２は、双方のベース同士及びＮＰＮトランジスタＱ１のコレクタとベースとが接続され、第１のカレントミラー回路を構成している。ＮＰＮトランジスタＱ２のエミッタには、抵抗Ｒ１の一端が接続されている。抵抗Ｒ１の他端及びＮＰＮトランジスタＱ１のエミッタは、共に接地電位グランドに接続されている。ＮＰＮトランジスタＱ１，Ｑ２は、それぞれのエミッタ面積をＡ１，Ａ２とすると、両者のエミッタ面積比がｎ（ｎ＝Ａ２／Ａ１）となるように形成されているものとする。なお、ＮＰＮトランジスタＱ１と、ＮＰＮトランジスタＱ２及び抵抗Ｒ１とを左右入れ替えてカレントミラー回路を構成することもできる。
ＮＰＮトランジスタＱ１，Ｑ２は、双方のベース同士及びＮＰＮトランジスタＱ１のコレクタとベースとが接続され、第１のカレントミラー回路を構成している。ＮＰＮトランジスタＱ２のエミッタには、抵抗Ｒ１の一端が接続されている。抵抗Ｒ１の他端及びＮＰＮトランジスタＱ１のエミッタは、共に接地電位グランドに接続されている。ＮＰＮトランジスタＱ１，Ｑ２は、それぞれのエミッタ面積をＡ１，Ａ２とすると、両者のエミッタ面積比がｎ（ｎ＝Ａ２／Ａ１）となるように形成されているものとする。なお、ＮＰＮトランジスタＱ１と、ＮＰＮトランジスタＱ２及び抵抗Ｒ１とを左右入れ替えてカレントミラー回路を構成することもできる。
ＰＭＯＳトランジスタＭ１，Ｍ２，Ｍ３は、各ゲート同士及びＰＭＯＳトランジスタＭ２のゲートとドレインとが接続され、第２のカレントミラー回路を構成している。ＰＭＯＳトランジスタＭ１，Ｍ２，Ｍ３の各ソースは、電源電圧Ｖｃｃの供給線に接続されている。そして、ＰＭＯＳトランジスタＭ１のドレインとＮＰＮトランジスタＱ１のコレクタとが接続され、ＰＭＯＳトランジスタＭ２のドレインとＮＰＮトランジスタＱ２のコレクタとが接続されている。
このように、ＰＭＯＳトランジスタＭ１，Ｍ２，Ｍ３によって構成される第２のカレントミラー回路は、ＮＰＮトランジスタＱ１，Ｑ２によって構成される第１のカレントミラー回路に対して縦列に接続されており、この第１のカレントミラー回路の出力電流が入力されて、これを折り返してＰＭＯＳトランジスタＭ３のドレインからカレントミラー回路１２に出力する。なお、ＰＭＯＳトランジスタＭ１，Ｍ２，Ｍ３は、それぞれＰＮＰトランジスタに置き換えることもできる。
カレントミラー回路１２は、ＮＭＯＳトランジスタＭ４，Ｍ５によって構成されている。ＮＭＯＳトランジスタＭ４，Ｍ５は、双方のゲート同士及びＮＭＯＳトランジスタＭ４のゲートとドレイン（カレントミラー回路１２の入力端に相当）とが接続され、第３のカレントミラー回路を構成している。ＮＭＯＳトランジスタＭ４，Ｍ５の各ソースは、グランドに接地されている。なお、ＮＭＯＳトランジスタＭ４，Ｍ５は、それぞれＮＰＮトランジスタに置き換えることもできる。
抵抗Ｒ２は、一端がＮＭＯＳトランジスタＭ５のドレイン（カレントミラー回路１２の出力端に相当）に接続され、他端がエラーアンプＡｍｐ１の出力に接続されている。抵抗Ｒ２の両端からは、端子Ｔ１，Ｔ２が引き出されている。
エラーアンプＡｍｐ１の非反転入力端子には、基準電圧ＶＲＥＦを生成する電圧源Ｅ１が接続されている。エラーアンプＡｍｐ１の反転入力端子には、例えばチョッパ型ＤＣ／ＤＣコンバータの負荷への印加電圧に比例したフィードバック信号ＩＮ（−）が入力されているものとする。
次に、上記のように構成されるレベルシフト回路１０の動作について説明する。
ＮＰＮトランジスタＱ１，Ｑ２に流れる各電流をＩ、ＮＰＮトランジスタＱ１，Ｑ２の各ベース・エミッタ間電圧をＶｄ１，Ｖｄ２とすると、次式が成立する。
ＮＰＮトランジスタＱ１，Ｑ２に流れる各電流をＩ、ＮＰＮトランジスタＱ１，Ｑ２の各ベース・エミッタ間電圧をＶｄ１，Ｖｄ２とすると、次式が成立する。
Ｖｄ１＝Ｉ＊Ｒ１＋Ｖｄ２・・・（１）
一方、Ｖｄ１，Ｖｄ２は以下のような式で与えられる。
Ｖｄ１＝ＶT＊ｌｎ（Ｉ／Ｉs）・・・（２）
Ｖｄ２＝ＶT＊ｌｎ（Ｉ／ｎＩs）・・・（３）
ただし、ＶT＝ｋＴ／ｑ（ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量）であり、Ｉsは飽和電流値（定数）である。
一方、Ｖｄ１，Ｖｄ２は以下のような式で与えられる。
Ｖｄ１＝ＶT＊ｌｎ（Ｉ／Ｉs）・・・（２）
Ｖｄ２＝ＶT＊ｌｎ（Ｉ／ｎＩs）・・・（３）
ただし、ＶT＝ｋＴ／ｑ（ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量）であり、Ｉsは飽和電流値（定数）である。
そして、式（２）及び式（３）を式（１）に代入すると、ＮＰＮトランジスタＱ１，Ｑ２に流れる電流Ｉは次式で与えられる。
Ｉ＝（ＶT／Ｒ１）＊ｌｎ（ｎ）・・・（４）
この電流Ｉは、ＮＰＮトランジスタＱ１，Ｑ２によって構成されるカレントミラー回路の出力電流となり、ＰＭＯＳトランジスタＭ１，Ｍ２，Ｍ３によって構成されるカレントミラー回路に入力されて折り返され、ＰＭＯＳトランジスタＭ３のドレインから出力される。即ち、電流源回路１１からは、抵抗Ｒ１の抵抗値に反比例する電流Ｉが定電流として出力される。
Ｉ＝（ＶT／Ｒ１）＊ｌｎ（ｎ）・・・（４）
この電流Ｉは、ＮＰＮトランジスタＱ１，Ｑ２によって構成されるカレントミラー回路の出力電流となり、ＰＭＯＳトランジスタＭ１，Ｍ２，Ｍ３によって構成されるカレントミラー回路に入力されて折り返され、ＰＭＯＳトランジスタＭ３のドレインから出力される。即ち、電流源回路１１からは、抵抗Ｒ１の抵抗値に反比例する電流Ｉが定電流として出力される。
さらに、電流源回路１１から出力された電流Ｉは、カレントミラー回路１２のＮＭＯＳトランジスタＭ４に入力されて折り返され、ＮＭＯＳトランジスタＭ５から出力される。従って、ＮＭＯＳトランジスタＭ５のドレインに接続された抵抗Ｒ２には、エラーアンプＡｍｐ１から所定の電圧が出力されるに伴い、カレントミラー回路１２によって折り返された電流Ｉが流れる。これにより、抵抗Ｒ２の両端（端子Ｔ１とＴ２との間）には電位差が生じる。この電位差の絶対値が、抵抗Ｒ２によって生成されるレベルシフト量ΔＥとなる。レベルシフト量ΔＥは、式（４）を用いて次式で与えられる。
ΔＥ＝（Ｒ２／Ｒ１）＊ＶT＊ｌｎ（ｎ）・・・（５）
ここで、抵抗Ｒ１及び抵抗Ｒ２に用いる材質を同一のものとすると、各々の抵抗値はほぼ同じようにばらつくことになり、例えば、一方の抵抗値が＋１０％で他方の抵抗値が−１０％のようにばらつくことはなくなる。従って、抵抗Ｒ１，Ｒ２の各抵抗値の相対比（Ｒ２／Ｒ１）では、抵抗Ｒ１の抵抗値のばらつきが抵抗Ｒ２の抵抗値のばらつきによって打ち消されることになり、上記相対比はほぼ一定の値となる。
ここで、抵抗Ｒ１及び抵抗Ｒ２に用いる材質を同一のものとすると、各々の抵抗値はほぼ同じようにばらつくことになり、例えば、一方の抵抗値が＋１０％で他方の抵抗値が−１０％のようにばらつくことはなくなる。従って、抵抗Ｒ１，Ｒ２の各抵抗値の相対比（Ｒ２／Ｒ１）では、抵抗Ｒ１の抵抗値のばらつきが抵抗Ｒ２の抵抗値のばらつきによって打ち消されることになり、上記相対比はほぼ一定の値となる。
このように、本実施の形態のレベルシフト回路１０では、電流源回路１１から出力される電流Ｉを決定する抵抗Ｒ１及びレベルシフト量ΔＥによってレベルシフトを行う抵抗Ｒ２に用いる材質を同一のものとすることで、抵抗Ｒ１，Ｒ２の各抵抗値の相対比（Ｒ２／Ｒ１）がほぼ一定の値となり、抵抗Ｒ１の抵抗値のばらつきに伴うレベルシフト量ΔＥ（式（５）参照）のばらつきを低減することができる。
なお、上記の説明に用いたカレントミラー回路１２の電流源回路１１は１つの例であり、抵抗Ｒ１の抵抗値に反比例するような電流を出力する電流源回路であれば、他の回路構成でも良い。
また、上記の説明ではカレントミラー回路１２の出力側に１つのＮＭＯＳトランジスタＭ５が接続される構成としたが、出力側にＮＭＯＳトランジスタが複数並列接続される構成とすることもできる。例えば、カレントミラー回路１２の出力側にｍ個のＮＭＯＳトランジスタを並列接続すると、抵抗Ｒ１に流れる電流はｍ＊Ｉとなる。このような接続構成にすることで、より大きな出力電流を得ることができる。
次に、本発明の降圧同期整流型ＤＣ／ＤＣコンバータについて説明する。
図２は、本発明の降圧同期整流型ＤＣ／ＤＣコンバータの一例を示す回路図であり、図３は、図２の降圧同期整流型ＤＣ／ＤＣコンバータの動作を示す波形図である。なお、図１と同じものには同じ符号を付し、説明を省略する。
図２は、本発明の降圧同期整流型ＤＣ／ＤＣコンバータの一例を示す回路図であり、図３は、図２の降圧同期整流型ＤＣ／ＤＣコンバータの動作を示す波形図である。なお、図１と同じものには同じ符号を付し、説明を省略する。
図２に示す降圧同期整流型ＤＣ／ＤＣコンバータは、レベルシフト回路１０、発振回路２１、降圧同期整流回路２５、エラーアンプＡｍｐ１、電圧源Ｅ１、及びＰＷＭドライバ２２ａ，２２ｂを有している。
レベルシフト回路１０に含まれる電流源ＢＩＡＳ１は、上記電流源回路１１と同一の構成であり、式（４）に示す電流Ｉを出力する。
ＰＷＭドライバ２２ａは、その一方の入力端子に抵抗Ｒ２の一端から引き出された端子Ｔ１が接続されている。ＰＷＭドライバ２２ｂは、その一方の入力端子に抵抗Ｒ２の他端から引き出された端子Ｔ２が接続されている。各ＰＷＭドライバ２２ａ，２２ｂの他方の入力端子には共に発振回路２１の出力端子が接続されており、発振回路２１で生成される所定周波数の三角波信号Ｖｏｓｃが入力される。
ＰＷＭドライバ２２ａは、その一方の入力端子に抵抗Ｒ２の一端から引き出された端子Ｔ１が接続されている。ＰＷＭドライバ２２ｂは、その一方の入力端子に抵抗Ｒ２の他端から引き出された端子Ｔ２が接続されている。各ＰＷＭドライバ２２ａ，２２ｂの他方の入力端子には共に発振回路２１の出力端子が接続されており、発振回路２１で生成される所定周波数の三角波信号Ｖｏｓｃが入力される。
降圧同期整流回路２５は、ＰＭＯＳトランジスタＭ１１、ＮＭＯＳトランジスタＭ１２、平滑コンデンサＣ、及びチョークコイルＬを有している。ＰＭＯＳトランジスタＭ１１は、そのソース及びドレインがそれぞれ入力電圧ＶｉｎとチョークコイルＬの一端とに接続され、そのゲートがＰＷＭドライバ２２ｂの出力する駆動信号ＯＵＴ２によって駆動される。ＮＭＯＳトランジスタＭ１２は、そのソース及びドレインがそれぞれ接地電位グランドとチョークコイルＬの上記一端とに接続され、そのゲートがＰＷＭドライバ２２ａの出力する駆動信号ＯＵＴ１によって駆動される。平滑コンデンサＣは、出力電圧Ｖｏｕｔと接地電位グランドとの間に接続される。
エラーアンプＡｍｐ１は、その非反転入力端子に基準電圧ＶＲＥＦを生成する電圧源Ｅ１が接続されている。また、その反転入力端子には、降圧同期整流回路２５の出力電圧Ｖｏｕｔを抵抗分圧した接続点が接続され、負荷への印加電圧に比例したフィードバック信号ＩＮ（−）が入力される。
以下、図２に示す降圧同期整流型ＤＣ／ＤＣコンバータの動作を説明する。
エラーアンプＡｍｐ１では、上記フィードバック信号ＩＮ（−）と基準電圧ＶＲＥＦとの誤差に応じた電圧Ｖｅｒ１が出力される。電圧Ｖｅｒ１は、フィードバック信号ＩＮ（−）が基準電圧ＶＲＥＦより高くなると下降し、低くなると上昇する。
エラーアンプＡｍｐ１では、上記フィードバック信号ＩＮ（−）と基準電圧ＶＲＥＦとの誤差に応じた電圧Ｖｅｒ１が出力される。電圧Ｖｅｒ１は、フィードバック信号ＩＮ（−）が基準電圧ＶＲＥＦより高くなると下降し、低くなると上昇する。
電圧Ｖｅｒ１は、抵抗Ｒ２の端子Ｔ１側に印加され、ＰＷＭドライバ２２ａの一方の入力端子に入力される。電圧Ｖｅｒ１の出力に伴い、カレントミラー回路１２によって折り返された電流Ｉが抵抗Ｒ２に流れ、その両端（端子Ｔ１とＴ２との間）には電圧降下が生じる。この電位差の絶対値が、抵抗Ｒ２によって生成されるレベルシフト量ΔＥとなる。これより、エラーアンプＡｍｐ１から出力される電圧Ｖｅｒ１は電圧Ｖｅｒ２（Ｖｅｒ２＝Ｖｅｒ１−ΔＥ）にレベルシフトされ、電圧Ｖｅｒ２はＰＷＭドライバ２２ｂの一方の入力端子に入力される。
ＰＷＭドライバ２２ａ，２２ｂは、それぞれ三角波信号Ｖｏｓｃと他方の入力電圧とを比較し、その比較結果に応じてパルス幅変調された駆動信号ＯＵＴ１，ＯＵＴ２を各々出力する。駆動信号ＯＵＴ１，ＯＵＴ２は、三角波信号Ｖｏｓｃが他方の入力電圧よりも高いときにはＨレベル、低いときにはＬレベルとする。そして、ＮＭＯＳトランジスタＭ１２は駆動信号ＯＵＴ１がＨレベルのときにオンとなり、ＰＭＯＳトランジスタＭ１１は駆動信号ＯＵＴ２がＬレベルのときにオンとなる。
従って図３に示すように、ＰＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１２は相補的にオンオフされる。ＰＭＯＳトランジスタＭ１１がオン、ＮＭＯＳトランジスタＭ１２がオフとなる期間では、チョークコイルＬに電圧Ｖｉｎ−Ｖｏｕｔが印加され、電流が流れ込んで磁気エネルギーが蓄積される。また、ＰＭＯＳトランジスタＭ１１がオフ、ＮＭＯＳトランジスタＭ１２がオンとなる期間では、チョークコイルＬに蓄積されたエネルギーがＮＭＯＳトランジスタＭ１２を介して転流される。このような動作が繰り返されることで、平滑コンデンサＣにより直流化された出力電圧Ｖｏｕｔ（Ｖｉｎ＞Ｖｏｕｔ）が負荷に供給される。
ところで、図３に示す期間ｔ１，ｔ２のようにＰＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１２が共にオフとなる期間は、デッドタイムと呼ばれる。実際のスイッチング動作では、ＬレベルからＨレベルに移行する時間（立上り時間）及びＨレベルからＬレベルに移行する時間（立下り時間）は有限となる。従って、仮にＰＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１２が同時にオンオフするようなタイミングに設定してしまうと、両者のオンする期間が重なる可能性がある。このような期間では、入力電圧Ｖｉｎから接地電位グランドに至る貫通電流が発生する。そこで、ＰＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１２のスイッチングタイミングをずらしてデッドタイムを与えることで、ＰＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１２が共にオンする期間の発生を防止する。
本実施の形態の降圧同期整流型ＤＣ／ＤＣコンバータでは、レベルシフト回路１０が生成するレベルシフト量ΔＥによって、エラーアンプＡｍｐ１の出力する電圧Ｖｅｒ１が電圧Ｖｅｒ２にレベルシフトされる。そして、電圧Ｖｅｒ１に基づいてＮＭＯＳトランジスタＭ１２をオンオフさせる駆動信号ＯＵＴ１が生成され、電圧Ｖｅｒ２に基づいてＰＭＯＳトランジスタＭ１１をオンオフさせる駆動信号ＯＵＴ２が生成される。
これより、レベルシフト量ΔＥが大きくなると、ＰＭＯＳトランジスタＭ１１のスイッチングタイミングとＰＭＯＳトランジスタＭ１２のスイッチングタイミングとのタイミング差が大きくなり、デッドタイムも増加する。逆にレベルシフト量ΔＥが小さくなると、上記タイミング差が小さくなってデッドタイムも減少する。即ち、レベルシフト回路１０が生成するレベルシフト量ΔＥに応じたデッドタイムが確保される。
ところでレベルシフト回路１０では、電流源ＢＩＡＳ１から出力される電流Ｉを決定する抵抗Ｒ１（図１参照）及びレベルシフト量ΔＥによってレベルシフトを行う抵抗Ｒ２を同一材質とすることで、レベルシフト量ΔＥのばらつきが低減される。従って、レベルシフト量ΔＥに応じて確保されるデッドタイムの減少が抑制される。
このように、本実施の形態の降圧同期整流型ＤＣ／ＤＣコンバータでは、レベルシフト量ΔＥのばらつきに伴うデッドタイムの減少を抑制することが可能となり、デッドタイムの減少時に発生し得る貫通電流を防止することが可能となる。
次に、本発明の昇圧同期整流型ＤＣ／ＤＣコンバータについて説明する。
図４は、本発明の昇圧同期整流型ＤＣ／ＤＣコンバータの一例を示す回路図であり、図５は、図４の昇圧同期整流型ＤＣ／ＤＣコンバータの動作を示す波形図である。なお、図２と同じものには同じ符号を付し、説明を省略する。
図４は、本発明の昇圧同期整流型ＤＣ／ＤＣコンバータの一例を示す回路図であり、図５は、図４の昇圧同期整流型ＤＣ／ＤＣコンバータの動作を示す波形図である。なお、図２と同じものには同じ符号を付し、説明を省略する。
図４に示す昇圧同期整流型ＤＣ／ＤＣコンバータは、レベルシフト回路１０、発振回路２１、昇圧同期整流回路２６、エラーアンプＡｍｐ１、電圧源Ｅ１、及びＰＷＭドライバ２３ａ，２３ｂを有している。
レベルシフト回路１０に含まれる電流源ＢＩＡＳ１は、前述した電流源回路１１と同一の構成であり、式（４）に示す電流Ｉを出力する。
ＰＷＭドライバ２３ａは、その一方の入力端子に抵抗Ｒ２の一端から引き出された端子Ｔ１が接続されている。ＰＷＭドライバ２３ｂは、その一方の入力端子に抵抗Ｒ２の他端から引き出された端子Ｔ２が接続されている。各ＰＷＭドライバ２３ａ，２３ｂの他方の入力端子には共に発振回路２１の出力端子が接続されており、発振回路２１で生成される所定周波数の三角波信号Ｖｏｓｃが入力される。
ＰＷＭドライバ２３ａは、その一方の入力端子に抵抗Ｒ２の一端から引き出された端子Ｔ１が接続されている。ＰＷＭドライバ２３ｂは、その一方の入力端子に抵抗Ｒ２の他端から引き出された端子Ｔ２が接続されている。各ＰＷＭドライバ２３ａ，２３ｂの他方の入力端子には共に発振回路２１の出力端子が接続されており、発振回路２１で生成される所定周波数の三角波信号Ｖｏｓｃが入力される。
昇圧同期整流回路２６は、ＮＭＯＳトランジスタＭ１１，ＰＭＯＳトランジスタＭ１２、平滑コンデンサＣ、及びチョークコイルＬを有している。ＮＭＯＳトランジスタＭ１１は、そのソース及びドレインがそれぞれ接地電位グランドとチョークコイルＬの一端とに接続され、そのゲートがＰＷＭドライバ２３ｂの出力する駆動信号ＯＵＴ２によって駆動される。ＰＭＯＳトランジスタＭ１２は、そのソース及びドレインがそれぞれ出力電圧ＶｏｕｔとチョークコイルＬの上記一端とに接続され、そのゲートがＰＷＭドライバ２３ａの出力する駆動信号ＯＵＴ１によって駆動される。平滑コンデンサＣは、出力電圧Ｖｏｕｔと接地電位グランドとの間に接続される。
以下、図４に示す昇圧同期整流型ＤＣ／ＤＣコンバータの動作を説明する。
上記と同様に、エラーアンプＡｍｐ１では、負荷への印加電圧に比例したフィードバック信号ＩＮ（−）と基準電圧ＶＲＥＦとの誤差に応じた電圧Ｖｅｒ１が出力され、ＰＷＭドライバ２３ａの一方の入力端子に入力される。この電圧Ｖｅｒ１の出力に伴い、カレントミラー回路１２によって折り返された電流Ｉが抵抗Ｒ２に流れ、その両端にはレベルシフト量ΔＥが生成される。これにより、エラーアンプＡｍｐ１から出力される電圧Ｖｅｒ１は電圧Ｖｅｒ２（Ｖｅｒ２＝Ｖｅｒ１−ΔＥ）にレベルシフトされ、電圧Ｖｅｒ２はＰＷＭドライバ２３ｂの一方の入力端子に入力される。
上記と同様に、エラーアンプＡｍｐ１では、負荷への印加電圧に比例したフィードバック信号ＩＮ（−）と基準電圧ＶＲＥＦとの誤差に応じた電圧Ｖｅｒ１が出力され、ＰＷＭドライバ２３ａの一方の入力端子に入力される。この電圧Ｖｅｒ１の出力に伴い、カレントミラー回路１２によって折り返された電流Ｉが抵抗Ｒ２に流れ、その両端にはレベルシフト量ΔＥが生成される。これにより、エラーアンプＡｍｐ１から出力される電圧Ｖｅｒ１は電圧Ｖｅｒ２（Ｖｅｒ２＝Ｖｅｒ１−ΔＥ）にレベルシフトされ、電圧Ｖｅｒ２はＰＷＭドライバ２３ｂの一方の入力端子に入力される。
ＰＷＭドライバ２３ａ，２３ｂは、それぞれ三角波信号Ｖｏｓｃと他方の入力電圧とを比較し、その比較結果に応じてパルス幅変調された駆動信号ＯＵＴ１，ＯＵＴ２を各々出力する。駆動信号ＯＵＴ１，ＯＵＴ２は、三角波信号Ｖｏｓｃが他方の入力電圧よりも高いときにはＬレベル、低いときにはＨレベルとする。そして、ＰＭＯＳトランジスタＭ１２は駆動信号ＯＵＴ１がＬレベルのときにオンとなり、ＮＭＯＳトランジスタＭ１１は駆動信号ＯＵＴ２がＨレベルのときにオンとなる。
従って図５に示すように、ＮＭＯＳトランジスタＭ１１及びＰＭＯＳトランジスタＭ１２は相補的にオンオフされる。ＮＭＯＳトランジスタＭ１１がオン、ＰＭＯＳトランジスタＭ１２がオフとなる期間では、チョークコイルＬに入力電圧Ｖｉｎが印加され、電流が流れ込んで磁気エネルギーが蓄積される。また、ＮＭＯＳトランジスタＭ１１がオフ、ＰＭＯＳトランジスタＭ１２がオンとなる期間では、チョークコイルＬに蓄積された磁気エネルギーがＰＭＯＳトランジスタＭ１２を介して転流される。このような動作が繰り返されることで、平滑コンデンサＣにより直流化された出力電圧Ｖｏｕｔ（Ｖｏｕｔ＞Ｖｉｎ）が負荷に供給される。
ここで、期間ｔ３，ｔ４のようにＮＭＯＳトランジスタＭ１１及びＰＭＯＳトランジスタＭ１２が共にオフとなる期間はデッドタイムである。
本実施の形態の昇圧同期整流型ＤＣ／ＤＣコンバータでは、レベルシフト回路１０が生成するレベルシフト量ΔＥによって、エラーアンプＡｍｐ１の出力する電圧Ｖｅｒ１が電圧Ｖｅｒ２にレベルシフトされる。そして、電圧Ｖｅｒ１に基づいてＰＭＯＳトランジスタＭ１２をオンオフさせる駆動信号ＯＵＴ１が生成され、電圧Ｖｅｒ２に基づいてＰＭＯＳトランジスタＭ１１をオンオフさせる駆動信号ＯＵＴ２が生成される。これより、上記の降圧同期整流型ＤＣ／ＤＣコンバータと同様に、レベルシフト回路１０が生成するレベルシフト量ΔＥに応じたデッドタイムが確保される。
本実施の形態の昇圧同期整流型ＤＣ／ＤＣコンバータでは、レベルシフト回路１０が生成するレベルシフト量ΔＥによって、エラーアンプＡｍｐ１の出力する電圧Ｖｅｒ１が電圧Ｖｅｒ２にレベルシフトされる。そして、電圧Ｖｅｒ１に基づいてＰＭＯＳトランジスタＭ１２をオンオフさせる駆動信号ＯＵＴ１が生成され、電圧Ｖｅｒ２に基づいてＰＭＯＳトランジスタＭ１１をオンオフさせる駆動信号ＯＵＴ２が生成される。これより、上記の降圧同期整流型ＤＣ／ＤＣコンバータと同様に、レベルシフト回路１０が生成するレベルシフト量ΔＥに応じたデッドタイムが確保される。
ところでレベルシフト回路１０では、電流源ＢＩＡＳ１から出力される電流Ｉを決定する抵抗Ｒ１（図１参照）及びレベルシフト量ΔＥによってレベルシフトを行う抵抗Ｒ２を同一材質とすることで、レベルシフト量ΔＥのばらつきが低減される。従って上記の降圧同期整流型ＤＣ／ＤＣコンバータと同様に、レベルシフト量ΔＥに応じて確保されるデッドタイムの減少が抑制される。
このように、本実施の形態の昇圧同期整流型ＤＣ／ＤＣコンバータでは、レベルシフト量ΔＥのばらつきに伴うデッドタイムの減少を抑制することが可能となり、これに伴って発生し得る貫通電流を防止することが可能となる。
次に、本発明の昇降圧チョッパ型ＤＣ／ＤＣコンバータについて説明する。
図６は、本発明の昇降圧チョッパ型ＤＣ／ＤＣコンバータの一例を示す回路図であり、図７は、図６の昇降圧チョッパ型ＤＣ／ＤＣコンバータの動作を示す波形図である。なお、この昇降圧チョッパ型ＤＣ／ＤＣコンバータは非同期式である。
図６は、本発明の昇降圧チョッパ型ＤＣ／ＤＣコンバータの一例を示す回路図であり、図７は、図６の昇降圧チョッパ型ＤＣ／ＤＣコンバータの動作を示す波形図である。なお、この昇降圧チョッパ型ＤＣ／ＤＣコンバータは非同期式である。
図６に示す昇降圧チョッパ型ＤＣ／ＤＣコンバータは、レベルシフト回路１０、発振回路２１、ＰＷＭドライバ２２，２３、昇降圧チョッパ回路２４、エラーアンプＡｍｐ１、及び電圧源Ｅ１を有している。
レベルシフト回路１０に含まれる電流源ＢＩＡＳ１は、前述した電流源回路１１と同一の構成であり、式（４）に示す電流Ｉを出力する。
ＰＷＭドライバ２２は、その一方の入力端子に抵抗Ｒ２の一端から引き出された端子Ｔ１が接続されている。ＰＷＭドライバ２３は、その一方の入力端子に抵抗Ｒ２の他端から引き出された端子Ｔ２が接続されている。各ＰＷＭドライバ２２，２３の他方の入力端子には共に発振回路２１の出力端子が接続されており、発振回路２１で生成される所定周波数の三角波信号Ｖｏｓｃが入力される。
ＰＷＭドライバ２２は、その一方の入力端子に抵抗Ｒ２の一端から引き出された端子Ｔ１が接続されている。ＰＷＭドライバ２３は、その一方の入力端子に抵抗Ｒ２の他端から引き出された端子Ｔ２が接続されている。各ＰＷＭドライバ２２，２３の他方の入力端子には共に発振回路２１の出力端子が接続されており、発振回路２１で生成される所定周波数の三角波信号Ｖｏｓｃが入力される。
昇降圧チョッパ回路２４は、ＰＭＯＳトランジスタＭ１１、ＮＭＯＳトランジスタＭ１２、ダイオードＤ１，Ｄ２、平滑コンデンサＣ、及びチョークコイルＬを有している。
ＰＭＯＳトランジスタＭ１１は、そのソース及びドレインがそれぞれ入力電圧ＶｉｎとチョークコイルＬの一端とに接続され、そのゲートがＰＷＭドライバ２２の出力する駆動信号ＯＵＴ１によって駆動される。ＮＭＯＳトランジスタＭ１２は、そのソース及びドレインがそれぞれ接地電位グランドとチョークコイルＬの他端とに接続され、そのゲートがＰＷＭドライバ２３の出力する駆動信号ＯＵＴ２によって駆動される。ダイオードＤ１は、接地電位グランドとチョークコイルＬとの間に接続される。ダイオードＤ２は、チョークコイルＬと平滑コンデンサＣとの間に接続される。平滑コンデンサＣは、出力電圧Ｖｏｕｔと接地電位グランドとの間に接続される。
ＰＭＯＳトランジスタＭ１１は、そのソース及びドレインがそれぞれ入力電圧ＶｉｎとチョークコイルＬの一端とに接続され、そのゲートがＰＷＭドライバ２２の出力する駆動信号ＯＵＴ１によって駆動される。ＮＭＯＳトランジスタＭ１２は、そのソース及びドレインがそれぞれ接地電位グランドとチョークコイルＬの他端とに接続され、そのゲートがＰＷＭドライバ２３の出力する駆動信号ＯＵＴ２によって駆動される。ダイオードＤ１は、接地電位グランドとチョークコイルＬとの間に接続される。ダイオードＤ２は、チョークコイルＬと平滑コンデンサＣとの間に接続される。平滑コンデンサＣは、出力電圧Ｖｏｕｔと接地電位グランドとの間に接続される。
エラーアンプＡｍｐ１は、その非反転入力端子に基準電圧ＶＲＥＦを生成する電圧源Ｅ１が接続される。その反転入力端子には、昇降圧チョッパ回路２４の出力電圧Ｖｏｕｔを抵抗分圧した接続点が接続され、負荷への印加電圧に比例したフィードバック信号ＩＮ（−）が入力される。
以下、図６に示す昇降圧チョッパ型ＤＣ／ＤＣコンバータの動作について説明する。
上記と同様に、エラーアンプＡｍｐ１では、上記フィードバック信号ＩＮ（−）と基準電圧ＶＲＥＦとの誤差に応じた電圧Ｖｅｒ１が出力され、ＰＷＭドライバ２２の一方の入力端子に入力される。この電圧Ｖｅｒ１の出力に伴い、カレントミラー回路１２によって折り返された電流Ｉが抵抗Ｒ２に流れ、その両端にはレベルシフト量ΔＥが生成される。これにより、エラーアンプＡｍｐ１から出力される電圧Ｖｅｒ１は電圧Ｖｅｒ２（Ｖｅｒ２＝Ｖｅｒ１−ΔＥ）にレベルシフトされ、電圧Ｖｅｒ２はＰＷＭドライバ２３の一方の入力端子に入力される。
上記と同様に、エラーアンプＡｍｐ１では、上記フィードバック信号ＩＮ（−）と基準電圧ＶＲＥＦとの誤差に応じた電圧Ｖｅｒ１が出力され、ＰＷＭドライバ２２の一方の入力端子に入力される。この電圧Ｖｅｒ１の出力に伴い、カレントミラー回路１２によって折り返された電流Ｉが抵抗Ｒ２に流れ、その両端にはレベルシフト量ΔＥが生成される。これにより、エラーアンプＡｍｐ１から出力される電圧Ｖｅｒ１は電圧Ｖｅｒ２（Ｖｅｒ２＝Ｖｅｒ１−ΔＥ）にレベルシフトされ、電圧Ｖｅｒ２はＰＷＭドライバ２３の一方の入力端子に入力される。
ＰＷＭドライバ２２，２３は、それぞれ三角波信号Ｖｏｓｃと他方の入力電圧とを比較し、その比較結果に応じてパルス幅変調された駆動信号ＯＵＴ１，ＯＵＴ２を各々出力する。駆動信号ＯＵＴ１は、三角波信号Ｖｏｓｃが電圧Ｖｅｒ１よりも高いときにはＨレベル、低いときにはＬレベルとする。駆動信号ＯＵＴ２は、三角波信号Ｖｏｓｃが電圧Ｖｅｒ２よりも低いときにはＨレベル、高いときにはＬレベルとする。そして、ＰＭＯＳトランジスタＭ１１は駆動信号ＯＵＴ１がＬレベルのときにオンとなり、ＮＭＯＳトランジスタＭ１２は駆動信号ＯＵＴ２がＨレベルのときにオンとなる。このように、各電圧Ｖｅｒ１，Ｖｅｒ２の電圧レベルによって各駆動信号ＯＵＴ１，ＯＵＴ２のレベルが決まり、ＰＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１２のスイッチングタイミングがそれぞれ与えられる。
本実施の形態の昇降圧チョッパ型ＤＣ／ＤＣコンバータの動作モードには、昇圧モード、降圧モード、及び昇降圧モードが用意されている。これら各動作モードの決定は、エラーアンプＡｍｐ１による出力電圧Ｖｏｕｔ検出によってなされる。即ち、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎよりも充分低い場合は、電圧Ｖｅｒ１，Ｖｅｒ２が降圧モードとして動作するための領域に移行する。また、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎよりも充分高い場合は、電圧Ｖｅｒ１，Ｖｅｒ２が昇圧モードとして動作するための領域に移行する。また、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎの近傍の場合は、電圧Ｖｅｒ１，Ｖｅｒ２が共に三角波信号Ｖｏｓｃと交差する領域に移行し、昇降圧モードとして動作する。
このように、上記各動作モードに応じて出力される駆動信号ＯＵＴ１，ＯＵＴ２によってＰＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１２がオンオフすることで、チョークコイルＬに磁気エネルギーが蓄積される過程と蓄積された磁気エネルギーが放出される過程とが繰り返され、平滑コンデンサＣにより直流化された出力電圧Ｖｏｕｔが負荷に供給される。
例えば降圧モードでは、ＰＭＯＳトランジスタＭ１１のみがオンオフし、ＮＭＯＳトランジスタＭ１２は常時オフとなる。従って、ＰＭＯＳトランジスタＭ１１がオンのときには、チョークコイルＬに電圧Ｖｉｎ−Ｖｏｕｔ（ダイオードＤ２の順方向電圧は無視する）が印加され、磁気エネルギーが蓄積される。ＰＭＯＳトランジスタがオフのときには、チョークコイルＬに発生する逆起電力によってダイオードＤ１が導通し、チョークコイルＬに蓄積された磁気エネルギーがダイオードＤ１を介して転流される。このような動作を繰り返すことで、平滑コンデンサＣにより直流化された出力電圧Ｖｏｕｔ（Ｖｉｎ＞Ｖｏｕｔ）が負荷に供給される。
また図７に示すように、昇降圧モードでは、駆動信号ＯＵＴ１，ＯＵＴ２が共にパルス幅変調され、ＰＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１２が共にスイッチング動作を行う。
本実施の形態の昇降圧チョッパ型ＤＣ／ＤＣコンバータでは、レベルシフト回路１０が生成するレベルシフト量ΔＥによって、ＰＭＯＳトランジスタＭ１１のスイッチングタイミングを与える電圧レベル（電圧Ｖｅｒ１）とＮＭＯＳトランジスタＭ１２のスイッチングタイミングを与える電圧レベル（電圧Ｖｅｒ２）とのレベル差を設けている。
ところでレベルシフト回路１０では、電流源ＢＩＡＳ１から出力される電流Ｉを決定する抵抗Ｒ１（図１参照）及びレベルシフト量ΔＥによってレベルシフトを行う抵抗Ｒ２を同一材質とすることで、レベルシフト量ΔＥのばらつきが低減される。
これより、レベルシフト量ΔＥの減少が抑制されて、ＰＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１２が同時にオンする期間の増加が抑制される。また、レベルシフト量ΔＥの増加が抑制されて、ＰＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１２が同時にスイッチング動作を停止してしまう状態が防止される。
このように、本実施の形態の昇降圧チョッパ型ＤＣ／ＤＣコンバータでは、レベルシフト回路１０が生成するレベルシフト量ΔＥによって、ＰＭＯＳトランジスタＭ１１のスイッチングタイミングを与える電圧Ｖｅｒ１とＮＭＯＳトランジスタＭ１２のスイッチングタイミングを与える電圧Ｖｅｒ２とのレベル差を設けることで、安定な出力電圧を負荷に供給しつつ、電源変換効率の低下を抑制することが可能となる。
次に、本発明の昇降圧チョッパ同期整流型ＤＣ／ＤＣコンバータについて説明する。
図８は、本発明の昇降圧チョッパ同期整流型ＤＣ／ＤＣコンバータの一例を示す回路図であり、図９は、図８の昇降圧チョッパ同期整流型ＤＣ／ＤＣコンバータの動作を示す波形図である。なお、図６と同じものには同じ符号を付し、説明を省略する。
図８は、本発明の昇降圧チョッパ同期整流型ＤＣ／ＤＣコンバータの一例を示す回路図であり、図９は、図８の昇降圧チョッパ同期整流型ＤＣ／ＤＣコンバータの動作を示す波形図である。なお、図６と同じものには同じ符号を付し、説明を省略する。
図８に示す昇降圧チョッパ同期整流型ＤＣ／ＤＣコンバータは、レベルシフト回路１０ａ、発振回路２１、昇降圧チョッパ同期整流回路２７、エラーアンプＡｍｐ１、電圧源Ｅ１、及びＰＷＭドライバ２２ａ，２２ｂ，２３ａ，２３ｂを有している。
レベルシフト回路１０ａは、レベルシフト回路１０に含まれる抵抗Ｒ２の代わりに、抵抗Ｒ３（第１のレベルシフト用抵抗に相当），Ｒ４（第２のレベルシフト用抵抗に相当），Ｒ５（第３のレベルシフト用抵抗に相当）が各々直列に接続された構成を有している。上記各抵抗Ｒ３，Ｒ４，Ｒ５は、電流源ＢＩＡＳ１（前述した電流源回路１１と同じ構成である）に用いる抵抗Ｒ１（図１参照）と同一材質とする。他の構成は、レベルシフト回路１０と同様である。
ＰＷＭドライバ２２ａは、その一方の入力端子に抵抗Ｒ３の一端から引き出された端子Ｔ１が接続されている。ＰＷＭドライバ２２ｂは、その一方の入力端子に抵抗Ｒ３と抵抗Ｒ４との接続点から引き出された端子Ｔ２が接続されている。ＰＷＭドライバ２３ａは、その一方の入力端子に抵抗Ｒ４と抵抗Ｒ５との接続点から引き出された端子Ｔ３が接続されている。ＰＷＭドライバ２３ｂは、その一方の入力端子に抵抗Ｒ５の他端から引き出された端子Ｔ４が接続されている。各ＰＷＭドライバ２２ａ，２２ｂ，２３ａ，２３ｂの他方の入力端子には、それぞれ発振回路２１の出力端子が接続されており、発振回路２１で生成される所定周波数の三角波信号Ｖｏｓｃが入力される。
昇降圧チョッパ同期整流回路２７は、ＰＭＯＳトランジスタＭ１１，Ｍ１４、ＮＭＯＳトランジスタＭ１２，Ｍ１３、平滑コンデンサＣ、及びチョークコイルＬを有している。
ＰＭＯＳトランジスタＭ１１は、そのソース及びドレインがそれぞれ入力電圧ＶｉｎとチョークコイルＬの一端とに接続され、そのゲートがＰＷＭドライバ２２ｂの出力する駆動信号ＯＵＴ２によって駆動される。ＮＭＯＳトランジスタＭ１２は、そのソース及びドレインがそれぞれ接地電位グランドとチョークコイルＬの上記一端とに接続され、そのゲートがＰＷＭドライバ２２ａの出力する駆動信号ＯＵＴ１によって駆動される。
ＰＭＯＳトランジスタＭ１１は、そのソース及びドレインがそれぞれ入力電圧ＶｉｎとチョークコイルＬの一端とに接続され、そのゲートがＰＷＭドライバ２２ｂの出力する駆動信号ＯＵＴ２によって駆動される。ＮＭＯＳトランジスタＭ１２は、そのソース及びドレインがそれぞれ接地電位グランドとチョークコイルＬの上記一端とに接続され、そのゲートがＰＷＭドライバ２２ａの出力する駆動信号ＯＵＴ１によって駆動される。
また、ＮＭＯＳトランジスタＭ１３は、そのソース及びドレインがそれぞれ接地電位グランドとチョークコイルＬの他端とに接続され、そのゲートがＰＷＭドライバ２３ｂの出力する駆動信号ＯＵＴ４によって駆動される。ＰＭＯＳトランジスタＭ１４は、そのソース及びドレインがそれぞれ出力電圧ＶｏｕｔとチョークコイルＬの上記他端とに接続され、そのゲートがＰＷＭドライバ２３ａの出力する駆動信号ＯＵＴ３によって駆動される。平滑コンデンサＣは、出力電圧Ｖｏｕｔと接地電位グランドとの間に接続される。
以下、図８に示す昇降圧チョッパ同期整流型ＤＣ／ＤＣコンバータの動作を説明する。
上記と同様に、エラーアンプＡｍｐ１では、負荷への印加電圧（＝出力電圧Ｖｏｕｔ）に比例したフィードバック信号ＩＮ（−）と基準電圧ＶＲＥＦとの誤差に応じた電圧Ｖｅｒ１が出力され、ＰＷＭドライバ２２ａの一方の入力端子に入力される。この電圧Ｖｅｒ１の出力に伴って式（４）に示す電流Ｉが流れ、抵抗Ｒ３，Ｒ４，Ｒ５の両端には電圧降下に伴う電位差がそれぞれ発生する。これより、各抵抗Ｒ３，Ｒ４，Ｒ５の両端には、レベルシフト量ΔＥ１，ΔＥ２，ΔＥ３がそれぞれ生成される。レベルシフト量ΔＥ１は、抵抗Ｒ３の両端に生じる電圧降下の絶対値によって与えられる。また、レベルシフト量ΔＥ２，Ｅ３についても同様に、各抵抗Ｒ４，Ｒ５の両端に生じる電圧降下の絶対値によって与えられる。
上記と同様に、エラーアンプＡｍｐ１では、負荷への印加電圧（＝出力電圧Ｖｏｕｔ）に比例したフィードバック信号ＩＮ（−）と基準電圧ＶＲＥＦとの誤差に応じた電圧Ｖｅｒ１が出力され、ＰＷＭドライバ２２ａの一方の入力端子に入力される。この電圧Ｖｅｒ１の出力に伴って式（４）に示す電流Ｉが流れ、抵抗Ｒ３，Ｒ４，Ｒ５の両端には電圧降下に伴う電位差がそれぞれ発生する。これより、各抵抗Ｒ３，Ｒ４，Ｒ５の両端には、レベルシフト量ΔＥ１，ΔＥ２，ΔＥ３がそれぞれ生成される。レベルシフト量ΔＥ１は、抵抗Ｒ３の両端に生じる電圧降下の絶対値によって与えられる。また、レベルシフト量ΔＥ２，Ｅ３についても同様に、各抵抗Ｒ４，Ｒ５の両端に生じる電圧降下の絶対値によって与えられる。
ここで、各抵抗Ｒ３，Ｒ４，Ｒ５の両端に生じる電圧降下は、式（４）に示す電流Ｉと各々の抵抗値との積で表されるため、レベルシフト量ΔＥ１，ΔＥ２，ΔＥ３は、それぞれ相対比（Ｒ３／Ｒ１），（Ｒ４／Ｒ１），（Ｒ５／Ｒ１）に応じて決まる。一方、電流Ｉを決定する抵抗Ｒ１とレベルシフトを行う抵抗Ｒ３，Ｒ４，Ｒ５とはそれぞれ同一材質としており、これらの抵抗Ｒ１，Ｒ３，Ｒ４，Ｒ５の各抵抗値は同じようにばらつくことになる。
従って相対比（Ｒ３／Ｒ１）では、抵抗Ｒ１の抵抗値のばらつきが抵抗Ｒ３のばらつきによって打ち消され、相対比（Ｒ３／Ｒ１）はほぼ一定の値となる。また相対比（Ｒ４／Ｒ１），（Ｒ５／Ｒ１）についても同様に、それぞれ抵抗Ｒ１の抵抗値のばらつきが打ち消されてほぼ一定の値となる。これより、抵抗Ｒ１の抵抗値のばらつきに伴うレベルシフト量ΔＥ１，ΔＥ２，ΔＥ３のばらつきが低減される。
上記のようなレベルシフト量ΔＥ１，ΔＥ２，ΔＥ３によって、エラーアンプＡｍｐ１から出力される電圧Ｖｅｒ１は以下のようにレベルシフトされる。即ち電圧Ｖｅｒ１は、まずレベルシフト量ΔＥ１によって電圧Ｖｅｒ２にレベルシフトされ、電圧Ｖｅｒ２はＰＷＭドライバ２２ｂの一方の入力端子に入力される。電圧Ｖｅｒ２はレベルシフト量ΔＥ２によって電圧Ｖｅｒ３にレベルシフトされ、電圧Ｖｅｒ３はＰＷＭドライバ２３ａの一方の入力端子に入力される。さらに電圧Ｖｅｒ３は、レベルシフト量ΔＥ３によって電圧Ｖｅｒ４にレベルシフトされ、電圧Ｖｅｒ４はＰＷＭドライバ２３ｂの一方の入力端子に入力される。
ＰＷＭドライバ２２ａ，２２ｂ，２３ａ，２３ｂは、一方の入力端子に印加される三角波信号Ｖｏｓｃと他方の入力電圧とをそれぞれ比較し、その比較結果に応じてパルス幅変調された駆動信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，ＯＵＴ４を各々出力する。
駆動信号ＯＵＴ１，ＯＵＴ２は、三角波信号Ｖｏｓｃが他方の入力電圧よりも高い場合にはＨレベル、低い場合にはＬレベルとする。そして、ＮＭＯＳトランジスタＭ１２は駆動信号ＯＵＴ１がＨレベルのときにオンとなり、ＰＭＯＳトランジスタＭ１１は駆動信号ＯＵＴ２がＬレベルのときにオンとなる。このように、各電圧Ｖｅｒ１，Ｖｅｒ２の電圧レベルによって各駆動信号ＯＵＴ１，ＯＵＴ２のレベルが決まり、ＮＭＯＳトランジスタＭ１２及びＰＭＯＳトランジスタＭ１１のスイッチングタイミングがそれぞれ与えられる。
また、駆動信号ＯＵＴ３，ＯＵＴ４は、上記と逆に、三角波信号が他方の入力電圧よりも高い場合にはＬレベル、低い場合にはＨレベルとする。そして、ＰＭＯＳトランジスタＭ１４は駆動信号ＯＵＴ３がＬレベルのときにオンとなり、ＮＭＯＳトランジスタＭ１３は駆動信号ＯＵＴ４がＨレベルのときにオンとなる。このように、各電圧Ｖｅｒ３，Ｖｅｒ４の電圧レベルによって各駆動信号ＯＵＴ３，ＯＵＴ４のレベルが決まり、ＰＭＯＳトランジスタＭ１４及びＮＭＯＳトランジスタＭ１３のスイッチングタイミングがそれぞれ与えられる。
ところで、本実施の形態の昇降圧チョッパ同期整流型ＤＣ／ＤＣコンバータの動作モードは、入力電圧よりも低い出力電圧を供給する降圧モード、入力電圧よりも高い出力電圧を供給する昇圧モード、及び入力電圧近傍の出力電圧を供給する昇降圧モードを有している。
上記各動作モードは、エラーアンプＡｍｐ１による出力電圧Ｖｏｕｔ検出によって決定される。即ち、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎよりも充分低い場合は、電圧Ｖｅｒ１〜Ｖｅｒ４が降圧モードとして動作するための領域に移行する。このときは、電圧Ｖｅｒ１，Ｖｅｒ２のみが三角波信号Ｖｏｓｃと交差し、電圧Ｖｅｒ３，Ｖｅｒ４は常に三角波信号Ｖｏｓｃよりも下に位置する。
また、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎよりも充分高い場合は、電圧Ｖｅｒ１〜Ｖｅｒ４が昇圧モードとして動作するための領域に移行する。このときは、電圧Ｖｅｒ３，Ｖｅｒ４のみが三角波信号Ｖｏｓｃと交差し、電圧Ｖｅｒ１，Ｖｅｒ２は常に三角波信号Ｖｏｓｃよりも上に位置する。
また、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎの近傍の場合は、電圧Ｖｅｒ１〜Ｖｅｒ４が全て三角波信号Ｖｏｓｃと交差する領域に移行し、昇降圧モードとして動作する。
各動作モードに応じて出力される駆動信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，ＯＵＴ４によって、ＮＭＯＳトランジスタＭ１２、ＰＭＯＳトランジスタＭ１１、ＰＭＯＳトランジスタＭ１４及びＮＭＯＳトランジスタＭ１３がそれぞれオンオフすることで、チョークコイルＬに磁気エネルギーが蓄積される過程と蓄積された磁気エネルギーが放出される過程とが繰り返され、平滑コンデンサＣにより直流化された出力電圧Ｖｏｕｔが負荷に供給される。
各動作モードに応じて出力される駆動信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，ＯＵＴ４によって、ＮＭＯＳトランジスタＭ１２、ＰＭＯＳトランジスタＭ１１、ＰＭＯＳトランジスタＭ１４及びＮＭＯＳトランジスタＭ１３がそれぞれオンオフすることで、チョークコイルＬに磁気エネルギーが蓄積される過程と蓄積された磁気エネルギーが放出される過程とが繰り返され、平滑コンデンサＣにより直流化された出力電圧Ｖｏｕｔが負荷に供給される。
従って図９に示すように、昇降圧モードでは、ＰＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１２が降圧動作用としてそれぞれ相補的にオンオフされると共に、ＮＭＯＳトランジスタＭ１３及びＰＭＯＳトランジスタＭ１４も昇圧動作用としてそれぞれ相補的にオンオフされる。
ここで、期間ｔ５，ｔ６のように、ＰＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１２が共にオフとなる期間は降圧動作用のデッドタイムである。
本実施の形態の昇降圧チョッパ同期整流型ＤＣ／ＤＣコンバータでは、レベルシフト回路１０ａが生成するレベルシフト量ΔＥ１によって、エラーアンプＡｍｐ１の出力する電圧Ｖｅｒ１が電圧Ｖｅｒ２にレベルシフトされる。そして、電圧Ｖｅｒ１に基づいてＮＭＯＳトランジスタＭ１２をオンオフさせる駆動信号ＯＵＴ１が生成され、電圧Ｖｅｒ２に基づいてＰＭＯＳトランジスタＭ１１をオンオフさせる駆動信号ＯＵＴ２が生成される。これより、レベルシフト回路１０ａが生成するレベルシフト量ΔＥ１に応じた降圧動作用のデッドタイムが確保される。
本実施の形態の昇降圧チョッパ同期整流型ＤＣ／ＤＣコンバータでは、レベルシフト回路１０ａが生成するレベルシフト量ΔＥ１によって、エラーアンプＡｍｐ１の出力する電圧Ｖｅｒ１が電圧Ｖｅｒ２にレベルシフトされる。そして、電圧Ｖｅｒ１に基づいてＮＭＯＳトランジスタＭ１２をオンオフさせる駆動信号ＯＵＴ１が生成され、電圧Ｖｅｒ２に基づいてＰＭＯＳトランジスタＭ１１をオンオフさせる駆動信号ＯＵＴ２が生成される。これより、レベルシフト回路１０ａが生成するレベルシフト量ΔＥ１に応じた降圧動作用のデッドタイムが確保される。
また、期間ｔ７，ｔ８のように、ＮＭＯＳトランジスタＭ１３及びＰＭＯＳトランジスタＭ１４が共にオフとなる期間は昇圧動作用のデッドタイムである。
上記と同様に、レベルシフト回路１０ａが生成するレベルシフト量ΔＥ３によって、電圧Ｖｅｒ３が電圧Ｖｅｒ４にレベルシフトされる。そして、電圧Ｖｅｒ３に基づいてＰＭＯＳトランジスタＭ１４をオンオフさせる駆動信号ＯＵＴ３が生成され、電圧Ｖｅｒ４に基づいてＮＭＯＳトランジスタＭ１３をオンオフさせる駆動信号ＯＵＴ４が生成される。これより、レベルシフト回路１０ａが生成するレベルシフト量ΔＥ３に応じた昇圧動作用のデッドタイムが確保される。
上記と同様に、レベルシフト回路１０ａが生成するレベルシフト量ΔＥ３によって、電圧Ｖｅｒ３が電圧Ｖｅｒ４にレベルシフトされる。そして、電圧Ｖｅｒ３に基づいてＰＭＯＳトランジスタＭ１４をオンオフさせる駆動信号ＯＵＴ３が生成され、電圧Ｖｅｒ４に基づいてＮＭＯＳトランジスタＭ１３をオンオフさせる駆動信号ＯＵＴ４が生成される。これより、レベルシフト回路１０ａが生成するレベルシフト量ΔＥ３に応じた昇圧動作用のデッドタイムが確保される。
ところでレベルシフト量ΔＥ１は、レベルシフト回路１０ａの抵抗Ｒ１及び抵抗Ｒ３を同一材質とすることでばらつきが低減され、レベルシフト量ΔＥ３は、レベルシフト回路１０ａの抵抗Ｒ１及び抵抗Ｒ５を同一材質とすることでばらつきが低減される。従って、本実施の形態の昇降圧チョッパ同期整流型ＤＣ／ＤＣコンバータでは、降圧動作用のデッドタイム及び昇圧動作用のデッドタイムの減少が共に抑制される。
また、本実施の形態の昇降圧チョッパ同期整流型ＤＣ／ＤＣコンバータでは、レベルシフト回路１０ａによって生成されたレベルシフト量（ΔＥ２＋ΔＥ３）を用いて、ＰＭＯＳトランジスタＭ１１のスイッチングタイミングを与える電圧レベル（電圧Ｖｅｒ２）とＮＭＯＳトランジスタＭ１３のスイッチングタイミングを与える電圧レベル（電圧Ｖｅｒ４）とのレベル差を設けている。ここで、レベルシフト回路１０ａの抵抗Ｒ１及び抵抗Ｒ４を同一材質とすることでレベルシフト量ΔＥ２のばらつきが低減されるため、レベルシフト量（ΔＥ２＋ΔＥ３）のばらつきが低減される。
従って、レベルシフト量（ΔＥ２＋ΔＥ３）の減少が抑制されて、ＰＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１３が同時にオンする期間の増加が抑制される。また、レベルシフト量（ΔＥ２＋ΔＥ３）の増加が抑制されて、ＰＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１３が同時にスイッチング動作を停止する状態が防止される。
このように、本実施の形態の昇降圧チョッパ同期整流型ＤＣ／ＤＣコンバータでは、レベルシフト回路１０ａが生成するレベルシフト量（ΔＥ２＋ΔＥ３）によってＰＭＯＳトランジスタＭ１１のスイッチングタイミングを与える電圧レベルとＮＭＯＳトランジスタＭ１３のスイッチングタイミングを与える電圧レベルとのレベル差を設け、さらにレベルシフト回路１０ａが生成する各レベルシフト量ΔＥ１，ΔＥ３に応じた降圧動作用のデッドタイム及び昇圧動作用のデッドタイムをそれぞれ確保することで、安定な出力電圧を負荷に供給しつつ電源変換効率の低下を抑制し、さらに各デッドタイム減少に伴って発生し得る貫通電流を防止することが可能となる。
１０ レベルシフト回路
１１ 電流源回路
１２ カレントミラー回路
Ｒ１，Ｒ２ 抵抗
Ｑ１，Ｑ２ ＮＰＮトランジスタ
Ｍ１，Ｍ２，Ｍ３ ＰＭＯＳトランジスタ
Ｍ４，Ｍ５ ＮＭＯＳトランジスタ
１１ 電流源回路
１２ カレントミラー回路
Ｒ１，Ｒ２ 抵抗
Ｑ１，Ｑ２ ＮＰＮトランジスタ
Ｍ１，Ｍ２，Ｍ３ ＰＭＯＳトランジスタ
Ｍ４，Ｍ５ ＮＭＯＳトランジスタ
Claims (11)
- チョッパ型ＤＣ／ＤＣコンバータに使用されるレベルシフト回路において、
第１、第２のＮＰＮトランジスタ、及び前記第２のＮＰＮトランジスタのエミッタと接地電位との間に接続された電流決定用抵抗を含む第１のカレントミラー回路と、
第１、第２、第３のＰＭＯＳトランジスタからなり、前記第１のＰＭＯＳトランジスタのドレインが前記第１のＮＰＮトランジスタのコレクタに、前記第２のＰＭＯＳトランジスタのドレインが前記第２のＮＰＮトランジスタのコレクタにそれぞれ接続され、前記第３のＰＭＯＳトランジスタのドレインから前記電流決定用抵抗の抵抗値及び前記第１、第２のＮＰＮトランジスタのエミッタ面積Ａ１，Ａ２の比ｎに応じた大きさの定電流を出力する第２のカレントミラー回路と、
前記第３のＰＭＯＳトランジスタのドレインから前記定電流が入力される入力端及び前記定電流を折り返して出力する出力端を有する第３のカレントミラー回路と、
前記第３のカレントミラー回路の前記出力端に接続され、前記定電流に伴う電圧降下によってレベルシフトを行うレベルシフト用抵抗と、
を備え、
前記電流決定用抵抗及び前記レベルシフト用抵抗が同一材質であることを特徴とするレベルシフト回路。 - チョッパ型ＤＣ／ＤＣコンバータに使用されるレベルシフト回路において、
第１、第２のＮＰＮトランジスタ、及び前記第２のＮＰＮトランジスタのエミッタと接地電位との間に接続された電流決定用抵抗を含む第１のカレントミラー回路と、
第１、第２、第３のＰＮＰトランジスタからなり、前記第１のＰＮＰトランジスタのコレクタが前記第１のＮＰＮトランジスタのコレクタに、前記第２のＰＮＰトランジスタのコレクタが前記第２のＮＰＮトランジスタのコレクタにそれぞれ接続され、前記第３のＰＮＰトランジスタのコレクタから前記電流決定用抵抗の抵抗値及び前記第１、第２のＮＰＮトランジスタのエミッタ面積Ａ１，Ａ２の比ｎに応じた大きさの定電流を出力する第２のカレントミラー回路と、
前記第３のＰＮＰトランジスタのコレクタから前記定電流が入力される入力端及び前記定電流を折り返して出力する出力端を有する第３のカレントミラー回路と、
前記第３のカレントミラー回路の前記出力端に接続され、前記定電流に伴う電圧降下によってレベルシフトを行うレベルシフト用抵抗と、
を備え、
前記電流決定用抵抗及び前記レベルシフト用抵抗が同一材質であることを特徴とするレベルシフト回路。 - 降圧用の第１のスイッチング素子と前記第１のスイッチング素子に同期して整流を行う第２のスイッチング素子とを含み、負荷に対して所定の出力直流電圧を出力する降圧同期整流型ＤＣ／ＤＣコンバータにおいて、
第１、第２のＮＰＮトランジスタ、及び前記第２のＮＰＮトランジスタのエミッタと接地電位との間に接続された電流決定用抵抗を含む第１のカレントミラー回路と、
第１、第２、第３のＰＭＯＳトランジスタからなり、前記第１のＰＭＯＳトランジスタのドレインが前記第１のＮＰＮトランジスタのコレクタに、前記第２のＰＭＯＳトランジスタのドレインが前記第２のＮＰＮトランジスタのコレクタにそれぞれ接続され、前記第３のＰＭＯＳトランジスタのドレインから前記電流決定用抵抗の抵抗値及び前記第１、第２のＮＰＮトランジスタのエミッタ面積Ａ１，Ａ２の比ｎに応じた大きさの定電流を出力する第２のカレントミラー回路と、
前記第３のＰＭＯＳトランジスタのドレインから前記定電流が入力される入力端及び前記定電流を折り返して出力する出力端を有する第３のカレントミラー回路と、
前記第３のカレントミラー回路の前記出力端に接続され、前記定電流に伴う電圧降下によってレベルシフトを行うレベルシフト用抵抗と、
を備え、
前記電流決定用抵抗及び前記レベルシフト用抵抗が同一材質であるレベルシフト回路と、
前記出力直流電圧と所定基準電圧との誤差に応じた第１の誤差電圧を生成し、前記レベルシフト用抵抗の一端に印加する誤差増幅手段と、
前記第１の誤差電圧と所定周波数の三角波信号との比較に応じてパルス幅変調され、前記第２のスイッチング素子をオンオフさせる第１の駆動信号を生成する第１の比較手段と、
前記第１の誤差電圧を前記レベルシフト用抵抗によってレベルシフトすることで得られる第２の誤差電圧と前記三角波信号との比較に応じてパルス幅変調され、前記第１のスイッチング素子をオンオフさせる第２の駆動信号を生成する第２の比較手段と、
を有することを特徴とする降圧同期整流型ＤＣ／ＤＣコンバータ。 - 降圧用の第１のスイッチング素子と前記第１のスイッチング素子に同期して整流を行う第２のスイッチング素子とを含み、負荷に対して所定の出力直流電圧を出力する降圧同期整流型ＤＣ／ＤＣコンバータにおいて、
第１、第２のＮＰＮトランジスタ、及び前記第２のＮＰＮトランジスタのエミッタと接地電位との間に接続された電流決定用抵抗を含む第１のカレントミラー回路と、
第１、第２、第３のＰＮＰトランジスタからなり、前記第１のＰＮＰトランジスタのコレクタが前記第１のＮＰＮトランジスタのコレクタに、前記第２のＰＮＰトランジスタのコレクタが前記第２のＮＰＮトランジスタのコレクタにそれぞれ接続され、前記第３のＰＮＰトランジスタのコレクタから前記電流決定用抵抗の抵抗値及び前記第１、第２のＮＰＮトランジスタのエミッタ面積Ａ１，Ａ２の比ｎに応じた大きさの定電流を出力する第２のカレントミラー回路と、
前記第３のＰＮＰトランジスタのコレクタから前記定電流が入力される入力端及び前記定電流を折り返して出力する出力端を有する第３のカレントミラー回路と、
前記第３のカレントミラー回路の前記出力端に接続され、前記定電流に伴う電圧降下によってレベルシフトを行うレベルシフト用抵抗と、
を備え、
前記電流決定用抵抗及び前記レベルシフト用抵抗が同一材質であるレベルシフト回路と、
前記出力直流電圧と所定基準電圧との誤差に応じた第１の誤差電圧を生成し、前記レベルシフト用抵抗の一端に印加する誤差増幅手段と、
前記第１の誤差電圧と所定周波数の三角波信号との比較に応じてパルス幅変調され、前記第２のスイッチング素子をオンオフさせる第１の駆動信号を生成する第１の比較手段と、
前記第１の誤差電圧を前記レベルシフト用抵抗によってレベルシフトすることで得られる第２の誤差電圧と前記三角波信号との比較に応じてパルス幅変調され、前記第１のスイッチング素子をオンオフさせる第２の駆動信号を生成する第２の比較手段と、
を有することを特徴とする降圧同期整流型ＤＣ／ＤＣコンバータ。 - 昇圧用の第１のスイッチング素子と前記第１のスイッチング素子に同期して整流を行う第２のスイッチング素子とを含み、負荷に対して所定の出力直流電圧を出力する昇圧同期整流型ＤＣ／ＤＣコンバータにおいて、
第１、第２のＮＰＮトランジスタ、及び前記第２のＮＰＮトランジスタのエミッタと接地電位との間に接続された電流決定用抵抗を含む第１のカレントミラー回路と、
第１、第２、第３のＰＭＯＳトランジスタからなり、前記第１のＰＭＯＳトランジスタのドレインが前記第１のＮＰＮトランジスタのコレクタに、前記第２のＰＭＯＳトランジスタのドレインが前記第２のＮＰＮトランジスタのコレクタにそれぞれ接続され、前記第３のＰＭＯＳトランジスタのドレインから前記電流決定用抵抗の抵抗値及び前記第１、第２のＮＰＮトランジスタのエミッタ面積Ａ１，Ａ２の比ｎに応じた大きさの定電流を出力する第２のカレントミラー回路と、
前記第３のＰＭＯＳトランジスタのドレインから前記定電流が入力される入力端及び前記定電流を折り返して出力する出力端を有する第３のカレントミラー回路と、
前記第３のカレントミラー回路の前記出力端に接続され、前記定電流に伴う電圧降下によってレベルシフトを行うレベルシフト用抵抗と、
を備え、
前記電流決定用抵抗及び前記レベルシフト用抵抗が同一材質であるレベルシフト回路と、
前記出力直流電圧と所定基準電圧との誤差に応じた第１の誤差電圧を生成し、前記レベルシフト用抵抗の一端に印加する誤差増幅手段と、
前記第１の誤差電圧と所定周波数の三角波信号との比較に応じてパルス幅変調され、前記第２のスイッチング素子をオンオフさせる第１の駆動信号を生成する第１の比較手段と、
前記第１の誤差電圧を前記レベルシフト用抵抗によってレベルシフトすることで得られる第２の誤差電圧と前記三角波信号との比較に応じてパルス幅変調され、前記第１のスイッチング素子をオンオフさせる第２の駆動信号を生成する第２の比較手段と、
を有することを特徴とする昇圧同期整流型ＤＣ／ＤＣコンバータ。 - 昇圧用の第１のスイッチング素子と前記第１のスイッチング素子に同期して整流を行う第２のスイッチング素子とを含み、負荷に対して所定の出力直流電圧を出力する昇圧同期整流型ＤＣ／ＤＣコンバータにおいて、
第１、第２のＮＰＮトランジスタ、及び前記第２のＮＰＮトランジスタのエミッタと接地電位との間に接続された電流決定用抵抗を含む第１のカレントミラー回路と、
第１、第２、第３のＰＮＰトランジスタからなり、前記第１のＰＮＰトランジスタのコレクタが前記第１のＮＰＮトランジスタのコレクタに、前記第２のＰＮＰトランジスタのコレクタが前記第２のＮＰＮトランジスタのコレクタにそれぞれ接続され、前記第３のＰＮＰトランジスタのコレクタから前記電流決定用抵抗の抵抗値及び前記第１、第２のＮＰＮトランジスタのエミッタ面積Ａ１，Ａ２の比ｎに応じた大きさの定電流を出力する第２のカレントミラー回路と、
前記第３のＰＮＰトランジスタのコレクタから前記定電流が入力される入力端及び前記定電流を折り返して出力する出力端を有する第３のカレントミラー回路と、
前記第３のカレントミラー回路の前記出力端に接続され、前記定電流に伴う電圧降下によってレベルシフトを行うレベルシフト用抵抗と、
を備え、
前記電流決定用抵抗及び前記レベルシフト用抵抗が同一材質であるレベルシフト回路と、
前記出力直流電圧と所定基準電圧との誤差に応じた第１の誤差電圧を生成し、前記レベルシフト用抵抗の一端に印加する誤差増幅手段と、
前記第１の誤差電圧と所定周波数の三角波信号との比較に応じてパルス幅変調され、前記第２のスイッチング素子をオンオフさせる第１の駆動信号を生成する第１の比較手段と、
前記第１の誤差電圧を前記レベルシフト用抵抗によってレベルシフトすることで得られる第２の誤差電圧と前記三角波信号との比較に応じてパルス幅変調され、前記第１のスイッチング素子をオンオフさせる第２の駆動信号を生成する第２の比較手段と、
を有することを特徴とする昇圧同期整流型ＤＣ／ＤＣコンバータ。 - 降圧用の第１のスイッチング素子と昇圧用の第２のスイッチング素子とを有し、負荷に対して所定の出力直流電圧を出力する昇降圧チョッパ型ＤＣ／ＤＣコンバータにおいて、
第１、第２のＮＰＮトランジスタ、及び前記第２のＮＰＮトランジスタのエミッタと接地電位との間に接続された電流決定用抵抗を含む第１のカレントミラー回路と、
第１、第２、第３のＰＭＯＳトランジスタからなり、前記第１のＰＭＯＳトランジスタのドレインが前記第１のＮＰＮトランジスタのコレクタに、前記第２のＰＭＯＳトランジスタのドレインが前記第２のＮＰＮトランジスタのコレクタにそれぞれ接続され、前記第３のＰＭＯＳトランジスタのドレインから前記電流決定用抵抗の抵抗値及び前記第１、第２のＮＰＮトランジスタのエミッタ面積Ａ１，Ａ２の比ｎに応じた大きさの定電流を出力する第２のカレントミラー回路と、
前記第３のＰＭＯＳトランジスタのドレインから前記定電流が入力される入力端及び前記定電流を折り返して出力する出力端を有する第３のカレントミラー回路と、
前記第３のカレントミラー回路の前記出力端に接続され、前記定電流に伴う電圧降下によってレベルシフトを行うレベルシフト抵抗群と、
を備え、
前記電流決定用抵抗及び前記レベルシフト抵抗群が同一材質であるレベルシフト回路を有し、
前記第１のスイッチング素子のスイッチングタイミングを与える電圧レベルと前記第２のスイッチング素子のスイッチングタイミングを与える電圧レベルとのレベル差を、前記レベルシフト回路で生成されるレベルシフト量によって設けることを特徴とする昇降圧チョッパ型ＤＣ／ＤＣコンバータ。 - 前記レベルシフト回路は、前記レベルシフト抵抗群として１つのレベルシフト用抵抗を有し、
さらに、前記出力直流電圧と所定基準電圧との誤差に応じた第１の誤差電圧を生成して前記レベルシフト用抵抗の一端に印加する誤差増幅手段と、
前記第１の誤差電圧と所定周波数の三角波信号との比較に応じてパルス幅変調され、前記第１のスイッチング素子をオンオフさせる第１の駆動信号を生成する第１の比較手段と、
前記第１の誤差電圧を前記レベルシフト用抵抗によってレベルシフトすることで得られる第２の誤差電圧と前記三角波信号との比較に応じてパルス幅変調され、前記第２のスイッチング素子をオンオフさせる第２の駆動信号を生成する第２の比較手段と、
を備えることを特徴とする請求項７記載の昇降圧チョッパ型ＤＣ／ＤＣコンバータ。 - 降圧用の第１のスイッチング素子と昇圧用の第２のスイッチング素子とを有し、負荷に対して所定の出力直流電圧を出力する昇降圧チョッパ型ＤＣ／ＤＣコンバータにおいて、
第１、第２のＮＰＮトランジスタ、及び前記第２のＮＰＮトランジスタのエミッタと接地電位との間に接続された電流決定用抵抗を含む第１のカレントミラー回路と、
第１、第２、第３のＰＮＰトランジスタからなり、前記第１のＰＮＰトランジスタのコレクタが前記第１のＮＰＮトランジスタのコレクタに、前記第２のＰＮＰトランジスタのコレクタが前記第２のＮＰＮトランジスタのコレクタにそれぞれ接続され、前記第３のＰＮＰトランジスタのコレクタから前記電流決定用抵抗の抵抗値及び前記第１、第２のＮＰＮトランジスタのエミッタ面積Ａ１，Ａ２の比ｎに応じた大きさの定電流を出力する第２のカレントミラー回路と、
前記第３のＰＮＰトランジスタのコレクタから前記定電流が入力される入力端及び前記定電流を折り返して出力する出力端を有する第３のカレントミラー回路と、
前記第３のカレントミラー回路の前記出力端に接続され、前記定電流に伴う電圧降下によってレベルシフトを行うレベルシフト抵抗群と、
を備え、
前記電流決定用抵抗及び前記レベルシフト抵抗群が同一材質であるレベルシフト回路を有し、
前記第１のスイッチング素子のスイッチングタイミングを与える電圧レベルと前記第２のスイッチング素子のスイッチングタイミングを与える電圧レベルとのレベル差を、前記レベルシフト回路で生成されるレベルシフト量によって設けることを特徴とする昇降圧チョッパ型ＤＣ／ＤＣコンバータ。 - 前記レベルシフト回路は、前記レベルシフト抵抗群として１つのレベルシフト用抵抗を有し、
さらに、前記出力直流電圧と所定基準電圧との誤差に応じた第１の誤差電圧を生成して前記レベルシフト用抵抗の一端に印加する誤差増幅手段と、
前記第１の誤差電圧と所定周波数の三角波信号との比較に応じてパルス幅変調され、前記第１のスイッチング素子をオンオフさせる第１の駆動信号を生成する第１の比較手段と、
前記第１の誤差電圧を前記レベルシフト用抵抗によってレベルシフトすることで得られる第２の誤差電圧と前記三角波信号との比較に応じてパルス幅変調され、前記第２のスイッチング素子をオンオフさせる第２の駆動信号を生成する第２の比較手段と、
を備えることを特徴とする請求項９記載の昇降圧チョッパ型ＤＣ／ＤＣコンバータ。 - 降圧用の第１のスイッチング素子と、前記第１のスイッチング素子に同期して整流を行う第３のスイッチング素子と、昇圧用の第２のスイッチング素子と、
前記第２のスイッチング素子に同期して整流を行う第４のスイッチング素子とを有し、負荷に対して所定の出力直流電圧を出力する昇降圧チョッパ型ＤＣ／ＤＣコンバータにおいて、
出力電流値を決定する電流決定用抵抗を含み、前記電流決定用抵抗の抵抗値に応じた大きさの定電流を出力する電流源回路と、
電流の入力端及び前記定電流を折り返して出力する出力端を有し、前記定電流を前記入力端に入力するカレントミラー回路と、
前記カレントミラー回路の前記出力端に各々直列に接続され、前記定電流に伴う電圧降下によってレベルシフトを行う第１のレベルシフト用抵抗、第２のレベルシフト用抵抗、及び第３のレベルシフト用抵抗と、
を備え、
前記電流決定用抵抗及び前記各レベルシフト用抵抗が同一材質であるレベルシフト回路を有し、
前記出力直流電圧と所定基準電圧との誤差に応じた第１の誤差電圧を生成して前記第１のレベルシフト用抵抗の一端に印加する誤差増幅手段と、
前記第１の誤差電圧と所定周波数の三角波信号との比較に応じてパルス幅変調され、前記第３のスイッチング素子をオンオフさせる第１の駆動信号を生成する第１の比較手段と、
前記第１の誤差電圧を前記第１のレベルシフト用抵抗によってレベルシフトすることで得られる第２の誤差電圧と前記三角波信号との比較に応じてパルス幅変調され、前記第１のスイッチング素子をオンオフさせる第２の駆動信号を生成する第２の比較手段と、
前記第２の誤差電圧を前記第２のレベルシフト用抵抗によってレベルシフトすることで得られる第３の誤差電圧と前記三角波信号との比較に応じてパルス幅変調され、前記第４のスイッチング素子をオンオフさせる第３の駆動信号を生成する第３の比較手段と、
前記第３の誤差電圧を前記第３のレベルシフト用抵抗によってレベルシフトすることで得られる第４の誤差電圧と前記三角波信号との比較に応じてパルス幅変調され、前記第２のスイッチング素子をオンオフさせる第４の駆動信号を生成する第４の比較手段と、
を備えることを特徴とする昇降圧チョッパ型ＤＣ／ＤＣコンバータ。
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