JP7296304B2 - スイッチング制御回路 - Google Patents

Description

本発明は、入力電圧の変動に応じて出力電圧が変動する際に、スイッチングトランジスタの動作モードを降圧モード→昇降圧モード→昇圧モードに切り替えたり、昇圧モード→昇降圧モード→降圧モードに切り替えたりするスイッチング制御回路に関する。

この種のスイッチング制御回路は特許文献１に記載がある。このスイッチング制御回路では、例えば、降圧モードにおいて入力電圧が低下しスイッチングトランジスタのデューティ比が７５％になって昇降圧モードに切り替えるときに、その切り替えと同時にデューティ比が７５％→４３％となるように鋸波電圧のバイアスを切り替えることで、その鋸波電圧の中心レベルを切り替える。また、昇降圧モードにおいて入力電圧がさらに低下しデューティ比が６０％になって動作モードを切り替えるときに、その切り替えと同時にデューティ比が６０％→３３％になるように鋸波電圧のバイアスを切り替えることで、その鋸波電圧の中心レベルを切り替える。このように、入力電圧が徐々に低下してきたときは、降圧モード→昇降圧モード→昇圧モードに順次動作モードを切り替える。

また、逆に、昇圧モードにおいて入力電圧が上昇しスイッチングトランジスタのデューティ比が３３％になって昇降圧モードに切り替えるときに、その切り替えと同時にデューティ比が３３％→６０％となるように鋸波電圧のバイアスを切り替えることで、その鋸波電圧の中心レベルを切り替える。また、昇降圧モードにおいて入力電圧がさらに上昇しデューティ比が４３％になって降圧モードに切り替えるときに、その切り替えと同時にデューティ比が４３％→７５％になるように鋸波電圧のバイアスを切り替えることで、その鋸波電圧の中心レベルを切り替える。このように、入力電圧が徐々に上昇してきたときは、昇圧モード→昇降圧モード→降圧モードに順次動作モードを切り替える。

このように、動作モードの切り替え時に同時に、鋸波電圧の中心レベルを動作モード切り替え後のデューティ比が実現できるようなレベルに切り替えることで、切り替え後に当該のデューティ比になるまでの移行時間を短縮して、動作モードをスムースに切り替え、出力電圧のオーバーシュートを低減させている。

また、スイッチングトランジスタのスイッチング電流の検出信号を取り込んで、電流帰還制御とスロープ補償制御が行われている。電流帰還制御では、スイッチング電流に応じて出力電圧を安定化させる制御が行われる。スロープ補償制御では、スイッチング電流に応じて鋸波電圧のスロープの傾きを修正することで、スイッチングトランジスタをＯＮ／ＯＦＦさせるＰＷＭ電圧のデューティ比が５０％を超える際に発生する低調波発振（サブハーモニック発振）の発生を抑制している。

特開２０１６－１６３４４７号公報

ところが、上記したスイッチング制御回路では、動作モードの切り替え時に鋸波電圧の中心レベルを切り替える必要があるので、鋸波電圧の生成のための回路の電源電圧を高くする必要がある。また、スイッチング電流の検出電圧を取り込んで処理する場合は、そのスイッチング電流にばらつきがあると、動作モード切り替え時点の精度が良くないという問題がある。

本発明の目的は、鋸波電圧の生成のための電源電圧を高くする必要がなく、動作モード切り替えと動作モード毎のＰＷＭ電圧を安定して出力できるようにしたスイッチング制御回路を提供することである。

上記目的を達成するために、請求項１にかかる発明は、第１端子に直流の入力電圧が印加する第１スイッチングトランジスタと、該第１スイッチングトランジスタの第２端子に第１端子が接続され第２端子が接地された第２スイッチングトランジスタと、前記第１スイッチングトランジスタの第２端子に対して第１端子がインダクタを介して接続され第２端子が出力端子に接続された第３スイッチングトランジスタと、第１端子が前記第３スイッチングトランジスタの前記第１端子に接続され第２端子が接地された第４スイッチングトランジスタのそれぞれの第３端子を、降圧モード、昇降圧モード又は昇圧モードでそれぞれ駆動し、前記出力端子から出力する出力電圧を目標電圧に制御するスイッチング制御回路において、鋸波電圧を整形してＰＷＭ電圧を生成するＰＷＭ生成回路と、前記出力電圧と前記目標電圧に相当する電圧の比較により生成したレベルの異なる第１誤差電圧と第２誤差電圧と第３誤差電圧を前記ＰＷＭ電圧とそれぞれ比較することで、前記降圧モード用の第１ＰＷＭ制御電圧と、前記昇降圧モード用の第２ＰＷＭ制御電圧と、前記昇圧モード用の第３ＰＷＭ制御電圧を生成するＰＷＭ制御回路と、前記鋸波電圧を第１基準電圧と第２基準電圧で比較して第１基準デューティ電圧と第２基準デューティ電圧を生成する基準デューティ生成回路と、前記第１基準デューティ電圧と前記第２基準デューティ電圧の論理の組み合わせに応じて前記第１乃至第３ＰＷＭ制御電圧のうちの１つを選択する選択回路と、該選択回路で選択された前記第１乃至第３ＰＷＭ制御電圧のうちの１つによって前記第１乃至第４スイッチングトランジスタの第３端子を駆動する駆動回路と、を備えることを特徴とする。

請求項２にかかる発明は、請求項１に記載のスイッチング制御回路において、前記第１乃至第３誤差電圧は、前記第１ＰＷＭ制御電圧が小デューティ、前記第２ＰＷＭ制御電圧が中デューティ、前記第３ＰＷＭ制御電圧が大デューティとなるように設定されていることを特徴とする。

請求項３にかかる発明は、請求項１又は２に記載のスイッチング制御回路において、前記選択回路は、前記第１基準デューティ電圧の立上り時に前記第１ＰＷＭ制御電圧が第１論理のとき第１論理を保持し第２論理のとき第２論理を保持する第１選択電圧と、前記第２基準デューティ電圧の立上り時に前記第２ＰＷＭ制御電圧が第１論理のとき第１論理を保持し第２論理のとき第２論理を保持する第２選択電圧とを生成し、前記第１選択電圧の論理と前記第２選択電圧の論理の組み合わせにより、前記第１乃至第３ＰＷＭ制御電圧のうちの１つを選択することを特徴とする。

請求項４にかかる発明は、請求項１乃至３のいずれか１つに記載のスイッチング制御回路において、前記降圧モード時に、前記第１ＰＷＭ制御電圧が選択され、前記第１スイッチングトランジスタと前記第２スイッチングトランジスタが逆相でＯＮ／ＯＦＦし、前記第３スイッチングトランジスタがＯＮし、前記第４スイッチングトランジスタがＯＦＦし、前記昇降圧モード時に、前記第２ＰＷＭ制御電圧が選択され、前記第１スイッチングトランジスタと前記第４スイッチングトランジスタが同相でＯＮ／ＯＦＦし、前記第２スイッチングトランジスタと前記第３スイッチングトランジスタが前記第１スイッチングトランジスタと逆相でＯＮ／ＯＦＦし、前記昇圧モード時に、前記第３ＰＷＭ制御電圧が選択され、前記第１スイッチングトランジスタがＯＮし、前記第２スイッチングトランジスタがＯＦＦし、前記第３スイッチングトランジスタと前記第４スイッチングトランジスタが逆相でＯＮ／ＯＦＦする、ように制御することを特徴とする。

請求項５にかかる発明は、請求項１乃至４のいずれか１つに記載のスイッチング制御回路において、前記第２スイッチングトランジスタが、アノードが接地されカソードが前記第１スイッチングトランジスタの第２端子に接続される第１ダイオードに置き換えられ、
前記第３スイッチングトランジスタが、アノードが前記第４スイッチングトランジスタの第１端子に接続されカソードが前記出力端子に接続される第２ダイオードに置き換えられ、前記駆動回路は、前記選択回路で選択された前記第１乃至第３ＰＷＭ制御電圧のうちの１つによって前記第１及び第４スイッチングトランジスタの第３端子を駆動することを特徴とする。

請求項６にかかる発明は、請求項１乃至５のいずれか１つに記載のスイッチング制御回路において、前記駆動回路は、前記選択回路から出力する前記第１乃至第３ＰＷＭ制御電圧のレベルを低レベルから高レベルにシフトするレベルシフト回路を含むことを特徴とする。

本発明によれば、基準となる鋸波電圧の波形は振幅やオフセットは変化せず一定であるので、鋸波電圧の生成のための電源電圧を高くする必要がない。また第１乃至第３誤差電圧によって降圧用、昇降圧用、昇圧用の第１乃至第３ＰＷＭ制御電圧を生成するので、それらのＰＷＭ制御電圧にデューティのばらつきは発生せず、動作モード毎のＰＷＭ制御電圧を安定して出力できる。

本発明の実施例のスイッチング制御回路の構成を示すブロック図である。 図１のスイッチング制御回路のデューティ生成回路の動作波形図である。 図１のスイッチング制御回路の選択回路の真理値の説明図である。 図１のスイッチング制御回路の全体の動作波形図である。

図１に本発明の実施例のスイッチング制御回路１００を示す。このスイッチング制御回路１００は半導体集積回路で構成される。そして、そのスイッチング制御回路１００によってＯＮ／ＯＦＦが個別に制御されるＮＭＯＳのスイッチングトランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４と、インダクタＬ１と、出力コンデンサＣ１と、出力電圧Ｖｏｕｔを分圧して帰還電圧Ｖｆｂを生成する分圧抵抗Ｒｄ１，Ｒｄ２が外部接続されている。Ｃ２，Ｃ３，Ｃ４は制御回路で使用する電源の安定化用のキャパシタである。

スイッチング制御回路１００は、鋸波電圧ＯＳＣを発振する発振回路１１０と、その鋸波電圧ＯＳＣを取り込んで２個の基準デューティ電圧ＤＵＴＹ１，ＤＵＴＹ２を生成する基準デューティ生成回路１２０と、鋸波電圧ＯＳＣを取り込んでＰＷＭ基準波形電圧ＯＳＣ＿ＰＷＭを生成するＯＳＣＰＷＭ生成回路１３０と、ＰＷＭ基準波形電圧ＯＳＣ＿ＰＷＭと前記した帰還電圧Ｖｆｂを取り込んで３つのＰＷＭ制御電圧ＰＷＭ１，ＰＷＭ２，ＰＷＭ３を生成するＰＷＭ制御回路１４０と、基準デューティ電圧ＤＵＴＹ１，ＤＵＴＹ２とＰＷＭ制御電圧ＰＷＭ１，ＰＷＭ２，ＰＷＭ３を取り込んで、ＰＷＭ制御電圧ＰＷＭ１，ＰＷＭ２，ＰＷＭ３のうちの１つを選択して、スイッチングトランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４を個別にＯＮ／ＯＦＦ制御するゲート制御電圧Ｖｇ１，Ｖｇ２，Ｖｇ３，Ｖｇ４を生成する選択回路１５０と、ゲート制御電圧Ｖｇ１，Ｖｇ２，Ｖｇ３，Ｖｇ４を取り込んでスイッチングトランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４のゲート駆動電圧ＶＧ１，ＶＧ２，ＶＧ３，ＶＧ４を出力する駆動回路１６０とを備える。なお、１７０は入力電圧ＶＩＮからレギュラー電圧Ｖ１を生成する安定化電源回路、１８０は入力電圧ＶＩＮから所定の高電圧Ｖ２（＞Ｖ１）を生成する高電圧電源回路である。

基準デューティ回路１２０は、基準電圧Ｖｒｅｆ１が設定されたコンパレータＣＰ１と、基準電圧Ｖｒｅｆ２が設定されたコンパレータＣＰ２を備え、鋸波電圧ＯＳＣが入力することで、コンパレータＣＰ１から基準デューティ電圧ＤＵＴＹ１が出力し、コンパレータＣＰ２から基準デューティ電圧ＤＵＴＹ２が出力する。基準デューティ電圧ＤＵＴＹ１よりも基準デューティ電圧ＤＵＴＹ２のデューティが大きくなるように、Ｖｒｅｆ１＞Ｖｒｅｆ２に設定されている。

ＰＷＭ制御回路１４０は、帰還電圧Ｖｆｂが目標出力電圧相当の基準電圧Ｖｒｅｆ３より低いとき正の誤差電圧Ｖｅｒｒ１を出力する誤差増幅器ＯＰ１と、電圧Ｖａが印加する電流源Ｉ１及びＮＭＯＳトランジスタＭＮ５，ＭＮ６からなるカレントミラー回路と、誤差電圧Ｖｅｒｒ１を分圧して誤差電圧Ｖｅｒｒ２，Ｖｅｒｒ３を生成する抵抗Ｒ１，Ｒ２と、ＯＳＣＰＷＭ生成回路１３０から出力するＰＷＭ基準波形電圧ＯＳＣ＿ＰＷＭを、誤差電圧Ｖｅｒｒ１，Ｖｅｒｒ２，Ｖｅｒｒ３と比較してＰＷＭ制御電圧ＰＷＭ１，ＰＷＭ２，ＰＷＭ３を生成するコンパレータＣＰ３，ＣＰ４，ＣＰ５を備える。ＰＷＭ制御電圧ＰＷＭ１は小デューティの降圧モード用、ＰＷＭ制御電圧ＰＷＭ２は中デューティの昇降圧モード用、ＰＷＭ制御電圧ＰＷＭ３は大デューティの昇圧モード用である。

駆動回路１６０は、選択回路１５０から出力するゲート制御電圧Ｖｇ１，Ｖｇ２，Ｖｇ３，Ｖｇ４をより高電圧にレベルシフトするレベルシフト回路１６１，１６２，１６３，１６４と、レベルシフト回路１６１，１６２，１６３，１６４の出力電圧を入力してゲート駆動電圧ＶＧ１，ＶＧ２，ＶＧ３，ＶＧ４を出力するドライバ回路１６５，１６６，１６７，１６８とを備える。ゲート駆動電圧ＶＧ１はスイッチングトランジスタＭＮ１のゲートを駆動し、ゲート駆動電圧ＶＧ２はスイッチングトランジスタＭＮ２のゲートを駆動し、ゲート駆動電圧ＶＧ３はスイッチングトランジスタＭＮ３のゲートを駆動し、ゲート駆動電圧ＶＧ４はスイッチングトランジスタＭＮ４のゲートを駆動する。

図２に基準デューティ回路１２０とＯＳＣＰＷＭ生成回路１３０とＰＷＭ制御回路１４０と選択回路１５０の動作波形を示す。鋸波電圧ＯＳＣは、立ち下がり時点から時間ｔ１の経過後に徐々に立ち上がる波形である。基準デューティ電圧ＤＵＴＹ１は、鋸波電圧ＯＳＣが基準電圧Ｖｒｅｆ１より高いときに“Ｈ”となる電圧、基準デューティ電圧ＤＵＴＹ２は、鋸波電圧ＯＳＣが基準電圧Ｖｒｅｆ２より高いときに“Ｈ”となる電圧である。ＰＷＭ基準波形電圧ＯＳＣ＿ＰＷＭは鋸波電圧ＯＳＣを波形整形することで、立ち下がり時点から時間ｔ１の経過後に電圧Ｖｂだけ嵩上げされてから徐々に立ち上がる鋸波形の電圧として生成される。

ＰＷＭ制御電圧ＰＷＭ１はＰＷＭ基準波形電圧ＯＳＣ＿ＰＷＭが誤差電圧Ｖｅｒｒ１より高いとき“Ｈ”となる。ＰＷＭ制御電圧ＰＷＭ２はＰＷＭ基準波形電圧ＯＳＣ＿ＰＷＭが誤差電圧Ｖｅｒｒ２より高いとき“Ｈ”となる。ＰＷＭ制御電圧ＰＷＭ３はＰＷＭ基準波形電圧ＯＳＣ＿ＰＷＭが誤差電圧Ｖｅｒｒ３より高いとき“Ｈ”となる。Ｖｅｒｒ１＞Ｖｅｒｒ２＞Ｖｅｒｒ３の関係にあるので、ＰＷＭ制御電圧ＰＷＭ１～ＰＷＭ３のデューティ比は、ＰＷＭ１＜ＰＷＭ２＜ＰＷＭ３の関係をもつ。

選択電圧ＳＷ＿ＤＵＴＹ１は、基準デューティ電圧ＤＵＴＹ１の立上り時にＰＷＭ制御電圧ＰＷＭ１が“Ｈ”になっていると“Ｈ”が保持されるが、“Ｌ”になっていると“Ｌ”が保持される。つまり、ＰＷＭ制御電圧ＰＷＭ１のデューティが基準デューティ電圧ＤＵＴＹ１よりも小さくなると、選択電圧ＳＷ＿ＤＵＴＹ１が“Ｌ”になる。

また、選択電圧ＳＷ＿ＤＵＴＹ２は、基準デューティ電圧ＤＵＴＹ２の立上り時にＰＷＭ制御電圧ＰＷＭ２が“Ｈ”になっていると“Ｈ”が保持されるが、“Ｌ”になっていると“Ｌ”が保持される。つまり、ＰＷＭ制御電圧ＰＷＭ２のデューティが基準デューティ電圧ＤＵＴＹ２よりも小さくなると、選択電圧ＳＷ＿ＤＵＴＹ２が“Ｌ”になる。

図３は選択回路１５０において、ＰＷＭ制御電圧ＰＷＭ１～ＰＷＭ３のうちから１つを選択する論理を示す図である。本実施例では、選択電圧ＳＷ＿ＤＵＴＹ１，ＳＷ＿ＤＵＴＹ２の論理の組み合わせによって、選択する。つまり、選択電圧ＳＷ＿ＤＵＴＹ１，ＳＷ＿ＤＵＴＹ２がともに“Ｈ”ならＰＷＭ制御電圧ＰＷＭ１を選択し、選択電圧ＳＷ＿ＤＵＴＹ１，ＳＷ＿ＤＵＴＹ２の一方が“Ｈ”で他方が“Ｌ”ならＰＷＭ制御電圧ＰＷＭ２を選択し、選択電圧ＳＷ＿ＤＵＴＹ１，ＳＷ＿ＤＵＴＹ２がともに“Ｌ”ならＰＷＭ制御電圧ＰＷＭ２を選択する。

図４は選択回路１５０から出力するゲート制御電圧Ｖｇ１，Ｖｇ２，Ｖｇ３，Ｖｇ４の切り替えの波形図である。前記したように、選択電圧ＳＷ＿ＤＵＴＹ１，ＳＷ＿ＤＵＴＹ２がともに“Ｈ”であれば、降圧モード用のＰＷＭ制御電圧ＰＷＭ１が選択され、ＰＷＭ制御電圧ＰＷＭ１の反転電圧が同期整流のメインのゲート制御電圧Ｖｇ１として出力される。このときのゲート制御電圧Ｖｇ２は整流動作するためＶｇ１の反転電圧（ただし、Ｖｇ１，Ｖｇ２の間にはデットタイムが設定されている）である。このとき、ゲート制御電圧Ｖｇ３は“Ｈ”に固定されてスイッチングトランジスタＭＮ３はＯＮし、ゲート制御電圧Ｖｇ４は“Ｌ”に固定されスイッチングトランジスタＭＮ４はＯＦＦしている。

選択電圧ＳＷ＿ＤＵＴＹ１が“Ｌ”でＳＷ＿ＤＵＴＹ２が“Ｈ”であれば、昇降圧モード用のＰＷＭ制御電圧ＰＷＭ２が選択され、ＰＷＭ制御電圧ＰＷＭ２の反転電圧が同期整流のメインのゲート制御電圧Ｖｇ１，Ｖｇ４として出力される。このときのゲート制御電圧Ｖｇ２，Ｖｇ３は整流動作するためＶｇ１の反転電圧（ただし、Ｖｇ１，Ｖｇ２の間、Ｖｇ３，Ｖｇ４と間にはデットタイムが設定されている）である。

選択電圧ＳＷ＿ＤＵＴＹ１，ＳＷ＿ＤＵＴＹ２がともに“Ｌ”であれば、昇圧モード用のＰＷＭ制御電圧ＰＷＭ３が選択され、ＰＷＭ制御電圧ＰＷＭ３の反転電圧が同期整流のメインのゲート制御電圧Ｖｇ４として出力される。このときのゲート制御電圧Ｖｇ３は整流動作するためＶｇ４の反転電圧（ただし、Ｖｇ３，Ｖｇ４の間にはデットタイムが設定されている）である。このとき、ゲート制御電圧Ｖｇ１は“Ｈ”に固定されてスイッチングトランジスタＭＮ１はＯＮし、ゲート制御電圧Ｖｇ２は“Ｌ”に固定されスイッチングトランジスタＭＮ２はＯＦＦしている。

以上のように、本実施例では、基準となる鋸波電圧ＯＳＣの波形は振幅やオフセットは変化せず一定であり、鋸波電圧の生成のための電源電圧を高くする必要がない。また３つの誤差電圧Ｖｅｒｒ１，Ｖｅｒｒ２，Ｖｅｒｒ３によって降圧用、昇降圧用、昇圧用のＰＷＭ制御電圧ＰＷＭ１，ＰＷＭ２，ＰＷＭ３を生成するので、それらのＰＷＭ制御電圧ＰＷＭ１，ＰＷＭ２，ＰＷＭ３にデューティのばらつきは発生せず、動作モード毎のＰＷＭ制御電圧を安定して出力できる。また、スイッチング電流の検出信号は取り込まないので、そのスイッチング電流のばらつきの影響は受けない。

なお、本実施例では、スイッチングトランジスタＭＮ２，ＭＮ３はダイオードに置き換えることができる。この場合は、ゲート制御電圧Ｖｇ２，Ｖｇ３、ゲート駆動電圧ＶＧ２，ＶＧ３は不要となるので、それらに関連する回路は不要となる。

１００：スイッチング制御回路
１１０：発振器、１２０：基準デューティ生成回路、１３０：ＯＳＣＰＷＭ生成回路、１４０：ＰＷＭ制御回路、１５０：選択回路、１６０：駆動回路、１７０，１８０：電源回路
ＯＳＣ：鋸波電圧
ＯＳＣ＿ＰＷＭ：ＰＷＭ基準波形電圧
ＰＷＭ１～ＰＷＭ３：ＰＷＭ制御電圧
ＤＵＴＹ１、ＤＵＴＹ２：基準デューティ電圧
ＳＷ＿ＤＵＴＹ１，ＳＷ＿ＤＵＴＹ２：選択電圧
Ｖｇ１～Ｖｇ４：ゲート制御電圧
ＶＧ１～ＶＧ４：ゲート駆動電圧

Claims (6)

1. 第１端子に直流の入力電圧が印加する第１スイッチングトランジスタと、該第１スイッチングトランジスタの第２端子に第１端子が接続され第２端子が接地された第２スイッチングトランジスタと、前記第１スイッチングトランジスタの第２端子に対して第１端子がインダクタを介して接続され第２端子が出力端子に接続された第３スイッチングトランジスタと、第１端子が前記第３スイッチングトランジスタの前記第１端子に接続され第２端子が接地された第４スイッチングトランジスタのそれぞれの第３端子を、降圧モード、昇降圧モード又は昇圧モードでそれぞれ駆動し、前記出力端子から出力する出力電圧を目標電圧に制御するスイッチング制御回路において、
   鋸波電圧を整形してＰＷＭ電圧を生成するＰＷＭ生成回路と、
   前記出力電圧と前記目標電圧に相当する電圧の比較により生成したレベルの異なる第１誤差電圧と第２誤差電圧と第３誤差電圧を前記ＰＷＭ電圧とそれぞれ比較することで、前記降圧モード用の第１ＰＷＭ制御電圧と、前記昇降圧モード用の第２ＰＷＭ制御電圧と、前記昇圧モード用の第３ＰＷＭ制御電圧を生成するＰＷＭ制御回路と、
   前記鋸波電圧を第１基準電圧と第２基準電圧で比較して第１基準デューティ電圧と第２基準デューティ電圧を生成する基準デューティ生成回路と、
   前記第１基準デューティ電圧と前記第２基準デューティ電圧の論理の組み合わせに応じて前記第１乃至第３ＰＷＭ制御電圧のうちの１つを選択する選択回路と、
   該選択回路で選択された前記第１乃至第３ＰＷＭ制御電圧のうちの１つによって前記第１乃至第４スイッチングトランジスタの第３端子を駆動する駆動回路と、
   を備えることを特徴とするスイッチング制御回路。
2. 請求項１に記載のスイッチング制御回路において、
   前記第１乃至第３誤差電圧は、前記第１ＰＷＭ制御電圧が小デューティ、前記第２ＰＷＭ制御電圧が中デューティ、前記第３ＰＷＭ制御電圧が大デューティとなるように設定されている、
   ことを特徴とするスイッチング制御回路。
3. 請求項１又は２に記載のスイッチング制御回路において、
   前記選択回路は、前記第１基準デューティ電圧の立上り時に前記第１ＰＷＭ制御電圧が第１論理のとき第１論理を保持し第２論理のとき第２論理を保持する第１選択電圧と、前記第２基準デューティ電圧の立上り時に前記第２ＰＷＭ制御電圧が第１論理のとき第１論理を保持し第２論理のとき第２論理を保持する第２選択電圧とを生成し、
   前記第１選択電圧の論理と前記第２選択電圧の論理の組み合わせにより、前記第１乃至第３ＰＷＭ制御電圧のうちの１つを選択する、
   ことを特徴とするスイッチング制御回路。
4. 請求項１乃至３のいずれか１つに記載のスイッチング制御回路において、
   前記降圧モード時に、前記第１ＰＷＭ制御電圧が選択され、前記第１スイッチングトランジスタと前記第２スイッチングトランジスタが逆相でＯＮ／ＯＦＦし、前記第３スイッチングトランジスタがＯＮし、前記第４スイッチングトランジスタがＯＦＦし、
   前記昇降圧モード時に、前記第２ＰＷＭ制御電圧が選択され、前記第１スイッチングトランジスタと前記第４スイッチングトランジスタが同相でＯＮ／ＯＦＦし、前記第２スイッチングトランジスタと前記第３スイッチングトランジスタが前記第１スイッチングトランジスタと逆相でＯＮ／ＯＦＦし、
   前記昇圧モード時に、前記第３ＰＷＭ制御電圧が選択され、前記第１スイッチングトランジスタがＯＮし、前記第２スイッチングトランジスタがＯＦＦし、前記第３スイッチングトランジスタと前記第４スイッチングトランジスタが逆相でＯＮ／ＯＦＦする、
   ように制御することを特徴とするスイッチング制御回路。
5. 請求項１乃至４のいずれか１つに記載のスイッチング制御回路において、
   前記第２スイッチングトランジスタが、アノードが接地されカソードが前記第１スイッチングトランジスタの第２端子に接続される第１ダイオードに置き換えられ、
   前記第３スイッチングトランジスタが、アノードが前記第４スイッチングトランジスタの第１端子に接続されカソードが前記出力端子に接続される第２ダイオードに置き換えられ、
   前記駆動回路は、前記選択回路で選択された前記第１乃至第３ＰＷＭ制御電圧のうちの１つによって前記第１及び第４スイッチングトランジスタの第３端子を駆動する、
   ことを特徴とするスイッチング制御回路。
6. 請求項１乃至５のいずれか１つに記載のスイッチング制御回路において、
   前記駆動回路は、前記選択回路から出力する前記第１乃至第３ＰＷＭ制御電圧のレベルを低レベルから高レベルにシフトするレベルシフト回路を含むことを特徴とするスイッチング制御回路。

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