JP7339859B2 - スイッチング制御回路 - Google Patents

Description

本発明は、入力電圧の変動に応じて出力電圧が変動する際に、スイッチングトランジスタの動作モードを降圧モード→昇降圧モード→昇圧モードに切り替えたり、昇圧モード→昇降圧モード→降圧モードに切り替えたりするスイッチング制御回路に関する。

この種のスイッチング制御回路は特許文献１に記載がある。このスイッチング制御回路では、入力電圧が低下してきたときは降圧モード→昇降圧モード→昇圧モードに順次動作モードを切り替え、入力電圧が上昇してきたときは昇圧モード→昇降圧モード→降圧モードに順次動作モードを切り替えている。そして、これらの動作モードの切り替え時に同時に、鋸波電圧の中心レベルを、切り替え後の動作モードでのデューティ比が実現できるようなレベルにシフトさせることで、動作モードの切り替えの後に当該のデューティ比になるまでの移行時間を短縮して、動作モードの切り替え時に発生する出力電圧のオーバーシュートを低減させている。

ところが、特許文献１のスイッチング制御回路では、動作モードの切り替え時に、鋸波電圧の中心レベルを切り替える必要があるので、鋸波電圧を発生させるため電圧範囲を広くする必要がある。

一方、特許文献２に記載のように、鋸波電圧の中心レベルは一定にし、出力電圧と目標電圧との差分をとって誤差電圧を生成する手法がある。これを利用すれば、この誤差電圧から３つの誤差電圧を生成し、この３つの誤差電圧と鋸波電圧を比較することで、降圧モード用、昇降圧モード用、昇圧モード用のＰＷＭ制御電圧をそれぞれ生成することで、鋸波電圧の動作電圧範囲を広くする必要がない。

特開２０１６－１６３４４７号公報 特開２００５－０５７９５４号公報

ところで、１つの鋸波電圧と３つの誤差電圧の比較によって降圧モード用、昇降圧モード用、昇圧モード用のＰＷＭ制御電圧を生成する場合は、その３つのＰＷＭ制御電圧から１つのＰＷＭ制御電圧を選択して１つの動作モードを決める必要があり、この場合は、鋸波電圧を２つの基準電圧で比較して１つのＰＷＭ制御電圧を選択する信号を作成することができる。

しかし、鋸波電圧は定電流充電で生成され、外部入力信号の周波数が低いほど鋸波電圧のピーク値が大きくなる。したがって、ユーザ独自に周波数、例えば、マイクロコンピュータの動作周波数に同期させる場合のように、鋸波電圧を周波数のまちまちな外部入力信号に同期させる必要がある場合には、そのピーク値がまちまちとなるので、１つの動作モード選択用の適正な信号を作成することができないという問題がある。

本発明の目的は、鋸波電圧を周波数がまちまちな外部入力信号に同期させても動作モード選択用の適正な信号を作成することができるようにしたスイッチング制御回路を提供することである。

上記目的を達成するために、請求項１にかかる発明は、第１端子に直流の入力電圧が印加する第１スイッチングトランジスタと、該第１スイッチングトランジスタの第２端子に第１端子が接続され第２端子が接地された第２スイッチングトランジスタと、前記第１スイッチングトランジスタの第２端子に対して第１端子がインダクタを介して接続され第２端子が出力端子に接続された第３スイッチングトランジスタと、第１端子が前記第３スイッチングトランジスタの前記第１端子に接続され第２端子が接地された第４スイッチングトランジスタのそれぞれの第３端子を、降圧モード、昇降圧モード又は昇圧モードでそれぞれ駆動し、前記出力端子から出力する出力電圧を目標電圧に制御するスイッチング制御回路において、外部入力信号が入力すると該外部入力信号に同期した周波数の鋸波電圧を発振し、前記外部入力信号が入力していないときは所定の周波数の鋸波電圧を自励発振する発振回路と、前記鋸波電圧を波形整形してＰＷＭ基準波形電圧を生成するＯＳＣＰＷＭ生成回路と、前記出力電圧と前記目標電圧に相当する電圧の比較により生成したレベルの異なる第１誤差電圧と第２誤差電圧と第３誤差電圧を前記ＰＷＭ基準波形電圧とそれぞれ比較することで、前記降圧モード用の第１ＰＷＭ制御電圧と、前記昇降圧モード用の第２ＰＷＭ制御電圧と、前記昇圧モード用の第３ＰＷＭ制御電圧を生成するＰＷＭ制御回路と、前記発振回路で発振された前記鋸波電圧のピーク値に応じた互いに異なる値の第１基準電圧と第２基準電圧を生成し、前記鋸波電圧を前記第１基準電圧と前記第２基準電圧と比較して第１基準デューティ電圧と第２基準デューティ電圧を生成する基準デューティ生成回路と、前記第１基準デューティ電圧と前記第２基準デューティ電圧の論理の組み合わせに応じて前記第１乃至第３ＰＷＭ制御電圧のうちの１つを選択する選択回路と、該選択回路で選択された前記第１乃至第３ＰＷＭ制御電圧のうちの１つによって前記第１乃至第４スイッチングトランジスタの第３端子を駆動する駆動回路と、を備えることを特徴とする。

請求項２にかかる発明は、請求項１に記載のスイッチング制御回路において、前記基準デューティ生成回路は、前記鋸波電圧のピーク値をホールドするピークホールド回路と、該ピークホールド回路から出力する電圧を分圧して前記第１基準電圧を生成する第１分圧回路と、前記ピークホールド回路から出力する電圧を分圧して前記第２基準電圧を生成する第２分圧回路と、前記鋸波電圧と前記第１基準電圧を比較して前記第１基準デューティ電圧を生成する第１コンパレータと、前記鋸波電圧と前記第２基準電圧を比較して前記第２基準デューティ電圧を生成する第２コンパレータとを備えることを特徴とする。

請求項３にかかる発明は、請求項１又は２に記載のスイッチング制御回路において、前記第１乃至第３誤差電圧は、前記第１ＰＷＭ制御電圧が小デューティ、前記第２ＰＷＭ制御電圧が中デューティ、前記第３ＰＷＭ制御電圧が大デューティとなるように設定されている、ことを特徴とする。

請求項４にかかる発明は、請求項１、２又は３に記載のスイッチング制御回路において、前記選択回路は、前記第１基準デューティ電圧の所定エッジのタイミング時に前記第１ＰＷＭ制御電圧が第１論理のとき第１論理を保持し第２論理のとき第２論理を保持する第１選択電圧と、前記第２基準デューティ電圧の所定エッジのタイミング時に前記第２ＰＷＭ制御電圧が第１論理のとき第１論理を保持し第２論理のとき第２論理を保持する第２選択電圧とを生成し、前記第１選択電圧の論理と前記第２選択電圧の論理の組み合わせにより、前記第１乃至第３ＰＷＭ制御電圧のうちの１つを選択する、ことを特徴とする。

請求項５にかかる発明は、請求項１乃至４のいずれか１つに記載のスイッチング制御回路において、前記降圧モード時に、前記第１ＰＷＭ制御電圧が選択され、前記第１スイッチングトランジスタと前記第２スイッチングトランジスタが逆相でＯＮ／ＯＦＦし、前記第３スイッチングトランジスタがＯＮし、前記第４スイッチングトランジスタがＯＦＦし、
前記昇降圧モード時に、前記第２ＰＷＭ制御電圧が選択され、前記第１スイッチングトランジスタと前記第４スイッチングトランジスタが同相でＯＮ／ＯＦＦし、前記第２スイッチングトランジスタと前記第３スイッチングトランジスタが前記第１スイッチングトランジスタと逆相でＯＮ／ＯＦＦし、前記昇圧モード時に、前記第３ＰＷＭ制御電圧が選択され、前記第１スイッチングトランジスタがＯＮし、前記第２スイッチングトランジスタがＯＦＦし、前記第３スイッチングトランジスタと前記第４スイッチングトランジスタが逆相でＯＮ／ＯＦＦする、ように制御することを特徴とする。

請求項６にかかる発明は、請求項１乃至５のいずれか１つに記載のスイッチング制御回路において、前記第２スイッチングトランジスタが、アノードが接地されカソードが前記第１スイッチングトランジスタの第２端子に接続される第１ダイオードに置き換えられ、前記第３スイッチングトランジスタが、アノードが前記第４スイッチングトランジスタの第１端子に接続されカソードが前記出力端子に接続される第２ダイオードに置き換えられ、前記駆動回路は、前記選択回路で選択された前記第１乃至第３ＰＷＭ制御電圧のうちの１つによって前記第１及び第４スイッチングトランジスタの第３端子を駆動する、ことを特徴とする。

請求項７にかかる発明は、請求項１乃至６のいずれか１つに記載のスイッチング制御回路において、前記駆動回路は、前記選択回路から出力する前記第１乃至第３ＰＷＭ制御電圧のレベルを低レベルから高レベルにシフトするレベルシフト回路を含むことを特徴とする。

本発明によれば、鋸波電圧のピーク値に応じて２つの基準電圧を生成するので、鋸波電圧を周波数のまちまちな外部入力信号に同期させても適正な動作モード選択用の信号を作成することができ、適正なスイッチング制御を行うことができる。

本発明の実施例のスイッチング制御回路の構成を示すブロック図である。 図１のスイッチング制御回路の発振回路の回路図である。 図１のスイッチング制御回路の基準電圧生成回路の回路図である。 図１のスイッチング制御回路のデューティ生成回路の動作波形図である。 図１のスイッチング制御回路の選択回路の動作波形図である。 図１のスイッチング制御回路の選択回路の真理値の説明図である。 図１のスイッチング制御回路の全体の動作波形図である。

図１に本発明の実施例のスイッチング制御回路１００を示す。このスイッチング制御回路１００は半導体集積回路で構成される。そして、そのスイッチング制御回路１００によってＯＮ／ＯＦＦが個別に制御されるＮＭＯＳのスイッチングトランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４と、インダクタＬ１と、出力コンデンサＣ１と、出力電圧Ｖｏｕｔを分圧して帰還電圧Ｖｆｂを生成する分圧抵抗Ｒｄ１，Ｒｄ２が外部接続されている。Ｃ２，Ｃ３，Ｃ４は安定化用のキャパシタである。

スイッチング制御回路１００は、自励発振又は外部同期発振を行って鋸波電圧ＯＳＣを生成する発振回路１１０と、その鋸波電圧ＯＳＣを取り込んで２個の基準デューティ電圧ＤＵＴＹ１ａ，ＤＵＴＹ２ａを生成する基準デューティ生成回路１２０と、鋸波電圧ＯＳＣを取り込んで波形整形してＰＷＭ基準波形電圧ＯＳＣ＿ＰＷＭを生成するＯＳＣＰＷＭ生成回路１３０と、そのＰＷＭ基準波形電圧ＯＳＣ＿ＰＷＭと帰還電圧Ｖｆｂを取り込んで３つのＰＷＭ制御電圧ＰＷＭ１，ＰＷＭ２，ＰＷＭ３を生成するＰＷＭ制御回路１４０と、基準デューティ電圧ＤＵＴＹ１ａ，ＤＵＴＹ２ａとＰＷＭ制御電圧ＰＷＭ１，ＰＷＭ２，ＰＷＭ３を取り込んで、ＰＷＭ制御電圧ＰＷＭ１，ＰＷＭ２，ＰＷＭ３のうちの１つを選択して、スイッチングトランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４を個別にＯＮ／ＯＦＦ制御するゲート制御電圧Ｖｇ１，Ｖｇ２，Ｖｇ３，Ｖｇ４を生成する選択回路１５０と、ゲート制御電圧Ｖｇ１，Ｖｇ２，Ｖｇ３，Ｖｇ４を取り込んでスイッチングトランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４のゲート駆動電圧ＶＧ１，ＶＧ２，ＶＧ３，ＶＧ４を出力する駆動回路１６０とを備える。なお、１７０は入力電圧ＶＩＮからレギュラー電圧Ｖ１を生成する安定化電源回路、１８０は入力電圧ＶＩＮから所定の高電圧Ｖ２（＞Ｖ１）を生成する高電圧電源回路である。

図２に発振回路１１０を示す。この発振回路１１０は、立下がりエッジ検出回路１１１、ナンドゲート１１２、遅延回路で構成されるパルス幅調整回路１１３、ＮＭＯＳトランジスタＭＮ０、電流源Ｉ０、キャパシタＣ０、基準電圧Ｖｒｅｆ０が設定されたコンバータＣＰ０を備える。

この発振回路１１０は、外部入力信号ＳＹＮＣが入力していないときは自励発振を行う。この自励発振時は、立下がりエッジ検出回路１１１の出力信号ＳＹＮＣ＿Ｐが“Ｈ”に固定されるので、ナンドゲート１１２がインバータとして働く。ナンドゲート１１２の出力が“Ｌ”となっていて、トランジスタＭＮ０がオフしているときは、キャパシタＣ０が電流源Ｉ０の定電流で充電され、鋸波電圧ＯＳＣが所定の傾斜で増大する。その鋸波電圧ＯＳＣが基準電圧Ｖｒｅｆ０を超えると、コンバータＣＰ０の出力が“Ｌ”となって、ナンドゲート１１２の出力が“Ｈ”となり、トランジスタＭＮ０がオンして、キャパシタＣ０の電圧を０Ｖにリセットする。すると、コンパレータＣＰ０の出力が“Ｈ”となり、ナンドゲート１１２の出力が“Ｌ”となり、パルス幅調整回路１１３にて設定される遅延時間後、キャパシタＣ０への充電が再開される。以降、同じ動作が繰り返されて、鋸波電圧ＯＳＣの自励発振を行う。その鋸波電圧ＯＳＣの発振周波数は電流源Ｉ０の定電流とキャパシタＣ０、パルス幅調整回路１１３の時定数で決まる。

一方、外部入力信号ＳＹＮＣが入力しているときは、その立下がりに同期して信号ＳＹＮＣ＿Ｐが“Ｌ”となるので、このときはナンドゲート１１２はコンパレータＣＰ０の出力信号の“Ｈ”、“Ｌ”に無関係にその出力を“Ｈ”にする。これにより、キャパシタＣ０の電荷がリセットされ、コンパレータＣＰ０の出力が“Ｈ”になる。そして、信号ＳＹＮＣ＿Ｐが“Ｈ”に復帰すると、ナンドゲート１１２の出力が“Ｌ”となり、パルス幅調整回路１１３にて設定される遅延時間後、キャパシタＣ０の充電が開始される。以降、同じ動作が繰り返されて、鋸波電圧ＯＳＣを発生する。この鋸波電圧ＯＳＣの発振周波数は外部入力信号ＳＹＮＣの周波数となる。

図１において、基準デューティ回路１２０は、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２を作成する基準電圧生成回路１２１と、基準電圧生成回路１２１で生成された基準電圧Ｖｒｅｆ１と鋸波電圧ＯＳＣを比較するコンパレータＣＰ１と、基準電圧生成回路１２１で生成された基準電圧Ｖｒｅｆ２と鋸波電圧ＯＣＳを比較するコンパレータＣＰ２を備える。コンパレータＣＰ１からは基準デューティ電圧ＤＵＴＹ１ａが出力し、コンパレータＣＰ２から基準デューティ電圧ＤＵＴＹ２ａが出力する。基準デューティ電圧ＤＵＴＹ１ａよりも基準デューティ電圧ＤＵＴＹ２のデューティが小さくなるように、Ｖｒｅｆ１＞Ｖｒｅｆ２に設定されている。

図３に基準電圧生成回路１２１を示す。この基準電圧生成回路１２１は、鋸波電圧ＯＳＣのピーク値を保持するピークホールド回路１２１１と、直列接続された抵抗Ｒ１１，Ｒ１２からなる分圧回路１２１２と、直列接続された分圧抵抗Ｒ２１，Ｒ２２からなる別の分圧回路１２１３を備える。そして、分圧抵抗Ｒ１１，Ｒ１２の共通接続点から基準電圧Ｖｒｅｆ１が取り出され、分圧抵抗Ｒ２１，Ｒ２２の共通接続点から基準電圧Ｖｒｅｆ２が取り出される。分圧回路１２１２，１２１３は、Ｖｒｅｆ１＞Ｖｒｅｆ２となるよう、分圧比が設定されている。

図１において、ＰＷＭ制御回路１４０は、帰還電圧Ｖｆｂが目標出力電圧相当の基準電
圧Ｖｒｅｆ３より低いとき正の誤差電圧Ｖｅｒｒ１を出力する誤差増幅器ＯＰ１と、電圧
Ｖ１が印加する電流源Ｉ１及びＮＭＯＳトランジスタＭＮ５，ＭＮ６からなるカレントミ
ラー回路と、誤差電圧Ｖｅｒｒ１を分圧して誤差電圧Ｖｅｒｒ２，Ｖｅｒｒ３を生成する
抵抗Ｒ１，Ｒ２と、ＯＳＣＰＷＭ生成回路１３０から出力するＰＷＭ基準波形電圧ＯＳＣ＿ＰＷＭを、誤差電圧Ｖｅｒｒ１，Ｖｅｒｒ２，Ｖｅｒｒ３と比較してＰＷＭ制御電圧ＰＷＭ１，ＰＷＭ２，ＰＷＭ３を生成するコンパレータＣＰ３，ＣＰ４，ＣＰ５を備える。ＰＷＭ制御電圧ＰＷＭ１は小デューティの降圧モード用、ＰＷＭ制御電圧ＰＷＭ２は中デューティの昇降圧モード用、ＰＷＭ制御電圧ＰＷＭ３は大デューティの昇圧モード用である。

駆動回路１６０は、選択回路１５０から出力するゲート制御電圧Ｖｇ１，Ｖｇ２，Ｖｇ３，Ｖｇ４をより高電圧にレベルシフトするレベルシフト回路１６１，１６２，１６３，１６４と、レベルシフト回路１６１，１６２，１６３，１６４の出力電圧を入力してゲート駆動電圧ＶＧ１，ＶＧ２，ＶＧ３，ＶＧ４を出力するドライバ回路１６５，１６６，１６７，１６８とを備える。ゲート駆動電圧ＶＧ１はスイッチングトランジスタＭＮ１のゲートを駆動し、ゲート駆動電圧ＶＧ２はスイッチングトランジスタＭＮ２のゲートを駆動し、ゲート駆動電圧ＶＧ３はスイッチングトランジスタＭＮ３のゲートを駆動し、ゲート駆動電圧ＶＧ４はスイッチングトランジスタＭＮ４のゲートを駆動する。

図４に基準デューティ回路１２０の動作波形を示す。鋸波電圧ＯＳＣは立ち下がりから時間ｔ１だけ遅延してから徐々に立ち上がる波形の電圧である。時間ｔ１は発振回路１１０のパルス幅調整回路１１３によって設定される。そして、外部入力端子１０１に外部入力信号ＳＹＮＣを入力していないときは、鋸波電圧ＯＳＣがピーク値Ｖｐに達するごとにキャパシタＣ０の電荷がリセットされることで、固有の周波数で自励発振を行う。しかし、外部入力信号ＳＹＮＣが入力すると、その外部入力信号ＳＹＮＣの立下りごとにリセットされるので、外部入力信号ＳＹＮＣの周期が短いほど、鋸波電圧ＯＳＣのピーク値Ｖｐが低くなる。この鋸波電圧ＯＳＣは基準電圧生成回路１２１に入力することで、そのピーク値Ｖｐが保持され、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２がそのピーク値Ｖｐに比例した値の電圧として出力する。

したがって、鋸波電圧ＯＳＣが基準電圧Ｖｒｅｆ１より高いとき“Ｌ”となる基準デューティ電圧ＤＵＴＹ１ａは、鋸波電圧ＯＳＣが自励発振しているときと外部入力信号ＳＹＮＣに同期しているときで、同じデューティの電圧となる。また、鋸波電圧ＯＳＣが基準電圧Ｖｒｅｆ２より高いとき“Ｌ”となる基準デューティ電圧ＤＵＴＹ２ａも、鋸波電圧ＯＳＣが自励発振しているときと外部入力信号ＳＹＮＣに同期しているときで、同じデューティの電圧となる。

図５に基準デューティ回路１２０とＯＳＣＰＷＭ生成回路１３０とＰＷＭ制御回路１４０と選択回路１５０の動作波形を示す。図５では鋸波電圧ＯＳＣが自励発振している場合の例を示した。ＰＷＭ基準波形電圧ＯＳＣ＿ＰＷＭは鋸波電圧ＯＳＣを波形整形することで、立ち下がり時点から時間ｔ１の経過後に電圧Ｖａだけ嵩上げされてから徐々に立ち上がる鋸波形状の電圧として生成される。ＤＵＴＹ１はＤＵＴＹ１ａの反転信号、ＤＵＴＹ２はＤＵＴＹ２ａの反転信号である。

ＰＷＭ制御電圧ＰＷＭ１は、ＰＷＭ基準波形電圧ＯＳＣ＿ＰＷＭが誤差電圧Ｖｅｒｒ１より高いとき“Ｈ”となる。ＰＷＭ制御電圧ＰＷＭ２は、ＰＷＭ基準波形電圧ＯＳＣ＿ＰＷＭが誤差電圧Ｖｅｒｒ２より高いとき“Ｈ”となる。ＰＷＭ制御電圧ＰＷＭ３は、ＰＷＭ基準波形電圧ＯＳＣ＿ＰＷＭが誤差電圧Ｖｅｒｒ３より高いとき“Ｈ” となる。Ｖｅｒｒ１＞Ｖｅｒｒ２＞Ｖｅｒｒ３の関係にあるので、ＰＷＭ制御電圧ＰＷＭ１～ＰＷＭ３のデューティ比は、ＰＷＭ１＜ＰＷＭ２＜ＰＷＭ３の関係となる。

選択電圧ＳＷ＿ＤＵＴＹ１は、基準デューティ電圧ＤＵＴＹ１の立上り時にＰＷＭ制御電圧ＰＷＭ１が“Ｈ”になっていると“Ｈ”が保持されるが、“Ｌ”になっていると“Ｌ”が保持される。つまり、ＰＷＭ制御電圧ＰＷＭ１のデューティが基準デューティ電圧ＤＵＴＹ１よりも小さくなると、選択電圧ＳＷ＿ＤＵＴＹ１が“Ｌ”になる。

また、選択電圧ＳＷ＿ＤＵＴＹ２は、基準デューティ電圧ＤＵＴＹ２の立上り時にＰＷＭ制御電圧ＰＷＭ２が“Ｈ”になっていると“Ｈ”が保持されるが、“Ｌ”になっていると“Ｌ”が保持される。つまり、ＰＷＭ制御電圧ＰＷＭ２のデューティが基準デューティ電圧ＤＵＴＹ２よりも小さくなると、選択電圧ＳＷ＿ＤＵＴＹ２が“Ｌ”になる。

図６は選択回路１５０において、ＰＷＭ制御電圧ＰＷＭ１～ＰＷＭ３のうちから１つを選択する論理の説明図である。本実施例では、選択電圧ＳＷ＿ＤＵＴＹ１，ＳＷ＿ＤＵＴＹ２の論理の組み合わせによって、選択する。つまり、選択電圧ＳＷ＿ＤＵＴＹ１，ＳＷ＿ＤＵＴＹ２がともに“Ｈ”ならＰＷＭ制御電圧ＰＷＭ１を選択し、選択電圧ＳＷ＿ＤＵＴＹ１，ＳＷ＿ＤＵＴＹ２の一方が“Ｈ”で他方が“Ｌ”ならＰＷＭ制御電圧ＰＷＭ２を選択し、選択電圧ＳＷ＿ＤＵＴＹ１，ＳＷ＿ＤＵＴＹ２がともに“Ｌ”ならＰＷＭ制御電圧ＰＷＭ３を選択する。

図７は選択回路１５０から出力するゲート制御電圧Ｖｇ１，Ｖｇ２，Ｖｇ３，Ｖｇ４の切り替えの波形図である。前記したように、選択電圧ＳＷ＿ＤＵＴＹ１，ＳＷ＿ＤＵＴＹ２がともに“Ｈ”のときは、降圧モード用のＰＷＭ制御電圧ＰＷＭ１が選択され、ＰＷＭ制御電圧ＰＷＭ１の反転電圧が同期整流のメインのゲート制御電圧Ｖｇ１として出力される。このときのゲート制御電圧Ｖｇ２は整流動作するためＶｇ１の反転電圧（ただし、Ｖｇ１，Ｖｇ２の間にはデットタイムが設定されている）である。このとき、ゲート制御電圧Ｖｇ３は“Ｈ”に固定されスイッチングトランジスタＭＮ３はＯＮし、ゲート制御電圧Ｖｇ４は“Ｌ”に固定されスイッチングトランジスタＭＮ４はＯＦＦしている。

選択電圧ＳＷ＿ＤＵＴＹ１が“Ｌ”でＳＷ＿ＤＵＴＹ２が“Ｈ”のときは、昇降圧モード用のＰＷＭ制御電圧ＰＷＭ２が選択され、ＰＷＭ制御電圧ＰＷＭ２の反転電圧が同期整流のメインのゲート制御電圧Ｖｇ１，Ｖｇ４として出力される。このときのゲート制御電圧Ｖｇ２，Ｖｇ３は整流動作するためＶｇ１の反転電圧（ただし、Ｖｇ１，Ｖｇ２の間、Ｖｇ３，Ｖｇ４と間にはデットタイムが設定されている）である。

選択電圧ＳＷ＿ＤＵＴＹ１，ＳＷ＿ＤＵＴＹ２がともに“Ｌ”のときは、昇圧モード用のＰＷＭ制御電圧ＰＷＭ３が選択され、ＰＷＭ制御電圧ＰＷＭ３の反転電圧が同期整流のメインのゲート制御電圧Ｖｇ４として出力される。このときのゲート制御電圧Ｖｇ３は整流動作するためＶｇ４の反転電圧（ただし、Ｖｇ３，Ｖｇ４の間にはデットタイムが設定されている）である。このとき、ゲート制御電圧Ｖｇ１は“Ｈ”に固定されてスイッチングトランジスタＭＮ１はＯＮし、ゲート制御電圧Ｖｇ２は“Ｌ”に固定されスイッチングトランジスタＭＮ２はＯＦＦしている。

以上のように、本実施例では、外部入力信号ＳＹＮＣに同期させて、自励発振の場合と異なる周波数の鋸波電圧ＯＳＣを発振させた場合であっても、基準デューティ電圧ＤＵＴＹ１ａ，ＤＵＴＹ２ａは自励発振のときと同じデューティをもつので、自励発振の鋸波電圧ＯＳＣで使用する場合と同様に動作させることができる。また、鋸波電圧ＯＳＣの中心電圧をシフトさせることはしないので、鋸波電圧生成用の電源電圧を高くする必要がない。また３つの誤差電圧Ｖｅｒｒ１，Ｖｅｒｒ２，Ｖｅｒｒ３によって降圧用、昇降圧用、昇圧用のＰＷＭ制御電圧ＰＷＭ１，ＰＷＭ２，ＰＷＭ３を生成するので、それらのＰＷＭ制御電圧ＰＷＭ１，ＰＷＭ２，ＰＷＭ３にデューティのばらつきは発生せず、モード毎のＰＷＭ制御電圧を安定して出力できる。

なお、本実施例では、スイッチングトランジスタＭＮ２，ＭＮ３はダイオードに置き換えることができる。このとき、ゲート制御電圧Ｖｇ２，Ｖｇ３、ゲート駆動電圧ＶＧ２，ＶＧ３は不要となるので、それらに関連する回路は不要となる。

１００：スイッチング制御回路
１１０：発振回路、１２０：基準デューティ生成回路、１３０：ＯＳＣＰＷＭ生成回路、１４０：ＰＷＭ制御回路、１５０：選択回路、１６０：駆動回路、１７０，１８０：電源回路
ＯＳＣ：鋸波電圧
ＯＳＣ＿ＰＷＭ：ＰＷＭ基準波形電圧
ＰＷＭ１～ＰＷＭ３：ＰＷＭ制御電圧
ＤＵＴＹ１ａ、ＤＵＴＹ２ａ：基準デューティ電圧
ＤＵＴＹ１、ＤＵＴＹ２：基準デューティ電圧
ＳＷ＿ＤＵＴＹ１，ＳＷ＿ＤＵＴＹ２：選択電圧
Ｖｇ１～ＶＧｇ４：ゲート制御電圧
ＶＧ１～ＶＧ４：ゲート駆動電圧

Claims (7)

1. 第１端子に直流の入力電圧が印加する第１スイッチングトランジスタと、該第１スイッチングトランジスタの第２端子に第１端子が接続され第２端子が接地された第２スイッチングトランジスタと、前記第１スイッチングトランジスタの第２端子に対して第１端子がインダクタを介して接続され第２端子が出力端子に接続された第３スイッチングトランジスタと、第１端子が前記第３スイッチングトランジスタの前記第１端子に接続され第２端子が接地された第４スイッチングトランジスタのそれぞれの第３端子を、降圧モード、昇降圧モード又は昇圧モードでそれぞれ駆動し、前記出力端子から出力する出力電圧を目標電圧に制御するスイッチング制御回路において、
   外部入力信号が入力すると該外部入力信号に同期した周波数の鋸波電圧を発振し、前記外部入力信号が入力していないときは所定の周波数の鋸波電圧を自励発振する発振回路と、
   前記鋸波電圧を波形整形してＰＷＭ基準波形電圧を生成するＯＳＣＰＷＭ生成回路と、
   前記出力電圧と前記目標電圧に相当する電圧の比較により生成したレベルの異なる第１誤差電圧と第２誤差電圧と第３誤差電圧を前記ＰＷＭ基準波形電圧とそれぞれ比較することで、前記降圧モード用の第１ＰＷＭ制御電圧と、前記昇降圧モード用の第２ＰＷＭ制御電圧と、
   前記昇圧モード用の第３ＰＷＭ制御電圧を生成するＰＷＭ制御回路と、
   前記発振回路で発振された前記鋸波電圧のピーク値に応じた互いに異なる値の第１基準電圧と第２基準電圧を生成し、前記鋸波電圧を前記第１基準電圧と前記第２基準電圧と比較して第１基準デューティ電圧と第２基準デューティ電圧を生成する基準デューティ生成回路と、
   前記第１基準デューティ電圧と前記第２基準デューティ電圧の論理の組み合わせに応じて前記第１乃至第３ＰＷＭ制御電圧のうちの１つを選択する選択回路と、
   該選択回路で選択された前記第１乃至第３ＰＷＭ制御電圧のうちの１つによって前記第１乃至第４スイッチングトランジスタの第３端子を駆動する駆動回路と、
   を備えることを特徴とするスイッチング制御回路。
2. 請求項１に記載のスイッチング制御回路において、
   前記基準デューティ生成回路は、前記鋸波電圧のピーク値をホールドするピークホールド回路と、該ピークホールド回路から出力する電圧を分圧して前記第１基準電圧を生成する第１分圧回路と、前記ピークホールド回路から出力する電圧を分圧して前記第２基準電圧を生成する第２分圧回路と、前記鋸波電圧と前記第１基準電圧を比較して前記第１基準デューティ電圧を生成する第１コンパレータと、前記鋸波電圧と前記第２基準電圧を比較して前記第２基準デューティ電圧を生成する第２コンパレータとを備えることを特徴とするスイッチング制御回路。
3. 請求項１又は２に記載のスイッチング制御回路において、
   前記第１乃至第３誤差電圧は、前記第１ＰＷＭ制御電圧が小デューティ、前記第２ＰＷＭ制御電圧が中デューティ、前記第３ＰＷＭ制御電圧が大デューティとなるように設定されている、
   ことを特徴とするスイッチング制御回路。
4. 請求項１、２又は３に記載のスイッチング制御回路において、
   前記選択回路は、前記第１基準デューティ電圧の所定エッジのタイミング時に前記第１ＰＷＭ制御電圧が第１論理のとき第１論理を保持し第２論理のとき第２論理を保持する第１選択電圧と、前記第２基準デューティ電圧の所定エッジのタイミング時に前記第２ＰＷＭ制御電圧が第１論理のとき第１論理を保持し第２論理のとき第２論理を保持する第２選択電圧とを生成し、
   前記第１選択電圧の論理と前記第２選択電圧の論理の組み合わせにより、前記第１乃至第３ＰＷＭ制御電圧のうちの１つを選択する、
   ことを特徴とするスイッチング制御回路。
5. 請求項１乃至４のいずれか１つに記載のスイッチング制御回路において、
   前記降圧モード時に、前記第１ＰＷＭ制御電圧が選択され、前記第１スイッチングトランジスタと前記第２スイッチングトランジスタが逆相でＯＮ／ＯＦＦし、前記第３スイッチングトランジスタがＯＮし、前記第４スイッチングトランジスタがＯＦＦし、
   前記昇降圧モード時に、前記第２ＰＷＭ制御電圧が選択され、前記第１スイッチングトランジスタと前記第４スイッチングトランジスタが同相でＯＮ／ＯＦＦし、前記第２スイッチングトランジスタと前記第３スイッチングトランジスタが前記第１スイッチングトランジスタと逆相でＯＮ／ＯＦＦし、
   前記昇圧モード時に、前記第３ＰＷＭ制御電圧が選択され、前記第１スイッチングトランジスタがＯＮし、前記第２スイッチングトランジスタがＯＦＦし、前記第３スイッチングトランジスタと前記第４スイッチングトランジスタが逆相でＯＮ／ＯＦＦする、
   ように制御することを特徴とするスイッチング制御回路。
6. 請求項１乃至５のいずれか１つに記載のスイッチング制御回路において、
   前記第２スイッチングトランジスタが、アノードが接地されカソードが前記第１スイッチングトランジスタの第２端子に接続される第１ダイオードに置き換えられ、
   前記第３スイッチングトランジスタが、アノードが前記第４スイッチングトランジスタの第１端子に接続されカソードが前記出力端子に接続される第２ダイオードに置き換えられ、
   前記駆動回路は、前記選択回路で選択された前記第１乃至第３ＰＷＭ制御電圧のうちの１つによって前記第１及び第４スイッチングトランジスタの第３端子を駆動する、
   ことを特徴とするスイッチング制御回路。
7. 請求項１乃至６のいずれか１つに記載のスイッチング制御回路において、
   前記駆動回路は、前記選択回路から出力する前記第１乃至第３ＰＷＭ制御電圧のレベルを低レベルから高レベルにシフトするレベルシフト回路を含むことを特徴とするスイッチング制御回路。