JP5679681B2

JP5679681B2 - 発振回路およびスイッチング電源

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Inventors: 健司中田; 伸彰梅木
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Description

本発明は、スロープ波形を有する周期信号を生成する技術に関する。

スイッチングレギュレータなどのスイッチング電源装置では、スイッチング素子のオン、オフを切りかえるためにパルス信号が利用される。パルス信号を生成する方法として、キャパシタに対する充電と放電を交互に繰り返すことによりスロープ波形を有する周期信号（三角波信号）を生成し、この周期信号を所定のレベルでスライスすることにより、その交点にもとづいてパルス信号を生成する技術が利用される（特許文献１、２）。

三角波信号を生成する発振回路としては、自走式（自励方式）と外部同期式（他励方式）が知られている。前者は、キャパシタの電圧を所定のしきい値電圧と比較し、比較結果にもとづいたタイミングで充放電のタイミングを制御する。一方、後者は、外部からの基準となるクロック信号のタイミングでキャパシタの充放電のタイミングを制御する方式であり、発振回路を外部の回路と同期させたい場合に有効である。

特開平１−２４３７０７号公報特開２００５−２２９７４４号公報

外部同期方式によって周期信号を生成する場合、基準クロック信号の周期に応じてスロープ波形のピーク電圧が変化する。周期信号を所定レベルでスライスしてパルス信号を生成する場合、周期信号（スロープ波形）のピーク電圧が変化すると、パルス信号のデューティ比が変化してしまい、回路動作に影響を与えるという問題が生ずる。

本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、外部同期方式にてスロープ波形を有する周期信号を生成する際の、ピーク電圧の変動を抑制する技術の提供にある。

本発明のある態様は、スロープ波形を有する周期信号を生成する発振回路に関する。この発振回路は、第１端子の電位が固定された第１キャパシタと、外部からの周期的な同期信号に応じたタイミングで、第１キャパシタを放電する第１放電回路と、第１キャパシタの第１端子の他端である第２端子の電圧を所定のしきい値電圧と比較し、比較結果に応じた判定信号を生成するコンパレータと、同期信号に応じたタイミングにおける判定信号のレベルに応じてその電流値が調節される充電電流を生成し、第１キャパシタに充電電流を供給する充電回路と、を備え、第１キャパシタの第２端子の電圧を周期信号として出力する。

判定信号のレベルは、放電直前のタイミングにおける周期信号の電圧、つまりスロープ波形のピーク電圧が、所定のしきい値電圧より高いか低いかを示すことになる。したがって判定信号のレベルに応じて充電電流を調節することにより、スロープ波形のピーク電圧の変動を抑制することができる。

充電回路は、判定信号に応じて制御電圧を生成する制御電圧生成部と、制御電圧を電流に変換し、制御電圧に応じた充電電流を生成する電圧電流変換回路と、を含んでもよい。制御電圧生成部は、判定信号が第１レベルのとき、制御電圧を所定の第１電圧値に近づけ、判定信号が第２レベルのとき、制御電圧を所定の第２電圧値に近づける。
この態様では、充電電流を第１電圧値に応じた値と第２電圧値に応じた値の間で変化させることができる。したがって、判定信号のレベルが、ピーク電圧がしきい値電圧より高いことを示すとき、充電電流が減少するように制御電圧を変化させ、判定信号のレベルが、ピーク電圧がしきい値電圧より低いことを示すとき、充電電流が増加するように制御電圧を変化させることにより、スロープ波形のピーク電圧をしきい値電圧に近づけることができる。

制御電圧生成部は、判定信号が第１レベルのとき第１電圧値をとり、判定信号が第２レベルのとき第２電圧値をとる基準電圧を生成する基準電圧源と、第１端子の電位が固定された第２キャパシタと、そのソース電流とそのシンク電流が所定値以下となるよう構成され、基準電圧を受けて第２キャパシタの第１端子の他端である第２端子に与えるバッファと、を含み、第２キャパシタの第２端子の電位を、制御電圧として出力してもよい。
この態様によれば、充電電流を、第１の電圧値に応じた値と第２電圧値に応じた値の間で緩やかに変化させることができ、ピーク電圧の安定性を高めることができる。

制御電圧生成部は、第２キャパシタの第２端子の電位が所定のしきい値電圧より低いとき、第２キャパシタに補助電流を供給する補助充電回路をさらに含んでもよい。
この態様によれば、回路の起動を早めることができる。

ある態様の発振回路は、判定信号にもとづき、第１キャパシタの第２端子の電圧がしきい値電圧に達したことを契機として第１キャパシタを放電する第２放電回路をさらに備えてもよい。この場合、同期信号によらずに自走発振により周期信号を生成する自走モードが実現できる。

本発明の別の態様は、スイッチング素子を含むスイッチング電源に関する。このスイッチング電源は、スイッチング電源の出力電圧に応じた帰還電圧と所定の設定電圧の誤差を増幅する誤差増幅器と、周期信号を生成する上述のいずれかの態様の発振回路と、周期信号を誤差増幅器の出力電圧と比較し、パルス幅変調信号を生成するパルス幅変調コンパレータと、パルス幅変調信号に応じて、スイッチング素子のオン、オフを制御するドライバと、を備える。

この態様によると、スイッチング電源の動作を、周期信号と同期させることができる。

本発明のさらに別の態様は、周期信号の生成方法に関する。この方法は、第１端子の電位が固定された第１キャパシタを、外部からの周期的な同期信号に応じたタイミングで放電するステップと、第１キャパシタの第１端子の他端である第２端子の電圧を所定のしきい値電圧と比較し、同期信号に応じたタイミングにおける比較結果に応じてその電流値が調節される充電電流を生成し、第１キャパシタを充電するステップと、を繰り返し、第１キャパシタの第２端子の電圧を周期信号として出力する。

本発明のさらに別の態様は、スイッチング素子を含むスイッチング電源に関する。このスイッチング電源は、設定電圧を生成する設定電圧生成部と、スイッチング電源の出力電圧に応じた帰還電圧と設定電圧の誤差を増幅する誤差増幅器と、周期信号を生成する発振回路と、周期信号を誤差増幅器の出力電圧と比較し、パルス幅変調信号を生成するパルス幅変調コンパレータと、パルス幅変調信号に応じて、スイッチング素子のオン、オフを制御するドライバと、を備える。設定電圧生成部は、少なくとも２値で切りかえ可能な基準電圧を生成する基準電圧源と、第１端子の電位が固定された第２キャパシタと、そのソース電流とそのシンク電流が所定値以下となるよう構成され、基準電圧を受けて第２キャパシタの第１端子の他端である第２端子に与えるバッファと、を含み、第２キャパシタの第２端子の電位を、設定電圧として出力する。

この態様によると、設定電圧を緩やかに変化させることができるため、別途、ソフトスタート電圧を生成せずとも、スイッチング電源の出力電圧を緩やかに切りかえること（ソフトスタート）ができる。つまりソフトスタート電圧を生成するためのキャパシタが不要となる。

なお、以上の構成要素の任意の組み合わせ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、スロープ波形を有する周期信号のピーク電圧の変動を抑制できる。

第１の実施の形態に係る発振回路の構成を示す回路図である。図２（ａ）、（ｂ）は、図１の発振回路の動作を示すタイムチャートである。図１の発振回路を備えたスイッチング電源の構成を示す回路図である。第２の実施の形態に係るスイッチング電源の構成を示す回路図である。図４のスイッチング電源の動作を示すタイムチャートである。第３の実施の形態に係るシステム電源の構成を示す回路図である。図６のシステム電源のソフト切りかえ動作を示すタイムチャートである。図６のシステム電源のパワーグッド検出の動作を示すタイムチャートである。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

（第１の実施の形態）
第１の実施の形態に係る発振回路１００は、外部同期モードと、自走モードが切りかえ可能に構成されている。外部同期モードでは、発振回路１００は外部からの同期信号ＳＹＮＣと同期して、スロープ波形を有する周期信号ＯＳＣを生成する。自走モードでは、同期信号ＳＹＮＣと無関係に発振し、周期信号ＯＳＣを生成する。

図１は、第１の実施の形態に係る発振回路１００の構成を示す回路図である。発振回路１００は、第１放電回路１０、第１キャパシタＣ１、第１コンパレータ２０、充電回路３０、第２放電回路５０を備える。

第１キャパシタＣ１は、第１端子Ｐ１が接地され、その電位が固定されている。第１放電回路１０は、外部からの周期的な同期信号ＳＹＮＣに応じたタイミングで、第１キャパシタＣ１を放電する。

好ましくは第１放電回路１０は第１放電用トランジスタ１２およびワンショット回路１４を含む。第１放電用トランジスタ１２は、第１キャパシタＣ１と並列に接続されたスイッチ素子であり、ＭＯＳＦＥＴあるいはバイポーラトランジスタで構成される。第１放電用トランジスタ１２は、一端（ソース／エミッタ）が接地され、他端（ドレイン／コレクタ）が第１キャパシタＣ１の第２端子Ｐ２と接続されている。

ワンショット回路１４は、同期信号ＳＹＮＣの所定のエッジのタイミングから所定の第１期間τ１の間、ハイレベルとなる放電指示信号Ｓ１を発生する。以下、所定のエッジは、ポジティブエッジの場合を説明するが、本発明はそれに限定されず、ネガティブエッジであってもよいし、ポジティブエッジとネガティブエッジの両方であってもよい。放電指示信号Ｓ１は、第１放電用トランジスタ１２の制御端子（ゲート／ベース）に入力される。つまり、第１放電用トランジスタ１２は、同期信号ＳＹＮＣのポジティブエッジから第１期間τ１の間オンとなり、第１キャパシタＣ１が放電される。

第１コンパレータ２０は、第１キャパシタＣ１の第２端子Ｐ２の電圧（キャパシタ電圧Ｖ１）を所定のしきい値電圧Ｖｔｈ１と比較し、比較結果に応じた判定信号Ｓ２を生成する。判定信号Ｓ２は、Ｖ１＞Ｖｔｈ１のときハイレベル（第１レベル）、Ｖ１＜Ｖ２のときローレベル（第２レベル）となる。

充電回路３０は、第１キャパシタＣ１に充電電流Ｉｃｈｇを供給し、第１キャパシタＣ１を充電する。充電回路３０には、判定信号Ｓ２および放電指示信号Ｓ１が入力される。充電回路３０は、放電指示信号Ｓ１のポジティブエッジのタイミングにおける、判定信号Ｓ２のレベルに応じて、充電電流Ｉｃｈｇの電流値を調節する。放電指示信号Ｓ１のポジティブエッジのタイミングは、同期信号ＳＹＮＣのポジティブエッジのタイミングと一致する。つまり充電回路３０は、同期信号ＳＹＮＣに応じたタイミング（以下、判定タイミングと称する）における判定信号Ｓ２のレベルに応じて、充電電流Ｉｃｈｇを調節する。

充電回路３０は、判定タイミングにおいて、判定信号Ｓ２が第１レベル（ハイレベル）のとき、つまりＶ１＞Ｖｔｈ１のとき、充電電流Ｉｃｈｇを減少させる。反対に判定タイミングにおいて判定信号Ｓ２が第２レベル（ローレベル）のとき、つまりＶ１＜Ｖｔｈ１のとき、充電電流Ｉｃｈｇを増加させる。

第１放電回路１０が第１キャパシタＣ１を放電する第１期間τ１の間、キャパシタ電圧Ｖ１は接地電圧となる（放電期間）。その後、第１放電回路１０が放電を停止すると、第１キャパシタＣ１が充電電流Ｉｃｈｇによって充電され、キャパシタ電圧Ｖ１が時間と共に上昇する（充電期間）。つまりスロープ波形が生成される。

発振回路１００は、同期信号ＳＹＮＣと同期して、充電期間と放電期間が交互に繰り返すことにより、スロープ波形を有する周期信号ＯＳＣ（三角波信号）を生成する。

判定タイミングは、第１放電回路１０が第１キャパシタＣ１の放電を開始するタイミングに他ならない。つまり、判定タイミングにおける第１キャパシタＣ１のキャパシタ電圧Ｖ１は、スロープ波形のピーク電圧とほぼ一致する。発振回路１００は、スロープ波形のピーク電圧Ｖｐｅａｋがしきい値電圧Ｖｔｈ１より高い場合には、充電電流Ｉｃｈｇを減少させる。したがって次の周期において、ピーク電圧Ｖｐｅａｋが低下する方向にフィードバックがかかる。反対にピーク電圧Ｖｐｅａｋがしきい値電圧Ｖｔｈ１より低い場合には、充電電流Ｉｃｈｇを増加させる。したがって次の周期において、ピーク電圧Ｖｐｅａｋが上昇する方向にフィードバックがかかる。
このようにして、発振回路１００は、ピーク電圧Ｖｐｅａｋがしきい値電圧Ｖｔｈ１に近づくようにフィードバックを行い、ピーク電圧Ｖｐｅａｋの変動を抑制することができる。

好ましくは充電回路３０は、制御電圧生成部３０ａ、電圧電流変換回路３０ｂ、ロジック部３０ｃを含む。

ロジック部３０ｃは、たとえばＤフリップフロップを含む。Ｄフリップフロップのクロック端子には、放電指示信号Ｓ１（同期信号ＳＹＮＣ）が入力され、データ端子Ｄには、判定信号Ｓ２が入力される。Ｄフリップフロップの出力信号Ｑ（Ｓ３）は、同期信号ＳＹＮＣのポジティブエッジ（つまり判定タイミング）に応答して判定信号Ｓ２をラッチし、次の同期信号ＳＹＮＣのポジティブエッジまでその値を保持する。

制御電圧生成部３０ａは、判定タイミングにおける判定信号Ｓ２に応じて制御電圧Ｖｃｏｎｔを生成する。制御電圧生成部３０ａは、判定信号Ｓ２が第１レベル（ハイレベル）のとき、制御電圧Ｖｃｏｎｔを所定の第１電圧値Ｖｃｏｎｔ１に近づけ、判定信号Ｓ２が第２レベル（ローレベル）のとき、制御電圧Ｖｃｏｎｔを所定の第２電圧値Ｖｃｏｎｔ２（ただしＶｃｏｎｔ１＜Ｖｃｏｎｔ２）に近づける。

電圧電流変換回路３０ｂは、制御電圧Ｖｃｏｎｔを電流Ｉｃｏｎｔに変換し、当該電流Ｉｃｏｎｔに応じて充電電流Ｉｃｈｇを生成する。充電電流Ｉｃｈｇは制御電流Ｉｃｏｎｔと等しくてもよいし、所定の関係（たとえば定数倍）を有してもよい。

この構成によれば、充電電流Ｉｃｈｇを第１電圧値Ｖｃｏｎｔ１に応じた値（Ｉｃｈｇ１）と第２電圧値Ｖｃｏｎｔ２に応じた値（Ｉｃｈｇ２）の間で変化させることができる。したがって、判定信号Ｓ２のレベルが、ピーク電圧Ｖｐｅａｋがしきい値電圧Ｖｔｈ１より高いことを示すとき、充電電流Ｉｃｈｇが減少するように制御電圧Ｖｃｏｎｔを変化させ、判定信号Ｓ２のレベルが、ピーク電圧Ｖｐｅａｋがしきい値電圧Ｖｔｈ１より低いことを示すとき、充電電流Ｉｃｈｇが増加するように制御電圧Ｖｃｏｎｔを変化させる。その結果、スロープ波形のピーク電圧Ｖｐｅａｋをしきい値電圧Ｖｔｈ１に近づけることができる。

充電回路３０のさらに具体的な構成例を説明する。
たとえば制御電圧生成部３０ａは、基準電圧源３２、バッファ３４、第２キャパシタＣ２、補助充電回路３６を含む。

基準電圧源３２は、判定信号Ｓ３が第１レベル（ハイレベル）のとき第１電圧値Ｖｃｏｎｔ１をとり、判定信号Ｓ３が第２レベル（ローレベル）のとき第２電圧値Ｖｃｏｎｔ２をとる基準電圧Ｖｒｅｆを生成する。

第２キャパシタＣ２は、その第１端子Ｐ１が接地されて、電位が固定されている。バッファ（ボルテージフォロア）３４は、そのソース電流とそのシンク電流が所定値以下となるよう構成される。たとえばソース電流およびシンク電流の上限は、５μＡとなっている。ソース電流およびシンク電流は、バッファ３４を構成するアンプの出力段のプッシュプルのトランジスタのサイズおよびバイアスによって設計・制御できる。バッファ３４は、基準電圧源３２からの基準電圧Ｖｒｅｆを受けて第２キャパシタＣ２の第２端子Ｐ２に印加する。

制御電圧生成部３０ａは、第２キャパシタＣ２の第２端子Ｐ２の電位を、制御電圧Ｖｃｏｎｔとして出力する。

定常状態において、基準電圧Ｖｒｅｆと制御電圧Ｖｃｏｎｔの電圧値は等しい。基準電圧Ｖｒｅｆ１が変化すると、制御電圧Ｖｃｏｎｔも追従するが、その追従速度は、バッファ３４のソース電流、シンク電流および第２キャパシタＣ２の容量で規定される。基準電圧Ｖｒｅｆを、第１電圧値Ｖｃｏｎｔ１から第２電圧値Ｖｃｏｎｔ２へと、あるいは第２電圧値Ｖｃｏｎｔ２から第１電圧値Ｖｃｏｎｔ１へと切りかえたときに、制御電圧Ｖｃｏｎｔを、緩やかに変化させることができる。

補助充電回路３６は、第２キャパシタＣ２の第２端子Ｐ２の電位Ｖｃｏｎｔが所定のしきい値電圧Ｖｔｈ２より低いとき、第２キャパシタＣ２に補助電流Ｉ２を供給する。たとえば補助充電回路３６は、第２コンパレータ３８、電流源４０、スイッチ４２を含む。電流源４０は、補助電流Ｉ２を生成する。第２コンパレータ３８は、制御電圧Ｖｃｏｎｔを第２しきい値電圧Ｖｔｈ２と比較する。スイッチ４２は、補助電流Ｉ２の経路上に設けられ、第２コンパレータ３８の出力に応じてオン、オフが制御される。

続いて電圧電流変換回路３０ｂの構成例を説明する。電圧電流変換回路３０ｂは、演算増幅器４４、トランジスタ４６、カレントミラー回路４８、周波数設定抵抗Ｒ１を含む。
周波数設定抵抗Ｒ１の第１端子は接地されている。トランジスタ４６は、ＮＰＮ型バイポーラトランジスタ（もしくはＮチャンネルＭＯＳＦＥＴ）であり、その一端（エミッタ／ソース）が周波数設定抵抗Ｒ１の第２端子と接続されている。演算増幅器４４の非反転入力端子には、制御電圧Ｖｃｏｎｔが入力され、非反転入力端子は周波数設定抵抗Ｒ１の第２端子と接続される。演算増幅器４４の出力端子は、トランジスタ４６の制御端子（ベース／ゲート）と接続される。周波数設定抵抗Ｒ１の第２端子には制御電圧Ｖｃｏｎｔが印加され、トランジスタ４６および周波数設定抵抗Ｒ１を含む経路には、
Ｉｃｏｎｔ＝Ｖｃｏｎｔ／Ｒ１
なる制御電流が流れる。

カレントミラー回路４８は、所定のミラー比にて制御電流Ｉｃｏｎｔをコピーし、折り返し、充電電流Ｉｃｈｇを生成する。

発振回路１００により生成される周期信号ＯＳＣのスロープの傾きは、周波数設定抵抗Ｒ１の抵抗値および第１キャパシタＣ１の容量値で決定される。したがって、周波数設定抵抗Ｒ１および第１キャパシタＣ１は、外付け部品とすることが好ましい。

以上が、外部同期モードと関連する構成である。続いて、自走モードと関連する構成を説明する。自走モードを実現するために、第２放電回路５０が設けられる。

第２放電回路５０は、第１コンパレータ２０により生成される判定信号Ｓ２を受ける。第２放電回路５０は、判定信号Ｓ２がローレベル（第２レベル）からハイレベル（第１レベル）に遷移（ポジティブエッジ）したこと、言い換えれば第１キャパシタＣ１のキャパシタ電圧Ｖ１がしきい値電圧Ｖｔｈ１に達したことを契機として第１キャパシタＣ１を放電する。

たとえば第２放電回路５０は、ロジック回路５２および第２放電用トランジスタ５４を含む。第２放電用トランジスタ５４は、第１放電用トランジスタ１２と同様に第１キャパシタＣ１と並列に設けられている。ロジック回路５２はたとえばワンショット回路を含み、判定信号Ｓ２のポジティブエッジが発生すると、第２期間τ２の間、放電指示信号Ｓ４をハイレベルとして第２放電用トランジスタ５４をオンさせる。第１期間τ１と第２期間τ２は等しくてもよい。

以上が発振回路１００の構成である。続いてその動作を説明する。図２（ａ）、（ｂ）は、図１の発振回路１００の動作を示すタイムチャートである。図２（ａ）は、外部同期モード時の動作を、図２（ｂ）は、自走モード時の動作を示す。

はじめに外部同期モードの動作を説明する。時刻ｔ０は充電期間であり、第１キャパシタＣ１が充電され、周期信号ＯＳＣがスロープ波形となる。時刻ｔ１に、同期信号ＳＹＮＣのポジティブエッジが発生すると、それから第１期間τ１の間、放電指示信号Ｓ１がハイレベルとなり、放電期間となる。放電期間に第１キャパシタＣ１が放電され、周期信号ＯＳＣの電位が接地電位（０Ｖ）まで低下する。

制御電圧Ｖｃｏｎｔが第２しきい値電圧Ｖｔｈ２より低い領域では、補助充電回路３６がアクティブとなり、制御電圧Ｖｃｏｎｔは速い速度で上昇する。制御電圧Ｖｃｏｎｔが第２しきい値電圧Ｖｔｈ２を超えると、制御電圧Ｖｃｏｎｔの変化速度は、バッファ３４のソース電流（シンク電流）によって規定される。

制御電圧Ｖｃｏｎｔが上昇するに従って、それと比例する充電電流Ｉｃｈｇも上昇する。つまり、周期信号ＯＳＣのスロープの傾きが大きくなっていき、ピーク電圧Ｖｐｅａｋも上昇していく。

時刻ｔ１、ｔ２、ｔ３と、同期信号ＳＹＮＣのポジティブエッジのタイミング（判定タイミング）ごとに、ピーク電圧Ｖｐｅａｋが上昇していき、時刻ｔ４の判定タイミングにおいて、ピーク電圧Ｖｐｅａｋが第１しきい値電圧Ｖｔｈ１を上回ると、判定信号Ｓ３（Ｓ２）がハイレベルとなり、基準電圧Ｖｒｅｆ１が第１電圧値Ｖｃｏｎｔ１に切りかえられる。これに応答して、制御電圧Ｖｃｏｎｔが減少していき、充電電流Ｉｃｈｇが減少するようにフィードバックがかかる。充電電流Ｉｃｈｇが減少すると、周期信号ＯＳＣのスロープの傾きが小さくなるため、次の判定タイミングｔ５におけるピーク電圧Ｖｐｅａｋは小さくなる。

このようにして、図１の発振回路１００によれば、ピーク電圧Ｖｐｅａｋが第１しきい値電圧Ｖｔｈ１に近づくように、充電電流Ｉｃｈｇの値を調節することができる。

続いて、自走モードの動作を説明する。自走モードでは、充電回路３０の充電電流Ｉｃｈｇが一定値に固定される。これは基準電圧Ｖｒｅｆを固定することで実現される。図２（ｂ）に示すように、周期信号ＯＳＣが第１しきい値電圧Ｖｔｈ１に達するごとに、判定信号Ｓ２がハイレベルとなる。判定信号Ｓ２がハイレベルとなると、第２期間τ２、放電指示信号Ｓ４がハイレベルとなり、第１キャパシタＣ１が放電される。

図１の発振回路１００によれば、外部同期モードと自走モードを切りかえることができる。そして、これら両方のモードにおいて、複雑な調整を行うことなく、周期信号ＯＳＣのピーク電圧Ｖｐｅａｋを、第１しきい値電圧Ｖｔｈ１付近に保つことができる。

続いて発振回路１００のアプリケーションを説明する。図３は、図１の発振回路１００を備えたスイッチング電源２００の構成を示す回路図である。

スイッチング電源２００は昇圧型のスイッチングレギュレータであり、制御回路２１０と出力回路２２０を含む。出力回路２２０はインダクタＬ１、ダイオードＤ１、出力キャパシタＣｏ、フィードバック抵抗Ｒ１０、Ｒ１１を含む。出力回路２２０のトポロジーは一般的なものであるからここでの説明を省略する。

スイッチング電源２００の出力電圧Ｖｏｕｔは、負荷２０２に供給されるとともに、抵抗Ｒ１０、Ｒ１１によって分圧され、制御回路２１０に帰還電圧Ｖｆｂとしてフィードバックされる。

制御回路２１０は、誤差増幅器７０、ＰＷＭコンパレータ７２、ドライバ７４、スイッチング素子７６および図１の発振回路１００を備える。
発振回路１００は、同期信号ＳＹＮＣを受け、スロープ波形を有する周期信号ＯＳＣを生成する。誤差増幅器７０は帰還電圧Ｖｆｂと所定の設定電圧Ｖｓｅｔの誤差を増幅し、誤差電圧Ｖｅｒｒを生成する。ＰＷＭコンパレータ７２は、周期信号ＯＳＣを誤差増幅器７０からの誤差電圧Ｖｅｒｒと比較し、パルス幅変調信号（ＰＷＭ信号）を生成する。ドライバ７４は、ＰＷＭ信号に応じてスイッチング素子７６のオン、オフを制御する。

たとえばスイッチング電源２００をデジタルカメラに搭載する場合、カメラ内部のクロックと、スイッチング電源２００のスイッチング動作を同期させることができ、ひいては撮像された画像のノイズを低減することができる。

図３のスイッチング電源では、発振回路１００をＰＷＭ信号の生成に利用しているが、発振回路１００の用途はそれに限定されない。たとえばスイッチング電源においては、ＰＷＭ信号の最大デューティ比や最小デューティ比を設定するために、固定されたデューティを有するパルス信号が生成される場合がある。かかるパルス信号の生成にも、図１の発振回路１００を利用できる。

またスイッチング電源は降圧型、反転型、昇降圧型であってもよく、そのタイプに応じて出力回路２２０およびスイッチング素子７６のトポロジーを変更すればよい。

（第２の実施の形態）
第２の実施の形態では、スイッチング電源２００において、その出力電圧Ｖｏｕｔを緩やかに変化させるソフトスタート技術について説明をする。図４は、第２の実施の形態に係るスイッチング電源２００ａの構成を示す回路図である。

スイッチング電源２００ａは、制御回路２１０ａおよび出力回路２２０を備える。制御回路２１０ａは、誤差増幅器７０、ＰＷＭコンパレータ７２、ドライバ７４、スイッチング素子７６、発振回路１００、設定電圧生成部８０を備える。

誤差増幅器７０、ＰＷＭコンパレータ７２、ドライバ７４、スイッチング素子７６については上述した。発振回路１００は図１と同様の構成であってもよいし、別の構成であっても構わない。

設定電圧生成部８０は、誤差増幅器７０が参照すべき設定電圧（ソフトスタート電圧）Ｖｓｅｔを生成する。設定電圧生成部８０は、基準電圧源３２、第２キャパシタＣ２、バッファ３４を含む。基準電圧源３２は、少なくとも２値で切りかえ可能な基準電圧Ｖｒｅｆを生成する。基準電圧源３２にはセレクト信号ＳＥＬが入力されており、たとえばセレクト信号ＳＥＬが第１レベル（ハイレベル）のとき、基準電圧Ｖｒｅｆは１Ｖに、第２レベル（ローレベル）のとき０．８Ｖに設定される。

第２キャパシタＣ２は、第１端子の電位が固定されている。バッファ３４は、そのソース電流とそのシンク電流が所定値以下となるよう構成される。バッファ３４は、基準電圧Ｖｒｅｆを受けて第２キャパシタＣ２の第２端子に印加する。つまり設定電圧生成部８０の構成は、図１の制御電圧生成部３０ａから補助充電回路３６を省略した構成である。

続いて図４のスイッチング電源２００ａの動作を説明する。図５は、図４のスイッチング電源２００ａの動作を示すタイムチャートである。時刻ｔ０以前、スタンバイ信号ＳＴＢ（図４には不図示）はネゲートされており、制御回路２１０ａの各ブロックの動作を停止している。停止状態において、基準電圧Ｖｒｅｆおよび設定電圧Ｖｓｅｔはいずれも０Ｖである。またセレクト信号ＳＥＬはローレベルである。時刻ｔ０にスタンバイ信号ＳＴＢがアサートされ、スイッチング電源２００ａが昇圧動作を開始する。

時刻ｔ０にスタンバイ信号ＳＴＢがアサートされると、基準電圧源３２は基準電圧Ｖｒｅｆ（＝０．８Ｖ）の生成を開始する。設定電圧Ｖｓｅｔは基準電圧Ｖｒｅｆ（＝０．８Ｖ）と一致するまで時間とともに上昇する。設定電圧Ｖｓｅｔが緩やかに上昇することにより、スイッチング電源２００ａの出力電圧Ｖｏｕｔも緩やかに上昇し、ソフトスタートが実現できる。

時刻ｔ１に、セレクト信号ＳＥＬがハイレベルとなり、基準電圧源３２は基準電圧Ｖｒｅｆを１．０Ｖに切りかえる。その結果、設定電圧Ｖｓｅｔは、基準電圧Ｖｒｅｆ（＝１．０Ｖ）と一致するまで時間とともに上昇する。スイッチング電源２００ａの出力電圧Ｖｏｕｔは、設定電圧Ｖｓｅｔに追従して上昇する。つまり、出力電圧Ｖｏｕｔを緩やかに変化させることができる。

時刻ｔ２に、セレクト信号ＳＥＬがローレベルとなると、基準電圧源３２は基準電圧Ｖｒｅｆを０．８Ｖに切りかえる。その結果、設定電圧Ｖｓｅｔは、時間とともに低下し、基準電圧Ｖｒｅｆ（＝０．８Ｖ）と一致する。スイッチング電源２００ａの出力電圧Ｖｏｕｔは、設定電圧Ｖｓｅｔに追従してゆるやかに低下する。

時刻ｔ３にスタンバイ信号ＳＴＢがネゲートされると制御回路２１０ａが停止状態となる。そうすると、出力キャパシタＣｏが放電することにより出力電圧Ｖｏｕｔが緩やかに低下していき、第２キャパシタＣ２が放電することにより設定電圧Ｖｓｅｔも緩やかに低下していく。

従来のスイッチング電源では、ソフトスタート回路を利用することにより、出力電圧Ｖｏｕｔを０Ｖから第１の電圧値（１２Ｖ）まで緩やかに変化させることは可能であった。しかしながら、第１の電圧値（１２Ｖ）から第２の電圧値（１６Ｖ）への切りかえ、もしくはその逆の切りかえは急峻となってしまう。第１、第２の電圧値での切りかえをスムーズに行う別のアプローチは、ソフトスタート用のキャパシタとは別に、もうひとつのキャパシタを設けて、電圧切りかえを緩やかに行うことである。しかしながら、このアプローチは、回路部品（キャパシタ）の点数が増加するという問題がある。これに対して、図４のスイッチング電源２００ａによれば、単一のキャパシタＣ２のみで、出力電圧Ｖｏｕｔを複数の電圧値の間で緩やかに変化させることができる。

（第３の実施の形態）
図６は、第３の実施の形態に係るシステム電源の構成を示す回路図である。システム電源３００は、出力電圧Ｖｏｕｔを生成する１チャンネルのスイッチング電源（ＤＣ／ＤＣコンバータ）と、出力電圧ＶＯＵＴＬＤＯを生成する１チャンネルのリニアレギュレータ（低飽和レギュレータ：ＬＤＯ）を備える。

このシステム電源３００は、セレクト信号ＳＥＬの値に応じて、２つの出力電圧Ｖｏｕｔ、ＶＯＵＴＬＤＯのレベルが切りかえ可能となっている。
ＳＥＬ端子電圧が、ハイレベルＨ（２．０Ｖ＜ＳＥＬ＜２０．０Ｖ）とローレベルＬ（−０．３Ｖ＜ＳＥＬ＜０．３Ｖ）のときで、２つの出力電圧およびソフトスタート電圧ＳＳは以下の値に設定される。ソフトスタート電圧ＳＳは、スイッチング電源とＬＤＯが基準とする電圧である。
（１）ＳＥＬ＝Ｌ
Ｖｏｕｔ＝１２．３Ｖ
ＶＯＵＴＬＤＯ＝１１．８Ｖ
Ｖｓｓ＝０．８Ｖ
（２）ＳＥＬ＝Ｈ
Ｖｏｕｔ＝１６．５Ｖ
ＶＯＵＴＬＤＯ＝１６．０Ｖ
Ｖｓｓ＝１．０Ｖ

システム電源３００は、制御ＩＣ３０２と、スイッチングレギュレータ出力回路（以下、単に出力回路と称する）２２０およびいくつかの外付けチップ部品を備える。

制御ＩＣ３０２は、ＮチャンネルＦＥＴ内蔵の１チャンネル昇圧ＤＣ／ＤＣコントローラ３０６と、１チャンネルの低飽和レギュレータ（ＬＤＯ）３０８、レギュレータ３１０、バンドギャップリファレンス回路３１２を備える。

レギュレータ３１０は、ドライバ７４に供給するための５．０Ｖの電圧ＶＲＥＧを生成する。バンドギャップリファレンス回路３１２は、３．０Ｖの基準電圧ＶＲＥＦを生成する。

ＤＣ／ＤＣコンバータに関する回路の説明をする。出力回路２２０の構成は、図３や図４と同様である。ＤＣ／ＤＣコンバータの出力電圧Ｖｏｕｔは、フィードバック入力端子ＩＮにフィードバックされる。フィードバック抵抗Ｒ１０、Ｒ１１は、図６では制御ＩＣ３０２に内蔵されており、分圧比が異なる２つのペアがセレクタ３１４によって切りかえ可能となっている。つまり分圧比は、セレクト端子ＳＥＬに入力されるセレクト信号ＳＥＬに応じて切りかえられる。セレクタ３１４を介して、出力電圧Ｖｏｕｔに応じたフィードバック電圧Ｖｆｂが誤差増幅器７０に入力される。

ソフトスタート設定部３１６は、図４の設定電圧生成部８０に対応する。ソフトスタート設定部３１６は、ソフトスタート電圧Ｖｓｓ（図４の設定電圧Ｖｓｅｔ）を生成し、誤差増幅器７０へと出力する。ソフトスタート設定部３１６の基準電圧源３２は、セレクタ３１８を備え、セレクト信号ＳＥＬのレベルに応じて、１．０Ｖまたは０．８Ｖの電圧を選択する。セレクタ３１８により選択された基準電圧Ｖｒｅｆがバッファ３４に入力される。キャパシタＣｓｓは、図４の第２キャパシタＣ２に対応する。

ソフトスタート設定部３１６の出力電圧ＳＳは、時間とともに緩やかに上昇する。起動開始から出力電圧Ｖｏｕｔ、ＶＯＵＴＬＤＯが１００％の出力値に達するまでの時間（ソフトスタート時間）Ｔｓｓ［ｓｅｃ］は、以下の計算式で求められる。
Ｔｓｓ＝Ｃｓｓ×Ｖｓｓ／Ｉｓｓ［ｓｅｃ］
Ｖｓｓは、基準電圧源３２の出力電圧（Ｖｒｅｆ）であり、ＳＥＬ＝ＬのときＶｓｓ＝０．８Ｖ、ＳＥＬ＝ＨのときＶｓｓ＝１．０Ｖである。ＩｓｓはＳＳ端子に対する充電電流であり、典型的には５μＡである。たとえばＴｓｓ＝２０ｍｓｅｃに設定したい場合、ＳＥＬ＝Ｈとすると容量値は、
Ｃｓｓ＝Ｉｓｓ×Ｔｓｓ／Ｖｓｓ＝５μＡ×２０ｍｓｅｃ／１Ｖ＝０．１μＦ
となる。この容量値をＳＳ端子に接続してＳＥＬ＝Ｌで回路を起動した場合、Ｖｓｓ＝０．８Ｖとなるため、ソフトスタート時間Ｔｓｓは、
Ｔｓｓ＝０．１μＦ×０．８Ｖ／５μＡ＝１６ｍｓｅｃ
となる。

このシステム電源３００では、動作中にＳＥＬ端子電圧をＬとＨとで切りかえることにより、出力電圧Ｖｏｕｔ、ＶＯＵＴＬＤＯを切りかえることが可能である。この切りかえに際して出力電圧のオーバーシュート、アンダーシュートを抑制するために、出力電圧のソフト切りかえ機能が働く。ソフト切りかえ動作時の出力電圧の遷移時間Ｔｘ［ｓｅｃ］は、ソフトスタート時間Ｔｓｓの設定と同様、ＳＳ端子に接続される容量値によって以下の計算式で求められる時間に設定される。
Ｔｘ＝Ｃｓｓ×ΔＶｓｓ／Ｉｓｓ［ｓｅｃ］
ここでΔＶｓｓは、ソフトスタート電圧Ｖｓｓの変化量であり、１．０−０．８＝０．２Ｖとなる。図７は、図６のシステム電源３００のソフト切りかえ動作を示すタイムチャートである。時刻ｔ０にスタンバイ（ＳＴＢ）端子電圧がハイレベルとなると、レギュレータ３１０、バンドギャップリファレンス回路３１２が起動する。そして時刻ｔ１に、基準電圧ＶＲＥＦがあるしきい値を超えるとＶＲＥＦに対するＵＶＬＯ（低電圧ロックアウト）が解除される。続く時刻ｔ２に、基準電圧ＶＲＥＧがしきい値を超えるとＶＲＥＧに対するＵＶＬＯが解除される。これを受けてソフトスタート設定部３１６が起動し、ソフトスタート電圧Ｖｓｓが０．８Ｖに向けて上昇し始める。ソフトスタート電圧Ｖｓｓと追従して、２つの出力電圧Ｖｏｕｔ、ＶＯＵＴＬＤＯも上昇し、ソフトスタート時間Ｔｓｓ経過後の時刻ｔ３に目標値に達する。

時刻ｔ４にセレクト端子電圧ＳＥＬがハイレベルに切りかえられ、出力電圧のレベル切りかえが指示される。これを受けて、ノードｘの電位が０．８Ｖから１Ｖに切りかえられ、ソフトスタート電圧Ｖｓｓが時間とともに上昇し始める。遷移時間Ｔｘ経過後の時刻ｔ５に、２つの出力電圧Ｖｏｕｔが目標値に達する。

時刻ｔ６にセレクト端子電圧ＳＥＬがローレベルに切りかえられると、遷移時間Ｔｘ経過後の時刻ｔ７に出力電圧Ｖｏｕｔ、ＶＯＵＴＬＤＯが低い方の目標値に遷移する。時刻ｔ８にスタンバイ端子電圧をローレベルとすると、レギュレータ３１０、バンドギャップリファレンス回路３１２がオフし、回路がシャットダウンする。

続いてＬＤＯ３０８について説明する。ＬＤＯ３０８は、ＤＣ／ＤＣコンバータの出力電圧Ｖｏｕｔを降圧し、安定化して出力電圧ＶＯＵＴＬＤＯを出力する。ＬＤＯ３０８は、トランジスタ９０、誤差増幅器９２、フィードバック抵抗Ｒ２０、Ｒ２１、セレクタ９４、パワーグッド回路９６、遅延回路９８、トランジスタ９９を備える。

フィードバック抵抗Ｒ２０、Ｒ２１は、出力電圧ＶＯＵＴＬＤＯを分圧する。制御ＩＣ３０２には、分圧比が異なるフィードバック抵抗Ｒ２０、Ｒ２１のペアが２組設けられており、セレクタ９４によって分圧比が切りかえ可能となっている。セレクト信号ＳＥＬに応じて設定された分圧比で分圧された出力電圧Ｖｆｂ２が誤差増幅器９２にフィードバックされる。誤差増幅器９２は、帰還電圧Ｖｆｂ２と、ソフトスタート電圧Ｖｓｓの誤差を増幅し、トランジスタ９０のゲート電圧、つまりトランジスタ９０の電圧降下量を調節する。その結果、出力電圧ＶＯＵＴＬＤＯがソフトスタート電圧Ｖｓｓに応じた目標値に保たれる。

パワーグッド回路９６は、ＬＤＯ３０８の出力電圧ＶＯＵＴＬＤＯをモニタし、その電圧レベルが良好か否かを示すパワーグッド信号Ｓ１０を生成し、パワーグッド端子ＰＧの電位を切りかえる。ＰＧ端子内部は、ＮチャンネルＭＯＳＦＥＴ９９のオープンドレイン形式となっており、外部電源にプルアップして使用される。ＬＤＯ３０８の出力電圧ＶＯＵＴＬＤＯが設定電圧の８０％以下となると、パワーグッド検出となり、パワーグッド信号Ｓ１０がネゲートされ、ＰＧ端子がローレベルになる。出力電圧が９０％以上となるとパワーグッド信号Ｓ１０がアサートされ（パワーグッド保護解除）となり、ＰＧ端子がハイレベルとなる。パワーグッド機能を使用しない場合には、ＤＥＬＡＹ端子およびＰＧ端子をオープンとすればよい。

遅延回路９８は、パワーグッド回路９６から出力されるパワーグッド信号Ｓ１０を検出遅延時間Ｔ_{ＤＥＬＡＹ}遅延させることにより、電圧レベルが不良な状態が遅延時間Ｔ_{ＤＥＬＡＹ}以上持続したときに、ＰＧ端子の電位を切りかえる。パワーグッド検出から、ＰＧ端子の切り替わりまでの検出遅延時間はＴ_{ＤＥＬＡＹ}は、ＤＥＬＡＹ端子に接続するコンデンサＣ_{ＤＥＬＡＹ}［μＦ］の容量によって以下の計算式から求められる。
Ｔ_{ＤＥＬＡＹ}＝Ｃ_{ＤＥＬＡＹ}×Ｖｔｈ_{ＤＥＬＡＹ}／Ｉ_{ＤＥＬＡＹ}
Ｖｔｈ_{ＤＥＬＡＹ}：ＤＥＬＡＹ端子スレッショルド電圧（ｔｙｐ．０．８Ｖ）
Ｉ_{ＤＥＬＡＹ}：ＤＥＬＡＹ端子流出電流（ｔｙｐ．１μＡ）

ＩＣ起動時には、パワーグッド機能とソフトスタート機能が同時に働く。したがってパワーグッドの検出遅延時間よりもソフトスタートによる出力９０％までの到達時間が長い設定となっていると、ＩＣ起動時にパワーグッド検出が行われてしまう。このことから、遅延時間Ｔ_{ＤＥＬＡＹ}は、９０％到達時間よりも長く設定する必要がある。

図８は、パワーグッド検出の動作を示すタイムチャートである。時刻ｔ０〜ｔ２までは図７と同様である。時刻ｔ３以前では、出力電圧ＶＯＵＴＬＤＯが設定値の９０％以下であるが、検出遅延時間Ｔ_{ＤＥＬＡＹ}が経過していないため、ＰＧ信号はアサート（ハイレベル）されたままである。時刻ｔ３に９０％に達すると、パワーグッドが解除される。

その後、時刻ｔ４に出力電圧ＶＯＵＴＬＤＯが設定値の８０％を下回り、その状態が検出遅延時間Ｔ_{ＤＥＬＡＹ}持続すると、時刻ｔ５にＰＧ信号がアサートされる。出力電圧ＶＯＵＴＬＤＯが再び目標値の９０％に達すると、パワーグッド検出が解除され、ＰＧ信号がアサート（ハイレベル）される。

ＵＶＬＯ（低電圧入力誤動作防止回路：Under Voltage Lock Out）３２０は、電源投入時や電源遮断時のＩＣの誤動作を防止するための保護回路である。ＵＶＬＯ３２０は、ＶＣＣ端子電圧が４．０Ｖ以下になると、ＤＣ／ＤＣコンバータおよびＬＤＯをオフし、ＳＳ端子をローレベルに固定する。ＵＶＬＯの検出端子には０．１Ｖのヒステリシス幅があり、スレッショルドオンラインでの入力電圧変動による誤動作が防止される。また内蔵レギュレータ３１０の電圧ＶＲＥＧの低下時にも誤動作防止のため保護機能が働く。具体的には、ＶＲＥＧ端子が２．７Ｖ以下になると、ＤＣ／ＤＣコンバータおよびＬＤＯをオフし、ＳＳ端子をローレベルに固定する。ＶＲＥＧの検出端子には０．６Ｖのヒステリシス幅が設定されている。またＵＶＬＯ３２０は基準電圧ＶＲＥＦを監視し、その値が１．１Ｖ以下となると、内部レギュレータ３１０をオフする。ＶＲＥＦの検出端子にはヒステリシスは設けられない。

ＯＣＰ（過電流保護回路：Over Current Protection）３２２は、スイッチング素子７６に流れる電流をモニタし、過負荷状態（５５０ｍＡ以上）になると「フの字」特性の過電流保護を行う。ＯＣＰの設定値は制御ＩＣ３０２の内部で固定されている。

ＯＶＰ（過電圧保護回路：Over Voltage Protection）３２４は、ＬＤＯ３０８の過電圧入力によるＩＣの誤動作を防止するために設けられる。ＯＶＰ３２４は、ＶＩＮＬＤＯ端子電圧が２０Ｖ以上となると、ＬＤＯ３０８をオフする。

ＴＳＤ（加熱保護回路：Thermal Shut Down）３２６は、異常発熱によるＩＣの信頼性に及ぼす影響を防止するための保護回路である。ＴＳＤ３２６は、チップの異常発熱（たとえば１７５℃異常）を検知すると、ＤＣ／ＤＣコンバータおよびＬＤＯ３０８をオフする。

続いてＤＣ／ＤＣコンバータの周波数応答について説明する。
負帰還がかかったフィードバック系の安定条件の目安は、ゲインが１倍（０ｄＢ）のときの位相遅れが１３５°以下である。またＤＣ／ＤＣコンバータでは、スイッチング周波数によってサンプリングされているため、全体の系としての帯域ＧＢＷ（ゲインがゼロとなる周波数）はスイッチング周波数の１／１０程度とする必要がある。以上の２点を満たすため、第１抵抗Ｒ１１、第２抵抗Ｒ１０、帰還抵抗ＲＦＢ、入力抵抗ＲＩＮ、帰還キャパシタＣＦＢ、入力キャパシタＣＩＮは、以下のように設定する必要がある。

（１）ＣＦＢについて
制御ＩＣ３０２には、Ｒ１１＝１５５ｋΩ（ＳＥＬ＝Ｈ）、１４３．５ｋΩ（ＳＥＬ＝Ｌ）が内蔵されている。このときＣＦＢの値によってＤＣ／ＤＣコンバータの帯域を決定する１次ポールを設定できる。
ｆｐ＝１／［２π・｛Ａ×（Ｒ１１・Ｒ１０）／（Ｒ１１＋Ｒ１０）×ＣＦＢ］

ＤＣ／ＤＣコンバータのＤＣゲインは、
ＤＣ＿Ｇａｉｎ＝Ａ／Ｂ×Ｖｏｕｔ／（Ｖｏｕｔ−Ｖｉｎ）
である。Ａは、誤差増幅器７０のゲイン、Ｂは発振回路１００の振幅、ＶｉｎはＤＣ／ＤＣコンバータの入力電圧、Ｖｏｕｔは出力電圧である。
この式から、ＤＣゲインを１次ポール点以下にて帯域制限した場合の０ｄＢ点の周波数ｆｓｗは、以下の計算式で与えられる。
ｆｓｗ＝ｆｐ×ＤＣ＿Ｇａｉｎ＝１／｛２π（Ｃ２×（Ｒ１１・Ｒ１０）／（Ｒ１１＋Ｒ１０））｝×１／Ｂ×Ｖｏｕｔ／（Ｖｏｕｔ−Ｖｉｎ）
このスイッチング周波数は、約１０ｋＨｚが推奨値となる。負荷応答を優先させる場合には、２０ｋＨｚ程度まで高めることができる。

（２）ＲＦＢ、ＲＩＮ、ＣＩＮの設定
昇圧ＤＣ／ＤＣコンバータのコイル、コンデンサによって以下で表される２次ポールが発生する。
ｆ_ＬＣ＝（１−Ｄ）／（２π・√（ＬＣ））
Ｄはオンデューティであり、Ｄ＝（Ｖｏｕｔ−Ｖｉｎ）／Ｖｏｕｔである。
この２次ポールによって１８０°の位相反転が発生する。ここで系の安定性を確保するために、ゼロ点を２カ所挿入し、補償を行う必要がある。
ＲＦＢ、ＣＦＢによるゼロ点：ｆｚ１＝１／（２π・ＲＦＢ・ＣＦＢ）
ＣＩＮによるゼロ点：ｆｚ２＝１／（２π・Ｒ１０・ＣＩＮ）
ｆｚ１、ｆｚ２は、ｆ_ＬＣの１／２〜２倍の周波数に設定することにより、最適な位相余裕を得ることができる。

実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

１００…発振回路、Ｃ１…第１キャパシタ、１０…第１放電回路、１２…第１放電用トランジスタ、１４…ワンショット回路、２０…第１コンパレータ、３０…充電回路、３０ａ…制御電圧生成部、３０ｂ…電圧電流変換回路、３０ｃ…ロジック部、３２…基準電圧源、３４…バッファ、Ｃ２…第２キャパシタ、３６…補助充電回路、３８…第２コンパレータ、４０…電流源、４２…スイッチ、４４…演算増幅器、４６…トランジスタ、４８…カレントミラー回路、Ｒ１…周波数設定抵抗、Ｍ１，Ｍ２…トランジスタ、５０…第２放電回路、５２…ロジック回路、５４…第２放電用トランジスタ、Ｓ１…放電指示信号、Ｓ２…判定信号、７０…誤差増幅器、７２…ＰＷＭコンパレータ、７４…ドライバ、７６…スイッチング素子、８０…設定電圧生成部、２００…スイッチング電源、２１０…制御回路、２２０…出力回路。

Claims

第１端子の電位が固定された第１キャパシタと、
外部からの周期的な同期信号に応じたタイミングで、前記第１キャパシタを放電する第１放電回路と、
前記第１キャパシタの前記第１端子の他端である第２端子の電圧を所定のしきい値電圧と比較し、比較結果に応じた判定信号を生成するコンパレータと、
前記同期信号に応じたタイミングにおける前記判定信号のレベルに応じてその電流値が調節される充電電流を生成し、前記第１キャパシタに充電電流を供給する充電回路と、
を備え、前記第１キャパシタの前記第２端子の電圧を周期信号として出力するよう構成され、
前記充電回路は、
前記判定信号に応じて制御電圧を生成する制御電圧生成部と、
前記制御電圧を電流に変換し、前記制御電圧に応じた前記充電電流を生成する電圧電流変換回路と、
を含み、
前記制御電圧生成部は、前記判定信号が第１レベルのとき、前記制御電圧を所定の第１電圧値に近づけ、前記判定信号が第２レベルのとき、前記制御電圧を所定の第２電圧値に近づけることを特徴とする発振回路。
前記充電回路は、前記判定信号を前記同期信号に応じたタイミングでラッチするフリップフロップをさらに含むことを特徴とする請求項１に記載の発振回路。
第１端子の電位が固定された第１キャパシタと、
外部からの周期的な同期信号に応じたタイミングで、前記第１キャパシタを放電する第１放電回路と、
前記第１キャパシタの前記第１端子の他端である第２端子の電圧を所定のしきい値電圧と比較し、比較結果に応じた判定信号を生成するコンパレータと、
前記同期信号に応じたタイミングにおける前記判定信号のレベルに応じてその電流値が調節される充電電流を生成し、前記第１キャパシタに充電電流を供給する充電回路と、
を備え、前記第１キャパシタの前記第２端子の電圧を周期信号として出力するよう構成され、
前記充電回路は、前記判定信号を前記同期信号に応じたタイミングでラッチするフリップフロップを含むことを特徴とする発振回路。
前記制御電圧生成部は、
前記判定信号が前記第１レベルのとき前記第１電圧値をとり、前記判定信号が前記第２レベルのとき前記第２電圧値をとる基準電圧を生成する基準電圧源と、
第１端子の電位が固定された第２キャパシタと、
そのソース電流とそのシンク電流が所定値以下となるよう構成され、前記基準電圧を受けて前記第２キャパシタの前記第１端子の他端である第２端子に与えるバッファと、
を含み、前記第２キャパシタの前記第２端子の電位を、前記制御電圧として出力することを特徴とする請求項１に記載の発振回路。
前記制御電圧生成部は、
前記第２キャパシタの前記第２端子の電位が所定のしきい値電圧より低いとき、前記第２キャパシタに補助電流を供給する補助充電回路をさらに含むことを特徴とする請求項４に記載の発振回路。
前記判定信号にもとづき、前記第１キャパシタの前記第２端子の電圧が前記しきい値電圧に達したことを契機として前記第１キャパシタを放電する第２放電回路をさらに備えることを特徴とする請求項１から５のいずれかに記載の発振回路。
第１端子の電位が固定された第１キャパシタと、
外部からの周期的な同期信号に応じたタイミングで、前記第１キャパシタを放電する第１放電回路と、
前記第１キャパシタの前記第１端子の他端である第２端子の電圧を所定のしきい値電圧と比較し、比較結果に応じた判定信号を生成するコンパレータと、
前記同期信号に応じたタイミングにおける前記判定信号のレベルに応じてその電流値が調節される充電電流を生成し、前記第１キャパシタに充電電流を供給する充電回路と、
前記判定信号にもとづき、前記第１キャパシタの前記第２端子の電圧が前記しきい値電圧に達したことを契機として前記第１キャパシタを放電する第２放電回路と、
を備え、前記第１キャパシタの前記第２端子の電圧を周期信号として出力することを特徴とする発振回路。
スイッチング素子を含むスイッチング電源であって、
前記スイッチング電源の出力電圧に応じた帰還電圧と所定の設定電圧の誤差を増幅する誤差増幅器と、
周期的な同期信号に応じて周期信号を生成する請求項１から７のいずれかに記載の発振回路と、
前記周期信号を前記誤差増幅器の出力電圧と比較し、パルス幅変調信号を生成するパルス幅変調コンパレータと、
前記パルス幅変調信号に応じて、前記スイッチング素子のオン、オフを制御するドライバと、
を備えることを特徴とするスイッチング電源。