JP7260392B2 - 電源制御装置、およびスイッチング電源装置 - Google Patents

Description

本発明は、スイッチング電源装置用の電源制御装置に関する。

従来から、熱損失が少なく、且つ、入出力差が比較的大きい場合に効率が良い安定化電源手段の一つとして、トランジスタのスイッチング制御によって入力電圧から所望の出力電圧を生成する所謂スイッチングレギュレータが広く用いられている。スイッチングレギュレータには、降圧型ＤＣ／ＤＣコンバータや昇圧型ＤＣ／ＤＣコンバータが含まれる。

特許文献１には、従来の昇圧型ＤＣ／ＤＣコンバータの一例が開示されている。

特開２０１１－２５９５４８号公報

従来、スイッチングレギュレータには、出力電圧に基づき生成される帰還電圧と参照電圧とが入力されるエラーアンプと、上昇および下降を繰り返すスロープ電圧を生成するスロープ電圧生成部と、上記エラーアンプの出力と前記スロープ電圧とを比較するコンパレータと、を有するものがある。このようなスイッチングレギュレータでは、インダクタにエネルギーを蓄えるべくスイッチング素子をオンとしたときにスロープ電圧が上昇を開始し、スロープ電圧がエラーアンプの出力に達することにより、上記スイッチング素子がオフとされることでデューティ制御（ＰＷＭ制御）が行われる。

スロープ電圧には、一定電圧であるバイアス電圧が成分として含まれるが、スロープ電圧が上昇を開始するときの立ち上り領域（立ち上り期間）では、バイアス電圧の立ち上りの影響が大きく、スロープ電圧の傾きが大きくなる。ここで、スイッチングレギュレータの入力電圧が比較的高い場合、デューティが比較的小さくなるので、エラーアンプの出力が低下し、上記スロープ電圧の立ち上り領域において、スロープ電圧はエラーアンプの出力に達する。

このような立ち上り領域においては、スロープ電圧の傾きが大きいため、デューティを変化させるためのエラーアンプの出力の変化幅が大きくなる。従って、負荷変動に対してエラーアンプの反応が追い付かず、デューティ制御が不安定となり、出力電圧の変動が大きくなる場合があった。

上記状況に鑑み、本発明は、負荷変動に対して出力電圧の変動を抑制できる電源制御装置を提供することを目的とする。

上記目的を達成するために本発明の第１態様に係る電源制御装置は、
オンのときにインダクタにエネルギーを蓄えるスイッチング素子と、
前記スイッチング素子を駆動するドライバと、
スイッチング電源装置の出力電圧に基づいて生成される帰還電圧と参照電圧との誤差を増幅して誤差電圧を生成するエラーアンプと、
スロープ電圧を生成するスロープ電圧生成部と、
前記スロープ電圧と前記誤差電圧とを比較するコンパレータと、
クロック信号の変化エッジを遅延させて遅延クロック信号として出力する遅延回路と、
を備えており、
前記遅延クロック信号に基づいて前記ドライバは、前記スイッチング素子をオンとし、
前記クロック信号の変化エッジに基づいて前記スロープ電圧は上昇を開始し、前記スロープ電圧が前記誤差電圧に達したことが前記コンパレータにより検出されたときに、前記ドライバは前記スイッチング素子をオフとする構成としている（第１の構成）。

また、上記第１の構成において、前記スロープ電圧生成部は、バイアス電圧を生成するバイアス電圧生成部と、キャパシタへの充電によってキャパシタ電圧を生成するキャパシタ電圧生成部と、を有し、前記スロープ電圧は、前記バイアス電圧と前記キャパシタ電圧との加算に基づき生成されることとしてもよい（第２の構成）。

また、上記第２の構成において、前記スイッチング素子をオンとするタイミングは、前記バイアス電圧が立ち上がって一定となるタイミングよりも後であることとしてもよい（第３の構成）。

また、上記第２または第３の構成において、前記スロープ電圧生成部は、前記クロック信号が入力されるセット端子と、前記コンパレータの出力が入力されるリセット端子と、を有する第１ＲＳフリップフロップと、
前記クロック信号が入力される第１インバータと、
前記第１インバータの出力と前記第１ＲＳフリップフロップの出力が入力される第１ＡＮＤ回路と、
を有することとしてもよい（第４の構成）。

また、上記第２から第４のいずれかの構成において、前記スロープ電圧生成部は、前記スイッチング素子がオンのときに前記スイッチング素子に流れる電流を検出した電流検出信号と、前記バイアス電圧と、前記キャパシタ電圧と、の加算に基づき前記スロープ電圧を生成することとしてもよい（第５の構成）。

また、上記第１から第５のいずれかの構成において、前記遅延回路は、
抵抗と、
電源電圧の印加端に接続される第１端と、前記抵抗の一端に接続される第２端と、前記クロック信号が入力される制御端と、を有する第１トランジスタと、
接地端と接続される第１端と、前記抵抗の他端と接続される第２端と、前記クロック信号が入力される制御端と、を有する第２トランジスタと、
前記抵抗の他端と前記第２トランジスタの第２端とが接続される接続ノードに接続される入力端を有するインバータと、
を有することとしてもよい（第６の構成）。

また、上記第６の構成において、前記遅延クロック信号が入力されるセット端子と、前記コンパレータの出力が入力されるリセット端子と、を有する第２ＲＳフリップフロップと、
前記遅延クロック信号が入力される第２インバータと、
前記第２インバータの出力と前記第２ＲＳフリップフロップの出力が入力される第２ＡＮＤ回路と、
を有することとしてもよい（第７の構成）。

また、上記第１から第７のいずれかの構成において、前記遅延回路の有効／無効を切替え可能であることとしてもよい（第８の構成）。

また、本発明の第２態様に係るスイッチング電源装置は、上記いずれかの構成の電源制御装置と、前記インダクタと、を有する（第９の構成）。

また、上記第９の構成において、前記出力電圧を分圧して前記帰還電圧を生成する分圧抵抗を有することとしてもよい。

本発明の電源制御装置によれば、負荷変動に対して出力電圧の変動を抑制できる。

本発明の第１実施形態に係る昇圧型ＤＣ／ＤＣコンバータの構成を示す図である。 遅延回路の一構成例を示す回路図である。 本発明の第１実施形態に係る電源ＩＣによるスイッチング制御を示すタイミングチャートである。 本発明の効果を説明するための図である。 本発明の第２実施形態に係る昇圧型ＤＣ／ＤＣコンバータの構成を示す図である。 本発明の第３実施形態に係る降圧型ＤＣ／ＤＣコンバータの構成を示す図である。 本発明の第４実施形態に係る降圧型ＤＣ／ＤＣコンバータの構成を示す図である。 比較例に係る昇圧型ＤＣ／ＤＣコンバータの構成を示す図である。 スロープ電圧生成部の一構成例を示す図である。 比較例に係るスイッチング制御を示すタイミングチャートである。 比較例での問題点を説明するための図である。 比較例における負荷変動に対する出力電圧変動を示す図である。

以下に本発明の例示的な実施形態について図面を参照して説明する。

＜１．比較例＞
まず、本発明の実施形態について説明する前に、比較例に関する構成とその問題点について説明する。図８は、比較例に係る昇圧型ＤＣ／ＤＣコンバータの構成を示す図である。図８に示す昇圧型ＤＣ／ＤＣコンバータ（スイッチング電源装置）は、電源ＩＣ（電源制御装置）１００と、電源ＩＣ１００に対して外付けされるディスクリート素子として出力キャパシタＣ１、インダクタＬ１、および分圧抵抗Ｒ１１，Ｒ１２を有する。

電源ＩＣ１００は、上側トランジスタＭ１と、下側トランジスタＭ２（スイッチング素子）と、ドライバ２と、ＡＮＤ回路３と、インバータ４と、ＲＳフリップフロップ５と、スロープ電圧生成部６と、ＰＷＭコンパレータ７と、エラーアンプ８と、参照電圧生成部９と、ソフトスタート部１０と、を有し、これらの各構成要素を集積化した半導体装置である。

上側トランジスタＭ１は、同期整流トランジスタである。すなわち、図８に示す昇圧型ＤＣ／ＤＣコンバータは、同期整流型コンバータである。また、電源ＩＣ１００は、外部との電気的接続を確立するための外部端子として、端子Ｔ１（ＯＵＴ端子）、端子Ｔ２（ＳＷ端子）、端子Ｔ３（ＧＮＤ端子）、および端子Ｔ４（ＦＢ端子）を有する。

ｐチャネルＭＯＳＦＥＴで構成される上側トランジスタＭ１のソースは、端子Ｔ１に接続される。電源ＩＣ１００の外部において、端子Ｔ１は、出力キャパシタＣ１の一端に接続ノードＮＣにおいて接続される。出力キャパシタＣ１の他端は、接地端に接続される。接続ノードＮＣに、出力電圧Ｖｏｕｔが発生する。

上側トランジスタＭ１のドレインは、ｎチャネルＭＯＳＦＥＴで構成される下側トランジスタＭ２のドレインと接続ノードＮ１で接続される。接続ノードＮ１は、端子Ｔ２に接続される。電源ＩＣ１００の外部において、端子Ｔ２は、インダクタＬ１の一端に接続される。インダクタＬ１の他端には、入力電圧Ｖｉｎの印加端が接続される。下側トランジスタＭ２のソースは、端子Ｔ３に接続される。電源ＩＣ１００の外部において、端子Ｔ３は、接地端に接続される。

ドライバ２は、上側ゲート信号Ｇ１を上側トランジスタＭ１のゲートに印加させることで、上側トランジスタＭ１をスイッチング駆動する。また、ドライバ２は、下側ゲート信号Ｇ２を下側トランジスタＭ２のゲートに印加させることで、下側トランジスタＭ２をスイッチング駆動する。

ここで、接続ノードＮＣには、分圧抵抗Ｒ１１の一端が接続される。分圧抵抗Ｒ１１の他端は、分圧抵抗Ｒ１２の一端に接続ノードＮＲ１において接続される。分圧抵抗Ｒ１２の他端は、接地端に接続される。接続ノードＮＲ１は、端子Ｔ４に接続される。

これにより、接続ノードＮＣに生成される出力電圧Ｖｏｕｔを分圧抵抗Ｒ１１，Ｒ１２により分圧した帰還電圧Ｆｂが端子Ｔ４に印加される。

端子Ｔ４は、エラーアンプ８の反転入力端に接続される。エラーアンプ８の第１非反転入力端には、参照電圧生成部９により生成される参照電圧Ｒｅｆが印加される。エラーアンプ８の第２非反転入力端には、ソフトスタート部１０により生成されるソフトスタート電圧Ｓｓが印加される。

エラーアンプ８は、第１非反転入力端に印加される参照電圧Ｒｅｆと第２非反転入力端に印加されるソフトスタート電圧Ｓｓのうち低い方の電圧と、反転入力端に印加される帰還電圧Ｆｂとの誤差を増幅して、誤差電圧Ｅｒｒを生成する。

スロープ電圧生成部６は、所定周波数のスロープ電圧Ｓｌを生成する。スロープ電圧Ｓｌは、上昇および下降を繰り返す。なお、スロープ電圧生成部６の詳細な構成については後述する。

ＰＷＭコンパレータ７は、反転入力端に印加される誤差電圧Ｅｒｒと、非反転入力端に印加されるスロープ電圧Ｓｌとを比較し、リセット信号Ｒｓｔを生成する。

所定周波数のクロック信号ＣＬＫは、ＲＳフリップフロップ５のセット端子に入力される。なお、クロック信号ＣＬＫは、スロープ電圧生成部６にも入力される。リセット信号Ｒｓｔは、ＲＳフリップフロップ５のリセット端子に入力される。なお、リセット信号Ｒｓｔは、スロープ電圧生成部６にも入力される。

インバータ４には、クロック信号ＣＬＫが入力される。ＡＮＤ回路３の第１入力端には、インバータ４の出力端が接続され、第２入力端には、ＲＳフリップフロップ５のＱ出力端子が接続される。

ドライバ２は、ＡＮＤ回路３の出力に基づいて上側トランジスタＭ１および下側トランジスタＭ２を相補的（排他的）にオンオフ制御する。なお、本明細書中で用いる「相補的（排他的）」という文言は、上側トランジスタおよび下側トランジスタのオン／オフが完全に逆転している場合のほか、貫通電流防止の観点から上側トランジスタおよび下側トランジスタの同時オフ期間（デッドタイム）を設けている場合をも含むものとする。

また、電源ＩＣ１００は、副トランジスタＭ３および電流検出抵抗Ｒ１も備えている。ｎチャネルＭＯＳＦＥＴで構成される副トランジスタＭ３のドレインは、端子Ｔ２に接続され、ソースは、電流検出抵抗Ｒ１の一端に接続ノードＮ２において接続される。電流検出抵抗Ｒ１の他端は、端子Ｔ３に接続される。

副トランジスタＭ３のゲートには、ドライバ２から下側ゲート信号Ｇ２が印加される。すなわち、副トランジスタＭ３は、下側トランジスタＭ２と同期してオンオフ制御される。

下側トランジスタＭ２がオンとされたとき、下側トランジスタＭ２に流れる電流と、下側トランジスタＭ２のオン抵抗により、下側トランジスタＭ２のドレイン・ソース間電圧が発生する。電流検出抵抗Ｒ１の抵抗値は、副トランジスタＭ３のオン抵抗よりも十分に大きいため、電流検出抵抗Ｒ１の両端間に、ほぼ下側トランジスタＭ２のドレイン・ソース間電圧が印加される。従って、このほぼドレイン・ソース間電圧が接続ノードＮ２に生じる電流検出信号Ｖｉｓとなる。電流検出信号Ｖｉｓはスロープ電圧生成部６におけるスロープ電圧Ｓｌの生成に用いられる。これにより、電源ＩＣ１００は、電流モード制御の機能を有する。なお、電流モード制御は必須ではない。

次に、スロープ電圧生成部６の具体的な構成について図９を参照して説明する。図９に示すように、スロープ電圧生成部６は、オンオフ制御部６１と、バイアス電圧生成部６２と、キャパシタ電圧生成部６３と、第１加算器６４と、第２加算器６５と、を有する。

オンオフ制御部６１は、入力されるクロック信号ＣＬＫおよびリセット信号Ｒｓｔに基づいてスロープ電圧Ｓｌのオンオフを制御する。オンオフ制御部６１は、ＲＳフリップフロップ６１Ａと、インバータ６１Ｂと、ＡＮＤ回路６１Ｃと、を有する。

ＲＳフリップフロップ６１Ａのセット端子には、クロック信号ＣＬＫが入力される。ＲＳフリップフロップ６１Ａのリセット端子には、リセット信号Ｒｓｔが入力される。インバータ６１Ｂには、クロック信号ＣＬＫが入力される。ＡＮＤ回路６１Ｃの第１入力端には、インバータ６１Ｂの出力端が接続され、第２入力端には、ＲＳフリップフロップ６１ＡのＱ出力端子が接続される。

バイアス電圧生成部６２は、定電流源６２Ａと、スイッチ６２Ｂと、抵抗６２Ｃと、を有する。定電流源６２Ａには所定の電源電圧Ｖｃｃが印加される。スイッチ６２Ｂの一端には、定電流源６２Ａの出力端が接続され、他端には抵抗６２Ｃの一端が接続される。抵抗６２Ｃの他端は、接地端に接続される。スイッチ６２Ｂがオンとされることで、抵抗６２Ｃに定電流が流れ、スイッチ６２Ｂと抵抗６２Ｃとが接続される接続ノードＮ６２に一定電圧であるバイアス電圧Ｖｂｓが生成される。スイッチ６２Ｂは、オンオフ制御部６１によりオンオフ制御される。

キャパシタ電圧生成部６３は、定電流源６３Ａと、スイッチ６３Ｂと、スイッチ６３Ｃと、キャパシタ６３Ｄと、を有する。定電流源６３Ａには所定の電源電圧Ｖｃｃが印加される。スイッチ６３Ｂの一端には、定電流源６３Ａの出力端が接続される。スイッチ６３Ｂの他端は、スイッチ６３Ｃの一端およびキャパシタ６３Ｄの一端に接続ノードＮ６３において接続される。スイッチ６３Ｃの他端およびキャパシタ６３Ｄの他端は、接地端に接続される。

スイッチ６３Ｂがオンとされ、スイッチ６３Ｃがオフとされることで、キャパシタ６３Ｄは定電流源６３Ａによって充電され、接続ノードＮ６３にキャパシタ電圧Ｖｃｐが生成される。一方、スイッチ６３Ｂがオフとされ、スイッチ６３Ｃがオンとされることで、キャパシタ６３Ｄは放電される。スイッチ６３Ｂ，６３Ｃは、オンオフ制御部６１によりオンオフ制御される。

第１加算器６４は、バイアス電圧Ｖｂｓとキャパシタ電圧Ｖｃｐとを加算する。第２加算器６５は、第１加算器６４による加算結果と、電流検出信号Ｖｉｓとを加算して、加算結果をスロープ電圧Ｓｌとして出力する。

次に、このような構成である比較例に係る電源ＩＣ１００による定常時のスイッチング制御について、図１０に示すタイミングチャートを参照して説明する。図１０においては、上段より順に、接続ノードＮ１に生じるスイッチング電圧ＳＷ、クロック信号ＣＬＫ、リセット信号Ｒｓｔ、誤差電圧Ｅｒｒ、スロープ電圧Ｓｌ、バイアス電圧Ｖｂｓ、キャパシタ電圧Ｖｃｐ、および電流検出信号Ｖｉｓの各波形を示す。

まず、タイミングｔ１１において、クロック信号ＣＬＫがＨｉｇｈに立ち上がると、ＲＳフリップフロップ５はセットされてＱ出力はＨｉｇｈとなるが、インバータ４の出力はＬｏｗとなるので、ＡＮＤ回路３の出力はＬｏｗとなり、ドライバ２は、上側トランジスタＭ１をオン、下側トランジスタＭ２をオフに維持する。また、このとき、ＡＮＤ回路６１Ｃ（図９）の出力はＬｏｗとなるので、スイッチ６２Ｂはオフ、スイッチ６３Ｂはオフ、スイッチ６３Ｃはオンに維持される。

その後、タイミングｔ１２において、クロック信号ＣＬＫがＬｏｗに立ち下がると、ＲＳフリップフロップ５のＱ出力はＨｉｇｈに保持され、インバータ４の出力がＨｉｇｈとなるので、ＡＮＤ回路３の出力はＨｉｇｈとされる。これにより、ドライバ２は、上側トランジスタＭ１をオフとし、下側トランジスタＭ２をオンとする。これにより、タイミングｔ１３で、スイッチング電圧ＳＷはＬｏｗとなる。下側トランジスタＭ２がオンとなることで、端子Ｔ２から下側トランジスタＭ２を介して端子Ｔ３へ向けて電流が流れ、インダクタＬ１にエネルギーが蓄えられる。

このとき、ＲＳフリップフロップ６１Ａ（図９）のＱ出力はＨｉｇｈに保持され、インバータ６１Ｂの出力はＨｉｇｈとされるので、ＡＮＤ回路６１Ｃの出力はＨｉｇｈとなる。これにより、スイッチ６２Ｂはオンとされ、バイアス電圧Ｖｂｓが立ち上がる。また、スイッチ６３Ｃはオフとされ、スイッチ６３Ｂはオンとされる。これにより、キャパシタ６３Ｄの充電が開始され、キャパシタ電圧Ｖｃｐが一定の傾きでの上昇を開始する。

また、下側トランジスタＭ２とともに副トランジスタＭ３もオンとされるので、電流検出信号Ｖｉｓが瞬時に立ち上がって一定の傾きでの上昇を開始する。

スロープ電圧Ｓｌは、バイアス電圧Ｖｂｓと、キャパシタ電圧Ｖｃｐと、電流検出信号Ｖｉｓとの加算で生成されるので、スロープ電圧Ｓｌは上昇を開始する。バイアス電圧Ｖｂｓは、タイミングｔ１５で一定となるまで立ち上り、バイアス電圧Ｖｂｓの立ち上りの影響により、スロープ電圧Ｓｌもタイミングｔ１５まで比較的大きな傾きで立ち上がる。すなわち、タイミングｔ１４からｔ１５までは、スロープ電圧Ｓｌの立ち上り領域Ｔ１となる。

タイミングｔ１５以降、バイアス電圧Ｖｂｓが一定となると、スロープ電圧Ｓｌは、キャパシタ電圧Ｖｃｐおよび電流検出信号Ｖｉｓのそれぞれの上昇の影響により、比較的小さい傾きで直線的に上昇する。すなわち、タイミングｔ１５以降は、スロープ電圧Ｓｌの線形領域Ｔ２となる。

そして、タイミングｔ１６でスロープ電圧Ｓｌが誤差電圧Ｅｒｒに達すると、リセット信号ＲｓｔはＨｉｇｈとなる。これにより、ＲＳフリップフロップ５はリセットされ、Ｑ出力がＬｏｗとなるので、ＡＮＤ回路３の出力はＬｏｗとなる。これにより、タイミングｔ１８にて、ドライバ２は、下側トランジスタＭ２をオフとするので、スイッチング電圧ＳＷはＨｉｇｈに立ち上がる。ドライバ２は、上側トランジスタＭ１はオンとするので、インダクタＬ１は電流を維持しようとし、端子Ｔ２から上側トランジスタＭ１を介して端子Ｔ１へ向けて電流が流れる。従って、インダクタＬ１に蓄えられたエネルギーが開放される。

また、タイミングｔ１６でリセット信号ＲｓｔがＨｉｇｈとなると、ＲＳフリップフロップ６１Ａ（図９）がリセットされるので、ＡＮＤ回路６１Ｃの出力がＬｏｗとなる。これにより、スイッチ６２Ｂはオフとされ、バイアス電圧Ｖｂｓは下降する。また、スイッチ６３Ｂはオフとされ、スイッチ６３Ｃはオンとされるので、キャパシタ６３Ｄが放電され、キャパシタ電圧Ｖｃｐは下降する。また、下側トランジスタＭ３のオフにより、電流検出信号Ｖｉｓが下降する。

従って、スロープ電圧Ｓｌが下降し、誤差電圧Ｅｒｒを下回ると、リセット信号ＲｓｔがＬｏｗとなる（タイミングｔ１７）。これにより、ＲＳフリップフロップ５のＱ出力およびＲＳフリップフロップ６１ＡのＱ出力は、それぞれＬｏｗに保持される。これにより、ＡＮＤ回路３およびＡＮＤ回路６１Ｃの各出力は、Ｌｏｗに維持される。

このような制御により、スイッチング電圧ＳＷのＬｏｗ期間ＴＬは、スイッチング電圧ＳＷがＬｏｗとなってからスロープ電圧Ｓｌが上昇開始するまでの第１遅れ期間（ｔ１３～ｔ１４）と、スロープ電圧Ｓｌが上昇開始してから誤差電圧Ｅｒｒに達するまでのＰＷＭ監視期間ＴＭ（ｔ１４～ｔ１６）と、スロープ電圧Ｓｌが誤差電圧Ｅｒｒに達してからスイッチング電圧ＳＷがＨｉｇｈに立ち上がるまでの第２遅れ期間ＴＤ２（ｔ１６～ｔ１８）と、の総和となる。

このように、エラーアンプ８によって帰還電圧Ｆｂが参照電圧Ｒｅｆと一致するように誤差電圧Ｅｒｒが出力され、スイッチング電圧ＳＷのＬｏｗ期間、すなわち下側トランジスタＭ２のオン期間が制御され、デューティ制御が行われる。これにより、出力電圧Ｖｏｕｔが設定値に制御される。

ここで、図１１には、上段において入力電圧Ｖｉｎがｔｙｐ値（typical）である場合、下段において入力電圧Ｖｉｎがｔｙｐ値より高い場合のそれぞれについての、スイッチング電圧ＳＷ、スロープ電圧Ｓｌ、および誤差電圧Ｅｒｒの波形を示す。

図１１の上段に示すように、入力電圧Ｖｉｎがｔｙｐ値である場合は、デューティが比較的に大きくなるため、誤差電圧Ｅｒｒは比較的に高くなり、誤差電圧Ｅｒｒはスロープ電圧Ｓｌと、線形期間Ｔ２で交差する。これにより、デューティを変化させるための誤差電圧Ｅｒｒの変化幅ΔＥｒｒは比較的に小さくなる。

一方、図１１の下段に示すように、入力電圧Ｖｉｎがｔｙｐ値より高い場合は、デューティが比較的に小さくなるため、誤差電圧Ｅｒｒは比較的に低くなり、誤差電圧Ｅｒｒはスロープ電圧Ｓｌと、立ち上り期間Ｔ１で交差する。これにより、デューティを変化させるための誤差電圧Ｅｒｒの変化幅ΔＥｒｒは比較的に大きくなる。

これにより、図１２に示すように、負荷電流ＩＬの変動があった場合に、入力電圧Ｖｉｎがｔｙｐ値の場合（実線）は、エラーアンプ８の反応が追い付くので、出力電圧Ｖｏｕｔの変動は比較的に小さい。しかしながら、負荷電流ＩＬの変動があった場合に、入力電圧Ｖｉｎがｔｙｐ値より高い場合（点線）は、エラーアンプ８の反応が追い付かなくなり、デューティ制御が不安定となり、出力電圧Ｖｏｕｔの変動は比較的に大きくなってしまう。

＜２．本発明の第１実施形態＞
上記のような比較例における問題点に鑑み、以下説明する本発明の例示的な実施形態を考案した。図１は、本発明の第１実施形態に係る昇圧型ＤＣ／ＤＣコンバータの構成を示す図である。

図１に示す昇圧型ＤＣ／ＤＣコンバータは、電源ＩＣ１を備える。電源ＩＣ１は、先述した比較例に係る電源ＩＣ１００（図８）において遅延回路１１を追加した構成となる。より具体的には、遅延回路１１は、電源ＩＣ１００で、クロック信号ＣＬＫが伝送される経路において、インバータ４の入力端とＲＳフリップフロップ５のセット端子とが接続されるノードの前段側に挿入される。

遅延回路１１は、クロック信号ＣＬＫを遅延させた遅延クロック信号ＤＣＫを生成する。より詳細には、遅延クロック信号ＤＣＫは、クロック信号ＣＬＫの立下りを遅延させた信号である。遅延クロック信号ＤＣＫは、ＲＳフリップフロップ５のセット端子とともにインバータ４に入力される。なお、スロープ電圧生成部６には、電源ＩＣ１００と同様に、クロック信号ＣＬＫが入力される。

図２は、遅延回路１１の一構成例を示す回路図である。図２に示す遅延回路１１は、ｐチャネルＭＯＳＦＥＴで構成される上側トランジスタ１１Ａと、抵抗１１Ｂと、ｎチャネルＭＯＳＦＥＴで構成される下側トランジスタ１１Ｃと、シュミット形式のインバータ１１Ｄと、を有する。このように、図２に示す構成であれば、簡易な構成により遅延回路１１を実現できる。

上側トランジスタ１１Ａのソースには、所定の電源電圧Ｖｃｃの印加端が接続される。上側トランジスタ１１Ａのドレインは、抵抗１１Ｂの一端に接続される。抵抗１１Ｂの他端は、下側トランジスタ１１Ｃのドレインに接続ノードＮ１１において接続される。下側トランジスタ１１Ｃのソースは、接地端に接続される。クロック信号ＣＬＫは、上側トランジスタ１１Ａおよび下側トランジスタ１１Ｃの各ゲートに入力される。接続ノードＮ１１は、インバータ１１Ｄの入力端に接続される。

クロック信号ＣＬＫがＨｉｇｈに立ち上がると、上側トランジスタ１１Ａはオフとなり、下側トランジスタ１１Ｃがオンとなる。これにより、インバータ１１Ｄからは、クロック信号ＣＬＫの立ち上りがほぼ遅延されずに遅延クロック信号ＤＣＫとして出力される。

一方、クロック信号ＣＬＫがＬｏｗに立ち下がると、下側トランジスタ１１Ｃはオフとなり、上側トランジスタ１１Ａはオンとなる。このとき、抵抗１１Ｂとインバータ１１Ｄに含まれる不図示の寄生容量（ゲート容量）により構成されるローパスフィルタにより、上側トランジスタ１１Ａがオンとなることによる電源電圧Ｖｃｃへの立ち上りは遅延される。これにより、インバータ１１Ｄからは、クロック信号ＣＬＫの立ち下りを遅延させた遅延クロック信号ＤＣＫが出力される。

このような構成とした図１に示す電源ＩＣ１によるスイッチング制御について図３に示すタイミングチャートを用いて説明する。図３は、先述した比較例に係る図１０に対応する図である。

図３に示すタイミングｔ１で、クロック信号ＣＬＫがＬｏｗに立ち下がると、インバータ６１Ｂ（図９）の出力がＨｉｇｈとなるので、ＡＮＤ回路６１Ｃの出力がＨｉｇｈとなる。これにより、タイミングｔ２でバイアス電圧Ｖｂｓおよびキャパシタ電圧Ｖｃｐが上昇を開始する。このとき、下側トランジスタＭ２は未だオンとなっていないので、副トランジスタＭ３はオフであり、電流検出信号Ｖｉｓは立ち上らない。

一方、クロック信号ＣＬＫの立ち下りは、遅延回路１１によって遅延されて遅延クロック信号ＤＣＫとなるので、遅延クロック信号ＤＣＫによりＡＮＤ回路３のＨｉｇｈへの立ち上りが遅延される。これにより、ドライバ２によって下側トランジスタＭ２がオンとされるタイミングが遅延される。タイミングｔ４にて下側トランジスタＭ２がオンとされ、スイッチング電圧ＳＷはＬｏｗとなる。なお、タイミングｔ４は、バイアス電圧Ｖｂｓが立ち上がって一定となるタイミングｔ３よりも後である。

下側トランジスタＭ２がオンとなることにより、副トランジスタＭ３もオンとなり、電流検出信号Ｖｉｓは瞬時に立ち上がってから上昇を開始する（タイミングｔ５）。

バイアス電圧Ｖｂｓおよびキャパシタ電圧Ｖｃｐが上昇を開始するタイミングｔ２からバイアス電圧Ｖｂｓが一定となるタイミングｔ３までの期間がスロープ電圧Ｓｌの立ち上り期間Ｔ１となる。また、タイミングｔ３以降はスロープ電圧Ｓｌの線形期間Ｔ２となる。

遅延回路１１によって下側トランジスタＭ２がオンとなるタイミングｔ４を遅延させることにより、誤差電圧Ｅｒｒはスロープ電圧Ｓｌと線形期間Ｔ２に含まれるタイミングｔ６にて交差するよう設定される。これにより、デューティの変化に対する誤差電圧Ｅｒｒの変化幅を小さくすることができる。従って、負荷変動が生じた場合でも、エラーアンプ８の反応が追い付くことで、出力電圧Ｖｏｕｔの変動を抑制できる。

また、先述したような入力電圧Ｖｉｎがｔｙｐ値であるか否かに関わらず、誤差電圧Ｅｒｒは線形期間Ｔ２に含まれるタイミングにてスロープ電圧Ｓｌと交差するように設定されるので、負荷変動に対する出力電圧変動を抑制できる。ここで、図４には、一例として、入力電圧Ｖｉｎのｔｙｐ値が４Ｖ、出力電圧Ｖｏｕｔの設定値が５Ｖである場合に、入力電圧Ｖｉｎをｔｙｐ値から上昇させて変化させた場合の、負荷変動に対する出力電圧Ｖｏｕｔの出力電圧変動ΔＶｏｕｔを示す。このように、比較例の場合は（実線）、入力電圧Ｖｉｎの上昇に伴って出力電圧変動ΔＶｏｕｔは上昇するが、本発明の実施形態であれば（点線）、入力電圧Ｖｉｎに依らず、出力電圧変動ΔＶｏｕｔをほぼ一定とすることができる。

特に、先述したように図３に示すタイミングｔ４をｔ３より後にすることで、誤差電圧Ｅｒｒがスロープ電圧Ｓｌと交差するタイミングをより確実に線形期間Ｔ２に含ませることができる。

＜３．昇圧型ＤＣ／ＤＣコンバータの変形例＞
図５には、先述した本発明の第１実施形態の変形例（第２実施形態）に係る昇圧型ＤＣ／ＤＣコンバータの構成を示す。図５に示す昇圧型ＤＣ／ＤＣコンバータは、電源ＩＣ１Ｘを備える。

電源ＩＣ１Ｘの電源ＩＣ１（図１）との構成上の相違点は、上側トランジスタＭ１は設けず、端子Ｔ１と下側トランジスタＭ２のドレインとを接続ノードＮ１において接続することである。さらに、電源ＩＣ１Ｘの外部において、端子Ｔ１は、ダイオードＤ１のアノードに接続される。ダイオードＤ１のカソードは、出力キャパシタＣ１の一端に接続される。

すなわち、図５に示す第２実施形態に係る昇圧型ＤＣ／ＤＣコンバータは、非同期整流型のコンバータである。このような変形例によっても、先述した第１実施形態に係る昇圧型ＤＣ／ＤＣコンバータと同様の作用効果を奏することができる。

＜４．降圧型ＤＣ／ＤＣコンバータの実施形態＞
次に、本発明を降圧型ＤＣ／ＤＣコンバータに適用した例について説明する。図６は、本発明の第３実施形態に係る降圧型ＤＣ／ＤＣコンバータの構成示す図である。

図６に示す降圧型ＤＣ／ＤＣコンバータ（スイッチング電源装置）は、電源ＩＣ２０と、電源ＩＣ２０に対して外付けされるディスクリート素子として出力キャパシタＣ２０、インダクタＬ２０、および分圧抵抗Ｒ１１，Ｒ１２を有する。

先述の第１実施形態との構成上の相違点について述べると、電源ＩＣ２０の外部において、電源ＩＣ２０の端子Ｔ２は、インダクタＬ２０の一端に接続される。インダクタＬ２０の他端は、出力キャパシタＣ２０の一端に接続される。出力キャパシタＣ２０の他端は、接地端に接続される。インダクタＬ２０と出力キャパシタＣ２０とが接続される接続ノードＮ２０は、分圧抵抗Ｒ１１の一端に接続される。すなわち、接続ノードＮＣ２０に生成される出力電圧Ｖｏｕｔを分圧して帰還電圧Ｆｂが生成される。

また、電源ＩＣ２０は、ｐチャネルＭＯＳＦＥＴで構成される副トランジスタＭ４を有する。端子Ｔ１は、電流検出抵抗Ｒ２０の一端に接続される。電流検出抵抗Ｒ２０の他端は、副トランジスタＭ４のソースに接続される。副トランジスタＭ４のドレインは、端子Ｔ２に接続される。アンプ２０Ａの第１入力端には、電流検出抵抗Ｒ２０の一端が接続され、第２入力端には、電流検出抵抗Ｒ２０の他端が接続される。アンプ２０Ａから出力される電流検出信号Ｖｉｓは、スロープ電圧生成部６に供給される。電源ＩＣ２０の外部において、端子Ｔ１は、入力電圧Ｖｉｎの印加端に接続される。なお、副トランジスタＭ４のゲートには、ドライバ２から上側ゲート信号Ｇ１が印加される。すなわち、副トランジスタＭ４は、上側トランジスタＭ１と同期してオンオフ制御される。

このような図６に示す降圧型ＤＣ／ＤＣコンバータでは、ドライバ２によって上側トランジスタＭ１および下側トランジスタＭ２が相補的にスイッチング制御される。上側トランジスタＭ１（スイッチング素子）がオン、下側トランジスタＭ２がオフのときに、端子Ｔ１から上側トランジスタＭ１を介して端子Ｔ２へ向けて電流が流れ、インダクタＬ２０にエネルギーが蓄えられる。そして、上側トランジスタＭ１がオフ、下側トランジスタＭ２がオンのときに、インダクタＬ２０は電流を維持しようとして、端子Ｔ３から下側トランジスタＭ２を介して端子Ｔ２へ向けて電流が流れる。

電源ＩＣ２０によるスイッチング制御では、先述した昇圧型ＤＣ／ＤＣコンバータにおける電源ＩＣ１でのスイッチング制御（図３）との相違点として、遅延回路１１によって上側トランジスタＭ１がオンとされるタイミングが遅延される。すなわち、スイッチング電圧ＳＷがＨｉｇｈとなるタイミングが遅延される。スロープ電圧Ｓｌが誤差電圧Ｅｒｒに達するタイミングにより上側トランジスタＭ１のオン期間が制御され、デューティ制御が行われる。

また、上側トランジスタＭ１がオンとされたとき、上側トランジスタＭ１に流れる電流と、上側トランジスタＭ１のオン抵抗により、上側トランジスタＭ１のドレイン・ソース間電圧が発生する。電流検出抵抗Ｒ２０の抵抗値は、副トランジスタＭ４のオン抵抗よりも十分に大きいため、電流検出抵抗Ｒ２０の両端間に、ほぼ上側トランジスタＭ１のドレイン・ソース間電圧が印加される。このような電流検出抵抗Ｒ２０の両端間電圧がアンプ２０Ａによって増幅されて電流検出信号Ｖｉｓが生成される。

このような第３実施形態に係る降圧型ＤＣ／ＤＣコンバータによっても、第１実施形態と同様の作用効果を奏することができる。

また、図７には、先述した本発明の第３実施形態の変形例（第４実施形態）に係る降圧型ＤＣ／ＤＣコンバータの構成を示す。図７に示す降圧型ＤＣ／ＤＣコンバータは、電源ＩＣ２０Ｘを備えるとともに、電源ＩＣ２０Ｘに外付けされるダイオードＤ２０を備える。

電源ＩＣ２０Ｘの第３実施形態（図６）との構成上の相違点は、下側トランジスタＭ２は設けず、端子Ｔ３と上側トランジスタＭ１のドレインとを接続ノードＮ１において接続することである。さらに、電源ＩＣ２０Ｘの外部において、端子Ｔ３は、ダイオードＤ２０のカソードに接続される。ダイオードＤ２０のアノードは、接地端に接続される。

すなわち、図７に示す第４実施形態に係る降圧型ＤＣ／ＤＣコンバータは、非同期整流型のコンバータである。このような変形例によっても、先述した第３実施形態に係る降圧型ＤＣ／ＤＣコンバータと同様の作用効果を奏することができる。

＜５．その他＞
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変形が可能である。

例えば、遅延回路１１による遅延によって最大デューティが低くなり、入力電圧Ｖｉｎによっては必要なデューティが最大デューティを超えてしまう可能性がある。その場合は、遅延回路１１を有効／無効で切替え可能としてもよい。遅延回路１１が無効の場合は、クロック信号ＣＬＫはそのままＲＳフリップフロップ５のセット端子およびインバータ４に入力されるので、最大デューティを比較的に高くすることができる。

本発明は、各種用途の昇圧型ＤＣ／ＤＣコンバータまたは降圧型ＤＣ／ＤＣコンバータに利用することができる。

１、１Ｘ、２０、２０Ｘ 電源ＩＣ
２ ドライバ
３ ＡＮＤ回路
４ インバータ
５ ＲＳフリップフロップ
６ スロープ電圧生成部
６１ オンオフ制御部
６２ バイアス電圧生成部
６３ キャパシタ電圧生成部
６４ 第１加算器
６５ 第２加算器
７ ＰＷＭコンパレータ
８ エラーアンプ
９ 参照電圧生成部
１０ ソフトスタート部
１１ 遅延回路
Ｍ１ 上側トランジスタ
Ｍ２ 下側トランジスタ
Ｍ３、Ｍ４ 副トランジスタ
Ｃ１、Ｃ２０ 出力キャパシタ
Ｌ１、Ｌ２０ インダクタ
Ｄ１、Ｄ２０ ダイオード
Ｒ１、Ｒ２０ 電流検出抵抗
Ｒ１１、Ｒ１２ 分圧抵抗
２０Ａ アンプ

Claims (8)

1. オンのときにインダクタにエネルギーを蓄えるスイッチング素子と、
   前記スイッチング素子を駆動するドライバと、
   スイッチング電源装置の出力電圧に基づいて生成される帰還電圧と参照電圧との誤差を増幅して誤差電圧を生成するエラーアンプと、
   スロープ電圧を生成するスロープ電圧生成部と、
   前記スロープ電圧と前記誤差電圧とを比較するコンパレータと、
   クロック信号の変化エッジを遅延させて遅延クロック信号として出力する遅延回路と、
   を備えており、
   前記遅延クロック信号に基づいて前記ドライバは、前記スイッチング素子をオンとし、
   前記クロック信号の変化エッジに基づいて前記スロープ電圧は上昇を開始し、前記スロープ電圧が前記誤差電圧に達したことが前記コンパレータにより検出されたときに、前記ドライバは前記スイッチング素子をオフとし、
   前記スロープ電圧生成部は、バイアス電圧を生成するバイアス電圧生成部と、キャパシタへの充電によってキャパシタ電圧を生成するキャパシタ電圧生成部と、を有し、
   前記スロープ電圧は、前記バイアス電圧と前記キャパシタ電圧との加算に基づき生成され、
   前記スイッチング素子をオンとするタイミングは、前記バイアス電圧が立ち上がって一定となるタイミングよりも後である、電源制御装置。
2. オンのときにインダクタにエネルギーを蓄えるスイッチング素子と、
   前記スイッチング素子を駆動するドライバと、
   スイッチング電源装置の出力電圧に基づいて生成される帰還電圧と参照電圧との誤差を増幅して誤差電圧を生成するエラーアンプと、
   スロープ電圧を生成するスロープ電圧生成部と、
   前記スロープ電圧と前記誤差電圧とを比較するコンパレータと、
   クロック信号の変化エッジを遅延させて遅延クロック信号として出力する遅延回路と、
   を備えており、
   前記遅延クロック信号に基づいて前記ドライバは、前記スイッチング素子をオンとし、
   前記クロック信号の変化エッジに基づいて前記スロープ電圧は上昇を開始し、前記スロープ電圧が前記誤差電圧に達したことが前記コンパレータにより検出されたときに、前記ドライバは前記スイッチング素子をオフとし、
   前記スロープ電圧生成部は、バイアス電圧を生成するバイアス電圧生成部と、キャパシタへの充電によってキャパシタ電圧を生成するキャパシタ電圧生成部と、を有し、
   前記スロープ電圧は、前記バイアス電圧と前記キャパシタ電圧との加算に基づき生成され、
   前記スロープ電圧生成部は、
   前記クロック信号が入力されるセット端子と、前記コンパレータの出力が入力されるリセット端子と、を有する第１ＲＳフリップフロップと、
   前記クロック信号が入力される第１インバータと、
   前記第１インバータの出力と前記第１ＲＳフリップフロップの出力が入力される第１ＡＮＤ回路と、
   を有する、電源制御装置。
3. 前記スロープ電圧生成部は、前記スイッチング素子がオンのときに前記スイッチング素子に流れる電流を検出した電流検出信号と、前記バイアス電圧と、前記キャパシタ電圧と、の加算に基づき前記スロープ電圧を生成する、請求項１または請求項２に記載の電源制御装置。
4. オンのときにインダクタにエネルギーを蓄えるスイッチング素子と、
   前記スイッチング素子を駆動するドライバと、
   スイッチング電源装置の出力電圧に基づいて生成される帰還電圧と参照電圧との誤差を増幅して誤差電圧を生成するエラーアンプと、
   スロープ電圧を生成するスロープ電圧生成部と、
   前記スロープ電圧と前記誤差電圧とを比較するコンパレータと、
   クロック信号の変化エッジを遅延させて遅延クロック信号として出力する遅延回路と、
   を備えており、
   前記遅延クロック信号に基づいて前記ドライバは、前記スイッチング素子をオンとし、
   前記クロック信号の変化エッジに基づいて前記スロープ電圧は上昇を開始し、前記スロープ電圧が前記誤差電圧に達したことが前記コンパレータにより検出されたときに、前記ドライバは前記スイッチング素子をオフとし、
   前記遅延回路は、
   抵抗と、
   電源電圧の印加端に接続される第１端と、前記抵抗の一端に接続される第２端と、前記クロック信号が入力される制御端と、を有する第１トランジスタと、
   接地端と接続される第１端と、前記抵抗の他端と接続される第２端と、前記クロック信号が入力される制御端と、を有する第２トランジスタと、
   前記抵抗の他端と前記第２トランジスタの第２端とが接続される接続ノードに接続される入力端を有するインバータと、
   を有する、電源制御装置。
5. 前記遅延クロック信号が入力されるセット端子と、前記コンパレータの出力が入力されるリセット端子と、を有する第２ＲＳフリップフロップと、
   前記遅延クロック信号が入力される第２インバータと、
   前記第２インバータの出力と前記第２ＲＳフリップフロップの出力が入力される第２ＡＮＤ回路と、
   を有する、請求項４に記載の電源制御装置
6. オンのときにインダクタにエネルギーを蓄えるスイッチング素子と、
   前記スイッチング素子を駆動するドライバと、
   スイッチング電源装置の出力電圧に基づいて生成される帰還電圧と参照電圧との誤差を増幅して誤差電圧を生成するエラーアンプと、
   スロープ電圧を生成するスロープ電圧生成部と、
   前記スロープ電圧と前記誤差電圧とを比較するコンパレータと、
   クロック信号の変化エッジを遅延させて遅延クロック信号として出力する遅延回路と、
   を備えており、
   前記遅延クロック信号に基づいて前記ドライバは、前記スイッチング素子をオンとし、
   前記クロック信号の変化エッジに基づいて前記スロープ電圧は上昇を開始し、前記スロープ電圧が前記誤差電圧に達したことが前記コンパレータにより検出されたときに、前記ドライバは前記スイッチング素子をオフとし、
   前記遅延回路の有効／無効を切替え可能である、電源制御装置。
7. 請求項１から請求項６のいずれか１項に記載の電源制御装置と、前記インダクタと、を有する、スイッチング電源装置。
8. 前記出力電圧を分圧して前記帰還電圧を生成する分圧抵抗を有する、請求項７に記載のスイッチング電源装置。

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