JP2014075932A - 電源装置及びこれを用いた電子機器 - Google Patents

Abstract

【課題】回路規模の増大を抑えつつ電流モード制御の安定性を高める。
【解決手段】電源装置Ｘにおいて、スイッチ制御回路１０は、インダクタ電流ＩＬ１に応じた検出信号ΔＶ１を増幅して増幅検出信号Ｉ１を生成するアンプ１４と、増幅検出信号Ｉ１よりも振幅の大きいランプ信号Ｖ１１を生成するランプ信号生成部１５と、増幅検出信号Ｉ１とランプ信号Ｖ１１とを足し合わせて基準信号Ｖ１２を生成する加算部１６と、誤差信号Ｖｃｏｍｐと基準信号Ｖ１２とを比較して比較信号Ｓ１１を生成するコンパレータ１３と、クロック信号ＣＬＫ１と比較信号Ｓ１１に応じてスイッチ制御信号Ｓ１２を生成するロジック部１２と、スイッチ制御信号Ｓ１２に応じて出力段ＯＳ１（Ｎ１１、Ｎ１２、Ｌ１、Ｒ１）の駆動制御を行うドライバ１１と、を含む。
【選択図】図１３

Description

本発明は、電流モード制御型の電源装置に関する。

図１５は、電源装置の第１従来例を示す図である。本従来例の電源装置１００は、インダクタ１０３の一端に現れるスイッチ電圧Ｖｓｗのハイレベル電位を電圧信号ＶｓｗＨとして監視して、上側トランジスタ１０１に流れるインダクタ電流ＩＬの大きさを検出し、その検出結果に応じて上側トランジスタ１０１と下側トランジスタ１０２のスイッチング制御を行うことにより、入力電圧Ｖｉから出力電圧Ｖｏを生成する。

図１６は、電源装置の第２従来例を示す図である。本従来例の電源装置２００は、センス抵抗２０８の両端電圧ΔＶを監視して、センス抵抗２０８に流れるインダクタ電流ＩＬの大きさを検出し、その検出結果に応じて上側トランジスタ１０１と下側トランジスタ１０２のスイッチング制御を行うことにより、入力電圧Ｖｉから出力電圧Ｖｏを生成する。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

米国特許出願公開第２０１１／０１４８３７９号明細書

しかしながら、第１従来例の電源装置１００では、電源電圧Ｖｃｃの供給を受けて動作する制御部１０７に対して、電源電圧Ｖｃｃよりも高い入力電圧Ｖｉを基準とする電圧信号ＶｓｗＨを直接入力することができず、Ｖｉ基準の電圧信号ＶｓｗＨをＶｃｃ基準の電圧信号ＶｓｗＨ’に変換するレベルシフタ１１０が必要であった（図１７を参照）。

一方、第２従来例の電源装置２００では、第１従来例の課題を解消し得るものの、微小な両端電圧ΔＶ（数ｍＶ）を増幅するために設けられたアンプ２０９の出力特性に応じてインダクタ電流ＩＬの波形と増幅信号ＤＥＴの波形が一致しなくなり、電流モード制御の安定性が低下するという問題があった（図１８を参照）。

本発明は、本願の発明者により見出された上記の問題点に鑑み、回路規模の増大を抑えつつ電流モード制御の安定性を高めることのできる電源装置、及び、これを用いた電子機器を提供することを目的とする。

上記目的を達成するために、本発明に係る電源装置は、インダクタ電流をスイッチング制御して入力電圧から出力電圧を生成する出力段と、前記出力電圧とその目標値との誤差に応じた誤差信号を生成する誤差増幅回路と、前記誤差信号が小さくなるように前記出力段の駆動制御を行うスイッチ制御回路と、を有し、前記スイッチ制御回路は、前記インダクタ電流に応じた検出信号を増幅して増幅検出信号を生成するアンプと、前記増幅検出信号よりも振幅の大きいランプ信号を生成するランプ信号生成部と、前記増幅検出信号と前記ランプ信号とを足し合わせて基準信号を生成する加算部と、前記誤差信号と前記基準信号とを比較して比較信号を生成するコンパレータと、クロック信号と前記比較信号に応じてスイッチ制御信号を生成するロジック部と、前記スイッチ制御信号に応じて前記出力段の駆動制御を行うドライバと、を含む構成（第１の構成）とされている。

なお、第１の構成から成る電源装置において、前記ランプ信号生成部は、前記入力電圧が高いほど前記ランプ信号の上昇傾きを大きくする構成（第２の構成）にするとよい。

また、第１または第２の構成から成る電源装置において、前記ランプ信号生成部は、前記ランプ信号をゼロよりも高い信号値にバイアスする構成（第３の構成）にするとよい。

また、第１〜第３いずれかの構成から成る電源装置は、前記クロック信号を生成する発振回路をさらに有する構成（第４の構成）にするとよい。

また、第４の構成から成る電源装置において、前記発振回路は、前記出力電圧の変動を抑制するように前記クロック信号の発振周波数を可変制御する構成（第５の構成）にするとよい。

また、第１〜第５いずれかの構成から成る電源装置において、前記誤差増幅回路は、非反転入力端が参照電圧の印加端に接続されたオペアンプと、前記出力電圧の印加端と前記オペアンプの反転入力端との間に接続された抵抗と、前記オペアンプの反転入力端と出力端との間に接続されたキャパシタと、を含む構成（第６の構成）にするとよい。

また、第１〜第５いずれかの構成から成る電源装置において、前記誤差増幅回路は、非反転入力端が参照電圧の印加端に接続された電流アンプと、前記出力電圧を分圧して前記電流アンプの反転入力端に出力する分圧回路と、前記電流アンプの出力端と接地端との間に接続されたキャパシタと、を含む構成（第７の構成）としてもよい。

また、第１〜第７いずれかの構成から成る電源装置において、前記検出信号は、センス抵抗またはインダクタ抵抗を利用して検出される構成（第８の構成）にするとよい。

また、第１〜第８いずれかの構成から成る電源装置において、前記出力段は、降圧型、昇圧型、または、昇降圧型である構成（第９の構成）にするとよい。

また、第１〜第９いずれかの構成から成る電源装置において、前記誤差増幅回路と前記スイッチ制御回路は、半導体装置に集積化されており、前記出力段は、前記半導体装置に外付けされている構成（第１０の構成）にするとよい。

また、第１〜第１０いずれかの構成から成る電源装置は、前記出力段と前記スイッチ制御回路を複数組有し、各組のスイッチ制御回路は、互いに異なる位相で、各々に対応する出力段の駆動制御を行う構成（第１１の構成）にするとよい。

また、第１１の構成から成る電源装置は、各組の出力段に流れるインダクタ電流が互いに一致するように前記誤差信号を補正して各組毎の誤差信号を生成する電流平衡回路をさらに有する構成（第１２の構成）にするとよい。

また、本発明に係る電子機器は、第１〜第１２いずれかの構成から成る電源装置と、前記電源装置から出力電圧の供給を受けて動作する負荷と、を有する構成（第１３の構成）とされている。

なお、第１３の構成から成る電子機器において、前記負荷は、演算処理装置またはメモリである構成（第１４の構成）にするとよい。

本発明によれば、回路規模の増大を抑えつつ電流モード制御の安定性を高めることのできる電源装置、及び、これを用いた電子機器を提供することが可能となる。

電源装置Ｘの第１実施形態を示す図 電源装置Ｘの出力動作を説明するためのタイミングチャート ランプ信号生成部１５及び加算部１６の一構成例を示す図 基準信号Ｖ１２の生成動作を説明するためのタイミングチャート 入力急変時における出力安定化動作を説明するためのタイミングチャート 電流アンプ１４の一構成例を示す図 誤差増幅回路３０の第１構成例を示す図 誤差増幅回路３０の第２構成例を示す図 発振回路４０の一構成例を示す図 出力急変時における周波数可変動作を説明するためのタイミングチャート 電流平衡回路５０の一構成例を示す図 電源装置Ｘの第２実施形態を示す図 電源装置Ｘの第３実施形態を示す図 デスクトップパソコンの一構成例を示す外観図 電源装置の第１従来例を示す図 電源装置の第２従来例を示す図 第１の課題を説明するためのタイミングチャート 第２の課題を説明するためのタイミングチャート

＜第１実施形態＞
図１は、電源装置Ｘの第１実施形態を示す図である。本構成例の電源装置Ｘは、半導体装置１と、これに外付けされる種々のディスクリート部品（Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタＮ１１及びＮ１２、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２１及びＮ２２、インダクタＬ１及びＬ２、センス抵抗Ｒ１及びＲ２、並びに、キャパシタＣｏ）と、を有する。

トランジスタＮ１１のドレインは、入力電圧Ｖｉの印加端に接続されている。トランジスタＮ１１のソースとトランジスタＮ１２のドレインは、いずれもインダクタＬ１の第１端に接続されている。トランジスタＮ１２のソースは、接地端に接続されている。トランジスタＮ１１及びＮ１２のゲートは、それぞれ、ゲート信号Ｇ１１及びＧ１２の印加端に接続されている。インダクタＬ１の第２端は、センス抵抗Ｒ１を介して出力電圧Ｖｏの印加端に接続されている。これらのディスクリート部品（Ｎ１１、Ｎ１２、Ｌ１、及び、Ｒ１）は、インダクタ電流ＩＬ１をスイッチング制御して入力電圧Ｖｉから出力電圧Ｖｏを生成する降圧型の出力段ＯＳ１を形成している。

トランジスタＮ２１のドレインは、入力電圧Ｖｉの印加端に接続されている。トランジスタＮ２１のソースとトランジスタＮ２２のドレインは、いずれもインダクタＬ２の第１端に接続されている。トランジスタＮ２２のソースは、接地端に接続されている。トランジスタＮ２１及びＮ２２のゲートは、それぞれ、ゲート信号Ｇ２１及びＧ２２の印加端に接続されている。インダクタＬ２の第２端は、センス抵抗Ｒ２を介して出力電圧Ｖｏの印加端に接続されている。これらのディスクリート部品（Ｎ２１、Ｎ２２、Ｌ２、及び、Ｒ２）は、インダクタ電流ＩＬ２をスイッチング制御して入力電圧Ｖｉから出力電圧Ｖｏを生成する降圧型の出力段ＯＳ２を形成している。

なお、出力電圧Ｖｏの印加端と接地端との間には、負荷Ｚと並列に、出力平滑用のキャパシタＣｏが接続されている。

半導体装置１は、スイッチ制御回路１０及び２０と、誤差増幅回路３０と、発振回路４０と、を集積化したモノリシック半導体集積回路装置（いわゆるマルチフェイズ型スイッチングレギュレータＩＣ）である。

スイッチ制御回路１０は、出力電圧Ｖｏと内部基準電圧（目標値に相当）が等しくなるように生成された誤差信号Ｖｃｏｍｐに応じてゲート信号Ｇ１１及びＧ１２を生成することにより、出力段ＯＳ１の駆動制御を行う回路ブロックであって、ドライバ１１と、ＲＳフリップフロップ１２と、コンパレータ１３と、電流アンプ（ｇｍアンプ）１４と、ランプ信号生成部１５と、加算部１６と、を含む。

ドライバ１１は、スイッチ制御信号Ｓ１２に応じてゲート信号Ｇ１１及びＧ１２を生成することにより、出力段ＯＳ１の駆動制御を行う。より具体的に述べると、ドライバ１１は、スイッチ制御信号Ｓ１２がハイレベルであるときには、上側のトランジスタＮ１１をオンとして、下側のトランジスタＮ１２をオフとするように、逆に、スイッチ制御信号Ｓ１２がローレベルであるときには、上側のトランジスタＮ１１をオフとして、下側のトランジスタＮ１２をオフとするように、ゲート信号Ｇ１１及びＧ１２を生成する。

ＲＳフリップフロップ１２は、クロック信号ＣＬＫ１と比較信号Ｓ１１に応じてスイッチ制御信号Ｓ１２を生成するロジック部に相当する。より具体的に述べると、ＲＳフリップフロップ１２は、セット端（Ｓ）に入力されるクロック信号ＣＬＫ１の立上りエッジをトリガとしてスイッチ制御信号Ｓ１２をハイレベルにセットし、リセット端（Ｒ）に入力される比較信号Ｓ１１の立上りエッジをトリガとしてスイッチ制御信号Ｓ１２をローレベルにリセットする。

コンパレータ１３は、反転入力端（−）に印加される誤差信号Ｖｃｏｍｐと非反転入力端（＋）に印加される基準信号Ｖ１２とを比較して比較信号Ｓ１１を生成する。従って、比較信号Ｓ１１は、基準信号Ｖ１２が誤差信号Ｖｃｏｍｐよりも低いときにローレベルとなり、逆に、基準信号Ｖ１２が誤差信号Ｖｃｏｍｐよりも高いときにハイレベルとなる。

電流アンプ１４は、センス抵抗Ｒ１の両端電圧ΔＶ１（インダクタ電流ＩＬ１に応じた検出信号に相当）を増幅して電流信号Ｉ１（増幅検出信号に相当）を生成する。このように、インダクタ電流ＩＬ１を検出するための手段として、センス抵抗Ｒ１を利用する構成であれば、トランジスタＮ１１のオン抵抗を利用する構成（図１５）と異なり、入力電圧Ｖｉと電源電圧Ｖｃｃとが異なる場合でもレベルシフタが不要となる。

ランプ信号生成部１５は、スイッチ制御信号Ｓ１２に応じて鋸波形のランプ信号Ｖ１１を生成する。

加算部１６は、電流信号Ｉ１（より正確には電流信号Ｉ１をＩ／Ｖ変換して得られる電圧信号Ｖ１０）とランプ信号Ｖ１１とを足し合わせて基準信号Ｖ１２を生成する。

スイッチ制御回路２０は、出力電圧Ｖｏと内部基準電圧（目標値に相当）が等しくなるように生成された誤差信号Ｖｃｏｍｐに応じてゲート信号Ｇ２１及びＧ２２を生成することにより、出力段ＯＳ２の駆動制御を行う回路ブロックであって、ドライバ２１と、ＲＳフリップフロップ２２と、コンパレータ２３と、電流アンプ（ｇｍアンプ）２４と、ランプ信号生成部２５と、加算部２６と、を含む。

ドライバ２１は、スイッチ制御信号Ｓ２２に応じてゲート信号Ｇ２１及びＧ２２を生成することにより、出力段ＯＳ２の駆動制御を行う。より具体的に述べると、ドライバ２１は、スイッチ制御信号Ｓ２２がハイレベルであるときには、上側のトランジスタＮ２１をオンとして、下側のトランジスタＮ２２をオフとするように、逆に、スイッチ制御信号Ｓ２２がローレベルであるときには、上側のトランジスタＮ２１をオフとして、下側のトランジスタＮ２２をオフとするように、ゲート信号Ｇ２１及びＧ２２を生成する。

ＲＳフリップフロップ２２は、クロック信号ＣＬＫ２と比較信号Ｓ２１に応じてスイッチ制御信号Ｓ２２を生成するロジック部に相当する。より具体的に述べると、ＲＳフリップフロップ２２は、セット端（Ｓ）に入力されるクロック信号ＣＬＫ２の立上りエッジをトリガとしてスイッチ制御信号Ｓ２２をハイレベルにセットし、リセット端（Ｒ）に入力される比較信号Ｓ２１の立上りエッジをトリガとしてスイッチ制御信号Ｓ２２をローレベルにリセットする。

コンパレータ２３は、反転入力端（−）に印加される誤差信号Ｖｃｏｍｐと非反転入力端（＋）に印加される基準信号Ｖ２２とを比較して比較信号Ｓ２１を生成する。従って、比較信号Ｓ２１は、基準信号Ｖ２２が誤差信号Ｖｃｏｍｐよりも低いときにローレベルとなり、逆に、基準信号Ｖ２２が誤差信号Ｖｃｏｍｐよりも高いときにハイレベルとなる。

電流アンプ２４は、センス抵抗Ｒ２の両端電圧ΔＶ２（インダクタ電流ＩＬ２に応じた検出信号に相当）を増幅して電流信号Ｉ２（増幅検出信号に相当）を生成する。

ランプ信号生成部２５は、スイッチ制御信号Ｓ２２に応じて鋸波形のランプ信号Ｖ２１を生成する。

加算部２６は、電流信号Ｉ２（より正確には電流信号Ｉ２をＩ／Ｖ変換して得られる電圧信号Ｖ２０）とランプ信号Ｖ２１とを足し合わせて基準信号Ｖ２２を生成する。

誤差増幅回路３０は、出力電圧Ｖｏとその目標値との誤差に応じた誤差信号Ｖｃｏｍｐを生成する。

発振回路４０は、互いに位相の異なるクロック信号ＣＬＫ１及びＣＬＫ２を生成する。また、発振回路４０は、出力電圧Ｖｏの変動を抑制するようにクロック信号ＣＬＫ１及びＣＬＫ２の発振周波数を可変制御する機能を備えている。

図２は、電源装置Ｘの出力動作を説明するためのタイミングチャートであり、上から順に、出力電流Ｉｏ、出力電圧Ｖｏ、クロック信号ＣＬＫ１及びＣＬＫ２、誤差信号Ｖｃｏｍｐ、基準信号Ｖ１２（実線）及びＶ２２（破線）、並びに、スイッチ制御信号Ｓ１２及びＳ２２が描写されている。

第１実施形態の電源装置Ｘは、２組の出力段ＯＳ１及びＯＳ２とスイッチ制御回路１０及び２０を有し、各組のスイッチ制御回路１０及び２０は、図２で示したように、互いに異なる位相で、各々に対応する出力段ＯＳ１及びＯＳ２の駆動制御を行う。各組の出力段ＯＳ１及びＯＳ２は、負荷Ｚに対して並列に接続されており、各々の出力を足し合わせることで、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔが生成される。

このように、マルチフェイズ型の電源装置Ｘであれば、負荷Ｚに大きな電流を出力することができるので、消費電流の大きい負荷Ｚ（ＣＰＵ［central processing unit］、ＧＰＵ［graphics processing unit］、ないしは、メモリなど）の電源として好適に用いることができる。

なお、図２では、出力電流Ｉｏの急上昇に起因して出力電圧Ｖｏが急低下したとき、発振回路４０によってクロック信号ＣＬＫ１及びＣＬＫ２の発振周波数が高められている。このような構成とすることにより、出力電圧Ｖｏの変動を抑制することが可能となる。

図３は、ランプ信号生成部１５及び加算部１６の一構成例を示す図である。本構成例のランプ信号生成部１５は、充電電流生成回路１５１と、キャパシタ１５２と、定電圧源１５３と、スイッチ１５４及び１５５と、インバータ１５６と、を含む。

充電電流生成回路１５１は、キャパシタ１５２の充電電流Ｉａを生成する回路ブロックであり、抵抗ａ１〜ａ３と、定電流源ａ４と、ｐｎｐ型バイポーラトランジスタａ５と、ｎｐｎ型バイポーラトランジスタａ６と、Ｐチャネル型ＭＯＳ電界効果トランジスタａ７及びａ８と、を含む。

抵抗ａ１及びａ２は、入力電圧Ｖｉの印加端と接地端との間に直列接続されている。トランジスタａ５のエミッタは、トランジスタａ６のベースに接続されている。トランジスタａ５のコレクタは、接地端に接続されている。トランジスタａ５のベースは、抵抗ａ１及びａ２の接続ノード（分圧電圧Ｖａ（＝α×Ｖｉ、ただしαは分圧比）の印加端）に接続されている。定電流源ａ４は、電源電圧Ｖｃｃの印加端とトランジスタａ６のベースとの間に接続されている。トランジスタａ６のエミッタは、抵抗ａ３を介して接地端に接続されている。トランジスタａ６のコレクタは、トランジスタａ７のドレインに接続されている。トランジスタａ７及びａ８のソースは、いずれも電源電圧Ｖｃｃの印加端に接続されている。トランジスタａ７及びａ８のゲートは、いずれもトランジスタａ７のドレインに接続されている。トランジスタａ８のドレインは、充電電流Ｉａの出力端に相当する。

分圧回路（ａ１及びａ２）で生成された分圧電圧Ｖａは、エミッタフォロワ（ａ４〜ａ６）を介して抵抗ａ３に印加される。その結果、抵抗ａ３（抵抗値：Ｒａ３）には、分圧電圧Ｖａ（延いては入力電圧Ｖｉ）に応じた可変電流Ｉｂ（＝Ｖａ／Ｒａ３）が流れる。この可変電流Ｉｂがカレントミラー（ａ７及びａ８）でミラーされることにより、充電電流Ｉａ（＝β×Ｉｂ、ただしβはミラー比）が生成される。従って、充電電流Ｉａの電流値は、入力電圧Ｖｉに比例して変化する。言い換えれば、入力電圧Ｖｉが高いほどランプ信号Ｖ１１の上昇傾きが大きくなる。

キャパシタ１５２は、充電電流Ｉａによって充電される容量性素子であり、その充電電圧が第１端からランプ信号Ｖ１１として出力される。

定電圧源１５３（起電圧：ＶＢ）は、キャパシタ１５２の第２端と接地端との間に接続されている。

スイッチ１５４は、充電電流生成回路１５１の出力端とキャパシタ１５２の第１端との間に接続されており、スイッチ制御信号Ｓ１２に応じてオン／オフされる。より具体的に述べると、スイッチ１５４は、スイッチ制御信号Ｓ１２がハイレベルであるときにオンとなり、スイッチ制御信号Ｓ１２がローレベルであるときにオフとなる。

スイッチ１５５は、キャパシタ１５２の両端間に接続されており、反転スイッチ制御信号Ｓ１２Ｂに応じてオン／オフされる。より具体的に述べると、スイッチ１５５は、反転スイッチ制御信号Ｓ１２Ｂがハイレベルであるときにオンとなり、反転スイッチ制御信号Ｓ１２Ｂがローレベルであるときにオフとなる。

インバータ１５６は、スイッチ制御信号Ｓ１２を論理反転させて反転スイッチ制御信号Ｓ１２Ｂを生成する。

また、本構成例の加算部１６は、バッファ１６１と、抵抗１６２と、を含む。バッファ１６１の入力端は、ランプ信号生成部１５の出力端に接続されている。バッファ１６１の出力端は、抵抗１６２を介して電流アンプ１４の出力端とコンパレータ１３の非反転入力端（＋）に接続されている。バッファ１６１の第１電源端は、電源電圧Ｖｃｃの印加端に接続されている。バッファ１６１の第２電源端は、接地端に接続されている。

電流アンプ１４で生成される電流信号Ｉ１は、抵抗１６２を介してバッファ１６１の第２電源端に流れ込む。従って、抵抗１６２（抵抗値：Ｒ１６２）の両端間には、電流信号Ｉ１に応じた電圧信号Ｖ１０（＝Ｉ１×Ｒ１６２）が発生し、この電圧信号Ｖ１０がランプ信号Ｖ１１に足し合わされて基準信号Ｖ１２が生成される。

図４は、基準信号Ｖ１２の生成動作（電圧信号Ｖ１０とランプ信号Ｖ１１の加算動作）を説明するためのタイミングチャートであり、上から順に、スイッチ制御信号Ｓ１２、インダクタ電流ＩＬ１、電圧信号Ｖ１０、ランプ信号Ｖ１１、及び、基準信号Ｖ１２が描写されている。

スイッチ制御信号Ｓ１２がハイレベルに立ち上げられると、インダクタ電流ＩＬ１が徐々に大きくなり、これに伴って電圧信号Ｖ１０も高くなる。このとき、ランプ信号生成部１５では、スイッチ１５４がオンされて、スイッチ１５５がオフされる。その結果、充電電流Ｉａによるキャパシタ１５２の充電動作が開始されて、ランプ信号Ｖ１１が上昇し始める。そして、加算部１６では、電圧信号Ｖ１０とランプ信号Ｖ１１とが足し合わされて基準信号Ｖ１２が生成される。

なお、基準信号Ｖ１２の生成動作に際しては、電圧信号Ｖ１０よりもランプ信号Ｖ１１の方が支配的となるように、ランプ信号Ｖ１１の振幅Ｂが電圧信号Ｖ１０の振幅Ａよりも大きく設定されている。このような構成とすることにより、電流アンプ１４の出力特性に起因してインダクタ電流ＩＬ１と電流信号Ｉ１（延いては電圧信号Ｖ１０）に波形の不一致が生じたとしても、安定した電流モード制御を実現することが可能となる。また、電圧信号Ｖ１０よりも振幅の大きいランプ信号Ｖ１１が支配的になるので、ノイズの影響も受けにくくなる。

一方、基準信号Ｖ１２が誤差信号Ｖｃｏｍｐを上回り、スイッチ制御信号Ｓ１２がローレベルに立ち下げられると、インダクタ電流ＩＬ１が徐々に小さくなり、これに伴って電圧信号Ｖ１０も低くなる。このとき、ランプ信号生成部１５では、スイッチ１５４がオフされて、スイッチ１５５がオンされる。その結果、キャパシタ１５２が放電されて、ランプ信号Ｖ１１が所定のバイアス値ＶＢまで急峻に低下する。このように、ランプ信号Ｖ１１を常にゼロよりも高くバイアスしておくことにより、仮に電流信号Ｉ１が電流アンプ１４に引き込まれる状況となっても、基準信号Ｖ１２がゼロに張り付いてしまわないので、電流モード制御の安定性をさらに高めることが可能となる。

なお、ランプ信号生成部２５及び加算部２６の構成は、上記と同様であるため、重複した説明を割愛する。

図５は、入力電圧Ｖｉの急変時における出力電圧Ｖｏの安定化動作を説明するためのタイミングチャートであり、上から順に、入力電圧Ｖｉ、誤差信号Ｖｃｏｍｐ、基準信号Ｖ１２（実線）及びＶ２２（破線）、スイッチ制御信号Ｓ１２及びＳ２２、並びに、出力電圧Ｖｏが描写されている。

本図で示すように、基準信号Ｖ１２及びＶ２２の上昇傾き（すなわちランプ信号Ｖ１１及びＶ２１の上昇傾き）は、入力電圧Ｖｉに比例しているので、入力電圧Ｖｉが高くなると、基準信号Ｖ１２及びＶ２２がより早いタイミングで誤差信号Ｖｃｏｍｐを上回ることになる。例えば、入力電圧Ｖｉが高くなれば、スイッチ制御信号Ｓ１２及びＳ２２のハイレベル期間が短くなり、出力電圧Ｖｏが低く抑えられる。逆に、入力電圧Ｖｉが低くなれば、スイッチ制御信号Ｓ１２及びＳ２２のハイレベル期間が長くなり、出力電圧Ｖｏが十分に高められる。このように、ランプ信号Ｖ１１及びＶ２１の上昇傾きを入力電圧Ｖｉに比例させることにより、入力電圧Ｖｉの急変動が生じた場合であっても、出力電圧Ｖｏの変動を抑制することが可能となる。

図６は、電流アンプ１４の一構成例を示す図である。本構成例の電流アンプ１４は、オペアンプ１４１と、Ｎチャネル型ＭＯＳ電界効果トランジスタ１４２と、抵抗１４３（抵抗値：Ｒｘ）と、カレントミラー１４４と、を含む。

オペアンプ１４１の非反転入力端（＋）は、センス抵抗Ｒ１の第１端（インダクタＬ１側）に接続されている。オペアンプ１４１の反転入力端（−）は、トランジスタ１４２のソースと抵抗１４３の第１端に接続されている。抵抗１４３の第２端は、センス抵抗Ｒ１の第２端（負荷Ｚ側）に接続されている。オペアンプ１４１の出力端は、トランジスタ１４２のゲートに接続されている。トランジスタ１４２のドレインは、カレントミラー１４４の入力端に接続されている。カレントミラー１４４の出力端は、電流信号Ｉ１の出力端に相当する。

オペアンプ１４１は、センス抵抗Ｒ１の両端電圧ΔＶ１（＝ＩＬ１×Ｒ１）と、抵抗１４３の両端電圧Ｖｘ（＝Ｉｘ×Ｒｘ）が一致するように、トランジスタ１４２の導通度を制御する。つまり、抵抗１４３に流れる電流Ｉｘは、センス抵抗Ｒ１に流れるインダクタ電流ＩＬ１に応じた電流値（＝ＩＬ１×（Ｒ１／Ｒｘ））となる。この電流Ｉｘがカレントミラー１４４でミラーされることにより、電流信号Ｉ１（＝γ×Ｉｘ、ただしγはミラー比）が生成される。

なお、電流アンプ２４の構成は、上記と同様であるため、重複した説明を割愛する。

図７は、誤差増幅回路３０の第１構成例を示す図である。第１構成例の誤差増幅回路３０は、オペアンプ３１と、抵抗３２と、キャパシタ３３と、を含む。なお、オペアンプ３１は、半導体装置１に集積化されており、抵抗３２とキャパシタ３３は、半導体装置１に外付けされている。

オペアンプ３１の非反転入力端（＋）は、所定の参照電圧Ｖｒｅｆの印加端に接続されている。抵抗３２は、出力電圧Ｖｏの印加端とオペアンプ３１の反転入力端（−）との間に接続されている。キャパシタ３３は、オペアンプ３１の反転入力端（−）と出力端との間に接続されている。すなわち、オペアンプ３１、抵抗３２、及び、キャパシタ３３は、積分回路を形成している。抵抗３２及びキャパシタ３３には、各々と並列に位相補償回路（抵抗とキャパシタの直列回路）を接続してもよい。

第１構成例の誤差増幅回路３０では、その出力特性に影響を与える要因として、オペアンプ３１の製造ばらつき（±１０％程度）よりも、外付けのディスクリート部品である抵抗３２及びキャパシタ３３の製造ばらつき（±１％程度）が支配的となる。従って、誤差増幅回路３０であれば、その出力特性（周波数特性）がばらつきにくいので、精度の高い出力帰還制御を実現することが可能となる。

図８は、誤差増幅回路３０の第２構成例を示す図である。第２構成例の誤差増幅回路３０は、電流アンプ（ｇｍアンプ）３４と、抵抗３５及び３６と、キャパシタ３７と、位相補償回路３８とを含む。なお、電流アンプ３４は、半導体装置１に集積化されており、他の回路要素３５〜３８は、いずれも半導体装置１に外付けされている。

電流アンプ３４の非反転入力端（＋）は、所定の参照電圧Ｖｒｅｆの印加端に接続されている。抵抗３５は、出力電圧Ｖｏの印加端と電流アンプ３４の反転入力端（−）との間に接続されている。抵抗３６は、電流アンプ３４の反転入力端（−）と接地端との間に接続されている。すなわち、抵抗３５及び３６は、出力電圧Ｖｏを分圧して電流アンプ３４の反転入力端（−）に出力する分圧回路を形成している。なお、抵抗３５には、これと並列にキャパシタを接続してもよい。キャパシタ３７と位相補償回路３８（抵抗とキャパシタの直列回路）は、いずれもオペアンプ３１の出力端と接地端との間に接続されている。

このように、誤差増幅回路３０としては、図７の積分回路型だけでなく、より一般的なｇｍアンプ型を用いることもできる。

図９は、発振回路４０の一構成例を示す図である。本構成例の発振回路４０は、オシレータ４１と、定電流源４２と、ローパスフィルタ４３と、定電圧源４４と、電流アンプ４５と、カレントミラー４６と、を含む。

オシレータ４１は、バイアス電流ＩＢに応じてクロック信号ＣＬＫ１及びＣＬＫ２の発振周波数を可変制御する。より具体的に述べると、オシレータ４１は、バイアス電流ＩＢが大きいほど、クロック信号ＣＬＫ１及びＣＬＫ２の発振周波数を高める。なお、バイアス電流ＩＢは、固定バイアス電流ＩＢｘと可変バイアス電流ＩＢｙとの合算電流である。

定電流源４２は、一定の基準バイアス電流ＩＢｘを生成する。

ローパスフィルタ４３は、出力電圧Ｖｏにローパスフィルタ処理（平滑化処理）を施して出力電圧Ｖｏ１を生成する。

定電圧源４４は、出力電圧Ｖｏに一定のオフセット電圧Ｖｏｆｓを足し合わせて出力電圧Ｖｏ２を生成する。

電流アンプ４５は、非反転入力端（＋）に印加されている出力電圧Ｖｏ１と反転入力端（−）に印加されているＶｏ２との差分に応じた可変バイアス電流ＩＢｚを生成する。より具体的に述べると、電流アンプ４５は、出力電圧Ｖｏ１が出力電圧Ｖｏ２よりも高いほど、可変バイアス電流ＩＢｚを増大させる。

カレントミラー４６は、可変バイアス電流ＩＢｚをミラーして可変バイアス電流ＩＢｙを生成する。

図１０は、出力電圧Ｖｏの急変時における周波数可変動作を説明するためのタイミングチャートであり、上から順に、出力電圧Ｖｏ、出力電圧Ｖｏ１、出力電圧Ｖｏ２、バイアス電流ＩＢ、並びに、クロック信号ＣＬＫ１及びＣＬＫ２が描写されている。

出力電圧Ｖｏが一定に維持されているときには、出力電圧Ｖｏ２が出力電圧Ｖｏ１を上回った状態に維持されるので、可変バイアス電流ＩＢｙはゼロとなり、バイアス電流ＩＢは、固定バイアス電流ＩＢｘと一致する。このとき、クロック信号ＣＬＫ１及びＣＬＫ２の発振周波数は通常値となる。

一方、出力電圧Ｖｏが急低下したときには、出力電圧Ｖｏ２が一時的に出力電圧Ｖｏ１を下回るので、可変バイアス電流ＩＢｙが生成されて、バイアス電流ＩＢが増大される。その結果、クロック信号ＣＬＫ１及びＣＬＫ２の発振周波数は、通常値よりも高められるので、出力電圧Ｖｏの変動を抑制することが可能となる。

次に、マルチフェイズ型の電源装置Ｘに追加することが望ましい電流平衡回路５０について、図１１を参照しながら詳細に説明する。

図１１は、電流平衡回路５０の一構成例を示す図である。本構成例の電流平衡回路５０は、各組の出力段ＯＳ１及びＯＳ２に各々流れるインダクタ電流ＩＬ１及びＩＬ２が互いに一致するように誤差信号Ｖｃｏｍｐを補正して、各組毎の誤差信号Ｖｃｏｍｐ１及びＶｃｏｍｐ２を生成する回路ブロックであり、抵抗５１及び５２（抵抗値：Ｒ５１及びＲ５２）と、カレントミラー５３〜５６と、を含む。

電流アンプ１４は、加算部１６に電流信号Ｉ１（∝ＩＬ１）を出力する経路とは別に、電流平衡回路５０に電流信号Ｉ１を出力する経路を備えている。同様に、電流アンプ２４は、加算部２６に電流信号Ｉ２（∝ＩＬ２）を出力する経路とは別に、電流平衡回路５０に電流信号Ｉ２を出力する経路を備えている。

抵抗５１の第１端は、誤差信号Ｖｃｏｍｐの印加端に接続されている。抵抗５１の第２端は、誤差信号Ｖｃｏｍｐ１の印加端として、コンパレータ１３の反転入力端（−）に接続されている。誤差信号Ｖｃｏｍｐ１は、抵抗５１に流れる平衡電流ＩＢＡＬ１に応じて誤差信号Ｖｃｏｍｐを補正した電圧信号となる。例えば、抵抗５１の第１端から第２端に至る向きを平衡電流ＩＢＡＬ１の正方向として定義した場合、Ｖｃｏｍｐ１＝Ｖｃｏｍｐ−ＩＢＡＬ１×Ｒ５１という演算式を用いて算出することができる。

抵抗５２の第１端は、誤差信号Ｖｃｏｍｐの印加端に接続されている。抵抗５２の第２端は、誤差信号Ｖｃｏｍｐ２の印加端として、コンパレータ２３の反転入力端（−）に接続されている。誤差信号Ｖｃｏｍｐ２は、抵抗５２に流れる平衡電流ＩＢＡＬ２に応じて誤差信号Ｖｃｏｍｐを補正した電圧信号となる。例えば、抵抗５２の第１端から第２端に至る向きを平衡電流ＩＢＡＬ２の正方向として定義した場合、Ｖｃｏｍｐ２＝Ｖｃｏｍｐ−ＩＢＡＬ２×Ｒ５２という演算式を用いて算出することができる。

カレントミラー５３〜５６は、電流信号Ｉ１と電流信号Ｉ２との差分演算を行って平衡電流ＩＢＡＬ１及びＩＢＡＬ２を生成するように適宜組み合わされている。より具体的に述べると、ノードＰから接地端に向けた電流信号Ｉ１を引き込むカレントミラー５３と電源端からノードＰに電流信号Ｉ２を流し込むカレントミラー５４を組み合わせることにより、平衡電流ＩＢＡＬ１（＝Ｉ１−Ｉ２）が生成されている。また、ノードＱから接地端に向けた電流信号Ｉ２を引き込むカレントミラー５６と電源端からノードＱに電流信号Ｉ１を流し込むカレントミラー５５を組み合わせることにより、平衡電流ＩＢＡＬ２（＝Ｉ２−Ｉ１）が生成されている。

ここで、Ｉ１＞Ｉ２（ＩＬ１＞ＩＬ２）である場合には、ＩＢＡＬ１＞０、ＩＢＡＬ２＜０となり、Ｖｃｏｍｐ＞Ｖｃｏｍｐ１、Ｖｃｏｍｐ＜Ｖｃｏｍｐ２となる。すなわち、相対的に大きいインダクタ電流ＩＬ１が流れているフェイズの誤差信号Ｖｃｏｍｐ１が引き下げられて、相対的に小さいインダクタ電流ＩＬ２が流れているフェイズの誤差信号Ｖｃｏｍｐ２が引き上げられる。その結果、インダクタ電流ＩＬ１を小さくしてインダクタ電流ＩＬ２を大きくするように帰還制御が働く。

逆に、Ｉ１＜Ｉ２（ＩＬ１＜ＩＬ２）である場合には、ＩＢＡＬ１＜０、ＩＢＡＬ２＞０となり、Ｖｃｏｍｐ＜Ｖｃｏｍｐ１、Ｖｃｏｍｐ＞Ｖｃｏｍｐ２となる。すなわち、相対的に大きいインダクタ電流ＩＬ２が流れているフェイズの誤差信号Ｖｃｏｍｐ２が引き下げられて、相対的に小さいインダクタ電流ＩＬ１が流れているフェイズの誤差信号Ｖｃｏｍｐ１が引き上げられる。その結果、インダクタ電流ＩＬ２を小さくしてインダクタ電流ＩＬ１を大きくするように帰還制御が働く。

従って、電源装置Ｘは、最終的に、インダクタ電流ＩＬ１及びＩＬ２が互いに一致した電流平衡状態に至る。

例えば、負荷Ｚに対して１０Ａの出力電流Ｉｏを供給する場合、出力段ＯＳ１及びＯＳ２に各々５Ａのインダクタ電流ＩＬ１及びＩＬ２が均等に流れるのであれば、出力段ＯＳ１及びＯＳ２を形成するディスクリート部品として、それぞれ５Ａの電流出力に対応した部品を選定すれば足りる。しかしながら、例えば、出力段ＯＳ１に８Ａのインダクタ電流ＩＬ１が流れて、出力段ＯＳ２に２Ａのインダクタ電流ＩＬ２しか流れない状態が生じ得るのであれば、このようなインダクタ電流ＩＬ１及びＩＬ２の偏りを考慮に入れて、最大８Ａの電流出力に対応した部品選定を行わねばならず、不要なコストアップが生じる。また、コストアップを避けるために５Ａの電流出力にのみ対応した部品を選定していた場合には、重大な事故（ディスクリート部品の損傷や発煙・発火など）に繋がる恐れがある。

これに対して、電流平衡回路５０を備えた電源装置Ｘであれば、インダクタ電流ＩＬ１及びＩＬ２を互いに一致させることができるので、上記の課題を解消することができる。特に、負荷ＺとしてＣＰＵやＧＰＵなどの演算処理装置が接続される場合には、瞬間的に大電流（１００Ａ程度）が消費されるので、インダクタ電流ＩＬ１及びＩＬ２の平衡制御は非常に重要となる。

＜第２実施形態＞
図１２は、電源装置Ｘの第２実施形態を示す図である。第２実施形態の電源装置Ｘは、インダクタ電流ＩＬ１及びＩＬ２を検出するための手段として、インダクタ抵抗ＤＣＲ１及びＤＣＲ２を利用する構成とされている。本構成を採用する場合には、インダクタＬ１及びＬ２と並列に、それぞれ、抵抗Ｒ１１及びキャパシタＣ１、並びに、抵抗Ｒ２１及びキャパシタＣ２を接続し、キャパシタＣ１及びＣ２の両端間電圧を電流アンプ１４及び２４にそれぞれ入力すればよい。また、インダクタＬ１及びＬ２の温度特性をキャンセルする手段として、キャパシタＣ１及びＣ２と並列に抵抗Ｒ１２及びＲ２２（例えばサーミスタ）を接続してもよい。

＜第３実施形態＞
図１３は、電源装置Ｘの第３実施形態を示す図である。第３構成例の電源装置Ｘは、出力段ＯＳ２とスイッチ制御回路２０を省略したシングルフェイズ型とされている。このように、先に説明した種々の構成は、マルチフェイズ型だけでなく、シングルフェイズ型にも適用することが可能である。

＜デスクトップパソコンへの適用例＞
図１４は、電源装置Ｘを搭載したデスクトップパソコンＹの一構成例を示す外観図である。本構成例のデスクトップパソコンＹは、本体ケースＹ１０と、液晶モニタＹ２０と、キーボードＹ３０と、マウスＹ４０と、を有する。

本体ケースＹ１０は、中央演算処理装置Ｙ１１、メモリＹ１２、光学ドライブＹ１３、及び、ハードディスクドライブＹ１４などを収納する。

中央演算処理装置Ｙ１１は、ハードディスクドライブＹ１４に格納されたオペレーティングシステムや各種のアプリケーションプログラムを実行することにより、デスクトップパソコンＹの動作を統括的に制御する。

メモリＹ１２は、中央演算処理装置Ｙ１１の作業領域（例えばプログラムの実行に際してタスクデータを格納する領域）として利用される。

光学ドライブＹ１３は、光ディスクのリード／ライトを行う。光ディスクとしては、ＣＤ［compact disc］、ＤＶＤ［digital versatile disc］、及び、ＢＤ［Blu-ray disc］などを挙げることができる。

ハードディスクドライブＹ１４は、筐体内に密閉された磁気ディスクを用いてプログラムやデータを不揮発的に格納する大容量補助記憶装置の一つである。

液晶モニタＹ２０は、中央演算処理装置Ｙ１１からの指示に基づいて映像を出力する。

キーボードＹ３０及びマウスＹ４０は、ユーザの操作を受け付けるヒューマンインタフェイスデバイスの一つである。

上記構成から成るデスクトップパソコンＹにおいて、先述の電源装置Ｘは、消費電流の大きい負荷Ｚ（中央演算処理装置Ｙ１１やメモリＹ１２など）への電力供給手段として、好適に用いることが可能である。

＜その他の変形例＞
なお、上記では、本発明の適用対象として、デスクトップパソコンＹを例に挙げたが、本発明の適用対象はこれに限定されるものではなく、様々な電子機器（ノートパソコンやゲーム機など）に広く適用することが可能である。

また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

例えば、上記実施形態では、出力段に含まれる上側トランジスタとして、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１１及びＮ２１を用いた構成を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、Ｐチャネル型ＭＯＳ電界効果トランジスタを用いても構わない。

また、上記実施形態では、降圧型の出力段を用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、昇圧型の出力段や昇降圧型の出力段を用いても構わない。

このように、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本発明に係る電源装置は、シングルフェイズないしはマルチフェイズのＤＣ／ＤＣコンバータ（ＦＥＴ外付け型）として提供されるものであり、例えば、パーソナルコンピュータやゲーム機器に搭載されるＣＰＵ及びＧＰＵなどの電源装置、ないしは、メモリ用の電源装置として利用することが可能である。

１ 半導体装置（マルチフェイズ型スイッチングレギュレータＩＣ）
１０、２０ スイッチ制御回路
１１、２１ ドライバ
１２、２２ ＲＳフリップフロップ
１３、２３ コンパレータ
１４、２４ 電流アンプ
１５、２５ ランプ信号生成部
１６、２６ 加算部
３０ 誤差増幅回路
３１ オペアンプ
３２ 抵抗
３３ キャパシタ
３４ 電流アンプ
３５、３６ 抵抗
３７ キャパシタ
３８ 位相補償回路
４０ 発振回路
４１ オシレータ
４２ 定電流源
４３ ローパスフィルタ
４４ 定電圧源
４５ 電流アンプ
４６ カレントミラー
５０ 電流平衡回路
５１、５２ 抵抗
５３〜５６ カレントミラー
１４１ オペアンプ
１４２ Ｎチャネル型ＭＯＳ電界効果トランジスタ
１４３ 抵抗
１４４ カレントミラー
１５１ 充電電流生成回路
１５２ キャパシタ
１５３ 定電圧源
１５４、１５５ スイッチ
１５６ インバータ
１６１ バッファ
１６２ 抵抗
Ｎ１１、Ｎ１２、Ｎ２１、Ｎ２２ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｌ１、Ｌ２ インダクタ
Ｒ１、Ｒ２ センス抵抗
Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２ 抵抗
ＤＣＲ１、ＤＣＲ２ インダクタ抵抗
Ｃｏ、Ｃ１、Ｃ２ キャパシタ
ＯＳ１、ＯＳ２ 出力段
ａ１〜ａ３ 抵抗
ａ４ 定電流源
ａ５ ｐｎｐ型バイポーラトランジスタ
ａ６ ｎｐｎ型バイポーラトランジスタ
ａ７、ａ８ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｘ 電源装置
Ｙ デスクトップパソコン
Ｙ１０ 本体ケース
Ｙ１１ 中央演算処理装置
Ｙ１２ メモリ
Ｙ１３ 光学ドライブ
Ｙ１４ ハードディスクドライブ
Ｙ２０ 液晶モニタ
Ｙ３０ キーボード
Ｙ４０ マウス
Ｚ 負荷

Claims (14)

1. インダクタ電流をスイッチング制御して入力電圧から出力電圧を生成する出力段と、
   前記出力電圧とその目標値との誤差に応じた誤差信号を生成する誤差増幅回路と、
   前記誤差信号が小さくなるように前記出力段の駆動制御を行うスイッチ制御回路と、
   を有する電源装置であって、
   前記スイッチ制御回路は、
   前記インダクタ電流に応じた検出信号を増幅して増幅検出信号を生成するアンプと、
   前記増幅検出信号よりも振幅の大きいランプ信号を生成するランプ信号生成部と、
   前記増幅検出信号と前記ランプ信号とを足し合わせて基準信号を生成する加算部と、
   前記誤差信号と前記基準信号とを比較して比較信号を生成するコンパレータと、
   クロック信号と前記比較信号に応じてスイッチ制御信号を生成するロジック部と、
   前記スイッチ制御信号に応じて前記出力段の駆動制御を行うドライバと、
   を含むことを特徴とする電源装置。
2. 前記ランプ信号生成部は、前記入力電圧が高いほど前記ランプ信号の上昇傾きを大きくすることを特徴とする請求項１に記載の電源装置。
3. 前記ランプ信号生成部は、前記ランプ信号をゼロよりも高い信号値にバイアスすることを特徴とする請求項１または請求項２に記載の電源装置。
4. 前記クロック信号を生成する発振回路をさらに有することを特徴とする請求項１〜請求項３のいずれか一項に記載の電源装置。
5. 前記発振回路は、前記出力電圧の変動を抑制するように前記クロック信号の発振周波数を可変制御することを特徴とする請求項４に記載の電源装置。
6. 前記誤差増幅回路は、
   非反転入力端が参照電圧の印加端に接続されたオペアンプと、
   前記出力電圧の印加端と前記オペアンプの反転入力端との間に接続された抵抗と、
   前記オペアンプの反転入力端と出力端との間に接続されたキャパシタと、
   を含むことを特徴とする請求項１〜請求項５のいずれか一項に記載の電源装置。
7. 前記誤差増幅回路は、
   非反転入力端が参照電圧の印加端に接続された電流アンプと、
   前記出力電圧を分圧して前記電流アンプの反転入力端に出力する分圧回路と、
   前記電流アンプの出力端と接地端との間に接続されたキャパシタと、
   を含むことを特徴とする請求項１〜請求項５のいずれか一項に記載の電源装置。
8. 前記検出信号は、センス抵抗またはインダクタ抵抗を利用して検出されることを特徴とする請求項１〜請求項７のいずれか一項に記載の電源装置。
9. 前記出力段は、降圧型、昇圧型、または、昇降圧型であることを特徴とする請求項１〜請求項８のいずれか一項に記載の電源装置。
10. 前記誤差増幅回路と前記スイッチ制御回路は、半導体装置に集積化されており、前記出力段は、前記半導体装置に外付けされていることを特徴とする請求項１〜請求項９のいずれか一項に記載の電源装置。
11. 前記出力段と前記スイッチ制御回路を複数組有し、
    各組のスイッチ制御回路は、互いに異なる位相で、各々に対応する出力段の駆動制御を行うことを特徴とする請求項１〜請求項１０のいずれか一項に記載の電源装置。
12. 各組の出力段に流れるインダクタ電流が互いに一致するように前記誤差信号を補正して各組毎の誤差信号を生成する電流平衡回路をさらに有することを特徴とする請求項１１に記載の電源装置。
13. 請求項１〜請求項１２のいずれか一項に記載の電源装置と、
    前記電源装置から出力電圧の供給を受けて動作する負荷と、
    を有することを特徴とする電子機器。
14. 前記負荷は、演算処理装置またはメモリであることを特徴とする請求項１３に記載の電子機器。