JP2014113011A - スイッチング電源の制御回路ならびにそれを用いたスイッチング電源および電子機器 - Google Patents

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Abstract

【課題】軽負荷状態において、スイッチング周波数が安定しているスイッチング電源を提供する。
【解決手段】昇降圧型のスイッチング電源の制御回路１００が提供される。昇圧用、降圧用それぞれのフィードバックループに、誤差増幅器１０、オシレータ１２、オシレータ１４、パルス変調器１６、パルス変調器２４、ドライバ４０のセットが設けられる。誤差増幅器１０は、フィードバック信号ＶＦＢと、所定の基準電圧ＶＲＥＦとの誤差に応じた誤差信号ＶＥＲＲを生成する。対応するパルス変調器１６は、誤差信号ＶＥＲＲ応じた信号と周期信号ＶＯＳＣ１もとづいて、パルス信号Ｓ１（Ｓ３）を生成する。パルス変調器２４は、誤差信号ＶＥＲＲに応じたパルス幅を有するパルス信号Ｓ２（Ｓ４）を生成する。スイッチング素子Ｍ１〜Ｍ４は、パルス信号Ｓ１〜Ｓ４にもとづいてスイッチングされる。
【選択図】図１

Description

本発明は、スイッチング電源に関する。
入力電圧よりも高い電圧もしくは低い電圧を生成するために、スイッチング電源が利用される。スイッチング電源は、出力インダクタ、出力キャパシタ、スイッチングトランジスタおよびスイッチングトランジスタのオンオフを制御するための制御回路を備える。
スイッチング電源の軽負荷時における効率を高めるために、軽負荷状態においてスイッチング素子のオン、オフ切りかえの頻度、つまりスイッチング周波数を低下させる場合がある。これにより、スイッチング素子のオン抵抗による損失、スイッチング素子のゲート容量の充放電電流に起因する損失、整流素子における損失の低減が図られる。
特開平９−２６６６６４号公報 特開平６−００６９６９号公報 特開平１０−１０８４５７号公報 特開２００８−１７２９０９号公報 特開２００５−２６１００９号公報 特開平７−２２２４３８号公報
しかしながら、負荷が軽くなり、スイッチング周波数が低下すると、２０〜２０ｋＨｚ程度の可聴帯域に入り、スイッチング電源を搭載するセット（電子機器）のユーザが、スイッチングを音響ノイズとして知覚するようになり、好ましく無い場合がある。また、音響ノイズとして聞こえなくても、スイッチング周波数が変動することが好ましくない場合もある。
本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、軽負荷状態において、スイッチング周波数が安定しているスイッチング電源の提供にある。
本発明のある態様は、昇降圧型のスイッチング電源の制御回路に関する。制御回路は、スイッチング電源の電気的状態を示すフィードバック信号と所定の第１基準電圧との誤差に応じた第１誤差信号を生成する第１誤差増幅器と、第１周波数の第１周期信号を生成する第１オシレータと、スロープ部分を有する第１周波数より低い第２周波数の第２周期信号を生成する第２オシレータと、第１誤差信号に応じた信号と第１周期信号にもとづいて、第１周波数を有し、かつ誤差信号に応じたパルス幅を有する第１パルス信号を生成するとともに、第１パルス信号のパルス幅を所定の第１最小パルス幅より短くならないようにクランプする第１パルス変調器と、第１誤差信号に応じた信号を第２周期信号と比較することにより第１誤差信号に応じたパルス幅を有する第２パルス信号を生成する第２パルス変調器と、第１パルス信号と第２パルス信号を合成し、第１駆動パルス信号を生成する第１ロジック部と、フィードバック信号と、所定の第２基準電圧との誤差に応じた第２誤差信号を生成する第２誤差増幅器と、第３周波数の第３周期信号を生成する第３オシレータと、スロープ部分を有する第３周波数より低い第４周波数の第４周期信号を生成する第４オシレータと、第２誤差信号に応じた信号と第３周期信号にもとづいて、第３周波数を有し、かつ第２誤差信号に応じたパルス幅を有する第３パルス信号を生成するとともに、第３パルス信号のパルス幅を所定の第２最小パルス幅より短くならないようにクランプする第３パルス変調器と、第２誤差信号に応じた信号を第４周期信号と比較することにより、第２誤差信号に応じたパルス幅を有する第４パルス信号を生成する第４パルス変調器と、第３パルス信号と第４パルス信号を合成し、第２駆動パルス信号を生成する第２ロジック部と、第１駆動パルス信号に応じて、スイッチング電源の昇圧用のスイッチング素子を駆動するとともに、第２駆動パルス信号に応じて、スイッチング電源の降圧用のスイッチング素子を駆動するドライバと、を備える。
スイッチング電源が昇圧動作を行うとき、重負荷状態においては、第１パルス信号のパルス幅が調節され、軽負荷状態においては、第１パルス信号のパルス幅が第１最小パルス幅に固定されるとともに、負荷に応じて第２パルス信号のパルス幅が変化し、第１パルス信号がマスクされる。その結果、軽負荷状態において、パルスの数を減らすことができ、効率を高めることができるとともに、スイッチング周波数を第２周波数に固定できる。
スイッチング電源が降圧動作を行うとき、重負荷状態においては、第３パルス信号のパルス幅が調節され、軽負荷状態においては、第３パルス信号のパルス幅が第２最小パルス幅に固定されるとともに、負荷に応じて第４パルス信号のパルス幅が変化し、第３パルス信号がマスクされる。その結果、軽負荷状態において、パルスの数を減らすことができ、効率を高めることができるとともに、スイッチング周波数を第４周波数に固定できる。
スイッチング電源では、急峻な負荷変動や入力電圧変動など（以下、環境変動と総称する）に起因して、誤差増幅器が生成する誤差信号の安定点が変化するが、その変化速度は、フィードバックループの帯域により制約されることになる。したがって昇圧用と降圧用のフィードバックループで単一の誤差増幅器を共有する構成では、環境変動にともない昇圧動作と降圧動作の切り替わりに大きな遅延が生じることにより、出力電圧の変動が大きくなる。これに対してこの態様の制御回路によれば、昇圧用と降圧用に別々の誤差増幅器を設け、昇圧動作と降圧動作で固有の誤差信号を参照することにより、境変動にともなう昇圧動作と降圧動作の切り替わりに要する遅延を短縮でき、出力電圧の変動を抑制できる。
第１パルス変調器は、第１誤差信号が低下するに従い、第１パルス信号のパルス幅を短くし、第１誤差信号があるしきい値レベルより小さくなると第１パルス信号のパルス幅を第１最小パルス幅にてクランプしてもよい。第２パルス変調器は、第１パルス信号のパルス幅がクランプされた状態において、第１誤差信号が低下するに従い、第２パルス信号のパルス幅を短くしてもよい。第３パルス変調器は、第２誤差信号が低下するに従い、第３パルス信号のパルス幅を短くし、第２誤差信号があるしきい値レベルより小さくなると第３パルス信号のパルス幅を第２最小パルス幅にてクランプしてもよい。第４パルス変調器は、第３パルス信号のパルス幅がクランプされた状態において、第２誤差信号が低下するに従い、第４パルス信号のパルス幅を短くしてもよい。
第１パルス変調器および第３パルス変調器はそれぞれ、電圧モードの変調器であってもよい。
第１周期信号は、第２周期信号より高い電圧範囲にスロープ部分を有し、第３周期信号は、第４周期信号より高い電圧範囲にスロープ部分を有してもよい。第１パルス変調器は、第１誤差信号を第１周期信号と比較し、第１パルス信号を生成する第１コンパレータを含み、第１パルス信号のパルス幅を第１最小パルス幅より短くならないようにクランプするよう構成されてもよい。第３パルス変調器は、第２誤差信号を第３周期信号と比較し、第３パルス信号を生成する第３コンパレータを含み、第３パルス信号のパルス幅を第２最小パルス幅より短くならないようにクランプするよう構成されてもよい。
第３周期信号は、第２周期信号より低い電圧範囲にスロープ部分を有してもよい。
この場合、第１誤差信号が第１、第２周期信号の電圧範囲に含まれるときに、昇圧動作を、第２誤差信号が第３、第４周期信号の電圧範囲に含まれるときに、降圧動作を行うことができる。
第１パルス変調器および第３パルス変調器はそれぞれ、電流モードの変調器であってもよい。
第１パルス変調器は、スイッチング電源のインダクタに流れる電流に応じた電流検出信号を、第１誤差信号と比較し、第１セットパルスを生成する第５コンパレータと、そのセット端子に第１セットパルスが入力され、そのリセット端子に第１周期信号が入力され、第１パルス信号を出力する第１ＳＲフリップフロップと、を含んでもよい。第１パルス変調器は、第１ＳＲフリップフロップから出力される第１パルス信号のパルス幅を第１最小パルス幅より短くならないようにクランプするよう構成されてもよい。
第３パルス変調器は、スイッチング電源のインダクタに流れる電流に応じた電流検出信号を、第２誤差信号と比較し、第２セットパルスを生成する第６コンパレータと、そのセット端子に第２セットパルスが入力され、そのリセット端子に第１周期信号が入力され、第３パルス信号を出力する第２ＳＲフリップフロップと、を含んでもよい。第３パルス変調器は、第２ＳＲフリップフロップから出力される第３パルス信号のパルス幅を第２最小パルス幅より短くならないようにクランプするよう構成されてもよい。
第１パルス変調器は、第１周波数を有し、かつ第１最小パルス幅を有する第１最小パルス幅信号を生成する第１最小パルス幅信号生成部と、第１パルス信号と第１最小パルス幅信号を論理演算することにより、第１パルス信号のパルス幅を第１最小パルス幅より短くならないようにクランプする論理ゲートと、をさらに含んでもよい。第３パルス変調器は、第３周波数を有し、かつ第２最小パルス幅を有する第２最小パルス幅信号を生成する第２最小パルス幅信号生成部と、第３パルス信号と第２最小パルス幅信号を論理演算することにより、第３パルス信号のパルス幅を第２最小パルス幅より短くならないようにクランプする論理ゲートと、をさらに含んでもよい。
ある態様の制御回路は、第１誤差信号を所定の第１電圧より低くならないようにクランプする第１クランプ回路をさらに備えてもよい。これにより、降圧動作から昇圧動作への切り替わりに要する遅延をさらに短縮できる。
ある態様の制御回路は、第２誤差信号を所定の第２電圧より高くならないようにクランプする第２クランプ回路をさらに備えてもよい。これにより、昇圧動作から降圧動作への切り替わりに要する遅延をさらに短縮できる。
第２パルス変調器は、第１誤差信号を第２周期信号と比較し、第２パルス信号を生成する第２コンパレータを含んでもよい。第４パルス変調器は、第２誤差信号を第４周期信号と比較し、第４パルス信号を生成する第４コンパレータを含んでもよい。
第１オシレータは、第１キャパシタと、第１キャパシタの電圧が所定の第１上限レベルに達すると放電を開始し、第１キャパシタの電圧が所定の第１下限レベルに達すると充電を開始する第１充放電回路と、を含み、第１キャパシタの電圧を、第１周期信号として出力するとともに、充放電回路の充電状態と放電状態の切りかえに応じてレベルが遷移する第１同期クロックを出力してもよい。第２オシレータは、第２キャパシタと、同期クロックを分周する分周器と、分周された第１同期クロックと同期して、第２キャパシタの充放電を行う第２充放電回路と、を含み、第２キャパシタの電圧を第２周期信号として出力してもよい。第３オシレータは、第３キャパシタと、第３キャパシタの電圧が所定の第２上限レベルに達すると放電を開始し、第２キャパシタの電圧が所定の第２下限レベルに達すると充電を開始する第３充放電回路と、を含み、第３キャパシタの電圧を、第３周期信号として出力するとともに、充放電回路の充電状態と放電状態の切りかえに応じてレベルが遷移する第２同期クロックを出力してもよい。第４オシレータは、第４キャパシタと、第２同期クロックを分周する分周器と、分周された第２同期クロックと同期して、第４キャパシタの充放電を行う第４充放電回路と、を含み、第４キャパシタの電圧を第４周期信号として出力してもよい。
第２オシレータは、第１パルス信号の第１最小パルス幅の区間においてスロープを有し、それ以外の区間で平坦な第２周期信号を生成し、第４オシレータは、第３パルス信号の第２最小パルス幅の区間においてスロープを有し、それ以外の区間で平坦な第４周期信号を生成してもよい。
この場合、不感帯が発生するのを防止できる。
本発明の別の態様は、昇降圧型のスイッチング電源に関する。スイッチング電源は、第１端および第２端を有するインダクタと、出力ラインと接地ラインの間に設けられた出力キャパシタと、入力ラインとインダクタの第１端の間に設けられた降圧用のスイッチングトランジスタと、インダクタの第１端と接地ラインの間に設けられた降圧用の同期整流トランジスタと、インダクタの第２端と接地ラインの間に設けられた昇圧用のスイッチングトランジスタと、インダクタの第２端と出力ラインの間に設けられた昇圧用の同期整流トランジスタと、第１駆動パルス信号に応じて、昇圧用のスイッチングトランジスタおよび昇圧用の同期整流トランジスタを駆動するとともに、第２駆動パルス信号に応じて、降圧用のスイッチングトランジスタおよび降圧用の同期整流トランジスタを駆動する上述のいずれかの制御回路と、を備える。
スイッチング電源は、降圧用の同期整流トランジスタに代えて、降圧用の同期整流ダイオードを備え、昇圧用の同期整流トランジスタに代えて、昇圧用の同期整流ダイオードを備えてもよい。
本発明のさらに別の態様は、電子機器である。この電子機器は、上述のスイッチング電源を備える。
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本発明のある態様によれば、軽負荷状態において、スイッチング周波数が安定しているスイッチング電源を提供できる。
実施の形態に係るスイッチング電源を備える電子機器の構成を示す回路図である。 図２（ａ）〜（ｅ）は、図１のスイッチング電源の定常状態における昇圧動作を示すタイムチャートである。 図３（ａ）〜（ｅ）は、図１のスイッチング電源の定常状態における降圧動作を示すタイムチャートである。 比較技術に係る制御回路を備えるスイッチング電源の構成を示す回路図である。 図１のスイッチング電源および図４のスイッチング電源の、負荷変動時の動作を示す波形図である。 不感帯を解消するための第２周期信号ＶＯＳＣ２の波形図である。 制御回路の一部の具体的な構成例を示す回路図である。 第１の変形例に係るスイッチング電源の構成を示す回路図である。 図９（ａ）、（ｂ）は、スイッチング電源を備える電子機器を示す図である。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。また、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
図１は、実施の形態に係るスイッチング電源２を備える電子機器１の構成を示す回路図である。電子機器１は、たとえば携帯電話端末、ＰＤＡ（Personal Digital Assistants）、携帯型オーディオプレイヤ、デジタルカメラなどの電池駆動型デバイスであり、スイッチング電源２および負荷回路４を備える。スイッチング電源２は、その入力ラインＰ１に、図示しない電池やＡＣアダプタからの直流の入力電圧ＶＩＮを受け、それを昇圧または降圧して、出力ラインＰ２に接続される負荷回路４に対して出力電圧ＶＯＵＴを供給する昇降圧型のＤＣ／ＤＣコンバータである。負荷回路４は、その電源として電池電圧より高い電圧を必要とする回路であり、特に限定されない。
スイッチング電源２は、出力回路１０２、抵抗Ｒ１、Ｒ２および制御回路１００を備える。図１においてトランジスタＭ１〜Ｍ４は制御回路１００に外付けされているが、それらは内蔵されてもよい。
出力回路１０２は、インダクタＬ１、出力キャパシタＣ１、スイッチング素子（単にトランジスタともいう）Ｍ１〜Ｍ４を備える。第１スイッチング素子Ｍ１は、降圧用のスイッチングトランジスタであり、第２スイッチング素子Ｍ２は、降圧用の同期整流トランジスタＭ２である。第３スイッチング素子Ｍ３は、昇圧用の同期整流トランジスタであり、第４スイッチング素子Ｍ４は、昇圧用のスイッチングトランジスタである。出力キャパシタＣ１の第１端は出力ラインＰ２と接続され、その第２端は接地される。第１スイッチング素子Ｍ１は、入力ラインＰ１とインダクタＬ１の第１端の間に設けられる。第２スイッチング素子Ｍ２は、インダクタＬ１の第１端と接地ラインの間に設けられる。第４スイッチング素子Ｍ４は、インダクタＬ１の第２端と接地ラインの間に設けられる。第３スイッチング素子Ｍ３は、インダクタＬ１の第２端と出力ラインＰ２の間に設けられる。
制御回路１００は、フィードバックによって出力ラインＰ２の出力電圧ＶＯＵＴを所定の目標値に安定化させる電圧モード制御を行い、トランジスタＭ１〜Ｍ４をスイッチングする。
出力電圧ＶＯＵＴは、抵抗Ｒ１、Ｒ２によって分圧され、出力電圧ＶＯＵＴに応じた検出信号ＶＦＢとして、制御回路１００のフィードバック（ＦＢ）端子に入力される。
制御回路１００は、第１誤差増幅器１０ａ、第２誤差増幅器１０ｂ、第１オシレータ１２ａ、第２オシレータ１４ａ、第１パルス変調器１６ａ、第２パルス変調器２４ａ、第１ロジック部３０ａ、第３オシレータ１２ｂ、第４オシレータ１４ｂ、第３パルス変調器１６ｂ、第４パルス変調器２４ｂ、第２ロジック部３０ｂ、ドライバ４０、第１クランプ回路８０ａ、第２クランプ回路８０ｂを備え、ひとつの半導体基板に一体集積化される。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのＩＣとして集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
第１誤差増幅器１０ａ、第１オシレータ１２ａ、第２オシレータ１４ａ、第１パルス変調器１６ａ、第１ロジック部３０ａ、ドライバ４０は。昇圧用のフィードバックループを形成する。また第２誤差増幅器１０ｂ、第３オシレータ１２ｂ、第４オシレータ１４ｂ、第３パルス変調器１６ｂ、第２ロジック部３０ｂ、ドライバ４０は、降圧用のフィードバックループを形成する
はじめに昇圧用のフィードバックループについて説明する。
第１誤差増幅器１０ａは、スイッチング電源２の電気的状態である出力電圧ＶＯＵＴを示すフィードバック信号ＶＦＢと、所定の基準電圧ＶＲＥＦ１との誤差を増幅し、誤差に応じた第１誤差信号ＶＥＲＲ１を生成する。第１誤差増幅器１０ａは、たとえばｇｍアンプ１１、キャパシタＣ２、抵抗Ｒ３を含む。ｇｍアンプ１１は、フィードバック信号ＶＦＢと第１基準電圧ＶＲＥＦ１の誤差に応じた出力電流を生成する。ｇｍアンプ１１の出力電流によってキャパシタＣ２が充放電されることにより、第１誤差信号ＶＥＲＲ１が生成される。抵抗Ｒ３およびキャパシタＣ２は位相補償の機能も果たす。誤差信号ＶＥＲＲ１の電圧レベルは、ＶＦＢ＞ＶＲＥＦ１のとき低下し、ＶＦＢ＜ＶＲＥＦ１のとき上昇する。第１誤差増幅器１０ａの構成は図１のそれには限定されず、公知のさまざまな形式の誤差増幅器が利用できる。
本実施の形態において、第１パルス変調器１６ａ、第３パルス変調器１６ｂは、電圧モード制御を行う。
第１オシレータ１２ａは、第１周波数ｆ１を有し、かつ周期的なスロープ部分を有する第１周期信号ＶＯＳＣ１を生成する。たとえば第１周波数ｆ１は、高負荷状態においてスイッチング電源２が十分なフィードバック制御を実現できる値に設定される。第１周期信号ＶＯＳＣ１は、三角波であってもよいし、のこぎり波であってもよい。第１周期電圧ＶＯＳＣ１は、ＶＨ１を上限、ＶＬ１を下限とする第１電圧範囲ＶＲＮＧ１をとる。
第２オシレータ１４ａは、第１周期信号ＶＯＳＣ１より低い第２電圧範囲ＶＲＮＧ２にスロープ部分を有する第２周期信号ＶＯＳＣ２を生成する。第２電圧範囲ＶＲＮＧ２は、ＶＨ２を上限、ＶＬ２を下限とする。第２周期信号ＶＯＳＣ２の第２周波数ｆ２は、第１周波数ｆ１より低く設定される。第２周波数ｆ２は、可聴帯域である２０〜２０ｋＨｚより高い周波数とすることが望ましい。第２周期信号ＶＯＳＣ２は、三角波であってもよいし、のこぎり波であってもよい。
第１周波数ｆ１と第２周波数ｆ２の関係でいえば、第１周波数ｆ１は、第２周波数ｆ２の整数倍、さらに好ましくは２ｍ倍（ｍは自然数）であることが望ましい。これにより、一方の周波数を、分周もしくは逓倍することにより、他方の周波数を生成することが容易となる。本実施の形態では、第１周波数ｆ１＝４００ｋＨｚ、第２周波数ｆ２＝４００／１６＝２５ｋＨｚであるとする。
第１パルス変調器１６ａは、第１誤差信号ＶＥＲＲ１に応じた信号を、第１周期信号ＶＯＳＣ１と比較することにより第１パルス信号Ｓ１を生成する。図１において、第１誤差信号ＶＥＲＲ１に応じた信号は、第１誤差信号ＶＥＲＲ１そのものであるが、それをレベルシフトしたり、分圧したり、その他の信号処理を行った信号を、第１周期信号ＶＯＳＣ１と比較してもよい。
第１パルス信号Ｓ１のパルス幅（デューティ比）τ１は、第１誤差信号ＶＥＲＲ１に応じて変化する。つまりパルス幅変調される。また第１パルス変調器１６ａは、第１パルス信号Ｓ１のパルス幅τ１が所定の第１最小パルス幅τＭＩＮ１より短くならないようにクランプ可能に構成される。
第１パルス変調器１６ａは、第１誤差信号ＶＥＲＲ１を第１周期信号ＶＯＳＣ１と比較することにより、第１パルス信号Ｓ１を生成する。具体的には、第１パルス変調器１６ａは、第１コンパレータ１８ａ、第１最小パルス幅信号生成部２０ａ、第１論理ゲート２２ａを備える。第１コンパレータ１８ａは、第１誤差信号ＶＥＲＲ１を第１周期信号ＶＯＳＣ１と比較し、ＶＥＲＲ１＞ＶＯＳＣ１のときハイレベルとなる第１中間パルス信号Ｓ１’を生成する。第１中間パルス信号Ｓ１’のパルス幅（デューティ比）は、第１誤差信号ＶＥＲＲ１が低下するほど短くなる。
第１最小パルス幅信号生成部２０ａは、第１周波数ｆ１を有し、第１最小パルス幅τＭＩＮ１を有する第１最小パルス幅信号Ｓ５を生成する。第１論理ゲート２２ａは、第１中間パルス信号Ｓ１’と、第１最小パルス幅信号Ｓ５を論理合成、具体的には論理和をとることにより、第１パルス信号Ｓ１を生成する。第１パルス信号Ｓ１のパルス幅τ１は、第１最小パルス幅τＭＩＮ１にてクランプされ、それ以下とはならない。なお、第１パルス信号Ｓ１のパルス幅をクランプする手段は、図１の構成には限定されず、当業者であればその他の構成が採用しうることが理解される。
第２パルス変調器２４ａは、第１誤差信号ＶＥＲＲ１に応じた信号を、第２周期信号ＶＯＳＣ２と比較することにより、第１誤差信号ＶＥＲＲ１に応じたパルス幅τ２を有する第２パルス信号Ｓ２を生成する。第２パルス変調器２４ａは、第２コンパレータ２６ａを含む。第２コンパレータ２６ａは、第１誤差信号ＶＥＲＲ１を第２周期信号ＶＯＳＣ２と比較し、ＶＥＲＲ１＞ＶＯＳＣ２のときハイレベルとなる第２パルス信号Ｓ２を生成する。第２パルス信号Ｓ２のパルス幅（デューティ比）τ２は、第１誤差信号ＶＥＲＲ１が低下するほど短くなる。つまり第２パルス信号Ｓ２もパルス幅変調される。
第１パルス変調器１６ａは、第１誤差信号ＶＥＲＲ１が低下するに従い、第１パルス信号Ｓ１のパルス幅τ１を短くする。そして第１誤差信号ＶＥＲＲ１が所定のしきい値レベルＶｔｈより小さくなると、第１パルス信号Ｓ１のパルス幅τ１を第１最小パルス幅τＭＩＮ１より短くならないようにクランプする。一方、第２パルス変調器２４ａは、第１パルス信号Ｓ１のパルス幅がクランプされた状態において、第１誤差信号ＶＥＲＲ１が低下するに従い、第２パルス信号Ｓ２のパルス幅を短くする。
第１ロジック部３０ａは、第１パルス信号Ｓ１と第２パルス信号Ｓ２を論理演算により合成し、第１駆動パルス信号Ｓ７を生成する。具体的には、第１ロジック部３０ａはＡＮＤゲートを含み、２つの信号Ｓ１とＳ２の論理積をとり、第２パルス信号Ｓ２を用いて第１パルス信号Ｓ１をマスクすることにより、第１駆動パルス信号Ｓ７を生成する。
昇圧動作時に、ドライバ４０の第１ドライバ４０ａは、第１駆動パルス信号Ｓ７に応じて、スイッチング電源２の昇圧用のスイッチング素子Ｍ３およびＭ４を相補的にスイッチングする。ドライバ４０に含まれる第１ドライバ４０ａと第２ドライバ４０ｂは相補的にスイッチング動作するよう構成される。具体的には、昇圧動作時には、第１ドライバ４０ａのみが、降圧動作時には第２ドライバ４０ｂのみがスイッチング動作する。昇圧時には第２ドライバ４０ｂは、スイッチングトランジスタＭ１を固定的にオン、同期整流トランジスタＭ２を固定的にオフする。
第１クランプ回路８０ａは、第１誤差信号ＶＥＲＲ１を所定の第１電圧Ｖ１より低くならないようにクランプする。第１電圧Ｖ１は、第２周期信号ＶＯＳＣ２の電圧範囲の下限ＶＬ２よりわずかに低いレベルとすることが好ましい。
続いて降圧用のフィードバックループを説明する。
第２誤差増幅器１０ｂは、フィードバック信号ＶＦＢと、所定の第２基準電圧ＶＲＥＦ２との誤差を増幅し、それらに応じた第２誤差信号ＶＥＲＲ２を生成する。第２誤差増幅器１０ｂは、第１誤差増幅器１０ａと同様に構成される。
第３オシレータ１２ｂは、第３周波数ｆ３の第３周期信号ＶＯＳＣ３を生成する。第３周期信号ＶＯＳＣ３は、ＶＨ３を上限、ＶＬ３を下限とする第３電圧範囲ＶＲＮＧ３で変化する。本実施の形態において、第３周波数ｆ３は、第１周波数ｆ１と等しいものとするが、変形例においてそれらは異なってもよい。また本実施の形態において、第３電圧範囲ＶＲＮＧ３は、第２電圧範囲ＶＲＮＧ２より低く設定される。
第４オシレータ１４ｂは、第３周期信号ＶＯＳＣ３よりも低い第４電圧範囲ＶＲＮＧ４にスロープ部分を有し、第３周波数ｆ３より低い第４周波数ｆ４を有する第４周期信号ＶＯＳＣ４を生成する。第４電圧範囲ＶＲＮＧ４は、ＶＨ４を上限、ＶＬ４を下限とする。
第３パルス変調器１６ｂは、第２誤差信号ＶＥＲＲ２に応じた信号と第３周期信号ＶＯＳＣ３にもとづいて、第３周波数ｆ３を有し、かつ第２誤差信号ＶＥＲＲ２に応じたパルス幅を有する第３パルス信号Ｓ３を生成する。また第３パルス変調器１６ｂは、第３パルス信号Ｓ３のパルス幅を所定の第２最小パルス幅τＭＩＮ２より短くならないようにクランプする。第３パルス変調器１６ｂは、第３コンパレータ１８ｂ、第２最小パルス幅信号生成部２０ｂ、第４論理ゲート２２ｂを含み、第１パルス変調器１６ａと同様に構成される。なお第３パルス変調器１６ｂの構成も、図１のそれには限定されない。
第４パルス変調器２４ｂは、第２誤差信号ＶＥＲＲ２に応じた信号を第４周期信号ＶＯＳＣ４と比較することにより、第２誤差信号ＶＥＲＲ２に応じたパルス幅を有する第４パルス信号Ｓ４を生成する。第４パルス変調器２４ｂは第４コンパレータ２６ｂを含み、第２パルス変調器２４ａと同様に構成される。
第２ロジック部３０ｂは、第３パルス信号Ｓ３と第４パルス信号Ｓ４を論理演算により合成し、第２駆動パルス信号Ｓ８を生成する。ドライバ４０の第２ドライバ４０ｂは、第２駆動パルス信号Ｓ８に応じて、スイッチング電源２の降圧用のスイッチング素子Ｍ１、Ｍ２を相補的にスイッチングする。降圧動作時に、第１ドライバ４０ａは、スイッチングトランジスタＭ４を固定的にオフ、同期整流トランジスタＭ３を固定的にオンする。
第２クランプ回路８０ｂは、第２誤差信号ＶＥＲＲ２を所定の第２電圧Ｖ２より高くならないようにクランプする。第２電圧Ｖ２は、第３周期信号ＶＯＳＣ３の電圧範囲よりもわずかに高いレベルとすることが好ましい。
以上が制御回路１００を備えるスイッチング電源２の構成である。続いてその動作を説明する。
はじめにスイッチング電源２の昇圧動作を説明する。
昇圧動作時には、第１誤差増幅器１０ａが生成する第１誤差信号ＶＥＲＲ１にもとづいて、スイッチング素子Ｍ３、Ｍ４がスイッチングし、スイッチング素子Ｍ１はオン、スイッチング素子Ｍ２はオフしている。
図２（ａ）〜（ｅ）は、図１のスイッチング電源２の定常状態における昇圧動作を示すタイムチャートである。図２（ａ）には、昇圧用のフィードバックループにおいて生成される、第１周期信号ＶＯＳＣ１、第２周期信号ＶＯＳＣ２およびさまざまなレベルの第１誤差信号ＶＥＲＲａ〜ｄが示される。図２（ｂ）〜（ｅ）は、誤差信号ＶＥＲＲａ〜ＶＥＲＲｄそれぞれにおける各パルスの波形を示す。
図２（ｂ）に示すように、第１誤差信号ＶＥＲＲ１が比較的大きいとき（ＶＥＲＲａ）、第１パルス信号Ｓ１は、誤差信号ＶＥＲＲに応じたパルス幅τ１を有する。このときＶＥＲＲ１＞ＶＯＳＣ２であるため、第２パルス信号Ｓ２はハイレベルを持続する。その結果、第１駆動パルス信号Ｓ７は、第１パルス信号Ｓ１と同じパルス信号となる。
第１誤差信号ＶＥＲＲ１が低下するに従い、第１パルス信号Ｓ１のパルス幅τ１は短くなり、第１誤差信号ＶＥＲＲ１があるレベルより低くなると、第１パルス信号Ｓ１のパルス幅τ１は、第１最小パルス幅τＭＩＮ１にてクランプされる。図２（ｃ）に示すように、第１誤差信号ＶＥＲＲｂに対しても、第２パルス信号Ｓ２はハイレベルを持続する。このときの第１駆動パルス信号Ｓ７は、第１最小パルス幅τＭＩＮ１を有し、周波数がｆ１のパルス信号となる。
図２（ｄ）を参照する。さらに第１誤差信号ＶＥＲＲ１が低下しても（ＶＥＲＲｃ）、第１パルス信号Ｓ１のパルス幅τ１は、第１最小パルス幅τＭＩＮ１にて固定される。そして、第２パルス信号Ｓ２のパルス幅が、誤差信号ＶＥＲＲ１に応じて決定される。つまり、第１駆動パルス信号Ｓ７に含まれるパルスの数が、第１誤差信号ＶＥＲＲ１に応じて変化する。
図２（ｅ）を参照する。さらに第１誤差信号ＶＥＲＲ１が低下すると（ＶＥＲＲｄ）、第２パルス信号Ｓ２のパルス幅τ２が小さくなる。そして、第１駆動パルス信号Ｓ７の各サイクルの一番後ろのパルスのパルス幅τ１が、第２パルス信号Ｓ２のパルス幅τ２の減少にともない短くなっていき、やがて一番最後のパルスが消失する。第２パルス信号Ｓ２のパルス幅τ２がさらに短くなるに従い、第２パルス信号Ｓ２の各ハイレベル期間に含まれる、第１駆動パルス信号Ｓ７のパルスの数が減少する。やがて、第２パルス信号Ｓ２の各ハイレベル期間には、それぞれ先頭の第１駆動パルス信号Ｓ７のみが含まれるようになる。さらに第２パルス信号Ｓ２のパルス幅τ２が、第１最小パルス幅τＭＩＮ１より短くなると、第１駆動パルス信号Ｓ７のパルス幅が減少していく。
以上がスイッチング電源２の昇圧動作である。
このスイッチング電源２によれば、昇圧動作時に、負荷が重いときには、ＶＬ１＜ＶＥＲＲ１＜ＶＨ１の領域で動作するため、第１パルス信号Ｓ１のデューティ比が調節され、第１周波数ｆ１でスイッチング素子Ｍ３、Ｍ４が駆動される。
負荷が軽くなるに従い第１誤差信号ＶＥＲＲ１が低下し、第１パルス信号Ｓ１のデューティ比が小さくなる。やがてＶＥＲＲ１＜Ｖｔｈとなると、第１最小パルス幅τ１でスイッチング素子Ｍ３がスイッチングされる。
さらに負荷が軽くなると、ＶＬ２＜ＶＥＲＲ１＜ＶＨ２の範囲で動作する。負荷が軽くなるに従い、第２パルス信号Ｓ２のパルス幅τ２が短くなり、第１パルス信号Ｓ１の一部がマスクされ、スイッチングトランジスタＭ４の実効的なオン時間が低下していく。
最終的には、第２パルス信号Ｓ２が短くなると、第１駆動パルス信号Ｓ７には第１パルス信号Ｓ１の先頭のパルスのみが残り、スイッチング素子Ｍ３、Ｍ４の駆動周波数は、第２周波数ｆ２と等しくなる。そして、軽負荷状態において、きわめて短いパルスで、間欠的にスイッチングトランジスタＭ４をスイッチングすることができる。
つまりスイッチング電源２では、軽負荷状態においても、スイッチングトランジスタＭ４のスイッチング周波数が、第２周波数ｆ２までしか低下しない。つまり、軽負荷状態において、間欠モード（パルス周波数変調モードともいう）で動作する従来のスイッチング電源に比べて、周波数の変動を抑制することができる。
第２周波数ｆ２を可聴帯域より高く設定すれば、音響ノイズの発生を抑制することもできる。
続いてスイッチング電源２の降圧動作を説明する。
図３（ａ）〜（ｅ）は、図１のスイッチング電源２の定常状態における降圧動作を示すタイムチャートである。
降圧動作時には、第２誤差増幅器１０ｂが生成する第２誤差信号ＶＥＲＲ２にもとづいて、スイッチング素子Ｍ１、Ｍ２がスイッチングし、スイッチング素子Ｍ３がオン、スイッチング素子Ｍ４がオフしている。
図３（ａ）には、降圧用のフィードバックループにおいて生成される、第３周期信号ＶＯＳＣ３、第４周期信号ＶＯＳＣ４およびさまざまなレベルの第２誤差信号ＶＥＲＲａ〜ｄが示される。図３（ｂ）〜（ｅ）は、誤差信号ＶＥＲＲａ〜ＶＥＲＲｄそれぞれにおける各パルスの波形を示す。降圧時の第２駆動パルス信号Ｓ８のパルス幅の変化は、昇圧時の第１駆動パルス信号Ｓ７のパルス幅の変化と同様である。
このスイッチング電源２によれば、降圧動作時に、負荷が重いときには、ＶＬ３＜ＶＥＲＲ２＜ＶＨ３の領域で動作するため、第３パルス信号Ｓ３のデューティ比が調節され、第３周波数ｆ３でスイッチング素子Ｍ１、Ｍ２が駆動される。
負荷が軽くなるに従い第２誤差信号ＶＥＲＲ２が低下し、第３パルス信号Ｓ３のデューティ比が小さくなる。やがてＶＥＲＲ２＜Ｖｔｈとなると、第２最小パルス幅τＭＩＮ２でスイッチング素子Ｍ３がスイッチングされる。
さらに負荷が軽くなると、ＶＬ４＜ＶＥＲＲ２＜ＶＨ４の範囲で動作する。負荷が軽くなるに従い、第４パルス信号Ｓ４のパルス幅τ４が短くなり、第３パルス信号Ｓ３の一部がマスクされ、スイッチング素子Ｍ１の実効的なオン時間が低下していく。
最終的には、第４パルス信号Ｓ４が短くなると、第２駆動パルス信号Ｓ８には第３パルス信号Ｓ３の先頭のパルスのみが残り、スイッチング素子Ｍ１、Ｍ２の駆動周波数は、第４周波数ｆ４と等しくなる。そして、軽負荷状態において、きわめて短いパルスで、間欠的にスイッチング素子Ｍ１、Ｍ２をスイッチングすることができる。
つまりスイッチング電源２では、降圧動作の軽負荷状態においても、スイッチング素子Ｍ１、Ｍ２のスイッチング周波数が、第４周波数ｆ４までしか低下しない。つまり、軽負荷状態において、間欠モード（パルス周波数変調モードともいう）で動作する従来のスイッチング電源に比べて、周波数の変動を抑制することができる。
第４周波数ｆ４を可聴帯域より高く設定すれば、音響ノイズの発生を抑制することもできる。
以上がスイッチング電源２の基本的な構成、動作および効果である。
続いてスイッチング電源２の別の利点を説明する。この利点は、比較技術との対比によって明確となるため、先に比較技術について説明する。
図４は、比較技術に係る制御回路１００ｒを備えるスイッチング電源２ｒの構成を示す回路図である。制御回路１００ｒでは、昇圧用と降圧用のフィードバックループで単一の誤差増幅器１０が共有され、誤差増幅器１０が生成する誤差信号ＶＥＲＲが、第１パルス変調器１６ａ、第２パルス変調器２４ａ、第３パルス変調器１６ｂ、第４パルス変調器２４ｂに供給される。この制御回路１００ｒにおいても、定常状態では図１の制御回路１００と同様に動作する。
ところが、制御回路１００ｒは、急峻な負荷変動や入力電圧変動などの環境変動が生ずると、誤差信号ＶＥＲＲが変動し、以下の問題が生ずる。
図５は、図１のスイッチング電源２および図４のスイッチング電源２ｒの、負荷変動時の動作を示す波形図である。図５の実線は図１のスイッチング電源２の動作を、破線は図４のスイッチング電源２ｒの動作を示す。はじめに破線を参照し、図４のスイッチング電源２ｒの動作を説明する。
時刻ｔ０より前、負荷電流（出力電流）ＩＯは実質的にゼロの初期値Ｉａであり、軽負荷で定常状態となっている。この間、誤差信号ＶＥＲＲは非常に小さい安定点Ｖａまで低下しており、スイッチング電源２ｒは、低い第４周波数ｆ４で、降圧動作を行う。
時刻ｔ０に負荷電流ＩＯが、ある値Ｉｂに急激に増大する。負荷電流ＩＯによって出力キャパシタＣ１が放電されると、出力電圧ＶＯＵＴは低下する。これにより、誤差信号ＶＥＲＲの安定点が変化し、フィードバックループの帯域により制約された速度（傾き）で時間とともに増大していき、やがて、電流値Ｉｂに対応する安定点Ｖｂまで到達する。
誤差信号ＶＥＲＲが初期値Ｖａから安定点Ｖｂに遷移する過程において、まずはじめに誤差信号ＶＥＲＲが第４周期信号ＶＯＳＣ４、第３周期信号ＶＯＳＣ３と交差し、第２駆動パルス信号Ｓ８が生成される。そして、第２駆動パルス信号Ｓ８に応じて第２ドライバ４０ｂが、降圧用のスイッチング素子Ｍ１、Ｍ２を駆動する。
さらに誤差信号ＶＥＲＲが増大すると、誤差信号ＶＥＲＲが第２周期信号ＶＯＳＣ２、第１周期信号ＶＯＳＣ１と交差し、スイッチング電源２ｒは昇圧動作に遷移する。そして、第１駆動パルス信号Ｓ７に応じてスイッチング素子Ｍ３、Ｍ４がスイッチングし、やがて時刻ｔ３に出力電圧ＶＯＵＴが目標レベルに安定化される。
図４のスイッチング電源２ｒでは、昇圧用と降圧用のフィードバックループで、単一の誤差増幅器１０を共有され、フィードバックループの応答遅れによって、昇圧動作と降圧動作の切り替わりに大きな遅延が生じ、その結果、出力電圧ＶＯＵＴの変動が大きく、またもとの目標電圧に安定化するまでの時間が長くなる。
続いて実線を参照して、図１のスイッチング電源２の動作を説明する。
図１のスイッチング電源２では、時刻ｔ０より前に、第１誤差信号ＶＥＲＲ１が、第１電圧Ｖ１でクランプされている。時刻ｔ０に負荷電流Ｉｏが増大すると、第１誤差信号ＶＥＲＲ１が、第１電圧Ｖ１を始点として安定点Ｖｂに向かって増大し始めるため、図４のスイッチング電源２ｒに比べて、短い時間で第１誤差信号ＶＥＲＲ１が第２周期信号ＶＯＳＣ２、第１周期信号ＶＯＳＣ１と交差し始め、時刻ｔ１に昇圧動作すなわちスイッチング素子Ｍ３、Ｍ４のスイッチングが開始される。そして、時刻ｔ３よりも早い時刻ｔ２に、出力電圧ＶＯＵＴは目標レベルに安定化される。また出力電圧ＶＯＵＴの変動量（アンダーシュート幅、ドロップ量）も、大幅に小さくすることができる。
図１のスイッチング電源２によれば、負荷電流ＩＯＵＴが急激に減少する場合にも同様の効果を得ることができる。この場合、スイッチング電源２は、昇圧動作から降圧動作に遷移する。具体的には初期状態では、第１誤差信号ＶＥＲＲ１が安定点Ｖｂに安定化された状態で、スイッチング素子Ｍ３、Ｍ４がスイッチングされる。負荷変動が発生する前に、第２誤差信号ＶＥＲＲ２は、第２電圧Ｖ２にクランプされている。
そして負荷電流ＩＯがＩａ減少すると、出力電圧ＶＯＵＴが増大し、第２誤差信号ＶＥＲＲ２が安定点Ｖａに向かって変化しはじめる。このとき第２誤差信号ＶＥＲＲ２は、安定点Ｖｂではなく、第２電圧Ｖ２を始点として変化するため、すみやかに降圧動作を開始することができる。その結果、出力電圧ＶＯＵＴの変動量（オーバーシュート幅）を低減でき、また、出力電圧ＶＯＵＴが目標値に収束するのに要するセトリング時間を短縮できる。
続いてその変形例や、具体的な構成例を説明する。
図１のスイッチング電源２において、誤差信号ＶＥＲＲ１あるいはＶＥＲＲ２が変化しても、第１駆動パルス信号Ｓ７、第２駆動パルス信号Ｓ８の実効的なオン時間が変化しない不感帯が存在することは、系の安定性の観点から好ましくない。たとえば不感帯に起因する現象として、軽負荷状態において、第２パルス信号Ｓ２のパルス幅が振動し、第２パルス信号Ｓ２の１周期に含まれる第１パルス信号Ｓ１の個数が、振動する場合がある。
たとえば図２（ａ）には、第１電圧範囲ＶＲＮＧ１の下限レベルＶＨ１と第２電圧範囲ＶＲＮＧ２の上限レベルＶＨ２がほぼ等しい場合が示されるが、この場合、第１誤差信号ＶＥＲＲ１が変化しても、第１駆動パルス信号Ｓ７が変化しない不感帯（デッドバンド）が、ＶＨ２＜ＶＥＲＲ１＜Ｖｔｈの範囲に発生する。これを防止するためには、ＶＨ２＞ＶＬ１とし、さらにＶＨ２≒Ｖｔｈとすればよい。これにより、誤差信号ＶＥＲＲ１が低下して第１パルス信号Ｓ１のパルス幅がクランプされると、直ちに第２パルス信号Ｓ２のパルス幅が短くなるため、不感帯を解消できる。
図３（ａ）に示される第２誤差信号ＶＥＲＲ２についても同様であり、ＶＨ４＞ＶＬ３とし、さらにＶＨ４≒Ｖｔｈとすればよい。
また、ＶＬ２＜ＶＥＲＲ１＜ＶＨ２の範囲においても、不感帯が存在することに留意すべきである。つまり第２パルス信号Ｓ２の後縁（ネガティブエッジ）が、第１パルス信号Ｓ１がローレベルの区間で変化するとき、第１誤差信号ＶＥＲＲ１の変化は、第１駆動パルス信号Ｓ７の変化として現れない。この問題は、第２周期信号ＶＯＳＣ２の波形を工夫することにより解決できる。
図６は、不感帯を解消するための第２周期信号ＶＯＳＣ２の波形図である。第２オシレータ１４ａは、第１パルス信号Ｓ１がハイレベルとなる第１最小パルス幅τＭＩＮ１の区間においてスロープを有し、それ以外の区間で平坦となるように、第２周期信号ＶＯＳＣ２を生成することが望ましい。これにより不感帯を解消できる。
第４周期信号ＶＯＳＣ４についても同様であり、第４オシレータ１４ｂは、第３パルス信号Ｓ３がハイレベルとなる第２最小パルス幅τＭＩＮ２の区間においてスロープを有し、それ以外の区間で平坦となるように、第４周期信号ＶＯＳＣ４を生成してもよい。これにより不感帯を解消できる。
図７は、制御回路１００の一部の具体的な構成例を示す回路図である。図７には、制御回路１００のうち、第１オシレータ１２ａ、第２オシレータ１４ａ、第１最小パルス幅信号生成部２０ａが示される。
第１オシレータ１２ａは、第１キャパシタＣａ１と、第１充放電回路５０と、を含む。第１キャパシタＣａ１の一端は接地されている。第１充放電回路５０は、第１キャパシタＣａ１の電圧Ｖ１が第１上限レベルＶＨ１に達すると放電を開始し、第１キャパシタＣａ１の電圧Ｖ１が第１下限レベルＶＬ１に達すると充電を開始する。第１オシレータ１２ａは、第１キャパシタＣａ１の電圧Ｖ１を、第１周期信号ＶＯＳＣ１として出力する。
第１充放電回路５０は、電流源ＣＳ１、ＣＳ２、ＣＳ３、コンパレータＣＭＰ１、抵抗Ｒ１１、Ｒ１２、スイッチＳＷ１を含む。電流源ＣＳ１は、第１キャパシタＣａ１に充電電流ＩＣＨを供給する。電流源ＣＳ２は、オン、オフが切りかえ可能に構成され、オン状態において第１キャパシタＣａ１を放電電流ＩＤＩＳで放電する。
電流源ＣＳ３、抵抗Ｒ１１、Ｒ１２およびスイッチＳＷ１は、電圧ＶＬ１、ＶＨ１を生成する電圧源を構成する。電流源ＣＳ３は、基準電流ＩＲＥＦを生成する。スイッチＳＷ１のオン状態において、第１下限レベルＶＬ１＝ＩＲＥＦ×Ｒ１１が生成される。スイッチＳＷ１のオフ状態において、第１上限レベルＶＨ１＝ＩＲＥＦ×（Ｒ１１＋Ｒ１２）が生成される。コンパレータＣＭＰ１は、第１キャパシタＣａ１の電圧を、基準電圧ＶＬ１／ＶＨ１と比較し、比較結果に応じてスイッチＳＷ１のオン、オフを切りかえるとともに、電流源ＣＳ２のオン、オフを切りかえる。
この第１オシレータ１２ａによって、ピークがＶＨ１、ボトムがＶＬ１となるのこぎり波の第１周期信号ＶＯＳＣ１が生成される。
コンパレータＣＭＰ１の出力信号（同期クロック）ＣＬＫは、充放電回路（ＣＳ１、ＣＳ２）の充電状態と放電状態の切りかえに応じてレベルが遷移する。同期クロックＣＬＫは、インバータＮ３によって反転され、第１最小パルス幅信号生成部２０ａおよび第１充放電回路５０へと出力される。
第１最小パルス幅信号生成部２０ａは、ローパスフィルタＬＰＦ１、ＬＰＦ２、バッファＢＵＦ１、インバータＮ１、Ｎ２、ＮＡＮＤゲートＮＡ１、を含む。ローパスフィルタＬＰＦ１は、入力された同期クロックＣＬＫ＃（＃は論理反転を示す）をフィルタリングする。バッファＢＵＦ１は、ローパスフィルタＬＰＦ１の出力を受けるヒステリシスバッファ（シュミットバッファ）である。ローパスフィルタＬＰＦ１およびバッファＢＵＦ１は、同期クロックＣＬＫ１を、第１最小パルス幅τＭＩＮ１遅延し、同期クロックＣＬＫ１を生成する。
さらにローパスフィルタＬＰＦ２、バッファＢＵＦ２によって、同期クロックＣＬＫが遅延され、同期クロックＣＬＫ２が生成される。同期クロックＣＬＫ１と同期クロックＣＬＫ２の反転信号ＣＬＫ２＃との論理積をとることにより、第１最小パルス幅τＭＩＮ１を有する第１最小パルス幅信号Ｓ５が生成される。
第２オシレータ１４ａは、第２キャパシタＣａ２、分周器５２、第２充放電回路５４を備える。分周器５２は、同期クロックＣＬＫ＃を分周する。分周器５２は、１／２分周器を、ｍ段含む（ｍは整数）。４段の分周器が設けられる場合、同期クロックＣＬＫ＃は１／１６分周される。つまり分周器５２からは、第２周波数ｆ２を有するパルス信号Ｓ１６が出力される。
第２充放電回路５４は、電流源ＣＳ４、ＣＳ５、放電スイッチＳＷ２を含む。
分周器５２において、各ステージで生成される分周されたｍ個の信号は、ＡＮＤゲートＡ１を通過する。ＡＮＤゲートＡ１からは、同期クロックＣＬＫ＃のパルスのうち、１６回に１回アサート（ハイレベル）されるパルス信号Ｓ１７が生成される。このパルス信号Ｓ１７は、第２周波数ｆ２を有し、パルス幅は同期クロックＣＬＫのそれと等しい。パルス信号Ｓ１７がアサートされると、電流源ＣＳ５がオンし、第２キャパシタＣａ２が充電される。電流源ＣＳ５による充電によって、第２周期信号ＶＯＳＣ２が第２下限レベルＶＬ２まで急激に増大する。第１下限レベルＶＬ２は、電流源ＣＳ５からの充電電流ＩＣＨ２に応じて定められる。
ＶＬ２＝τＭＩＮ１×ＩＣＨ２／Ｃａ２
その後、第１最小パルス幅信号Ｓ５がアサート（ハイレベル）されるたびに、電流源ＣＳ４がオンし、充電電流ＩＣＨ１が第２キャパシタＣａ２に供給され、第２キャパシタＣａ２が充電される。充電電流ＩＣＨ１の電流値は、図６の第２周期信号ＶＯＳＣ２の２番目以降のスロープの傾きを規定する。
最小パルス幅信号生成部３６は、第１最小パルス幅信号生成部２０ａと同様に構成される。最小パルス幅信号生成部３６は、第２周波数ｆ２のパルス信号Ｓ１６を受け、最小パルス幅を有する最小パルス幅信号Ｓ１４を生成する。放電スイッチＳＷ２は、最小パルス幅信号Ｓ１４がアサートされるたびにオンし、第２キャパシタＣａ２の電荷が放電される。
図７の第２オシレータ１４ａによれば、図３に示すように、第１最小パルス幅信号Ｓ５のオン区間において、スロープを有する第２周期信号ＶＯＳＣ２を生成できる。
第３オシレータ１２ｂ、第４オシレータ１４ｂ、第２最小パルス幅信号生成部２０ｂは図７の第１オシレータ１２ａ、第２オシレータ１４ａ、第１最小パルス幅信号生成部２０ａと同様に構成することができる。
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
実施の形態では、同期整流型の昇降圧型のスイッチング電源について説明したが、本発明はそれには限定されず、ダイオード整流型のスイッチング電源にも適用可能である。この場合、図１の降圧用の同期整流トランジスタＭ２および昇圧用の同期整流トランジスタＭ３それぞれに代えて、降圧用および昇圧用の同期整流ダイオードを設ければよい。
実施の形態では、第１誤差信号ＶＥＲＲ１と第２誤差信号ＶＥＲＲ２を、別々の電圧範囲に割り当てる場合を説明したが、それらはオーバーラップしていてもよい。この場合、第１周期信号ＶＯＳＣ１と第３周期信号ＶＯＳＣ３それぞれのスロープを同じ電圧範囲に割り当て、第２周期信号ＶＯＳＣ２と第４周期信号ＶＯＳＣ４それぞれのスロープを同じ電圧範囲に割り当ててもよい。
また、実施の形態では電圧モードのスイッチング電源を説明したが、ピーク電流モードや平均電流モードなどの、別の方式のスイッチング電源にも適用できる。この場合、フィードバックの方式に応じて、第１パルス変調器１６ａおよび第３パルス変調器１６ｂの構成を変更すればよいことは当業者に理解されるところである。
（第１の変形例）
図８は、第１の変形例に係るスイッチング電源２ａの構成を示す回路図である。スイッチング電源２ａは、ダイオード整流型であり、図８の出力回路１０２ａは、昇圧用のスイッチング素子Ｍ３に代えて整流用ダイオードＤ３を、降圧用のスイッチング素子Ｍ２に代えて整流用ダイオードＤ２を備える。
また、制御回路１００ａは、ピーク電流モードの第１パルス変調器１６ａ、第３パルス変調器１６ｂを備える。ここでは、図１との相違点を説明し、共通点の説明は適宜省略する。
はじめに昇圧用のフィードバックループについて説明する。
アンプ６０ａは、昇圧用のスイッチングトランジスタＭ１に流れる電流に応じた第１電流検出信号ＶＣＳ１を生成する。たとえばスイッチングトランジスタＭ４のソースと接地ライン間には、検出抵抗（不図示）が設けられる。アンプ６０ａは、検出抵抗Ｒｓの電圧降下を増幅することにより、インダクタＬ１に流れる電流に比例した第１電流検出信号ＶＣＳ１を生成してもよい。なお、第１電流検出信号ＶＣＳ１の生成方法はこれには限定されず、たとえば検出抵抗に代えてスイッチングトランジスタＭ４のオン抵抗を利用してもよい。
第１オシレータ１２ａは、第１周波数ｆ１を有するリセットパルスＳＲＥＳＥＴおよび位相補償用のスロープ信号ＶＳＬＯＰＥを生成する。リセットパルスＳＲＥＳＥＴおよびスロープ信号ＶＳＬＯＰＥは、図１における第１周期信号ＶＯＳＣ１に対応する。
第１パルス変調器１６ａは、リセットパルスＳＲＥＳＥＴおよび位相補償用のスロープ信号ＶＳＬＯＰＥにもとづいて、第１周波数ｆ１を有し、かつ第１誤差信号ＶＥＲＲ１に応じたパルス幅を有する第１パルス信号Ｓ１を生成するとともに、第１パルス信号Ｓ１のパルス幅を所定の第１最小パルス幅τＭＩＮ１より低くならないようクランプする。
第５コンパレータ１８ａは、第１電流検出信号ＶＣＳ１にスロープ信号ＶＳＬＯＰＥを重畳した信号を、第１誤差信号ＶＥＲＲ１と比較し、比較結果に応じたセットパルスＳＳＥＴを生成する。
第１ＳＲフリップフロップ１９ａのセット端子には、セットパルスＳＳＥＴが入力され、リセット端子には、第１オシレータ１２ａからのリセットパルスＳＲＥＳＥＴが入力され、第１ＳＲフリップフロップ１９ａの出力端子からは、パルス幅変調された第１パルス信号Ｓ１’が出力される。
降圧用のフィードバックループも、昇圧用のフィードバックループど同様に構成される。
アンプ６０ｂは、降圧用のスイッチングトランジスタＭ１に流れる電流に応じた第２電流検出信号ＶＣＳ２を生成する。たとえばスイッチングトランジスタＭ１と直列に、検出抵抗（不図示）が設けられる。アンプ６０ｂは、検出抵抗の電圧降下を増幅することにより、インダクタＬ１に流れる電流に比例した第２電流検出信号ＶＣＳ２を生成してもよい。なお、第２電流検出信号ＶＣＳ２の生成方法はこれには限定されず、たとえば検出抵抗に代えてスイッチングトランジスタＭ１のオン抵抗を利用してもよい。
第３オシレータ１２ｂは、第３周波数ｆ３を有するリセットパルスＳＲＥＳＥＴおよび位相補償用のスロープ信号ＶＳＬＯＰＥを生成する。リセットパルスＳＲＥＳＥＴおよびスロープ信号ＶＳＬＯＰＥは、図１における第３周期信号ＶＯＳＣ３に対応する。
第３パルス変調器１６ｂは、リセットパルスＳＲＥＳＥＴおよび位相補償用のスロープ信号ＶＳＬＯＰＥにもとづいて、第３周波数ｆ３を有し、かつ第２誤差信号ＶＥＲＲ２に応じたパルス幅を有する第３パルス信号Ｓ３を生成するとともに、第３パルス信号Ｓ３のパルス幅を所定の第２最小パルス幅τＭＩＮ２より低くならないようクランプする。
第６コンパレータ１８ｂは、第２電流検出信号ＶＣＳ２にスロープ信号ＶＳＬＯＰＥを重畳した信号を、第２誤差信号ＶＥＲＲ２と比較し、比較結果に応じたセットパルスＳＳＥＴを生成する。
第２ＳＲフリップフロップ１９ｂのセット端子には、セットパルスＳＳＥＴが入力され、リセット端子には、第３オシレータ１２ｂからのリセットパルスＳＲＥＳＥＴが入力され、第２ＳＲフリップフロップ１９ｂの出力端子からは、パルス幅変調された第３パルス信号Ｓ３’が出力される。
図８のスイッチング電源２ａによれば、図１のスイッチング電源２と同様の効果を得ることができる。
さらに当業者であれば、本発明が、平均電流モードのスイッチングレギュレータにも適用可能であることが理解される。平均電流モードの変調器は、公知の構成を利用すればよいため、説明を省略する。
本実施の形態において、信号のハイレベル、ローレベルの論理値、電圧信号の大小の関係は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。
最後に、電子機器１の具体例を説明する。図９（ａ）、（ｂ）は、スイッチング電源を備える電子機器を示す図である。図９（ａ）の電子機器５００は、タブレットＰＣや携帯型ゲーム機、携帯型オーディオプレイヤであり、筐体５０２の内部には、電池３、スイッチングレギュレータ２（制御ＩＣ１００）、負荷回路４が内蔵される。負荷回路４はたとえばＣＰＵである。
図９（ｂ）の電子機器６００は、デジタルカメラである。筐体６０２の内部には、電池３、スイッチングレギュレータ２、撮像素子４ａ、画像処理プロセッサ４ｂ等が内蔵される。スイッチングレギュレータ２は、負荷である撮像素子４ａ、画像処理プロセッサ４ｂに電源電圧を供給する。
実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
１…電子機器、２…スイッチング電源、４…負荷回路、１００…制御回路、１０２…出力回路、Ｐ１…入力ライン、Ｐ２…出力ライン、Ｌ１…インダクタ、Ｃ１…出力キャパシタ、Ｄ１…整流素子、Ｍ１…スイッチングトランジスタ、１０ａ…第１誤差増幅器、１０ｂ…第２誤差増幅器、１１…ｇｍアンプ、Ｃ２…キャパシタ、Ｒ３…抵抗、１２ａ…第１オシレータ、１４ａ…第２オシレータ、１６ａ…第１パルス変調器、１８ａ…第１コンパレータ、２０ａ…第１最小パルス幅信号生成部、２２ａ…第１論理ゲート、２４ａ…第２パルス変調器、２６ａ…第２コンパレータ、３０ａ…第１ロジック部、３２…第２論理ゲート、３４…第３論理ゲート、１２ｂ…第３オシレータ、１４ｂ…第４オシレータ、１６ｂ…第３パルス変調器、１８ｂ…第３コンパレータ、２０ｂ…第２最小パルス幅信号生成部、２２ｂ…第４論理ゲート、２４ｂ…第４パルス変調器、２６ｂ…第４コンパレータ、３０ｂ…第２ロジック部、４０…ドライバ、４０ａ…第１ドライバ、４０ｂ…第２ドライバ、Ｓ１…第１パルス信号、Ｓ２…第２パルス信号、Ｓ３…第３パルス信号、Ｓ４…第４パルス信号、Ｓ５…第１最小パルス幅信号、Ｓ６…第２最小パルス幅信号、Ｓ７…第１駆動パルス信号、Ｓ８…第２駆動パルス信号、Ｃａ１…第１キャパシタ、Ｃａ２…第２キャパシタ、５０…第１充放電回路、５２…分周器、５４…第２充放電回路、８０ａ…第１クランプ回路、８０ｂ…第２クランプ回路。

Claims (17)

  1. 昇降圧型のスイッチング電源の制御回路であって、
    前記スイッチング電源の電気的状態を示すフィードバック信号と、所定の第１基準電圧との誤差に応じた第１誤差信号を生成する第１誤差増幅器と、
    第１周波数の第１周期信号を生成する第１オシレータと、
    スロープ部分を有する、前記第１周波数より低い第２周波数の第２周期信号を生成する第２オシレータと、
    前記第１誤差信号に応じた信号と前記第１周期信号にもとづいて、前記第１周波数を有し、かつ前記誤差信号に応じたパルス幅を有する第１パルス信号を生成するとともに、前記第１パルス信号のパルス幅を所定の第１最小パルス幅より短くならないようにクランプする第１パルス変調器と、
    前記第１誤差信号に応じた信号を前記第２周期信号と比較することにより、前記第１誤差信号に応じたパルス幅を有する第２パルス信号を生成する第２パルス変調器と、
    前記第１パルス信号と前記第２パルス信号を合成し、第１駆動パルス信号を生成する第１ロジック部と、
    前記フィードバック信号と、所定の第２基準電圧との誤差に応じた第２誤差信号を生成する第２誤差増幅器と、
    第３周波数の第３周期信号を生成する第３オシレータと、
    スロープ部分を有する、前記第３周波数より低い第４周波数の第４周期信号を生成する第４オシレータと、
    前記第２誤差信号に応じた信号と前記第３周期信号にもとづいて、前記第３周波数を有し、かつ前記第２誤差信号に応じたパルス幅を有する第３パルス信号を生成するとともに、前記第３パルス信号のパルス幅を所定の第２最小パルス幅より短くならないようにクランプする第３パルス変調器と、
    前記第２誤差信号に応じた信号を前記第４周期信号と比較することにより、前記第２誤差信号に応じたパルス幅を有する第４パルス信号を生成する第４パルス変調器と、
    前記第３パルス信号と前記第４パルス信号を合成し、第２駆動パルス信号を生成する第２ロジック部と、
    前記第１駆動パルス信号に応じて、前記スイッチング電源の昇圧用のスイッチング素子を駆動するとともに、前記第２駆動パルス信号に応じて、前記スイッチング電源の降圧用のスイッチング素子を駆動するドライバと、
    を備えることを特徴とする制御回路。
  2. 前記第１パルス変調器は、前記第１誤差信号が低下するに従い、前記第１パルス信号のパルス幅を短くし、前記第１誤差信号があるしきい値レベルより小さくなると前記第１パルス信号のパルス幅を前記第１最小パルス幅にてクランプし、
    前記第２パルス変調器は、前記第１パルス信号のパルス幅がクランプされた状態において、前記第１誤差信号が低下するに従い、前記第２パルス信号のパルス幅を短くし、
    前記第３パルス変調器は、前記第２誤差信号が低下するに従い、前記第３パルス信号のパルス幅を短くし、前記第２誤差信号があるしきい値レベルより小さくなると前記第３パルス信号のパルス幅を前記第２最小パルス幅にてクランプし、
    前記第４パルス変調器は、前記第３パルス信号のパルス幅がクランプされた状態において、前記第２誤差信号が低下するに従い、前記第４パルス信号のパルス幅を短くすることを特徴とする請求項１に記載の制御回路。
  3. 前記第１パルス変調器および前記第３パルス変調器はそれぞれ、電圧モードの変調器であることを特徴とする請求項１または２に記載の制御回路。
  4. 前記第１周期信号は、前記第２周期信号より高い電圧範囲にスロープ部分を有し、
    前記第３周期信号は、前記第４周期信号より高い電圧範囲にスロープ部分を有し、
    前記第１パルス変調器は、前記第１誤差信号を前記第１周期信号と比較し、前記第１パルス信号を生成する第１コンパレータを含み、前記第１パルス信号のパルス幅を前記第１最小パルス幅より短くならないようにクランプするよう構成され、
    前記第３パルス変調器は、前記第２誤差信号を前記第３周期信号と比較し、前記第３パルス信号を生成する第３コンパレータを含み、前記第３パルス信号のパルス幅を前記第２最小パルス幅より短くならないようにクランプするよう構成されることを特徴とする請求項３に記載の制御回路。
  5. 前記第１パルス変調器は、
    前記第１周波数を有し、かつ前記第１最小パルス幅を有する第１最小パルス幅信号を生成する第１最小パルス幅信号生成部と、
    前記第１パルス信号と前記第１最小パルス幅信号を論理演算することにより、前記第１パルス信号のパルス幅を第１最小パルス幅より短くならないようにクランプする論理ゲートと、
    をさらに含み、
    前記第３パルス変調器は、
    前記第３周波数を有し、かつ前記第２最小パルス幅を有する第２最小パルス幅信号を生成する第２最小パルス幅信号生成部と、
    前記第３パルス信号と前記第２最小パルス幅信号を論理演算することにより、前記第３パルス信号のパルス幅を第２最小パルス幅より短くならないようにクランプする論理ゲートと、
    をさらに含むことを特徴とする請求項４に記載の制御回路。
  6. 前記第３周期信号は、前記第２周期信号より低い電圧範囲にスロープ部分を有することを特徴とする請求項４または５に記載の制御回路。
  7. 前記第１パルス変調器および前記第３パルス変調器はそれぞれ、電流モードの変調器であることを特徴とする請求項１または２に記載の制御回路。
  8. 前記第１パルス変調器は、
    前記スイッチング電源のインダクタに流れる電流に応じた電流検出信号を、前記第１誤差信号と比較し、第１セットパルスを生成する第５コンパレータと、
    そのセット端子に前記第１セットパルスが入力され、そのリセット端子に前記第１周期信号が入力され、前記第１パルス信号を出力する第１ＳＲフリップフロップと、
    を含み、前記第１ＳＲフリップフロップから出力される前記第１パルス信号のパルス幅を前記第１最小パルス幅より短くならないようにクランプするよう構成され、
    前記第３パルス変調器は、
    前記スイッチング電源のインダクタに流れる電流に応じた電流検出信号を、前記第２誤差信号と比較し、第２セットパルスを生成する第６コンパレータと、
    そのセット端子に前記第２セットパルスが入力され、そのリセット端子に前記第１周期信号が入力され、前記第３パルス信号を出力する第２ＳＲフリップフロップと、
    を含み、前記第２ＳＲフリップフロップから出力される前記第３パルス信号のパルス幅を前記第２最小パルス幅より短くならないようにクランプするよう構成されることを特徴とする請求項７に記載の制御回路。
  9. 前記第１パルス変調器は、
    前記第１周波数を有し、かつ前記第１最小パルス幅を有する第１最小パルス幅信号を生成する第１最小パルス幅信号生成部と、
    前記第１パルス信号と前記第１最小パルス幅信号を論理演算することにより、前記第１パルス信号のパルス幅を第１最小パルス幅より短くならないようにクランプする論理ゲートと、
    をさらに含み、
    前記第３パルス変調器は、
    前記第３周波数を有し、かつ前記第２最小パルス幅を有する第２最小パルス幅信号を生成する第２最小パルス幅信号生成部と、
    前記第３パルス信号と前記第２最小パルス幅信号を論理演算することにより、前記第３パルス信号のパルス幅を第２最小パルス幅より短くならないようにクランプする論理ゲートと、
    をさらに含むことを特徴とする請求項８に記載の制御回路。
  10. 前記第１誤差信号を、所定の第１電圧より低くならないようにクランプする第１クランプ回路をさらに備えることを特徴とする請求項１から９のいずれかに記載の制御回路。
  11. 前記第２誤差信号を、所定の第２電圧より高くならないようにクランプする第２クランプ回路をさらに備えることを特徴とする請求項１から１０のいずれかに記載の制御回路。
  12. 前記第２パルス変調器は、前記第１誤差信号を前記第２周期信号と比較し、前記第２パルス信号を生成する第２コンパレータを含み、
    前記第４パルス変調器は、前記第２誤差信号を前記第４周期信号と比較し、前記第４パルス信号を生成する第４コンパレータを含むことを特徴とする請求項１から１１のいずれかに記載の制御回路。
  13. 前記第１オシレータは、
    第１キャパシタと、
    前記第１キャパシタの電圧が所定の第１上限レベルに達すると放電を開始し、前記第１キャパシタの電圧が所定の第１下限レベルに達すると充電を開始する第１充放電回路と、
    を含み、前記第１キャパシタの電圧を、前記第１周期信号として出力するとともに、前記充放電回路の充電状態と放電状態の切りかえに応じてレベルが遷移する第１同期クロックを出力し、
    前記第２オシレータは、
    第２キャパシタと、
    前記同期クロックを分周する分周器と、
    分周された前記第１同期クロックと同期して、前記第２キャパシタの充放電を行う第２充放電回路と、
    を含み、前記第２キャパシタの電圧を前記第２周期信号として出力し、
    前記第３オシレータは、
    第３キャパシタと、
    前記第３キャパシタの電圧が所定の第２上限レベルに達すると放電を開始し、前記第２キャパシタの電圧が所定の第２下限レベルに達すると充電を開始する第３充放電回路と、
    を含み、前記第３キャパシタの電圧を、前記第３周期信号として出力するとともに、前記充放電回路の充電状態と放電状態の切りかえに応じてレベルが遷移する第２同期クロックを出力し、
    前記第４オシレータは、
    第４キャパシタと、
    前記第２同期クロックを分周する分周器と、
    分周された前記第２同期クロックと同期して、前記第４キャパシタの充放電を行う第４充放電回路と、
    を含み、前記第４キャパシタの電圧を前記第４周期信号として出力することを特徴とする請求項１から１２のいずれかに記載の制御回路。
  14. 前記第２オシレータは、前記第１パルス信号の前記第１最小パルス幅の区間においてスロープを有し、それ以外の区間で平坦な前記第２周期信号を生成し、
    前記第４オシレータは、前記第３パルス信号の前記第２最小パルス幅の区間においてスロープを有し、それ以外の区間で平坦な前記第４周期信号を生成することを特徴とする請求項１から１３のいずれかに記載の制御回路。
  15. 第１端および第２端を有するインダクタと、
    出力ラインと接地ラインの間に設けられた出力キャパシタと、
    入力ラインと前記インダクタの前記第１端の間に設けられた降圧用のスイッチングトランジスタと、
    前記インダクタの前記第１端と前記接地ラインの間に設けられた降圧用の同期整流トランジスタと、
    前記インダクタの前記第２端と前記接地ラインの間に設けられた昇圧用のスイッチングトランジスタと、
    前記インダクタの前記第２端と前記出力ラインの間に設けられた昇圧用の同期整流トランジスタと、
    前記第１駆動パルス信号に応じて、前記昇圧用のスイッチングトランジスタおよび前記昇圧用の同期整流トランジスタを駆動するとともに、前記第２駆動パルス信号に応じて、前記降圧用のスイッチングトランジスタおよび前記降圧用の同期整流トランジスタを駆動する請求項１から１４のいずれかに記載の制御回路と、
    を備えることを特徴とするスイッチング電源。
  16. 前記降圧用の同期整流トランジスタに代えて、降圧用の同期整流ダイオードを備え、
    前記昇圧用の同期整流トランジスタに代えて、昇圧用の同期整流ダイオードを備えることを特徴とする請求項１５に記載のスイッチング電源。
  17. 請求項１５または１６に記載のスイッチング電源を備えることを特徴とする電子機器。
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