JP2006174630A - スイッチング電源の制御方法、制御回路および電源装置 - Google Patents
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Abstract
【課題】 軽負荷時の効率を改善した電源装置を提供する。
【解決手段】 電源装置1000の制御回路100において、PWM変調器10は、デューティ比が所定の最小値以上となるようにPWM信号Vpwmを生成する。第1電圧比較器20、第2電圧比較器22および出力部30は、スイッチングレギュレータ200の出力電圧Vout’が、その目標値となる基準電圧Vrefより高く設定される第1しきい値電圧Vthに達してから、第1しきい値電圧Vthより低く設定される第2しきい値電圧Vth2(=Vref)に降下するまでの期間、スイッチングレギュレータ200の駆動を停止する。
【選択図】 図1
【解決手段】 電源装置1000の制御回路100において、PWM変調器10は、デューティ比が所定の最小値以上となるようにPWM信号Vpwmを生成する。第1電圧比較器20、第2電圧比較器22および出力部30は、スイッチングレギュレータ200の出力電圧Vout’が、その目標値となる基準電圧Vrefより高く設定される第1しきい値電圧Vthに達してから、第1しきい値電圧Vthより低く設定される第2しきい値電圧Vth2(=Vref)に降下するまでの期間、スイッチングレギュレータ200の駆動を停止する。
【選択図】 図1
Description
本発明は、電源装置に関し、特にスイッチング電源の制御方法に関する。
近年の携帯電話、PDA(Personal Digital Assistance)等の情報端末においては、電池の出力電圧よりも高い電圧、あるいは低い電圧を必要とするデバイスが使用される。このように、電池電圧よりも高い、もしくは低い電圧が必要とされる場合には、スイッチングレギュレータ等を用いた電源装置を利用して電池電圧を昇圧、もしくは降圧し、各デバイスに供給すべき適切な電圧を生成している。
このような電源装置は、スイッチングレギュレータのスイッチング素子のオンオフを制御するための制御回路を備える。この制御回路がスイッチング素子を制御する方法としては、スイッチングレギュレータの出力電圧と目標値となる基準電圧を比較し、その誤差電圧が最小となるように駆動信号のパルス幅を変化させるパルス幅変調方式が広く用いられている(特許文献1)。
パルス幅変調方式によれば、スイッチング素子がオンするオン時間、すなわちデューティ比を変化させることにより、電池電圧に応じて昇圧率を変化させ、出力電圧を一定に保つことができる。
しかしながら、上述のパルス幅変調方式では、スイッチングレギュレータにより駆動される負荷回路が軽負荷となった場合にも、スイッチング素子をオンオフし続けるため、効率の改善の余地があった。
本発明はこうした課題に鑑みてなされたものであり、その目的は、軽負荷時の効率を改善した電源装置の提供にある。
本発明のある態様は、スイッチング電源の制御方法に関する。この制御方法は、パルス幅変調された駆動信号を生成し、スイッチング電源を駆動する制御方法であって、デューティ比が所定の最小値以上となるように駆動信号を生成し、かつスイッチング電源の出力電圧が、その目標値となる基準電圧より高く設定される第1しきい値電圧に達してから、第1しきい値電圧より低く設定される第2しきい値電圧に降下するまでの期間、スイッチング電源の駆動を停止する。
スイッチング電源に接続される負荷回路に流れる電流が減少する軽負荷時などにおいては、駆動信号のデューティ比が小さくなるが、デューティ比は所定の最小値以下とならないため出力電圧は上昇する。出力電圧が第1しきい値電圧まで達すると、スイッチング電源の駆動が停止されるため、出力電圧は低下し、第2しきい値電圧まで下降した時点で、パルス幅変調された駆動信号による駆動を再開する。
この態様によると、スイッチング電源の駆動が停止される期間、スイッチング電源における電力損失を減少させることができるため、効率を改善することができる。
このとき、スイッチング電源を制御する制御回路内部で不要な回路ブロックをオフしてもよい。不要な回路ブロックをオフすることによりさらに消費電流を低減し、効率を改善することができる。
この態様によると、スイッチング電源の駆動が停止される期間、スイッチング電源における電力損失を減少させることができるため、効率を改善することができる。
このとき、スイッチング電源を制御する制御回路内部で不要な回路ブロックをオフしてもよい。不要な回路ブロックをオフすることによりさらに消費電流を低減し、効率を改善することができる。
本発明の別の態様は、制御回路である。この制御回路は、パルス幅変調された駆動信号を生成し、スイッチング電源を駆動する制御回路であって、スイッチング電源の出力電圧と、その目標値となる基準電圧との誤差電圧にもとづき、最小デューティ比が固定されたパルス幅変調信号を生成する変調器と、出力電圧と、基準電圧より高く設定される第1しきい値電圧を比較する第1電圧比較器と、出力電圧と、第1しきい値電圧より低く設定される第2しきい値電圧を比較する第2電圧比較器と、第1、第2電圧比較器の出力信号にもとづき、出力電圧が、第1しきい値電圧に達してから、第2しきい値電圧に降下するまでの期間、スイッチング電源の駆動を停止する出力部と、を備える。
この態様によると、第1電圧比較器および第2電圧比較器によって、出力電圧をモニタすることにより、出力電圧が、第1しきい値電圧に達してから、第2しきい値電圧に降下するまでの期間、スイッチング電源の駆動を停止することができ、効率を改善することができる。
出力部は、第1、第2電圧比較器の出力信号にもとづきセット、リセットされるフリップフロップを備えてもよい。フリップフロップの出力信号にもとづき、スイッチング電源の駆動を停止してもよい。
第1、第2電圧比較器の出力によりフリップフロップをセット、リセットすることにより、出力電圧が、第1しきい値電圧に達してから、第2しきい値電圧に降下するまでの期間、フリップフロップの出力信号が非アクティブとなるため、スイッチング電源の駆動を好適に停止することができる。
第1電圧比較器と第2電圧比較器は、第1しきい値電圧と第2しきい値電圧をしきい値電圧として有するヒステリシスコンパレータとして構成され、出力部は、ヒステリシスコンパレータの出力信号にもとづき、スイッチング電源の駆動を停止してもよい。
出力信号の状態に応じてしきい値電圧が変化するヒステリシスコンパレータを用いることにより、第1、第2電圧比較器を共通化することができる。
本発明のさらに別の態様は、電源装置である。この装置は、スイッチング電源と、スイッチング電源を駆動する上記の制御回路と、を備える。
この態様によると、スイッチング電源の駆動を停止する期間、スイッチング電源の各素子および制御回路での電力消費が低減し、高効率化を図ることができる。
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本発明に係る制御回路および電源装置によれば、電源装置の軽負荷時の効率を改善することができる。
図1は、本発明の実施の形態に係る電源装置1000の構成を示す。
本実施の形態に係る電源装置1000は、制御回路100と、スイッチングレギュレータ200の2つのブロックから構成されるDC/DCコンバータである。この電源装置1000は、入力端子1002、出力端子1004を備え、それぞれの端子に印加され、または現れる電圧をそれぞれ入力電圧Vin、出力電圧Voutという。出力端子1004には負荷回路300が接続されている。
電源装置1000は、入力端子1002に入力された入力電圧Vinを降圧して出力端子1004に出力電圧Voutを出力する。
電源装置1000は、入力端子1002に入力された入力電圧Vinを降圧して出力端子1004に出力電圧Voutを出力する。
スイッチングレギュレータ200は、スイッチングトランジスタM1、整流ダイオードD1、出力インダクタL1、出力キャパシタC1を含む。
スイッチングトランジスタM1は、P型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)であって、ゲート端子に印加されるパルス幅変調された駆動信号Vdrvによりオン、オフされるスイッチング素子として機能する。
スイッチングトランジスタM1は、P型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)であって、ゲート端子に印加されるパルス幅変調された駆動信号Vdrvによりオン、オフされるスイッチング素子として機能する。
入力端子1002と出力端子1004の間には、スイッチングトランジスタM1と出力インダクタL1が直列に接続されている。
スイッチングトランジスタM1と出力インダクタL1の接続点には、整流ダイオードD1のカソード端子が接続され、そのアノード端子は接地されている。出力端子1004と接地電位間には出力キャパシタC1が設けられいる。
スイッチングレギュレータ200において、スイッチングトランジスタM1がオンのとき、入力端子1002から、スイッチングトランジスタM1および出力インダクタL1を介して電流が流れ、出力キャパシタC1が充電される。
スイッチングトランジスタM1がオフすると、出力インダクタL1はスイッチングトランジスタM1がオンの期間に流れていた電流を流し続けようとするため、整流ダイオードD1を介して電流が流れることになる。このとき、整流ダイオードD1を介して流れる電流により出力キャパシタC1が充電される。
スイッチングトランジスタM1がオフすると、出力インダクタL1はスイッチングトランジスタM1がオンの期間に流れていた電流を流し続けようとするため、整流ダイオードD1を介して電流が流れることになる。このとき、整流ダイオードD1を介して流れる電流により出力キャパシタC1が充電される。
このように、スイッチングトランジスタM1のオンオフを繰り返すことによって、出力インダクタL1と出力キャパシタC1の間でエネルギの変換が行われて、入力電圧Vinが降圧され、出力キャパシタC1によって平滑化された出力電圧Voutが出力される。
制御回路100は、スイッチングトランジスタM1のゲート端子に、そのスイッチング動作を制御する駆動信号Vdrvを出力する。駆動信号Vdrvは、ハイレベルとローレベルが交互に繰り返される信号であり、ハイレベルの期間とローレベルの期間に応じてスイッチングトランジスタM1のオン、オフの時間が制御されて、スイッチングレギュレータ200が駆動される。
制御回路100は、駆動信号出力端子102から駆動信号Vdrvを出力し、その帰還端子104には、スイッチングレギュレータ200の出力電圧Voutが帰還される。
この制御回路100は、抵抗R1〜R4、PWM変調器10、第1電圧比較器20、第2電圧比較器22、出力部30、基準電圧源40、第1しきい値電圧源42を含む。
この制御回路100は、抵抗R1〜R4、PWM変調器10、第1電圧比較器20、第2電圧比較器22、出力部30、基準電圧源40、第1しきい値電圧源42を含む。
PWM変調器10は、帰還端子104から帰還されるスイッチングレギュレータ200の出力電圧Voutと、その目標値の誤差電圧にもとづき、最小デューティ比が固定されたパルス幅変調信号を生成する。このPWM変調器10は、誤差増幅器12、電圧源14、発振器16、電圧比較器18を含む。
誤差増幅器12には、出力電圧Voutが抵抗R1、R2によって分圧された出力電圧Vout’=R2/(R1+R2)×Voutが入力される。誤差増幅器12は、分圧された出力電圧Vout’(以下、単に出力電圧Vout’という)と基準電圧源40により生成される基準電圧Vrefを比較し、その誤差を増幅して誤差電圧Verrを出力する。この基準電圧Vrefはスイッチングレギュレータ200の出力電圧Voutの目標値を決定する電圧である。この誤差増幅器12によって、出力電圧Vout’と基準電圧Vrefの誤差が最小となるように帰還がかかり誤差電圧Verrが生成される。
発振器16は、一定の周波数をもつのこぎり波状の周期電圧Voscを生成する。電圧源14は、所定の最小デューティクランプ電圧Vminを生成する。
電圧比較器18には、誤差電圧Verr、周期電圧Vosc、最小デューティクランプ電圧Vminが入力されている。図2は、PWM変調器10の各電圧の関係を示す図である。
電圧比較器18は、誤差電圧Verrと最小デューティクランプ電圧Vminのうち高い方の電圧をVxとすると、Vx>Voscのときハイレベルを、Vx<Voscのときローレベルを出力する。
その結果、電圧比較器18は、Verr>Vminのとき、誤差電圧Verrによってデューティ比が変化するパルス幅変調されたPWM信号Vpwmを生成し、Verr<Vminのとき、最小デューティクランプ電圧Vminで定まる最小デューティ比をもつパルス幅変調されたPWM信号Vpwmを出力する。本実施の形態では、最小デューティ比は数十%程度となるように最小デューティクランプ電圧を設定しておく。
電圧比較器18には、誤差電圧Verr、周期電圧Vosc、最小デューティクランプ電圧Vminが入力されている。図2は、PWM変調器10の各電圧の関係を示す図である。
電圧比較器18は、誤差電圧Verrと最小デューティクランプ電圧Vminのうち高い方の電圧をVxとすると、Vx>Voscのときハイレベルを、Vx<Voscのときローレベルを出力する。
その結果、電圧比較器18は、Verr>Vminのとき、誤差電圧Verrによってデューティ比が変化するパルス幅変調されたPWM信号Vpwmを生成し、Verr<Vminのとき、最小デューティクランプ電圧Vminで定まる最小デューティ比をもつパルス幅変調されたPWM信号Vpwmを出力する。本実施の形態では、最小デューティ比は数十%程度となるように最小デューティクランプ電圧を設定しておく。
このようにして、PWM変調器10からは、スイッチング周波数が発振器16の発振周波数に固定され、オン時間Tonが変化するPWM信号Vpwmが生成される。このPWM信号Vpwmのオン時間Tonは、誤差増幅器12によって出力電圧Vout’と基準電圧Vrefの誤差が0に近づくようにフィードバックされるため、スイッチングレギュレータ200の出力電圧Voutと基準電圧Vrefとの間に、Vout=(R1+R2)/R2×Vrefが成り立つように帰還がかかり、出力電圧Voutが安定化される。
帰還端子104に帰還されるスイッチングレギュレータ200の出力電圧Voutは、抵抗R3、R4により分圧され、分圧された出力電圧Vout’’=R4/(R3+R4)×Vout(以下、単に出力電圧Vout’’という)が第1電圧比較器20に入力される。本実施の形態において、各抵抗値は、R3=R1、R4=R2となるように設定されており、Vout’=Vout’’が成り立っている。
第1しきい値電圧源42は、基準電圧VrefよりもΔV高い第1しきい値電圧Vth1=Vref+ΔVを生成する。
第1電圧比較器20は、出力電圧Vout’’と第1しきい値電圧Vth1を比較する。第1電圧比較器20は、Vout’’>Vrefのときハイレベルを、Vout’’<Vrefのときローレベルを出力する。
第1電圧比較器20は、出力電圧Vout’’と第1しきい値電圧Vth1を比較する。第1電圧比較器20は、Vout’’>Vrefのときハイレベルを、Vout’’<Vrefのときローレベルを出力する。
第2電圧比較器22には、出力電圧Vout’および第2しきい値電圧Vth2が入力されている。本実施の形態では、第2しきい値電圧Vth2は、基準電圧Vrefに設定されている。
第2電圧比較器22は、出力電圧Vout’と、基準電圧Vrefを比較し、Vref>Vout’のときハイレベルを、Vref<Vout’のときローレベルを出力する。
第2電圧比較器22は、出力電圧Vout’と、基準電圧Vrefを比較し、Vref>Vout’のときハイレベルを、Vref<Vout’のときローレベルを出力する。
第1電圧比較器20および第2電圧比較器22の出力信号は、出力部30に入力される。
出力部30は、第1電圧比較器20、第2電圧比較器22の出力信号にもとづき、スイッチングレギュレータ200の出力電圧Vout’が、第1しきい値電圧Vth1に達してから、第2しきい値電圧である基準電圧Vrefに降下するまでの期間、スイッチングレギュレータ200の駆動を停止する。
出力部30は、第1電圧比較器20、第2電圧比較器22の出力信号にもとづき、スイッチングレギュレータ200の出力電圧Vout’が、第1しきい値電圧Vth1に達してから、第2しきい値電圧である基準電圧Vrefに降下するまでの期間、スイッチングレギュレータ200の駆動を停止する。
出力部30は、フリップフロップ24、AND回路26、ドライバ28を含む。
フリップフロップ24は、リセット端子に第1電圧比較器20の出力信号が入力され、セット端子に第2電圧比較器22の出力信号が入力されている。
AND回路26は、フリップフロップ24の出力信号Qと、PWM変調器10から出力されるPWM信号Vpwmの論理和を出力する。ドライバ28は、AND回路26の出力信号にもとづいて駆動信号Vdrvを生成し、スイッチングレギュレータ200のスイッチングトランジスタM1のゲート電圧を変化させることにより降圧動作を制御する。
フリップフロップ24は、リセット端子に第1電圧比較器20の出力信号が入力され、セット端子に第2電圧比較器22の出力信号が入力されている。
AND回路26は、フリップフロップ24の出力信号Qと、PWM変調器10から出力されるPWM信号Vpwmの論理和を出力する。ドライバ28は、AND回路26の出力信号にもとづいて駆動信号Vdrvを生成し、スイッチングレギュレータ200のスイッチングトランジスタM1のゲート電圧を変化させることにより降圧動作を制御する。
以上のように構成された電源装置1000の動作について説明する。
図3は、電源装置1000の通常動作時の各電圧波形を示す図である。同図において、縦軸および横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。
出力端子1004に接続される負荷回路300が通常動作するとき、出力電圧Voutと、入力電圧Vinとの間には、Vout=Ton/(Ton+Toff)×Vinの関係が成り立つ。ここで、Tonは、スイッチングトランジスタM1のオン時間、ToffはスイッチングトランジスタM1のオフ時間であり、Ton/(Ton+Toff)はデューティ比を表している。
図3は、電源装置1000の通常動作時の各電圧波形を示す図である。同図において、縦軸および横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。
出力端子1004に接続される負荷回路300が通常動作するとき、出力電圧Voutと、入力電圧Vinとの間には、Vout=Ton/(Ton+Toff)×Vinの関係が成り立つ。ここで、Tonは、スイッチングトランジスタM1のオン時間、ToffはスイッチングトランジスタM1のオフ時間であり、Ton/(Ton+Toff)はデューティ比を表している。
図3に示すように、電源装置1000が定常状態で動作するとき、出力電圧Vout’と基準電圧Vrefが近づくように制御回路100により駆動信号Vdrvが生成される。スイッチングトランジスタM1がオンするオン時間Tonにおいて出力電圧Vout’は上昇し、オフ時間Toffにおいて出力電圧Vout’は下降する。この出力電圧Voutの変動幅ΔVoutは、非常に小さな電圧を拡大して示すものである。
第2電圧比較器22の出力信号、すなわちフリップフロップ24のセット信号Sは、Vout’>Vrefのときローレベルに、Vout’<Vrefのときハイレベルとなり、フリップフロップ24は、一周期ごとにセットされる。
第1電圧比較器20の出力信号、すなわちフリップフロップ24のリセット信号Rは、Vout’>Vthのときハイレベルに、Vout’<Vthのときローレベルとなる。電源装置1000が定常状態で安定動作するとき、出力電圧Vout’は、基準電圧Vref付近に安定化されるため、出力電圧Vout’は第1しきい値電圧Vth1まで上昇しない。逆にいえば、第1しきい値電圧Vth1は、出力電圧Vout’の変動量ΔVoutを考慮し、定常状態においてVout’>Vth1とならないように設定しておく。
その結果、第1電圧比較器20の出力信号、すなわちフリップフロップ24のリセット信号Rは、出力電圧Vout’の変動にかかわらずローレベルを保持し続ける。
その結果、第1電圧比較器20の出力信号、すなわちフリップフロップ24のリセット信号Rは、出力電圧Vout’の変動にかかわらずローレベルを保持し続ける。
フリップフロップ24の出力信号Qは、一度セット信号Sによりハイレベルに設定された後、リセットされないため、出力電圧Vout’の変動にかかわらず、ハイレベルを保持し続ける。
フリップフロップ24の出力信号Qがハイレベルのとき、AND回路26は、PWM変調器10により生成されるPWM信号Vpwmをそのまま出力し、ドライバ28は、PWM信号Vpwmにもとづいて駆動信号Vdrvを生成し、スイッチングレギュレータ200を駆動する。
つぎに、電源装置1000の軽負荷時の動作について説明する。図4は、電源装置1000の軽負荷時の各電圧波形を示す図である。同図において、縦軸および横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。
出力端子1004から負荷回路300に流れる負荷電流が減少する軽負荷時には、スイッチングトランジスタM1がオフするオフ時間における出力電圧Voutの低下幅が小さくなる。
このとき、PWM変調器10は、スイッチングトランジスタM1がオンするオン時間が短くなるように、すなわち、PWM信号Vpwmのデューティ比が低くなるようにPWM信号Vpwmを生成する。ここで、上述のように、PWM変調器10により生成されるPWM信号Vpwmのデューティ比は、最小デューティクランプ電圧Vminで定まる最小デューティ比以下には下がらない。
このとき、PWM変調器10は、スイッチングトランジスタM1がオンするオン時間が短くなるように、すなわち、PWM信号Vpwmのデューティ比が低くなるようにPWM信号Vpwmを生成する。ここで、上述のように、PWM変調器10により生成されるPWM信号Vpwmのデューティ比は、最小デューティクランプ電圧Vminで定まる最小デューティ比以下には下がらない。
図4に示すように、時刻T0にVout’<Vrefとなると、フリップフロップ24のセット信号Sがハイレベルとなり、その出力信号Qがハイレベルとなる。
フリップフロップ24の出力信号Qがハイレベルのとき、出力部30からはPWM変調器10により生成されたPWM信号Vpwmにもとづき生成される駆動信号Vdrvが出力される。このPWM信号Vpwmのデューティ比は、軽負荷時には最小デューティ比となる。
軽負荷時に、出力電圧Vout’をその目標値である基準電圧Vrefに近づけるためには、最小デューティ比より低いデューティ比でスイッチングトランジスタM1を駆動する必要がある。しかし、そのデューティ比は、最小デューティ比で固定されるため、出力電圧Vout’は上昇を開始する。
フリップフロップ24の出力信号Qがハイレベルのとき、出力部30からはPWM変調器10により生成されたPWM信号Vpwmにもとづき生成される駆動信号Vdrvが出力される。このPWM信号Vpwmのデューティ比は、軽負荷時には最小デューティ比となる。
軽負荷時に、出力電圧Vout’をその目標値である基準電圧Vrefに近づけるためには、最小デューティ比より低いデューティ比でスイッチングトランジスタM1を駆動する必要がある。しかし、そのデューティ比は、最小デューティ比で固定されるため、出力電圧Vout’は上昇を開始する。
時刻T1にVout’>Vthとなると、第1電圧比較器20の出力信号がハイレベルとなり、フリップフロップ24がリセットされ、出力信号Qがローレベルとなる。時刻T1から時刻T2の期間、AND回路26の出力はローレベルに固定されるため、スイッチングトランジスタM1のスイッチング動作が停止する。
スイッチングトランジスタM1のスイッチング動作が停止すると、出力キャパシタC1への電流供給が停止するため、出力電圧Vout’が徐々に低下する。その後、時刻T2にVout’<Vrefとなると、フリップフロップ24がセットされ、出力信号Qがハイレベルとなり、スイッチングトランジスタM1のスイッチング動作が再開され、出力電圧Vout’が上昇を開始する。
このように、本実施の形態に係る制御回路100は、デューティ比が所定の最小値以上となるように駆動信号であるPWM信号Vpwmを生成し、かつスイッチングレギュレータ200の出力電圧Vout’が、その目標値Vrefより高く設定される第1しきい値電圧Vth1に達してから、前記第1しきい値電圧より低く設定される第2しきい値電圧Vrefに降下するまでの期間、スイッチングレギュレータ200の駆動を停止する。
その結果、軽負荷時において、スイッチングレギュレータ200を最小デューティ比で駆動する期間と、駆動を停止する期間を間欠的に繰り返すことになる。
その結果、軽負荷時において、スイッチングレギュレータ200を最小デューティ比で駆動する期間と、駆動を停止する期間を間欠的に繰り返すことになる。
本実施の形態に係る制御回路100および電源装置1000によれば、軽負荷時にスイッチングレギュレータ200の駆動を間欠的に停止することにより、スイッチングトランジスタM1および出力インダクタL1、出力キャパシタC1の抵抗成分による消費電力を低減することができる。また、制御回路100の消費電流も低減することができる。
制御回路100は、図5に示すように構成してもよい。図5は、電源装置1000の変形例を示す回路図である。以降の図において、図1と同一の構成要素には同一の符号を付し、共通部分については適宜説明を省略し、相違点について説明する。
図5の変形例において、出力部30以外は図1と同様に構成される。図5の出力部30は、フリップフロップ24とドライバ28を含む。ドライバ28はイネーブル端子を備えており、イネーブル端子にはフリップフロップ24の出力信号Qが入力される。ドライバ28は、イネーブル端子に入力される信号がローレベルとなると、休止状態となり駆動信号Vdrvを固定する。
図5の電源装置1000によれば、フリップフロップ24の出力信号Qがハイレベルの期間、ドライバ28は、PWM変調器10から出力されるPWM信号Vpwmにもとづいて駆動信号Vdrvを生成し、出力信号Qがローレベルの期間、駆動信号Vdrvをハイレベルに固定し、スイッチングトランジスタM1をオフすることにより、スイッチングレギュレータ200の駆動を停止する。
この変形例によれば、フリップフロップ24の出力信号Qがローレベルの期間、ドライバ28を停止するため、さらに消費電力を低減し、高効率化を図ることができる。
図6は、電源装置1000の別の変形例を示す回路図である。本変形例においては、図1の第1電圧比較器20、第2電圧比較器22がヒステリシスコンパレータ50に置換され、出力部30の一部として形成される。
ヒステリシスコンパレータ50は、出力の状態によって電圧比較のしきい値電圧が変化する電圧比較器であって、たとえば通常の電圧比較器に正帰還をかけることにより構成することができる。
ヒステリシスコンパレータ50には、出力電圧Vout’と、基準電圧Vrefが入力されている。このヒステリシスコンパレータ50は、その出力がハイレベルのとき、しきい値電圧が第1しきい値電圧Vth1=Vref+ΔVに設定され、Vout>Vthのとき出力がローレベルに遷移する。
一方、その出力がローレベルのとき、しきい値電圧は第2しきい値電圧Vth=Vrefに設定され、Vout<Vrefのときその出力がハイレベルに遷移する。
一方、その出力がローレベルのとき、しきい値電圧は第2しきい値電圧Vth=Vrefに設定され、Vout<Vrefのときその出力がハイレベルに遷移する。
このように、ヒステリシスコンパレータ50を用いることにより、第1電圧比較器20、第2電圧比較器22、フリップフロップ24の機能を一体に構成することができ、回路を簡略化することができる。
実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
実施の形態においては、第2しきい値電圧Vth2と基準電圧Vrefが等しい場合について説明したが、必ずしも等しく設定する必要はなく、基準電圧Vrefより低く設定してもよい。
図1において、PWM変調器10の誤差増幅器12と、第2電圧比較器22を別々に構成したが、誤差増幅器と電圧比較器はいずれの入力段にも差動増幅器が設けられる場合が多いため、その入力段を共通となるように構成して出力段を変形することにより、回路を簡素化することができる。
本実施の形態において、制御回路100あるいは電源装置1000を構成する素子はすべて一体集積化されていてもよく、その一部がディスクリート部品で構成されていてもよい。制御回路100が一つのIC回路として形成され、スイッチングトランジスタM1はディスクリート部品により構成される場合や、制御回路100とスイッチングトランジスタM1が一体集積化される場合もあり、どの部分をどの程度集積化するかは、コストや占有面積などによって決めればよい。
そのほか、スイッチングレギュレータ200のスイッチングトランジスタM1は、N型のMOSFETであってもよいし、整流ダイオードD1に代えて、同期整流用のスイッチングトランジスタを設けてもよい。
さらに、実施の形態において、スイッチングレギュレータ200は降圧型のスイッチング電源の場合について説明したが、これには限定されず、昇圧型のスイッチングレギュレータであってもよい。
さらに、実施の形態において、スイッチングレギュレータ200は降圧型のスイッチング電源の場合について説明したが、これには限定されず、昇圧型のスイッチングレギュレータであってもよい。
1000 電源装置、 100 制御回路、 18 電圧比較器、 20 第1電圧比較器、 22 第2電圧比較器、 24 フリップフロップ、 30 出力部、 50 ヒステリシスコンパレータ。
Claims (5)
- パルス幅変調された駆動信号を生成し、スイッチング電源を駆動する制御方法であって、
デューティ比が所定の最小値以上となるように前記駆動信号を生成し、
かつ前記スイッチング電源の出力電圧が、その目標値となる基準電圧より高く設定される第1しきい値電圧に達してから、前記第1しきい値電圧より低く設定される第2しきい値電圧に降下するまでの期間、前記スイッチング電源の駆動を停止することを特徴とする制御方法。 - パルス幅変調された駆動信号を生成し、スイッチング電源を駆動する制御回路であって、
前記スイッチング電源の出力電圧と、その目標値となる基準電圧との誤差電圧にもとづき、最小デューティ比が固定されたパルス幅変調信号を生成する変調器と、
前記出力電圧と、前記基準電圧より高く設定される第1しきい値電圧を比較する第1電圧比較器と、
前記出力電圧と、前記第1しきい値電圧より低く設定される第2しきい値電圧を比較する第2電圧比較器と、
前記第1、第2電圧比較器の出力信号にもとづき、前記出力電圧が、前記第1しきい値電圧に達してから、前記第2しきい値電圧に降下するまでの期間、前記スイッチング電源の駆動を停止する出力部と、
を備えることを特徴とする制御回路。 - 前記出力部は、前記第1、第2電圧比較器の出力信号にもとづきセット、リセットされるフリップフロップを備え、
前記フリップフロップの出力信号にもとづき、前記スイッチング電源の駆動を停止することを特徴とする請求項2に記載の制御回路。 - 前記第1電圧比較器と前記第2電圧比較器は、前記第1しきい値電圧と前記第2しきい値電圧をしきい値電圧として有するヒステリシスコンパレータとして構成され、
前記出力部は、前記ヒステリシスコンパレータの出力信号にもとづき、前記スイッチング電源の駆動を停止することを特徴とする請求項2に記載の制御回路。 - スイッチング電源と、
前記スイッチング電源を駆動する請求項2から4のいずれかに記載の制御回路と、
を備えることを特徴とする電源装置。
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