JP6163319B2 - 発振停止検出回路及び電子機器 - Google Patents

Description

本発明は、発振回路を内蔵した電子機器において、発振回路の発振が停止した状態を検出する発振停止検出回路に関する。

発振回路を内蔵した電子機器には、発振回路が正常に発振しているか判定する発振停止検出回路が設けられている場合があり、発振が停止した場合には、直ちに発振回路を再開、またはシステムをリセットさせている。

図４に、従来の発振停止検出回路の回路図を示す。従来の発振停止検出回路は、インバータ１０、１１、１２と、ＮＭＯＳトランジスタ２０と、ＰＭＯＳトランジスタ３０と、容量４０と、正の電源端子１と、入力端子３と、定電圧端子４と、出力端子７で構成されている。インバータ１０の出力をノードＢ、インバータ１２の入力をノードＣとする。

図５は従来の発振停止検出回路の動作を示すタイミングチャートである。入力端子３には発振信号ＩＮが入力され、ノードＢにはインバータ１０を介して発振信号ＩＮと逆相の信号が出力される。発振信号ＩＮがＬｏの時、ノードＢはＨｉｇｈとなりＮＭＯＳトランジスタ２０をオンさせ容量４０の電荷を充電してノードＣをＬｏにさせる。定電圧端子４には定電圧Ｖｒｅｆが入力され、発振信号ＩＮがＨｉｇｈの時、ノードＢはＬｏとなりＮＭＯＳトランジスタ２０をオフさせ容量４０の電荷を放電してノードＣの電圧を上昇させる。発振信号ＩＮがＨｉｇｈ、Ｌｏの振幅を持つ場合、ノードＣは容量４０の充電放電を繰り返し、インバータ１２を介して出力端子７の信号ＳＴＯＰＸにＨｉｇｈの信号を出力させる。発振信号ＩＮの発振が停止しＬｏの信号になるとノードＣ電圧は上昇し続け、インバータ１２の反転レベルを超えるとインバータ１２の出力が反転し出力端子７からＬｏの信号が出力される。こうして、発振信号ＩＮの発振が停止した事を検出することができる（例えば、特許文献１参照）。

特開２００５−２５２８７３号公報

しかしながら従来の発振停止検出回路では、発振回路の源振を分周回路などで分周した信号を入力端子３に入力する場合には、発振回路の源振が停止した時に入力端子３がＨｉｇｈ、Ｌｏｗのどちらで停止するかわからず、発振停止を検出できないという課題があった。また、発振回路が停止してから出力端子７に信号が出力されるまでの発振停止検出時間を正確に測定することも困難であった。更に入力端子３がＬｏの時、ＰＭＯＳトランジスタ３０からＮＭＯＳトランジスタ２０、インバータ１１のＮＭＯＳトランジスタへと電流が流れ消費電流が大きいという課題もあった。

本発明は、以上のような課題を解決するために考案されたものであり、入力端子３がＨｉｇｈ、Ｌｏどちらの信号であっても発振停止を検出でき、発振停止検出時間を正確に測定することが可能で、消費電流の少なくすることを実現するものである。

従来の課題を解決するために、本発明の発振停止検出回路は以下のような構成とした。
入力端子から入力される発振信号に同期して１ショットパルスを出力するパルス生成回路と、一方の端子が第１電源端子に接続され、他方の端子が出力端子に接続された容量と、記第１電源端子と容量の他方の端子に接続された定電流回路と、パルス生成回路の出力端子と容量の他方の端子の間に接続され１ショットパルスによって容量の他方の端子を第２電源端子に接続させるスイッチ回路と、を備えた。

本発明により、Ｈｉｇｈ、Ｌｏどちらの信号で入力信号が停止しても発振停止を検出でき、発振停止検出時間を正確に測定することが可能で、消費電流を少なくすることができる。

第１の実施形態の発振停止検出回路の回路図である。 第１の実施形態の動作を説明するタイミングチャートである。 第２の実施形態の発振停止検出回路の回路図である。 従来の発振停止検出回路の回路図である。 従来の発振停止検出回路の動作を説明するタイミングチャートである。

以下、本実施形態について図面を参照して説明する。

＜第１の実施形態＞
図１は、第１の実施形態の発振停止検出回路を示す回路図である。第１の実施形態の発振停止検出回路は、パルス生成回路５０と、インバータ１１、１２と、ＮＭＯＳトランジスタ２０、２１と、ＰＭＯＳトランジスタ３０、３１と、容量４０と、正の電源端子１と、負の電源端子２と、入力端子３と、定電圧端子４と、テスト端子５、６と、出力端子７で構成されている。パルス生成回路５０は、インバータ１３と、ＮＯＲ回路１４と、容量４１で構成されている。インバータ１３の出力をノードＡ、ＮＯＲ回路１４の出力をノードＢ、インバータ１２の入力をノードＣとする。

接続について説明する。インバータ１３は、入力は入力端子３に接続され、出力はＮＯＲ回路１４の第一の入力と容量４１に接続される。容量４１のもう一方の端子は正の電源端子１に接続される。ＮＯＲ回路１４は、第二の入力は入力端子３に接続され、出力はインバータ１１の入力およびＮＭＯＳトランジスタ２０のゲートに接続される。ＮＭＯＳトランジスタ２０は、ソースはインバータ１１の出力に接続され、ドレインはインバータ１２の入力に接続される。ＰＭＯＳトランジスタ３０は、ゲートは定電圧端子４接続され、ソースはＰＭＯＳトランジスタ３１のドレインに接続され、ドレインはインバータ１２の入力に接続される。ＰＭＯＳトランジスタ３１は、ゲートはテスト端子５に接続され、ソースは正の電源端子１に接続される。ＮＭＯＳトランジスタ２１は、ゲートはテスト端子６に接続され、ドレインはインバータ１２の入力および容量４０に接続され、ドレインは負の電源端子２に接続される。容量４０のもう一方の端子は正の電源端子１に接続される。インバータ１２の出力は出力端子７に接続される。

第１の実施形態の発振停止検出回路の動作について説明する。入力端子３は発振信号ＩＮが入力され、出力端子７は信号ＳＴＯＰＸが出力される。定電圧端子４には電圧Ｖｒｅｆが入力され、テスト端子５、６には同様に信号ＴＥＳＴが入力される。図２は第１の実施形態の発振停止検出回路の動作を説明するタイミングチャートである。時間Ｔ１にて発振信号ＩＮがＨｉｇｈとなると、容量４１により遅延が発生し遅延時間が経った時間Ｔ２でノードＡがＬｏとなる。時間Ｔ３で発振信号ＩＮがＬｏとなると、容量４１により遅延が発生し遅延時間が経った時間Ｔ４でノードＡがＨｉｇｈとなる。発振信号ＩＮとノードＡがともにＬｏである時間Ｔ３から時間Ｔ４のみノードＢがＨｉｇｈとなり１ショットのパルスが生成される。ノードＢがＨｉｇｈの時ＮＭＯＳトランジスタ２０がオンし容量４０が充電され、ノードＣは負の電源端子２の電圧ＶＳＳまで充電される。信号ＴＥＳＴはＬｏになっており、ノードＢがＬｏとなると、定電圧ＶｒｅｆとＰＭＯＳトランジスタ３０によって発生される定電流で容量４０の電荷が放電される。こうして、発振信号ＩＮがＨｉｇｈ、Ｌｏｗの信号を繰り返すことにより、容量４０の充放電が繰り返されノードＣはインバータ１２の反転レベルを超えず、信号ＳＴＯＰＸからＨｉｇｈが出力される。

時間Ｔ５にて発振信号ＩＮがＬｏで停止すると容量４１による遅延時間Ｔ６まではノードＣを充電する。しかし、その後ノードＢがＨｉｇｈとならないので、ＰＭＯＳトランジスタ３０からの定電流により容量４０の電荷が放電され続け、ノードＣの電圧はインバータ１２の閾値電圧に到達し時間Ｔ７で信号ＳＴＯＰＸがＬｏとなる。こうして、発振信号ＩＮの発振が停止した事を検出できる。発振信号ＩＮがＨｉｇｈで停止すると容量４１による遅延後ノードＡがＬｏのままとなり、ノードＢもＬｏのままとなる。その後ノードＢはＨｉｇｈとならないので、ＰＭＯＳトランジスタ３０からの定電流により容量４０の電荷が放電され続け、ノードＣの電圧はインバータ１２の閾値電圧に到達しＳＴＯＰＸがＬｏとなる。こうして、発振信号ＩＮがＨｉｇｈで停止しても発振が停止した事を検出できる。また、発振信号ＩＮがＨｉｇｈ、Ｌｏどちらの状態で停止しても必ず停止状態を検出できるので、どちらの場合であっても発振停止検出時間を測定することができる。

発振信号ＩＮの発振が停止した状態で、信号ＴＥＳＴがＨｉｇｈになるとノードＣが強制的にＬｏとなりＳＴＯＰＸがＨｉｇｈとなる。この状態から信号ＴＥＳＴをＬｏとすると、ＰＭＯＳトランジスタ３０によって定電流放電が開始されて図２の時間Ｔ６からＴ７と同じ動作となり、発振停止検出時間を測定することが可能となる。この場合は発振の源振が停止してから分周段を介してＩＮが停止するまでの期間がないので、より正確に測定することが可能である。

時間Ｔ３から時間Ｔ４のノードＣの充電期間中はＰＭＯＳトランジスタ３０による放電もある為、正の電源端子１からＰＭＯＳトランジスタ３１、ＰＭＯＳトランジスタ３０、ＮＭＯＳトランジスタ２０、インバータ１１のＮＭＯＳトランジスタ、負の電源端子２の経路で電流が消費されるが、従来技術と比べて充電期間が短くなっているので、消費電流削減が可能となる。

なお、発振停止を検出するためにパルス生成回路を用いて説明したが、この構成にこだわることなく発振の源振がＨｉｇｈまたはＬｏｗのどちらで停止しても発振停止を検出できる構成であればどのような構成であってもよい。

以上により第１の実施形態の発振停止検出回路は、発振信号がＨｉｇｈ、Ｌｏどちらで停止しても発振停止を検出することができ発振停止検出時間を測定することができる。また、容量４０への充電期間が短いため消費電流を削減することができる。

＜第２の実施形態＞
図３は、第２の実施形態の発振停止検出回路を示す回路図である。第１の実施形態との違いはＯＲ回路１５を追加した点である。ＯＲ回路１５は、第一の入力はテスト端子５に接続され、第二の入力はＮＯＲ回路１４の出力に接続され、出力はＰＭＯＳトランジスタ３１のゲートに接続される。他は第１の実施形態と同様である。

第２の実施形態の発振停止検出回路の動作について説明する。第２の実施形態の発振停止検出回路のタイミングチャートは、図２の第１の実施形態の発振停止検出回路とタイミングチャートは同様である。時間Ｔ３の時、ノードＢがＨｉｇｈとなるとＮＭＯＳトランジスタ２０がオンし容量４０の充電が開始される。また、ＯＲ回路１５の出力がＨｉｇｈとなりＰＭＯＳトランジスタ３１をオフさせる。こうして、時間Ｔ４までＰＭＯＳトランジスタ３１はオフし、容量４０の充電期間中、正の電源端子１から電流が流れる事を防止し消費電流を削減することができる。この他の動作については第１の実施形態と同様である。

なお、発振停止を検出するためにパルス生成回路を用いて説明したが、この構成にこだわることなく発振の源振がＨｉｇｈまたはＬｏｗのどちらで停止しても発振停止を検出できる構成であればどのような構成であってもよい。また、消費電流を削減するためにＯＲ回路１５とＰＭＯＳトランジスタ３１を用いて説明したが、消費電流を削減できる構成であればこの構成に限らずどのような構成であってもよい。

以上説明したように、第２の実施形態の発振停止検出回路は、発振信号がＨｉｇｈ、Ｌｏどちらで停止しても発振停止を検出することができ発振停止検出時間を測定することができる。また、容量４０の充電期間中、正の電源端子１から電流が流れる事を防止し消費電流を削減することができる。

なお、本発明の発振停止検出回路は、例えば低消費電流化が求められる電子時計のような発振回路を内蔵した電子機器に用いられる。発振停止検出回路は、消費電流が少なく、かつ発振回路の発振停止を正確に検出することが出来るので、電子機器は低消費電流、かつ安定動作することが出来る。

１１、１２、１３ インバータ回路
１４ ＮＯＲ回路
１５ ＯＲ回路
５０ パルス生成回路

Claims (3)

1. 入力端子から入力される発振信号に同期し、前記発振信号と同じ周波数であって、前記発振信号よりパルス幅の狭い１ショットパルスを出力するパルス生成回路と、
   一方の端子が第１電源端子に接続され、他方の端子が出力端子に接続された容量と、
   第２スイッチ回路と前記容量の他方の端子に接続され、前記容量に充電された電荷を定電流で放電する定電流回路と、
   前記パルス生成回路の出力端子と前記容量の他方の端子の間に接続され、前記１ショットパルスによって前記容量の他方の端子を第２電源端子に接続させる第１スイッチ回路と、
   前記第１電源端子と前記定電流回路の間に設けてあり、テスト信号により前記第１電源端子と前記定電流回路との間の接続を制御する前記第２スイッチ回路と、
   前記第２電源端子と前記容量の他方の端子との間に設けてあり、前記テスト信号により前記第２電源端子と前記容量の他方の端子との間の接続を制御する第３スイッチ回路と、
   を備え、
   前記発振信号が停止した状態で、前記前記テスト信号により前記第２スイッチ回路をオンして前記容量に充電された電荷を定電流で放電し、発振停止検出時間を測定することができることを特徴とする発振停止検出回路。
2. 前記テスト信号がローレベルの時であって、
   前記第１スイッチ回路がオンしているときは、前記第２スイッチ回路はオフする事を特徴とする請求項１に記載の発振停止検出回路。
3. 発振回路と、
   前記発振回路が出力する発振信号の発振停止を検出する請求項１または２のいずれかに記載の発振停止検出回路と、
   を備える事を特徴とする電子機器。

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