JP2011034545A - 電圧レギュレータ回路 - Google Patents
電圧レギュレータ回路 Download PDFInfo
- Publication number
- JP2011034545A JP2011034545A JP2009266309A JP2009266309A JP2011034545A JP 2011034545 A JP2011034545 A JP 2011034545A JP 2009266309 A JP2009266309 A JP 2009266309A JP 2009266309 A JP2009266309 A JP 2009266309A JP 2011034545 A JP2011034545 A JP 2011034545A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- output
- signal
- circuit
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
- H02J1/00—Circuit arrangements for dc mains or dc distribution networks
- H02J1/10—Parallel operation of dc sources
Abstract
【解決手段】第1の回路の入力信号が第1の期間ではレベル変化せずにその後に第1の回路の入力信号のエッジを検出すると第2のレベルの出力から第1のレベルの出力に変化する第1のパルス発生器(307)と、第1のパルス発生器により出力されるパルスが第1のレベルになってから第2の期間までの間にパルスを出力する第2のパルス発生器(308)と、ソースが電源電位ノードに接続され、ドレインが第1の回路の電源電位端子に接続される第1の電界効果トランジスタ(304)と、第2のパルス発生器により出力されるパルスを制御信号として、第1の電界効果トランジスタのゲートを第1の電位にする第1のスイッチ(305)とを有する電圧レギュレータ回路が提供される。
【選択図】図3
Description
図3は本発明の第1の実施形態による電圧レギュレータ回路の構成例を示す図であり、図4は図3の電圧レギュレータ回路の動作例を示すタイミングチャートである。電圧レギュレータ回路は、直流電源301,302、エラーアンプ303、第1の電界効果トランジスタ304、第2の電界効果トランジスタ(第1のスイッチ)305、第1のパルス発生器307、第2のパルス発生器308、及び抵抗R1,R2を有する。
図5は本発明の第2の実施形態による電圧レギュレータ回路の構成例を示す図であり、図6は図5の電圧レギュレータ回路の動作例を示すタイミングチャートである。図5の回路は、図3の回路に対して、パルス幅設定回路501,502、第3のパルス発生器503、論理和(OR)回路504、フリップフロップ505、及び容量CLを追加したものである。以下、本実施形態が第1の実施形態と異なる点を説明する。
図9は、本発明の第3の実施形態による電圧レギュレータ回路の構成例を示す図であり、図10は図9の電圧レギュレータ回路の動作例を示すタイミングチャートである。本実施形態(図9)は、第2の実施形態(図5)に対して、第2のパルス発生器308及び第3のパルス発生器503が出力電圧Voutに応じてパルス幅を設定する点が異なる。以下、本実施形態が第2の実施形態と異なる点を説明する。第2のパルス発生器308及び第3のパルス発生器503は、パルス幅設定回路501からパルス幅Tw2を入力する代わりに、出力電圧Voutを入力する。第2のパルス発生器308は、出力電圧Voutが第1の電圧Vtより高くなると、出力パルスYをローレベルにする。同様に、第3のパルス発生器503は、出力電圧Voutが第1の電圧Vtより高くなると、出力パルスEをローレベルにする。すなわち、第2のパルス発生器308は、第1のパルス発生器307により出力されるパルスXがハイレベルになってから第1の電界効果トランジスタ304のドレイン電圧Voutが第1の電圧Vtを超えるまでの間にハイレベルのパルスYを出力する。同様に、第3のパルス発生器503は、第1の半導体回路306のリセット信号RSが変化してから第1の電界効果トランジスタ304のドレイン電圧Voutが第1の電圧Vtを超えるまでの間にハイレベルのパルスEを出力する。これにより、本実施形態は、第2の実施形態に比べ、出力電圧Voutが電源電位Vcc近傍で待機する時間が短くなり、低電力化できる。
図12は、本発明の第4の実施形態による電圧レギュレータ回路の構成例を示す図であり、図13は図12の電圧レギュレータ回路の動作例を示すタイミングチャートである。本実施形態(図12)は、第2の実施形態(図5)に対して、第1のパルス発生器307、第2のパルス発生器308及び第3のパルス発生器503にクロック信号CK2が入力されている点が異なる。以下、本実施形態が第2の実施形態と異なる点を説明する。図13は、図6に対して、クロック信号CK2が追加されている以外は同じである。
図15は本発明の第5の実施形態による電圧レギュレータ回路の構成例を示す図であり、図16は図15の電圧レギュレータ回路の動作例を示すタイミングチャートである。本実施形態(図15)は、第2の実施形態(図5)に対して、第1のパルス発生器307の代わりにクロックパルス検出回路(第1のパルス発生器)1502を設け、ポジティブエッジ検出器1501を追加したものである。また、図16は、図6に対して、パルスXの波形のみ異なる。以下、本実施形態が第2の実施形態と異なる点を説明する。
図21は、本発明の第6の実施形態による電圧レギュレータ回路の構成例を示す図である。本実施形態(図21)は、第5の実施形態(図15)に対して、入力信号CKとして複数の入力信号CKa〜CKnを設け、クロックパルス検出回路1502として複数のクロックパルス検出回路1502a〜1502nを設け、半導体回路306として複数の半導体回路306a〜306nを設け、論理和(OR)回路2101を追加したものである。以下、本実施形態が第5の実施形態と異なる点を説明する。
図22は、本発明の第7の実施形態による電圧レギュレータ回路の構成例を示す図である。本実施形態(図22)は、第5の実施形態(図15)に対して、論理積回路2201を追加したものである。以下、本実施形態が第5の実施形態と異なる点を説明する。論理積回路2201は、クロック信号CK1及びイネーブル信号CEN(図25)の論理積信号(入力信号)CKを出力する。クロック信号CK1は、図16の入力信号CKと同一周波数の連続クロック信号である。入力信号CKは、図16の入力信号CKと同一の信号であり、イネーブル信号CENがハイレベルのときにはクロック信号CK1と同一の信号になり、イネーブル信号CENがローレベルのときにはローレベルになる。論理積回路2201は、クロックゲーティングセルとして動作し、イネーブル信号CENによりクロック信号を通過させたり、停止させたりすることができる。
図24は本発明の第8の実施形態による電圧レギュレータ回路の構成例を示す図であり、図25は図24の電圧レギュレータ回路の動作例を示すタイミングチャートである。本実施形態(図24)は、第7の実施形態(図22)に対して、クロックパルス検出回路1502の代わりにポジティブエッジ検出器2401を設けたものである。以下、本実施形態が第7の実施形態と異なる点を説明する。ポジティブエッジ検出器2401は、図23に示すように、インバータ702及び論理積回路703を有し、イネーブル信号CENのポジティブエッジを検出し、パルスXをパルス発生器308に出力する。なお、イネーブル信号CENがローレベルのときにクロック信号CK1を通過させる場合には、ポジティブエッジ検出器2401の代わりにネガティブエッジ検出器を設ければよい。
図26は本発明の第9の実施形態による電圧レギュレータ回路の構成例を示す図であり、図27は図26の電圧レギュレータ回路の動作例を示すタイミングチャートである。本実施形態(図26)は、第8の実施形態(図24)に対して、ポジティブエッジ検出器2401の代わりにパルス幅チェック機能付ポジティブエッジ検出器2601を設けたものである。以下、本実施形態が第8の実施形態と異なる点を説明する。図27は、図16に対応し、イネーブル信号CENがハイレベルのときには入力信号CKがクロック信号CK1と同じになり、イネーブル信号CENがローレベルのときには入力信号CKもローレベルになる。ポジティブエッジ検出器2601は、パルス幅Tw1より長いクロック停止期間602の後に、イネーブル信号CENのポジティブエッジを検出すると、ワンショットパルスのパルスXを出力する。これに対し、ポジティブエッジ検出器2601は、パルス幅Tw1より短いクロック停止期間601の後に、イネーブル信号CENのポジティブエッジを検出した時には、ローレベルのパルスXを維持する。
図30は、本発明の第10の実施形態による電圧レギュレータ回路の構成例を示す図である。本実施形態(図30)は、第5の実施形態(図15)に対して、nチャネル電界効果トランジスタ305の代わりに電界効果トランジスタ3002,3003及びインバータ3001を設けたものである。以下、本実施形態が第5の実施形態と異なる点を説明する。インバータ3001は、パルスZの論理反転信号を出力する。nチャネル電界効果トランジスタ3002は、ゲートがパルスZのノードに接続され、ソースが基準電位GNDのノードに接続され、ドレインがpチャネル電界効果トランジスタ304のゲートに接続される。pチャネル電界効果トランジスタ3003は、ゲートがインバータ3001の出力端子に接続され、ソースがpチャネル電界効果トランジスタ304のゲートに接続され、ドレインが基準電位GNDのノードに接続される。電界効果トランジスタ3002及び3003は、CMOSトランスファゲート(第1のスイッチ)を構成し、図15のnチャネル電界効果トランジスタ305と同じ機能を有する。本実施形態の動作は、第5の実施形態の動作と同じである。
図31は、本発明の第11の実施形態による電圧レギュレータ回路の構成例を示す図である。本実施形態(図31)は、第10の実施形態(図30)に対して、電界効果トランジスタ3101及び3102を追加したものである。以下、本実施形態が第10の実施形態と異なる点を説明する。nチャネル電界効果トランジスタ3101は、ゲートがインバータ3001の出力端子に接続され、ドレインがエラーアンプ303の出力端子に接続され、ソースがpチャネル電界効果トランジスタ304のゲートに接続される。pチャネル電界効果トランジスタ3102は、ゲートがパルスZのノードに接続され、ソースがエラーアンプ303の出力端子に接続され、ドレインがpチャネル電界効果トランジスタ304のゲートに接続される。電界効果トランジスタ3101及び3102は、CMOSトランスファゲートを構成する。CMOSトランスファゲート(第2のスイッチ)3101,3102は、パルスZを制御信号として、エラーアンプ303の出力端子及びnチャネル電界効果トランジスタ304のゲートの間を切断する。
図32は、本発明の第12の実施形態による電圧レギュレータ回路の構成例を示す図である。本実施形態(図32)は、第5の実施形態(図15)に対して、nチャネル電界効果トランジスタ305の代わりにnチャネル電界効果トランジスタ(第1のスイッチ)3201を設けたものである。以下、本実施形態が第5の実施形態と異なる点を説明する。nチャネル電界効果トランジスタ3201は、ゲートが論理和回路504の出力端子に接続され、ソースが基準電位GNDのノードに接続され、ドレインがノードN12に接続される。パルスZがハイレベルになると、nチャネル電界効果トランジスタ3201がオンし、エラーアンプ303の正入力端子が基準電位GNDになり、パルスBがローレベルになる。逆に、パルスZがローレベルになると、nチャネル電界効果トランジスタ3201がオフする。エラーアンプ303は、正入力端子の電圧レベルが負入力端子の電圧レベルより高ければハイレベルを、低ければローレベルを出力する。ゆえに、エラーアンプ303の正入力端子がローレベルに落ちれば、エラーアンプ303の出力端子はローレベルに落ちる。nチャネル電界効果トランジスタ3201は、パルスZを制御信号として、nチャネル電界効果トランジスタ304のゲートを強制的に基準電位(第1の電位)GNDにする。これにより、本実施形態は、第5の実施形態と同様の動作を行うことができる。
第1の回路の入力信号が第1の期間ではレベル変化せずにその後に前記第1の回路の入力信号のエッジを検出すると第2のレベルの出力から第1のレベルの出力に変化する第1のパルス発生器と、
前記第1のパルス発生器により出力されるパルスが第1のレベルになってから第2の期間までの間にパルスを出力する第2のパルス発生器と、
ソースが電源電位ノードに接続され、ドレインが前記第1の回路の電源電位端子に接続される第1の電界効果トランジスタと、
前記第2のパルス発生器により出力されるパルスを制御信号として、前記第1の電界効果トランジスタのゲートを第1の電位にする第1のスイッチと
を有することを特徴とする電圧レギュレータ回路。
(付記2)
前記第1のパルス発生器は、前記第1の回路の入力信号のエッジを検出すると第1のレベルの出力を維持し、その後の第1の期間内にエッジが検出されないときには第2のレベルの出力を維持することを特徴とする付記1記載の電圧レギュレータ回路。
(付記3)
前記第1のスイッチは、前記第2のパルス発生器により出力されるパルスを制御信号として、前記第1の電界効果トランジスタのゲートを第1の電位ノードに接続することを特徴とする付記1記載の電圧レギュレータ回路。
(付記4)
前記第1のスイッチは、前記第2のパルス発生器により出力されるパルスをゲートに入力し、ソースが第1の電位ノードに接続される第2の電界効果トランジスタを有し、
前記第1の電界効果トランジスタは、ゲートが前記第2の電界効果トランジスタのドレインに接続されることを特徴とする付記1記載の電圧レギュレータ回路。
(付記5)
さらに、前記第1の電界効果トランジスタのドレイン電圧又はそれに応じた電圧とリファレンス電圧との差電圧を前記第1の電界効果トランジスタのゲートに出力するエラーアンプを有することを特徴とする付記1記載の電圧レギュレータ回路。
(付記6)
前記第2のパルス発生器は、前記第1のパルス発生器により出力されるパルスが第1のレベルになってからカウンタによる第2の期間経過までの間にパルスを出力することを特徴とする付記1記載の電圧レギュレータ回路。
(付記7)
前記第2のパルス発生器は、前記第1のパルス発生器により出力されるパルスが第1のレベルになってから前記第1の電界効果トランジスタのドレイン電圧が第1の電圧を超えるまでの間にパルスを出力することを特徴とする付記1記載の電圧レギュレータ回路。
(付記8)
さらに、前記第1の回路のリセット信号が変化してから第3の期間までの間にパルスを出力する第3のパルス発生器を有し、
前記第1のスイッチは、前記第2のパルス発生器により出力されるパルス及び前記第3のパルス発生器により出力されるパルスを制御信号として、前記第1の電界効果トランジスタのゲートを強制的に第1の電位にすることを特徴とする付記1記載の電圧レギュレータ回路。
(付記9)
前記第3のパルス発生器は、前記第1の回路のリセット信号が変化してからカウンタによる第3の期間経過までの間にパルスを出力することを特徴とする付記8記載の電圧レギュレータ回路。
(付記10)
前記第3のパルス発生器は、前記第1の回路のリセット信号が変化してから前記第1の電界効果トランジスタのドレイン電圧が第1の電圧を超えるまでの間にパルスを出力することを特徴とする付記8記載の電圧レギュレータ回路。
(付記11)
前記第2の電界効果トランジスタは、nチャネル電界効果トランジスタであり、ソースが基準電位ノードに接続され、
前記第1の電界効果トランジスタは、pチャネル電界効果トランジスタであり、
前記第2のパルス発生器は、前記第1のパルス発生器により出力されるパルスが第1のレベルになってから第2の期間までの間にハイレベルのパルスを前記第2の電界効果トランジスタのゲートに出力することを特徴とする付記4記載の電圧レギュレータ回路。
(付記12)
前記第1のパルス発生器は、前記第1の期間をカウントするカウンタを有することを特徴とする付記1記載の電圧レギュレータ回路。
(付記13)
さらに、前記第2の電界トランジスタのドレイン電圧を抵抗分割するための抵抗を有し、
前記エラーアンプは、前記抵抗により抵抗分割された電圧とリファレンス電圧との差電圧を前記第1の電界効果トランジスタのゲートに出力することを特徴とする付記5記載の電圧レギュレータ回路。
(付記14)
前記第1のスイッチは、前記第2のパルス発生器により出力されるパルスを制御信号として、前記抵抗により抵抗分割された電圧のノードを第1の電位ノードに接続することを特徴とする付記13記載の電圧レギュレータ回路。
(付記15)
さらに、前記第2のパルス発生器により出力されるパルスを制御信号として、前記エラーアンプの出力端子及び前記第1の電界効果トランジスタのゲートの間を切断する第2のスイッチを有し、
前記第1のスイッチは、前記第2のパルス発生器により出力されるパルスを制御信号として、前記第1の電界効果トランジスタのゲートを第1の電位ノードに接続することを特徴とする付記5記載の電圧レギュレータ回路。
(付記16)
さらに、複数の前記第1の回路の入力信号のエッジをそれぞれ検出する複数の前記第1のパルス発生器と、
前記複数の第1のパルス発生器により出力されるパルスの論理和パルスを出力する論理和回路とを有し、
前記第2のパルス発生器は、前記論理和回路により出力される論理和パルスが第1のレベルになってから第2の期間までの間にパルスを出力することを特徴とする付記1記載の電圧レギュレータ回路。
(付記17)
前記第1のパルス発生器は、ポジティブエッジ検出器、リング発振器、カウンタ、D型フリップフロップ及び比較器を有し、
前記第2のパルス発生器は、リング発振器、カウンタ、D型フリップフロップ及び比較器を有することを特徴とする付記1記載の電圧レギュレータ回路。
(付記18)
さらに、クロック信号及びイネーブル信号の論理積信号を前記第1の回路の入力信号として出力する論理積回路を有し、
前記第1のパルス発生器は、前記イネーブル信号を基に前記第1の回路の入力信号のエッジを検出することを特徴とする付記1記載の電圧レギュレータ回路。
303 エラーアンプ
304 第1の電界効果トランジスタ
305 第2の電界効果トランジスタ
306 第1の半導体回路
307 第1のパルス発生器
308 第2のパルス発生器
311 バッファ
Claims (10)
- 第1の回路の入力信号が第1の期間ではレベル変化せずにその後に前記第1の回路の入力信号のエッジを検出すると第2のレベルの出力から第1のレベルの出力に変化する第1のパルス発生器と、
前記第1のパルス発生器により出力されるパルスが第1のレベルになってから第2の期間までの間にパルスを出力する第2のパルス発生器と、
ソースが電源電位ノードに接続され、ドレインが前記第1の回路の電源電位端子に接続される第1の電界効果トランジスタと、
前記第2のパルス発生器により出力されるパルスを制御信号として、前記第1の電界効果トランジスタのゲートを第1の電位にする第1のスイッチと
を有することを特徴とする電圧レギュレータ回路。 - 前記第1のスイッチは、前記第2のパルス発生器により出力されるパルスを制御信号として、前記第1の電界効果トランジスタのゲートを第1の電位ノードに接続することを特徴とする請求項1記載の電圧レギュレータ回路。
- 前記第1のスイッチは、前記第2のパルス発生器により出力されるパルスをゲートに入力し、ソースが第1の電位ノードに接続される第2の電界効果トランジスタを有し、
前記第1の電界効果トランジスタは、ゲートが前記第2の電界効果トランジスタのドレインに接続されることを特徴とする請求項1又は2記載の電圧レギュレータ回路。 - さらに、前記第1の電界効果トランジスタのドレイン電圧又はそれに応じた電圧とリファレンス電圧との差電圧を前記第1の電界効果トランジスタのゲートに出力するエラーアンプを有することを特徴とする請求項1〜3のいずれか1項に記載の電圧レギュレータ回路。
- さらに、前記第1の回路のリセット信号が変化してから第3の期間までの間にパルスを出力する第3のパルス発生器を有し、
前記第1のスイッチは、前記第2のパルス発生器により出力されるパルス及び前記第3のパルス発生器により出力されるパルスを制御信号として、前記第1の電界効果トランジスタのゲートを強制的に第1の電位にすることを特徴とする請求項1〜4のいずれか1項に記載の電圧レギュレータ回路。 - さらに、前記第2の電界トランジスタのドレイン電圧を抵抗分割するための抵抗を有し、
前記エラーアンプは、前記抵抗により抵抗分割された電圧とリファレンス電圧との差電圧を前記第1の電界効果トランジスタのゲートに出力することを特徴とする請求項4記載の電圧レギュレータ回路。 - 前記第1のスイッチは、前記第2のパルス発生器により出力されるパルスを制御信号として、前記抵抗により抵抗分割された電圧のノードを第1の電位ノードに接続することを特徴とする請求項6記載の電圧レギュレータ回路。
- さらに、前記第2のパルス発生器により出力されるパルスを制御信号として、前記エラーアンプの出力端子及び前記第1の電界効果トランジスタのゲートの間を切断する第2のスイッチを有し、
前記第1のスイッチは、前記第2のパルス発生器により出力されるパルスを制御信号として、前記第1の電界効果トランジスタのゲートを第1の電位ノードに接続することを特徴とする請求項4記載の電圧レギュレータ回路。 - さらに、複数の前記第1の回路の入力信号のエッジをそれぞれ検出する複数の前記第1のパルス発生器と、
前記複数の第1のパルス発生器により出力されるパルスの論理和パルスを出力する論理和回路とを有し、
前記第2のパルス発生器は、前記論理和回路により出力される論理和パルスが第1のレベルになってから第2の期間までの間にパルスを出力することを特徴とする請求項1〜8のいずれか1項に記載の電圧レギュレータ回路。 - さらに、クロック信号及びイネーブル信号の論理積信号を前記第1の回路の入力信号として出力する論理積回路を有し、
前記第1のパルス発生器は、前記イネーブル信号を基に前記第1の回路の入力信号のエッジを検出することを特徴とする請求項1〜9のいずれか1項に記載の電圧レギュレータ回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009266309A JP5458825B2 (ja) | 2009-07-10 | 2009-11-24 | 電圧レギュレータ回路 |
US12/833,701 US8717003B2 (en) | 2009-07-10 | 2010-07-09 | Voltage regulator circuit including pulse generators |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009163907 | 2009-07-10 | ||
JP2009163907 | 2009-07-10 | ||
JP2009266309A JP5458825B2 (ja) | 2009-07-10 | 2009-11-24 | 電圧レギュレータ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011034545A true JP2011034545A (ja) | 2011-02-17 |
JP5458825B2 JP5458825B2 (ja) | 2014-04-02 |
Family
ID=43426920
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009266309A Expired - Fee Related JP5458825B2 (ja) | 2009-07-10 | 2009-11-24 | 電圧レギュレータ回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8717003B2 (ja) |
JP (1) | JP5458825B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4281805B2 (ja) * | 2007-01-30 | 2009-06-17 | 株式会社デンソー | 車両用発電制御装置および車両用発電システム |
US20120229108A1 (en) * | 2011-03-09 | 2012-09-13 | Rogers Corporation | Reduced power consumption for boost converter |
US8699586B2 (en) * | 2011-06-10 | 2014-04-15 | Didier Boivin | Powerline control interface in CENELEC (EU) A-D bands frequency and amplitude modulation transmitter |
CN110058632A (zh) * | 2014-12-29 | 2019-07-26 | 意法半导体研发(深圳)有限公司 | 低压差放大器 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09323199A (ja) * | 1996-05-31 | 1997-12-16 | Nitto Kohki Co Ltd | 油圧駆動工具制御装置 |
JP2002009601A (ja) * | 2000-06-27 | 2002-01-11 | Fujitsu Ltd | 半導体集積回路および半導体集積回路の初期化方法 |
JP2005039334A (ja) * | 2003-07-15 | 2005-02-10 | Univ Of Tokyo | サブスレッショルド漏れ電流を抑制する半導体回路 |
JP2005107948A (ja) * | 2003-09-30 | 2005-04-21 | Seiko Instruments Inc | ボルテージ・レギュレータ |
JP2005316784A (ja) * | 2004-04-28 | 2005-11-10 | Fujitsu Ten Ltd | 集積回路及び制御システム |
JP2006203248A (ja) * | 1994-08-04 | 2006-08-03 | Renesas Technology Corp | 半導体装置 |
JP2007179345A (ja) * | 2005-12-28 | 2007-07-12 | Renesas Technology Corp | 半導体集積回路 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4455526A (en) * | 1982-06-29 | 1984-06-19 | The United States Of America As Represented By The Secretary Of The Air Force | FET Switching regulator |
US4952863A (en) | 1989-12-20 | 1990-08-28 | International Business Machines Corporation | Voltage regulator with power boost system |
JP3705842B2 (ja) | 1994-08-04 | 2005-10-12 | 株式会社ルネサステクノロジ | 半導体装置 |
DE19838389C1 (de) * | 1998-08-24 | 2000-03-09 | Siemens Ag | Verfahren und Vorrichtung zur Steuerung eines abschaltbaren Stromrichterventils mit der Reihenschaltzahl Zwei oder größer |
DE10134450A1 (de) * | 2001-07-16 | 2003-02-06 | Infineon Technologies Ag | Umschaltbare Stromquelle |
JP2003264455A (ja) * | 2002-03-07 | 2003-09-19 | Matsushita Electric Ind Co Ltd | 出力回路装置 |
US7088082B2 (en) * | 2003-12-16 | 2006-08-08 | Quick Logic Corporation | Regulator with variable capacitor for stability compensation |
JP4420204B2 (ja) | 2004-04-26 | 2010-02-24 | 日本電気株式会社 | 電源電圧生成回路 |
KR100645048B1 (ko) * | 2004-10-20 | 2006-11-10 | 삼성전자주식회사 | 반도체 메모리 장치에 사용되는 전압 레귤레이터 |
US7170269B1 (en) * | 2005-05-16 | 2007-01-30 | National Semiconductor Corporation | Low dropout regulator with control loop for avoiding hard saturation |
TW200711257A (en) * | 2005-09-02 | 2007-03-16 | Princeton Technology Corp | Charging circuit, integrated circuit and control method |
US7589507B2 (en) * | 2005-12-30 | 2009-09-15 | St-Ericsson Sa | Low dropout regulator with stability compensation |
JP2007243254A (ja) * | 2006-03-06 | 2007-09-20 | Matsushita Electric Ind Co Ltd | スイッチ素子駆動回路 |
KR100845805B1 (ko) * | 2007-05-10 | 2008-07-14 | 주식회사 하이닉스반도체 | 전압 강하 변환기 |
US8080988B2 (en) * | 2008-06-18 | 2011-12-20 | Active-Semi, Inc. | Switch driver with low impedance initial drive and higher impedance final drive |
US8258852B2 (en) * | 2010-11-18 | 2012-09-04 | Hong Kong Applied Science And Technology Research Institute Co., Ltd. | Bootstrapped high-side driver control without static DC current for driving a motor bridge circuit |
-
2009
- 2009-11-24 JP JP2009266309A patent/JP5458825B2/ja not_active Expired - Fee Related
-
2010
- 2010-07-09 US US12/833,701 patent/US8717003B2/en not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006203248A (ja) * | 1994-08-04 | 2006-08-03 | Renesas Technology Corp | 半導体装置 |
JPH09323199A (ja) * | 1996-05-31 | 1997-12-16 | Nitto Kohki Co Ltd | 油圧駆動工具制御装置 |
JP2002009601A (ja) * | 2000-06-27 | 2002-01-11 | Fujitsu Ltd | 半導体集積回路および半導体集積回路の初期化方法 |
JP2005039334A (ja) * | 2003-07-15 | 2005-02-10 | Univ Of Tokyo | サブスレッショルド漏れ電流を抑制する半導体回路 |
JP2005107948A (ja) * | 2003-09-30 | 2005-04-21 | Seiko Instruments Inc | ボルテージ・レギュレータ |
JP2005316784A (ja) * | 2004-04-28 | 2005-11-10 | Fujitsu Ten Ltd | 集積回路及び制御システム |
JP2007179345A (ja) * | 2005-12-28 | 2007-07-12 | Renesas Technology Corp | 半導体集積回路 |
Also Published As
Publication number | Publication date |
---|---|
US20110006606A1 (en) | 2011-01-13 |
JP5458825B2 (ja) | 2014-04-02 |
US8717003B2 (en) | 2014-05-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5391973B2 (ja) | 半導体装置及び半導体装置の電源制御方法 | |
JP2004228713A (ja) | 電圧変換回路ならびにそれを備える半導体集積回路装置および携帯端末 | |
JP2007243922A (ja) | 発振回路 | |
JP2009021841A (ja) | チャージポンプ駆動回路、及びそれを用いた半導体装置 | |
JP5458825B2 (ja) | 電圧レギュレータ回路 | |
JP2004260730A (ja) | パルス発生回路及びそれを用いたハイサイドドライバ回路 | |
JP2006222524A (ja) | 発振回路 | |
US8008959B2 (en) | Flip-flop circuit that latches inputted data | |
WO2016098593A1 (ja) | 電源監視回路、パワーオンリセット回路、および半導体装置 | |
JP2005323195A (ja) | レベルシフト回路 | |
JP2008070977A (ja) | 電源降圧回路及び半導体装置 | |
JP2009064921A (ja) | 半導体装置および電源補償方法 | |
JP2007151322A (ja) | 電源回路およびdc−dcコンバータ | |
JP2005006471A (ja) | 電圧変換回路ならびにそれを備える半導体集積回路装置および携帯端末 | |
WO2022045106A1 (ja) | コンパレータ、発振器、及び、電力変換器 | |
JP4829724B2 (ja) | 発振回路 | |
JP2011124632A (ja) | 回路装置及び電子機器 | |
JP2006352204A (ja) | 電位検出回路及びそれを備える半導体集積回路 | |
JPWO2019116764A1 (ja) | コンパレータと、そのコンパレータを用いた発振器回路 | |
JP6041760B2 (ja) | コンパレータ装置及びこれを用いたスイッチング電源装置 | |
JP4576199B2 (ja) | 降圧電圧出力回路 | |
JP5742132B2 (ja) | 電圧レギュレータ回路 | |
JP5507332B2 (ja) | 半導体集積回路及びそれを備えた電圧制御装置 | |
US11108386B2 (en) | Comparator circuit arrangement and method of forming the same | |
JP2002100973A (ja) | パワーオンリセット回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120815 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130926 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131001 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131127 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131217 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131230 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |