JP6041760B2 - コンパレータ装置及びこれを用いたスイッチング電源装置 - Google Patents

Description

本発明は、高速応答から低速応答までの動作が可能なコンパレータ装置及びこれを用いたスイッチング電源装置に関するものである。

コンパレータの応答速度は主に消費電流に比例することが知られている。そのため高速応答から低速応答までの動作が求められる用途においては、最も高速な応答速度に合わせた消費電力となるように設計が行われる。

しかしながら上記のように設計したコンパレータによると、低速応答の動作においても大きな消費電力で動作することになり効率が悪いという問題があった。

そこで、低消費電力で応答速度が速く、ＩＣとして集積化した場合にはレイアウト面積の小さいコンパレータが知られている（特許文献１参照）。このコンパレータは、差動増幅回路１０の正出力端子と負出力端子がそれぞれ増幅回路１１および１２を通して、ＭＯＳトランジスタ３１および３２のゲートに接続され、このＭＯＳトランジスタがインバータ１３および１４の２つの襷掛け接続により構成されるラッチ回路をそれぞれ反転させるように接続されている、というものである。

特開平５−６７９５０号公報

上記に対し、本発明は、コンパレータが動作すべきときには自動的に消費電流を上昇させて応答性能を向上させ、コンパレータが動作しないときには自動的に消費電流を低下させて無駄なエネルギー消費を抑制するコンパレータ装置を提供するものである。また、このコンパレータ装置を用いたスイッチング電源装置を提供する。

本発明に係るコンパレータ装置は、２入力信号を比較して出力信号を得るコンパレータ回路と、このコンパレータ回路の出力信号に基づき前記コンパレータ回路のバイアス電流の制御を指示する制御指示信号を出力する制御指示手段と、この制御指示手段の制御指示信号に基づき前記コンパレータ回路のバイアス電流を変動させるバイアス制御手段とを具備し、前記制御指示手段は、タイマ回路により、前記コンパレータ回路の出力信号に基づき所定時間の時定数を持って制御指示信号を出力することを特徴とする。

本発明に係るコンパレータ装置では、制御指示手段は、バイアス電流の大小の制御を指示する制御指示信号を出力することを特徴とする。

本発明に係るコンパレータ装置では、タイマ回路は、コンデンサまたはカウンタにより決まる時定数を有することを特徴とする。

本発明に係るスイッチング電源装置は、スイッチング素子を有し、このスイッチング素子のスイッチングにより高周波出力を得るスイッチング部と、このスイッチング部の出力を直流化する直流変換部と、この直流変換部の信号をフィードバックして所定閾値電圧との比較に基づく信号を前記スイッチング部へ出力する請求項１乃至３のいずれか１項に記載のコンパレータ装置とを具備することを特徴とする。

本発明によれば、コンパレータ回路の出力信号に基づき上記コンパレータ回路のバイアス電流の制御を指示する制御指示信号を出力する制御指示手段と、この制御指示手段の制御指示信号に基づき上記コンパレータ回路のバイアス電流を変動させるバイアス制御手段とにより、コンパレータ回路の出力信号に応じてコンパレータ回路自体のバイアス電流を変動させることができ、コンパレータが動作すべきときには自動的に消費電流を上昇させて応答性能を向上させ、コンパレータが動作しないときには自動的に消費電流を低下させて無駄なエネルギー消費を抑制することが可能である。

また、本発明では、タイマ回路の時定数により、消費電流を上昇と消費電流を低下の切り換えを適切に安定的に行うことが可能である。

本発明に係るコンパレータ装置における実施形態の機能ブロック図。 本発明に係るコンパレータ装置における実施形態の一例を示す回路図。 本発明に係るコンパレータ装置における実施形態の第二の例を示す回路図。 本発明に係るコンパレータ装置における実施形態のタイマ回路の第一変形例を示す回路図。 本発明に係るコンパレータ装置における実施形態のタイマ回路の第二変形例を示す回路図。 本発明に係るコンパレータ装置における実施形態の第三の例を示す回路図。 本発明に係るコンパレータ装置を用いて構成したスイッチング電源装置における実施形態を示す機能ブロック図。 図７の装置における帰還信号ＦＢの波形変化と出力電圧ＶＳＷの波形変化を示した波形図。

以下、添付図面を参照して本発明に係るコンパレータ装置及びこれを用いたスイッチング電源装置の実施形態を説明する。各図において同一の構成要素には同一の符号を付して重複する説明を省略する。図１には、本発明に係るコンパレータ装置における実施形態のブロック図が示されている。このコンパレータ装置は、コンパレータ回路１０と、制御指示手段２０と、バイアス制御手段３０を主な構成要素とする。

コンパレータ回路１０は、入力端子ＩＮＰと入力端子ＩＮＭとから入力される２入力信号を比較して出力信号を得る回路である。制御指示手段２０は、上記コンパレータ回路１０の出力信号に基づき上記コンパレータ回路１０のバイアス電流の制御を指示する制御指示信号を出力するものである。バイアス制御手段３０は、上記制御指示手段２０の制御指示信号に基づき上記コンパレータ回路１０のバイアス電流を変動させるものである。制御指示手段２０は、タイマ回路２１により、上記コンパレータ回路１０の出力信号に基づく所定時間の時定数を持って制御指示信号を出力するように構成することができる。

上記コンパレータ装置の具体的な実施形態の構成図を、図２に示す。この装置では、コンパレータ回路１０に（ＰＭＯＳ）トランジスタＰＭ１、ＰＭ２及び（ＮＭＯＳ）トランジスタＮＭ３、ＮＭ４、ＮＭ２により構成される差動増幅回路と、この差動増幅回路の出力信号を受けるバッファ回路であるトランジスタＰＭ３と、このバッファ回路の出力信号を増幅するトランジスタＰＭ４、ＮＭ６により構成される一段目のインバータ回路と、この一段目のインバータ回路の出力信号を更に増幅するトランジスタＰＭ５、ＮＭ７により構成される二段目のインバータ回路とを有する。

コンパレータ回路１０には、バイアス制御手段３０に設けられているトランジスタＮＭ１のカレントミラーであるトランジスタＮＭ２、ＮＭ５が設けられている。トランジスタＮＭ２がＰＭ１、ＰＭ２、ＮＭ３、ＮＭ４による差動増幅回路の駆動電流を決定し、トランジスタＮＭ５がトランジスタＰＭ３によるバッファ回路の駆動電流を決定する。

このコンパレータ装置において、制御指示手段２０のトランジスタＰＭ６のゲートが、コンパレータ回路１０の出力信号に基づく信号として、トランジスタＰＭ４、ＮＭ６により構成されるインバータ回路の出力信号ＦＬＡＧを受けている。トランジスタＰＭ６は、インバータ回路の出力信号ＦＬＡＧがＬレベルかＨレベルかに応じて制御指示信号ＣＮＴをＨレベルとＬレベルとしてバイアス制御手段３０へ送出する。

制御指示手段２０には、トランジスタＰＭ６のドレインとグランドＧＮＤとの間にコンデンサＣ１が接続されており、このコンデンサＣ１には上記トランジスタＰＭ６のドレインから電流が供給されて電荷が蓄積される。このコンデンサＣ１には、トランジスタＮＭ８のドレインとソースとが接続されており、コンデンサＣ１に蓄積された電荷の流出がトランジスタＮＭ８を介して行われる。

バイアス制御手段３０は、電流源ＩＳ１、ＩＳ２を備えている。電流源ＩＳ１、ＩＳ２はそれぞれ、ドレインとゲートとが短絡されたトランジスタＮＭ１のドレインに接続されている。電流源ＩＳ２とトランジスタＮＭ１のドレインとの間には、スイッチＳＷ１が設けられている。このスイッチＳＷ１は、制御指示手段２０から出力される制御指示信号ＣＮＴによって開閉制御される。

バイアス制御手段３０のトランジスタＮＭ１のゲートからはバイアス電位ＢＩＡＳが出力され、コンパレータ回路１０のトランジスタＮＭ２、ＮＭ５のゲートに与えられる。トランジスタＮＭ１、ＮＭ２、ＮＭ５は、同一ソース電位であり、トランジスタＮＭ１のゲート電圧がトランジスタＮＭ２、ＮＭ５のゲートに与えられることから、トランジスタＮＭ２、ＮＭ５は、トランジスタＮＭ１とのサイズ比で決定されるトランジスタＮＭ１のカレントミラーとして動作する。

以上の通りに構成されたコンパレータ装置の動作を、説明する。入力端子ＩＮＰの入力信号よりも入力端子ＩＮＭの入力信号が低い状態となると、コンパレータ装置の出力信号がＨレベルとなり、トランジスタＰＭ４、ＮＭ６により構成されるインバータ回路の出力信号ＦＬＡＧはＬレベルとなり、トランジスタＰＭ６のベースへ与えられる。これによってトランジスタＰＭ６がオンとなりコンデンサＣ１が充電される。これにより制御指示手段２０から出力される制御指示信号ＣＮＴがＨレベルとなり、バイアス制御手段３０のスイッチＳＷ１がオンとされる。

上記スイッチＳＷ１がオンとなると、カレントミラーの元であるトランジスタＮＭ１に流れる電流が増加し、これに応じてトランジスタＮＭ１のゲートからトランジスタＮＭ２へ与えられるバイアス電位ＢＩＡＳが上昇する。これによって、コンパレータ回路１０の消費電流が増加し、応答速度が上昇する。

上記から入力信号が遷移し、入力端子ＩＮＰの入力信号よりも入力端子ＩＮＭの入力信号が高い状態となると、コンパレータ装置の出力信号がＬレベルへ変位し、トランジスタＰＭ４、ＮＭ６により構成されるインバータ回路の出力信号ＦＬＡＧはＨレベルとなって、トランジスタＰＭ６のベースへ与えられる。これによってトランジスタＰＭ６がオフとなりコンデンサＣ１の充電が停止され、コンデンサＣ１に蓄積されていた電荷はトランジスタＮＭ８から放電される。これにより、電源電圧ＶＤＤとコンデンサＣ１の静電容量、更に、トランジスタＮＭ８から放電される電荷量とスイッチＳＷ１のオン／オフ閾値により決定される一定時間（タイマ回路の時定数）の経過後に、バイアス制御手段３０のスイッチＳＷ１がオフとなる。

上記スイッチＳＷ１がオフとなると、カレントミラーの元であるトランジスタＮＭ１に流れる電流が減少し、これに応じてトランジスタＮＭ１のゲートからトランジスタＮＭ２へ与えられるバイアス電位ＢＩＡＳが低下する。これによって、コンパレータ回路１０の消費電流が減少し、応答速度が低い状態へ遷移する。

上記第１の実施形態では、信号ＦＬＡＧがＬレベルとなったときにコンパレータ回路１０の消費電流が増加し、応答速度が上昇するものとしたが、信号ＦＬＡＧがＨレベルとなったときにコンパレータ回路１０の消費電流が増加し、応答速度が上昇するように構成した図３の回路構成を採用することもできる。図３の第２の実施形態は、コンパレータ回路１０の出力ＯＵＴＰを信号ＦＬＡＧとして採用したものである。

図４にタイマ回路を有する制御指示手段２０の別の構成例を示す。この例では、図１におけるトランジスタＰＭ６に代えて抵抗Ｒ１を接続し、トランジスタＮＭ８のゲートに信号ＦＬＡＧの反転信号ＦＬＡＧを与える。抵抗Ｒ１とコンデンサＣ１の接続点から制御指示信号ＣＮＴの反転信号ＣＮＴを出力する。この構成では、反転信号ＦＬＡＧがＨレベルとなると反転信号ＣＮＴが直にＬレベルとなる。これとは逆に、反転信号ＦＬＡＧがＬレベルとなるとコンデンサＣ１の充電が開始され、抵抗Ｒ１の抵抗値とコンデンサＣ１の静電容量と電源電圧ＶＤＤとスイッチＳＷ１のオン／オフ閾値により決定される一定時間（タイマ回路の時定数）の経過後に、反転信号ＣＮＴがＨレベルとなる。

図５にタイマ回路を有する制御指示手段２０の更に別の構成例を示す。この構成は、クロック発生源ＣＬＫ、フリップフロップＦＦ、アンド回路ＡＮＤ、カウンタ回路Ｃｏｕｎｔｅｒにより構成される。フリップフロップＦＦのセット端子ＳＥＴへ信号ＦＬＡＧを与えてフリップフロップＦＦの出力端子ＯＵＴの信号を制御指示信号ＣＮＴとする。制御指示信号ＣＮＴとクロック発生源ＣＬＫより出力されたクロックをアンド回路ＡＮＤへ入力し、アンド回路ＡＮＤの出力をカウンタ回路Ｃｏｕｎｔｅｒのクロック端子ＣＫへ与える。

カウンタ回路Ｃｏｕｎｔｅｒのカウントアップ出力端子ＣＴの出力をフリップフロップＦＦのリセット端子ＲＥＳＥＴへ与える。また、信号ＦＬＡＧをカウンタ回路Ｃｏｕｎｔｅｒのリセット端子ＲＥＳＥＴへ与える。

以上の構成によって信号ＦＬＡＧがＨレベルとなると直に制御指示信号ＣＮＴがＨレベルとなる。これからカウンタ回路Ｃｏｕｎｔｅｒのカウントアップとなるまでクロック端子ＣＫにクロックが与えられると、カウントアップ出力端子ＣＴの出力によりフリップフロップＦＦがリセットされ、制御指示信号ＣＮＴがＬレベルとなる。このようにタイマ回路を構成することができる。

図１の例では電流源ＩＳ１、ＩＳ２を設けたが、図６の例は、電流源ＩＳ１を一つとし、電流源ＩＳ１の電流を分岐させてスイッチＳＷ１へ導き、このスイッチＳＷ１とグランドＧＮＤの間に、ドレイン及びゲート間を短絡したトランジスタＮＭ９を接続したものである。他の構成は、図１の回路と等しい。この回路構成によっても図１に示した実施形態と同様の効果を得ることが可能である。

本発明に係るコンパレータ装置は、ＰＦＭ（パルス周波数変調）やパルススキップを行うスイッチング電源のメインコンパレータなどに用いると特に好適である。ここでは、スイッチング電源装置の一例としてオン時間固定型リップル制御降圧型ＤＣＤＣコンバータを図７に示す。この装置は、帰還信号ＦＢを処理するメインコンパレータＣｏｍｐとして本発明に係るコンパレータ装置が用いられている。即ち、本発明に係るコンパレータ装置であるメインコンパレータＣｏｍｐは、後述する直流変換部の信号をフィードバックして所定閾値電圧との比較に基づく信号をスイッチング部へ出力するように機能する。

メインコンパレータＣｏｍｐの出力信号は、制御回路(Control Logic)へ送られ、制御回路(Control Logic)は固定のオン時間に対応する時間信号を作成して、バッファBufferへ送出する。バッファBufferでは、時間信号を増幅してこれに対応して出力側に設けられているＭＯＳトランジスタなどにより構成されるスイッチング素子Ｓ１、Ｓ２をオンオフして出力電圧を生成する。このバッファBuffer及び制御回路(Control Logic)は、このスイッチング素子のスイッチングにより高周波出力を得るスイッチング部として機能する。ここに、得られる出力電圧は、抵抗Ｒ１，Ｒ２の抵抗値と参照電圧Vrefにより決定される。スイッチング部の出力は、コイルＬと抵抗ＤＣＲが直列接続された直流変換部により直流とされる。

本発明に係るコンパレータ装置は、負荷が軽いときほど単位時間当たりの応答回数が少なく、負荷が重いときほど単位時間当たりの応答回数が多くなるように動作する。このため、軽負荷時の無駄なスイッチング動作を削減することができ、軽負荷時において高効率を達成することができる。

図８は、図７の装置における帰還信号ＦＢ（ＦＥＥＤ ＢＡＣＫ）の波形変化と出力電圧ＶＳＷの波形変化を示したものである。参照電圧Ｖref（ＶＲＥＦ）に対して帰還信号ＦＢが下回った場合に、メインコンパレータＣｏｍｐがこれを検出することに基づき、固定のオン時間を有する出力電圧ＶＳＷが生成される。出力電圧ＶＳＷのパルス間隔は、軽負荷の場合に図８（ａ）に示すように長くなり、重負荷の場合に図８（ｂ）に示すように短くなる。

上記図７に示した装置では、応答と応答の間の停止期間（図８のパルスとパルスの間に対応）の消費電流を低減させることは軽負荷のときの効率を更に改善することにつながる。一方、図７に示した装置は、ループ動作の応答性という観点からは、上記消費電流が低減され応答性が悪くなるような事態は避けたい。本発明に係るコンパレータ装置は係る場合に効果を発揮するもので、図７に示したスイッチング電源に用いると好適である。

即ち、図７のように構成したスイッチング電源によれば、コンパレータ装置におけるタイマ回路の時定数よりも、応答と応答の間隔が長ければ、コンパレータ装置は自律的に低消費電力モードへと遷移する。また、コンパレータ装置におけるタイマ回路の時定数よりも、応答と応答の間隔が短く高速な応答が必要な場合には、電力消費は抑制されることなく、高速モードによる動作が確保される。

１０ コンパレータ回路
２０ 制御指示手段
２１ タイマ回路
３０ バイアス制御手段
ＩＳ１ 電流源
ＩＳ２ 電流源
ＮＭ１〜ＮＭ９ ＮＭＯＳトランジスタ
ＯＵＴ 出力端子
ＰＭ１〜ＰＭ６ ＰＭＯＳトランジスタ
Ｓ１、Ｓ２ スイッチング素子
ＳＥＴ セット端子
ＳＷ１ スイッチ

Claims (4)

1. ２入力信号を比較して出力信号を得るコンパレータ回路と、
   このコンパレータ回路の出力信号に基づき前記コンパレータ回路のバイアス電流の制御を指示する制御指示信号を出力する制御指示手段と、
   この制御指示手段の制御指示信号に基づき前記コンパレータ回路のバイアス電流を変動させるバイアス制御手段と
   を具備し、
   前記制御指示手段は、タイマ回路により、前記コンパレータ回路の出力信号に基づき所定時間の時定数を持って制御指示信号を出力することを特徴とするコンパレータ装置。
2. 制御指示手段は、バイアス電流の大小の制御を指示する制御指示信号を出力することを特徴とする請求項１に記載のコンパレータ装置。
3. 前記タイマ回路は、コンデンサまたはカウンタにより決まる時定数を有することを特徴とする請求項１または２に記載のコンパレータ装置。
4. スイッチング素子を有し、このスイッチング素子のスイッチングにより高周波出力を得るスイッチング部と、
   このスイッチング部の出力を直流化する直流変換部と、
   この直流変換部の信号をフィードバックして所定閾値電圧との比較に基づく信号を前記スイッチング部へ出力する請求項１乃至３のいずれか１項に記載のコンパレータ装置と
   を具備することを特徴とするスイッチング電源装置。

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