JP5507332B2 - 半導体集積回路及びそれを備えた電圧制御装置 - Google Patents
半導体集積回路及びそれを備えた電圧制御装置 Download PDFInfo
- Publication number
- JP5507332B2 JP5507332B2 JP2010108183A JP2010108183A JP5507332B2 JP 5507332 B2 JP5507332 B2 JP 5507332B2 JP 2010108183 A JP2010108183 A JP 2010108183A JP 2010108183 A JP2010108183 A JP 2010108183A JP 5507332 B2 JP5507332 B2 JP 5507332B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- monitor
- semiconductor integrated
- control signal
- sub
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
本発明は、半導体集積回路及びそれを備えた電圧制御装置に関する。
ＣＭＯＳ(Complementary Metal Oxide Semiconductor)論理ゲートを用いた半導体集積回路においては、電力を低減する方式として、要求される速度に応じて電源電圧を制御するＤＶＦＳ(Dynamic Voltage and frequency Scaling)が有効である。
さらに、ＤＶＦＳを実現するための方式の一つに、遅延モニタ等のモニタ回路を用いた方式がある。なお、遅延モニタは、チップの動作速度がターゲット値に達しているかどうかを検出する機能を有する。したがって、遅延モニタ等のモニタ回路は、プロセス水準、温度および電源電圧に依存するチップ性能（特性ばらつき）を精度よく検出することが必要である。
特許文献１には、関連する技術の半導体集積回路が開示されている。この半導体集積回路は、内部回路に電源電圧を供給する電源電圧供給回路と、当該半導体集積回路内に配置され電源電圧に応じて動作する複数のプロセスモニタ回路と、を備える。なお、複数のプロセスモニタ回路は、それぞれの配置に関するモニタデータを検出する。電源電圧供給回路は、検出された複数のモニタデータに応じた電源電圧を生成し、内部回路に対して供給する。特許文献１によれば、このような回路構成により、チップ内に特性ばらつきが生じても、チップ面積を増大せずに好適な電源電圧を供給することができる。
しかし、特許文献１に示す半導体集積回路では、温度変化等によってチップ性能が変化している場合だけでなく、チップ性能がほとんど変化せず安定している場合でも、複数のモニタ回路のすべてが動作し続ける。言い換えると、特許文献１に示す半導体集積回路では、チップ内の内部回路に供給される電源電圧を制御する必要がない場合でも、複数のモニタ回路のすべてが動作し続ける。そのため、これらのモニタ回路は、チップ動作中、常に電力を消費し続けることとなる。
また、チップ内の特性ばらつきの検出精度を向上させるために、チップ内に配置されるモニタ回路の個数を増やした場合、それに伴って、これらモニタ回路によって消費される電力も増大してしまう。
このように、従来技術の半導体集積回路では、モニタ回路によって消費される電力が増大するという問題があった。
本発明にかかる半導体集積回路は、チップ内に配置され、チップ内の特性ばらつきを検出するメインモニタ回路と、チップ内に配置され、チップ内の特性ばらつきを検出するサブモニタ回路と、前記メインモニタ回路から出力された検出結果に応じた切替制御信号を生成するモニタ出力変化検出回路と、を備え、前記サブモニタ回路は、特性ばらつきの検出動作を行うか否かが前記切替制御信号に基づいて制御される。
上述のような回路構成により、モニタ回路によって消費される電力を抑制することができる。
本発明により、モニタ回路によって消費される電力を抑制することが可能な半導体集積回路を提供することができる。
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
実施の形態１
本発明の実施の形態１にかかる半導体集積回路について、図１〜図７を用いて説明する。なお、本実施の形態にかかる半導体集積回路は、常に動作し続けるメインモニタ回路と、状況に応じて動作を停止するサブモニタ回路と、を備える。メインモニタ回路およびサブモニタ回路は、温度などの環境によって変化するチップ性能を検出する機能を有し、間欠的にモニタ出力値を出力する。言い換えると、メインモニタ回路及びサブモニタ回路は、チップ内の特性ばらつきを検出し、一定間隔で、検出結果をモニタ出力値として出力する。ここで、メインモニタ回路のモニタ出力値の変化が小さい場合、即ち、チップ性能の変化が小さく、チップ内の内部回路に供給される電源電圧を制御する必要がない場合には、サブモニタ回路の動作を停止する。一方、メインモニタ回路のモニタ出力値の変化が大きい場合、即ち、チップ性能の変化が大きく、チップ内の内部回路に供給される電源電圧を制御する必要がある場合には、サブモニタ回路を動作させる。そして、サブモニタ回路のモニタ出力値に基づいて、当該内部回路に供給される電源電圧を制御する。それにより、本実施の形態にかかる半導体集積回路は、動作させる必要のないモニタ回路の動作を停止することができるため、消費電力の増大を抑制することができることを特徴とする。以下、具体的に説明する。
本発明の実施の形態１にかかる半導体集積回路について、図１〜図７を用いて説明する。なお、本実施の形態にかかる半導体集積回路は、常に動作し続けるメインモニタ回路と、状況に応じて動作を停止するサブモニタ回路と、を備える。メインモニタ回路およびサブモニタ回路は、温度などの環境によって変化するチップ性能を検出する機能を有し、間欠的にモニタ出力値を出力する。言い換えると、メインモニタ回路及びサブモニタ回路は、チップ内の特性ばらつきを検出し、一定間隔で、検出結果をモニタ出力値として出力する。ここで、メインモニタ回路のモニタ出力値の変化が小さい場合、即ち、チップ性能の変化が小さく、チップ内の内部回路に供給される電源電圧を制御する必要がない場合には、サブモニタ回路の動作を停止する。一方、メインモニタ回路のモニタ出力値の変化が大きい場合、即ち、チップ性能の変化が大きく、チップ内の内部回路に供給される電源電圧を制御する必要がある場合には、サブモニタ回路を動作させる。そして、サブモニタ回路のモニタ出力値に基づいて、当該内部回路に供給される電源電圧を制御する。それにより、本実施の形態にかかる半導体集積回路は、動作させる必要のないモニタ回路の動作を停止することができるため、消費電力の増大を抑制することができることを特徴とする。以下、具体的に説明する。
図１に、本実施の形態にかかる半導体集積回路１の構成を示す。図１に示す半導体集積回路１は、メインモニタ回路２と、サブモニタ回路３と、モニタ出力変化検出回路４と、制御回路５と、を備える。なお、半導体集積回路１に備えられたメインモニタ回路２及びサブモニタ回路３は、実際には、半導体集積回路１を含むチップ内の任意の箇所に配置され、モニタ動作を行う。
まず、図１に示す半導体集積回路１の回路構成について簡単に説明する。制御回路５には、クロック信号ＣＬＫと、モニタ出力変化検出回路４から出力される制御信号（切替制御信号）ＡＣＴＩＶＥと、が入力される。そして、制御回路５は、制御信号ＲＥＳＥＴ及び制御信号ＥＮＡＢＬＥを生成する。メインモニタ回路２には、制御信号ＲＥＳＥＴ及び制御信号ＥＮＡＢＬＥが入力される。そして、メインモニタ回路２は、カウント値Ｃ０をモニタ出力値として生成する。モニタ出力変化検出回路４には、カウント値Ｃ０が入力される。そして、モニタ出力変化検出回路４は、前述の制御信号ＡＣＴＩＶＥを生成する。サブモニタ回路３には、制御信号ＲＥＳＥＴ、制御信号ＥＮＡＢＬＥ及び制御信号ＡＣＴＩＶＥが入力される。そして、サブモニタ回路３は、カウント値ＣＯＵＴをモニタ出力値として生成する。
次に、各ブロックの回路構成及び動作について説明する。
（メインモニタ回路２）
図２に、メインモニタ回路２の回路構成を示す。メインモニタ回路２は、リングオシレータ２０１と、カウンタ２０３と、を有する。また、リングオシレータ２０１は、ＮＡＮＤゲート２０４と、遅延ゲート２０２と、を有する。
図２に、メインモニタ回路２の回路構成を示す。メインモニタ回路２は、リングオシレータ２０１と、カウンタ２０３と、を有する。また、リングオシレータ２０１は、ＮＡＮＤゲート２０４と、遅延ゲート２０２と、を有する。
ＮＡＮＤゲート２０４の一方の入力端子には、制御回路５からの制御信号ＥＮＡＢＬＥが入力される。ＮＡＮＤゲート２０４の他方の入力端子には、信号ＲＯＯＵＴがフィードバックして入力される。そして、ＮＡＮＤゲート２０４は、制御信号ＥＮＡＢＬＥと信号ＲＯＯＵＴとの否定論理積を出力する。つまり、ＮＡＮＤゲート２０４は、制御信号ＥＮＡＢＬＥがＨレベルの場合、信号ＲＯＯＵＴの反転信号を出力し、制御信号ＥＮＡＢＬＥがＬレベルの場合、信号ＲＯＯＵＴに関わらず常にＨレベルの信号を出力する。遅延ゲート２０２は、ＮＡＮＤゲート２０４の出力信号に遅延を付加して信号ＲＯＯＵＴを出力する。したがって、リングオシレータ２０１は、制御信号ＥＮＡＢＬＥがＨレベルの場合、信号ＲＯＯＵＴを発振させる。一方、リングオシレータ２０１は、制御信号ＥＮＡＢＬＥがＬレベルの場合、信号ＲＯＯＵＴをＨレベルに固定する。
この信号ＲＯＯＵＴは、ＮＡＮＤゲート２０４の他方の入力端子に加え、さらにカウンタ２０３に入力される。カウンタ２０３には、制御回路５からの制御信号ＲＥＳＥＴがさらに入力される。カウンタ２０３は、制御信号ＲＥＳＥＴによって初期化された後、信号ＲＯＯＵＴの発振回数をカウントし、カウント値Ｃ０を出力する。
メインモニタ回路２では、まずカウンタ２０３の値が初期化され、その後、制御信号ＥＮＡＢＬＥが時間ＴだけＨレベルになる。リングオシレータ２０１は、時間Ｔの間、信号ＲＯＯＵＴを発振させる（発振周期ＴＲＯＳＣ）。また、カウンタ２０３は、時間Ｔの間、信号ＲＯＯＵＴの立ち上がりエッジの数Ｎをカウントし、カウント値Ｃ０（Ｔ／ＴＲＯＳＣ）として出力する。なお、ＮはＴ／ＴＲＯＳＣより小さい最大の整数である。
（サブモニタ回路３）
図３に、サブモニタ回路３の回路構成を示す。サブモニタ回路３は、リングオシレータ３０１と、カウンタ３０３と、ＡＮＤゲート３０５と、を有する。また、リングオシレータ３０１は、遅延ゲート３０２と、ＮＡＮＤゲート３０４と、を有する。ここで、リングオシレータ３０１は、メインモニタ回路２におけるリングオシレータ２０１に相当し、カウンタ２０３は、メインモニタ回路２におけるカウンタ２０３に相当する。
図３に、サブモニタ回路３の回路構成を示す。サブモニタ回路３は、リングオシレータ３０１と、カウンタ３０３と、ＡＮＤゲート３０５と、を有する。また、リングオシレータ３０１は、遅延ゲート３０２と、ＮＡＮＤゲート３０４と、を有する。ここで、リングオシレータ３０１は、メインモニタ回路２におけるリングオシレータ２０１に相当し、カウンタ２０３は、メインモニタ回路２におけるカウンタ２０３に相当する。
ＡＮＤゲート３０５には、制御回路５からの制御信号ＥＮＡＢＬＥと、モニタ出力変化検出回路４からの制御信号ＡＣＴＩＶＥと、が入力される。ＡＮＤゲート３０５は、制御信号ＥＮＡＢＬＥ及び制御信号ＡＣＴＩＶＥの論理積を、ＮＡＮＤゲート３０４の一方の入力端子に対して出力する。つまり、サブモニタ回路３では、メインモニタ回路２と比較して、制御信号ＥＮＡＢＬＥに加え、さらに制御信号ＡＣＴＩＶＥによって、信号ＲＯＯＵＴの発振が制御される。具体的には、リングオシレータ３０１は、制御信号ＥＮＡＢＬＥ及び制御信号ＡＣＴＩＶＥがいずれもＨレベルの場合、信号ＲＯＯＵＴを発振させる。一方、リングオシレータ２０１は、それ以外の場合は、信号ＲＯＯＵＴをＨレベルに固定する。
カウンタ３０３は、制御回路５からの制御信号ＲＥＳＥＴによって初期化された後、信号ＲＯＯＵＴの発振回数をカウントし、カウント値ＣＯＵＴを出力する。
サブモニタ回路３では、まずカウンタ３０３の値が初期化され、その後、制御信号ＥＮＡＢＬＥが時間ＴだけＨレベルになる。リングオシレータ３０１は、時間Ｔの間、信号ＲＯＯＵＴを発振させる（発振周期ＴＲＯＳＣ）。また、カウンタ３０３は、時間Ｔの間、信号ＲＯＯＵＴの立ち上がりエッジの数Ｎをカウントし、カウント値ＣＯＵＴ（Ｔ／ＴＲＯＳＣ）として出力する。なお、ＮはＴ／ＴＲＯＳＣより小さい最大の整数である。その他の回路構成及び動作については、メインモニタ回路２と同様であるため、説明を省略する。
（モニタ出力変化検出回路４）
図４に、モニタ出力変化検出回路４の回路構成を示す。モニタ出力変化検出回路４は、レジスタ４１と、減算器４２と、レジスタ制御回路４３と、を有する。
図４に、モニタ出力変化検出回路４の回路構成を示す。モニタ出力変化検出回路４は、レジスタ４１と、減算器４２と、レジスタ制御回路４３と、を有する。
レジスタ４１には、メインモニタ回路２からのカウント値Ｃ０が入力される。レジスタ４１は、レジスタ制御回路４３から出力された制御信号ＲＥＧ＿ＣＴＲＬの立ち上がりに同期して、カウント値Ｃ０を取り込み、減算器４２の一方の入力端子に対して出力する。減算器４２の他方の入力端子には、カウント値Ｃ０がレジスタ４１を介さずにそのまま入力される。減算器４２は、メインモニタ回路２からのカウント値Ｃ０と、レジスタ４１に格納されているカウント値と、を比較し、その差分を信号ＤＩＦＦとして出力する。レジスタ制御回路４３は、信号ＤＩＦＦに基づいて制御信号ＲＥＧ＿ＣＴＲＬ及び制御信号ＡＣＴＩＶＥを出力する。
図４に示すモニタ出力変化検出回路４の動作をより具体的に説明する。なお、レジスタ４１の初期値は０（Ｌレベル）、制御信号ＡＣＴＩＶＥの初期値は１（Ｈレベル）である。
まず、制御信号ＡＣＴＩＶＥが１の場合について説明する。ここで、信号ＤＩＦＦの絶対値が所定値Ｃ以下（｜ＤＩＦＦ｜≦Ｃ）の場合、レジスタ制御回路４３は、制御信号ＲＥＧ＿ＣＴＲＬを立ち上げるとともに、制御信号ＡＣＴＩＶＥを１から０に切り替える。つまり、モニタ出力変化検出回路４は、メインモニタ回路２のカウント値Ｃ０の変化が小さい、即ち、チップ性能の変化が小さい場合には、制御信号ＡＣＴＩＶＥを１から０に切り替える。このとき、レジスタ４１は、メインモニタ回路２からの現在のカウント値Ｃ０を、制御信号ＲＥＧ＿ＣＴＲＬの立ち上がりに同期して格納する。その後、レジスタ制御回路４３は、制御信号ＲＥＧ＿ＣＴＲＬを立ち下げる。
一方、信号ＤＩＦＦの絶対値が所定値Ｃより大きい（｜ＤＩＦＦ｜＞Ｃ）場合、レジスタ制御回路４３は、制御信号ＲＥＧ＿ＣＴＲＬを立ち上げるとともに、制御信号ＡＣＴＩＶＥを１に維持する。つまり、モニタ出力変化検出回路４は、メインモニタ回路２のカウント値Ｃ０の変化が大きい、即ち、チップ性能の変化が大きい場合には、制御信号ＡＣＴＩＶＥを１に維持する。このとき、レジスタ４１は、メインモニタ回路２からの現在のカウント値Ｃ０を、制御信号ＲＥＧ＿ＣＴＲＬの立ち上がりエッジに同期して格納する。その後、レジスタ制御回路４３は、制御信号ＲＥＧ＿ＣＴＲＬを立ち下げる。
次に、制御信号ＡＣＴＩＶＥが０の場合について説明する。ここで、信号ＤＩＦＦの絶対値が所定値Ｃ以下（｜ＤＩＦＦ｜≦Ｃ）の場合、レジスタ制御回路４３は、制御信号ＲＥＧ＿ＣＴＲＬを変化させず、制御信号ＡＣＴＩＶＥを０に維持する。つまり、モニタ出力変化検出回路４は、メインモニタ回路２のカウント値Ｃ０の変化が小さい、即ち、チップ性能の変化が小さい場合には、制御信号ＡＣＴＩＶＥを０に維持する。このとき、レジスタ４１は、制御信号ＲＥＧ＿ＣＴＲＬが立ち上がらないため、格納されている値を更新しない。
一方、信号ＤＩＦＦの絶対値が所定値Ｃより大きい（｜ＤＩＦＦ｜＞Ｃ）場合、レジスタ制御回路４３は、制御信号ＲＥＧ＿ＣＴＲＬを立ち上げるとともに、制御信号ＡＣＴＩＶＥを０から１に切り替える。つまり、モニタ出力変化検出回路４は、メインモニタ回路２のカウント値Ｃ０の変化が大きい、即ち、チップ性能の変化が大きい場合には、制御信号ＡＣＴＩＶＥを０から１に切り替える。このとき、レジスタ４１は、メインモニタ回路２からの現在のカウント値Ｃ０を、制御信号ＲＥＧ＿ＣＴＲＬの立ち上がりエッジに同期して格納する。その後、レジスタ制御回路４３は、制御信号ＲＥＧ＿ＣＴＲＬを立ち下げる。
（制御回路５）
図５に、制御回路５の回路構成を示す。制御回路５は、カウンタ５１と、論理回路５２と、を有する。
図５に、制御回路５の回路構成を示す。制御回路５は、カウンタ５１と、論理回路５２と、を有する。
カウンタ５１には、外部から与えられるクロック信号ＣＬＫが入力される。カウンタ５１は、クロック信号に同期してカウント動作を行い、カウント値を出力する。論理回路５２には、カウンタ５１からのカウント値と、モニタ出力変化検出回路４からの制御信号ＡＣＴＩＶＥと、が入力される。そして、論理回路５２は、当該カウント値及び制御信号ＡＣＴＩＶＥに基づいて、制御信号ＲＥＳＥＴ及び制御信号ＥＮＡＢＬＥを出力する。
より具体的には、論理回路５２は、ＡＣＴＩＶＥ＝１の場合には、制御信号ＲＥＳＥＴ及び制御信号ＥＮＡＢＬＥを、それぞれ信号変化時刻の間隔がＴｓｈｏｒｔとなるように出力する。一方、論理回路５２は、ＡＣＴＩＶＥ＝０の場合には、制御信号ＲＥＳＥＴ及び制御信号ＥＮＡＢＬＥを、それぞれ信号変化時刻の間隔がＴｌｏｎｇとなるように出力する（Ｔｓｈｏｒｔ＜Ｔｌｏｎｇ）。
（状態遷移図）
図６に、モニタ出力変化検出回路４及び制御回路５の状態遷移を示す。図６に示すように、メインモニタ回路２のモニタ出力値が一定範囲内で安定している場合（｜ＤＩＦＦ｜≦Ｃ）、モニタ出力変化検出回路４は制御信号ＡＣＴＩＶＥを０に制御する。それにより、サブモニタ回路３は動作を停止する。同時に、制御回路５は、制御信号ＲＥＳＥＴ及び制御信号ＥＮＡＢＬＥを、それぞれ信号変化時刻の間隔がＴｌｏｎｇとなるように出力する。一方、メインモニタ回路２のモニタ出力値が一定範囲内を超えて不安定である場合（｜ＤＩＦＦ｜＞Ｃ）、モニタ出力変化検出回路４は制御信号ＡＣＴＩＶＥを１に制御する。それにより、サブモニタ回路３は動作する。同時に、制御回路５は、制御信号ＲＥＳＥＴ及び制御信号ＥＮＡＢＬＥを、それぞれ信号変化時刻の間隔がＴｓｈｏｒｔとなるように出力する。このように、外部要因によるチップ性能の変化がない場合には、サブモニタ回路３の動作を停止することにより、サブモニタ回路３によって消費される電力が低減される。さらに、メインモニタ回路２によるモニタ出力値の検出間隔を大きくすることにより、メインモニタ回路２によって消費される電力が低減される。
図６に、モニタ出力変化検出回路４及び制御回路５の状態遷移を示す。図６に示すように、メインモニタ回路２のモニタ出力値が一定範囲内で安定している場合（｜ＤＩＦＦ｜≦Ｃ）、モニタ出力変化検出回路４は制御信号ＡＣＴＩＶＥを０に制御する。それにより、サブモニタ回路３は動作を停止する。同時に、制御回路５は、制御信号ＲＥＳＥＴ及び制御信号ＥＮＡＢＬＥを、それぞれ信号変化時刻の間隔がＴｌｏｎｇとなるように出力する。一方、メインモニタ回路２のモニタ出力値が一定範囲内を超えて不安定である場合（｜ＤＩＦＦ｜＞Ｃ）、モニタ出力変化検出回路４は制御信号ＡＣＴＩＶＥを１に制御する。それにより、サブモニタ回路３は動作する。同時に、制御回路５は、制御信号ＲＥＳＥＴ及び制御信号ＥＮＡＢＬＥを、それぞれ信号変化時刻の間隔がＴｓｈｏｒｔとなるように出力する。このように、外部要因によるチップ性能の変化がない場合には、サブモニタ回路３の動作を停止することにより、サブモニタ回路３によって消費される電力が低減される。さらに、メインモニタ回路２によるモニタ出力値の検出間隔を大きくすることにより、メインモニタ回路２によって消費される電力が低減される。
（タイミングチャート）
図７は、半導体集積回路１の動作を示すタイミングチャートである。なお、初期状態では、制御信号ＡＣＴＩＶＥが１であるため、制御信号ＲＥＳＥＴ及び制御信号ＥＮＡＢＬＥのそれぞれの信号変化時刻の間隔はＴｓｈｏｒｔである。
図７は、半導体集積回路１の動作を示すタイミングチャートである。なお、初期状態では、制御信号ＡＣＴＩＶＥが１であるため、制御信号ＲＥＳＥＴ及び制御信号ＥＮＡＢＬＥのそれぞれの信号変化時刻の間隔はＴｓｈｏｒｔである。
メインモニタ回路２及びサブモニタ回路３において、まずカウンタ２０３，３０３の値がリセットされ（時刻ｔ０）、その後、制御信号ＥＮＡＢＬＥが時間ＴだけＨレベルになる。リングオシレータ２０１，３０１は、時間Ｔの間、対応する信号ＲＯＯＵＴを発振させる（発振周期ＴＲＯＳＣ）。また、カウンタ２０３，３０３は、時間Ｔの間、対応する信号ＲＯＯＵＴの立ち上がりエッジの数Ｎをカウントし、それぞれカウント値Ｃ０，ＣＯＵＴとして出力する。なお、ＮはＴ／ＴＲＯＳＣより小さい最大の整数である。
モニタ出力変化検出回路４は、メインモニタ回路２のモニタ出力値が一定範囲内で安定している（｜ＤＩＦＦ｜≦Ｃ）と判断した場合（時刻ｔ１）、制御信号ＡＣＴＩＶＥを０に制御する（時刻ｔ２）。それにより、サブモニタ回路３は動作を停止し、メインモニタ回路２のみが動作する。さらに、制御信号ＲＥＳＥＴ及び制御信号ＥＮＡＢＬＥのそれぞれの信号変化時刻の間隔はＴｌｏｎｇとなる。
このように、本実施の形態にかかる半導体集積回路は、常に動作し続けるメインモニタ回路と、状況に応じて動作を停止するサブモニタ回路と、を備える。ここで、メインモニタ回路のモニタ出力値の変化が小さい場合、即ち、チップ性能の変化が小さく、チップ内の内部回路に供給される電源電圧を制御する必要がない場合には、サブモニタ回路の動作を停止する。一方、メインモニタ回路のモニタ出力値の変化が大きい場合、即ち、チップ性能の変化が大きく、チップ内の内部回路に供給される電源電圧を制御する必要がある場合には、サブモニタ回路を動作させる。そして、サブモニタ回路のモニタ出力値に基づいて、当該内部回路に供給される電源電圧を制御する。それにより、本実施の形態にかかる半導体集積回路は、動作させる必要のないモニタ回路の動作を停止することができるため、消費電力の増大を抑制することができる。
さらに、本実施の形態にかかる半導体集積回路は、サブモニタ回路が停止している場合には、サブモニタ回路が動作している場合よりも、メインモニタ回路によるモニタ出力値の検出間隔を長くする。それにより、本実施の形態にかかる半導体集積回路は、メインモニタ回路の動作を抑制することができるため、消費電力の増大をさらに抑制することができる。一方、本実施の形態にかかる半導体集積回路は、サブモニタ回路が動作している場合には、メインモニタ回路及びサブモニタ回路によるモニタ出力値の検出間隔を短くする。それにより、本実施の形態にかかる半導体集積回路は、チップ性能を素早く安定させることができる。
なお、本実施の形態では、ＴｌｏｎｇがＴｓｈｏｒｔより大きい場合を例に説明したが、Ｔｌｏｎｇ＝Ｔｓｈｏｒｔであっても良い。
本実施の形態にかかる半導体集積回路１は、例えば、当該半導体集積回路１から出力されるモニタ出力値に応じた電圧制御信号を生成する電圧制御回路と、電圧制御信号に応じた電源電圧を生成してチップ内の内部回路に対して供給する電圧供給回路と、共に電圧制御装置を構成する。このような回路構成により、この電圧制御装置は、消費電力を増大させることなく電源電圧を制御することができる。
実施の形態２
本発明の実施の形態２について説明する。本実施の形態では、実施の形態１に示す半導体集積回路の特徴を利用した電圧制御装置について、図８〜図１２を用いて説明する。
本発明の実施の形態２について説明する。本実施の形態では、実施の形態１に示す半導体集積回路の特徴を利用した電圧制御装置について、図８〜図１２を用いて説明する。
図８に、本実施の形態にかかる電圧制御装置１００の構成を示す。図８に示す電圧制御装置１００は、半導体集積回路１ａと、電圧制御回路７と、電圧供給回路８と、を備える。また、半導体集積回路１ａは、メインモニタ回路２と、サブモニタ回路３と、モニタ出力変化検出回路４と、制御回路５と、ターゲット値変化検出回路９と、ＯＲ論理ゲート１０と、を備える。つまり、半導体集積回路１ａは、図１に示す半導体集積回路１と比較して、ターゲット値変化検出回路９と、ＯＲ論理ゲート１０と、をさらに備える。
まず、図８に示す電圧制御装置１００の回路構成について簡単に説明する。電圧制御回路７には、半導体集積回路１ａから出力されるモニタ出力値（サブモニタ回路３のカウント値ＣＯＵＴ）と、ターゲット値（第１の基準値）と、が入力される。そして、電圧制御回路７は、モニタ出力値とターゲット値とに応じた制御信号ＵＰ／ＤＯＷＮを電圧供給回路８に対して出力する。電圧供給回路８は、制御信号ＵＰ／ＤＯＷＮに応じた電源電圧ＶＤＤを生成し、半導体集積回路１ａを含むチップ内の内部回路に対して出力する。なお、ターゲット値は、サブモニタ回路３から出力されるモニタ出力値の期待値として設定される。つまり、ターゲット値は、カウント値ＣＯＵＴの目標値である。
半導体集積回路１ａにおいて、ターゲット値変化検出回路９には、ターゲット値と、制御信号ＲＥＳＥＴが入力される。そして、ターゲット値変化検出回路９は、出力信号ＯＵＴを生成する。以下、便宜上、モニタ出力変化検出回路４から出力される制御信号ＡＣＴＩＶＥを制御信号ＡＣＴＩＶＥ＿ＰＲＥと称す。ＯＲ論理ゲート１０は、出力信号ＯＵＴ及び制御信号ＡＣＴＩＶＥ＿ＰＲＥの論理和を生成し、制御信号ＡＣＴＩＶＥとして、制御回路５及びサブモニタ回路３に対して出力する。半導体集積回路１ａのその他の回路構成は、図１に示す半導体集積回路１と同様であるため、以下では、半導体集積回路１と異なる内容についてのみ説明する。
（ターゲット値変化検出回路９）
図９に、ターゲット値変化検出回路９の回路構成を示す。ターゲット値変化検出回路９は、フリップフロップ（以下、単にＦＦと称す）９１と、ＸＯＲ論理ゲート９２と、を有する。
図９に、ターゲット値変化検出回路９の回路構成を示す。ターゲット値変化検出回路９は、フリップフロップ（以下、単にＦＦと称す）９１と、ＸＯＲ論理ゲート９２と、を有する。
ＦＦ９１には、外部から与えられるターゲット値と、制御回路５からの制御信号ＲＥＳＥＴと、が入力される。ＦＦ９１は、制御信号ＲＥＳＥＴの立ち上がりに同期してターゲット値を取り込む。言い換えると、ＦＦ９１は、制御信号ＲＥＳＥＴの立ち上がり毎に出力信号を更新する。ＸＯＲ論理ゲート９２は、外部から与えられるターゲット値と、ＦＦ９１に格納されているターゲット値と、の排他的論理和を生成し、出力信号ＯＵＴとして出力する。したがって、制御信号ＲＥＳＥＴの立ち上がりの前後においてターゲット値に変化があった場合、出力信号ＯＵＴは１を示す。一方、ターゲット値に変化がない場合、出力信号ＯＵＴは０を示す。
図８において、ターゲット値変化検出回路９の出力信号ＯＵＴが１を示す場合、モニタ出力変化検出回路４からの制御信号ＡＣＴＩＶＥ＿ＰＲＥの値に関わらず、ＯＲ論理ゲート１０から出力される制御信号ＡＣＴＩＶＥは１を示す。それにより、サブモニタ回路３は動作を開始する。
（状態遷移図）
図１０に、モニタ出力変化検出回路４、制御回路５及びターゲット値変化検出回路９の状態遷移を示す。図１０に示すように、出力信号ＯＵＴが０の場合、即ち、ターゲット値に変化がない場合、図６と同様の動作を示す。一方、出力信号ＯＵＴが１の場合、即ち、ターゲット値に変化があった場合、モニタ出力変化検出回路４からの制御信号ＡＣＴＩＶＥ＿ＰＲＥの値に関わらず、制御信号ＡＣＴＩＶＥ（ＯＲ論理ゲート１０の出力信号）は１になる。同時に、制御回路５は、制御信号ＲＥＳＥＴ及び制御信号ＥＮＡＢＬＥを、それの信号変化時刻の間隔がＴｓｈｏｒｔとなるように出力する。
図１０に、モニタ出力変化検出回路４、制御回路５及びターゲット値変化検出回路９の状態遷移を示す。図１０に示すように、出力信号ＯＵＴが０の場合、即ち、ターゲット値に変化がない場合、図６と同様の動作を示す。一方、出力信号ＯＵＴが１の場合、即ち、ターゲット値に変化があった場合、モニタ出力変化検出回路４からの制御信号ＡＣＴＩＶＥ＿ＰＲＥの値に関わらず、制御信号ＡＣＴＩＶＥ（ＯＲ論理ゲート１０の出力信号）は１になる。同時に、制御回路５は、制御信号ＲＥＳＥＴ及び制御信号ＥＮＡＢＬＥを、それの信号変化時刻の間隔がＴｓｈｏｒｔとなるように出力する。
（電圧制御回路７）
図１１に、電圧制御回路７の回路構成を示す。電圧制御回路７は、比較回路７１を有する。比較回路７１には、外部から与えられるターゲット値と、半導体集積回路１ａから出力されるモニタ出力値（サブモニタ回路３のカウント値ＣＯＵＴ）と、が入力される。比較回路７１は、ターゲット値とカウント値ＣＯＵＴとの大小関係を比較し、カウント値ＣＯＵＴ＞ターゲット値である場合には制御信号ＤＯＷＮ＝１に制御し、カウント値ＣＯＵＴ＜ターゲット値である場合には制御信号ＵＰ＝１に制御する。なお、制御信号ＵＰ／ＤＯＷＮは、上記以外の場合には、それぞれ初期状態である０を示している。
図１１に、電圧制御回路７の回路構成を示す。電圧制御回路７は、比較回路７１を有する。比較回路７１には、外部から与えられるターゲット値と、半導体集積回路１ａから出力されるモニタ出力値（サブモニタ回路３のカウント値ＣＯＵＴ）と、が入力される。比較回路７１は、ターゲット値とカウント値ＣＯＵＴとの大小関係を比較し、カウント値ＣＯＵＴ＞ターゲット値である場合には制御信号ＤＯＷＮ＝１に制御し、カウント値ＣＯＵＴ＜ターゲット値である場合には制御信号ＵＰ＝１に制御する。なお、制御信号ＵＰ／ＤＯＷＮは、上記以外の場合には、それぞれ初期状態である０を示している。
（電圧供給回路８）
図８において、電圧供給回路８は、電圧制御回路７からの制御信号ＵＰ／ＤＯＷＮに基づいて、半導体集積回路１ａを含むチップ内の内部回路に対して供給する電源電圧ＶＤＤを制御する。具体的には、電圧供給回路８は、制御信号ＤＯＷＮ＝１である場合には、電源電圧ＶＤＤを下げるように制御する。一方、電圧供給回路８は、制御信号ＵＰ＝１である場合には、電源電圧ＶＤＤを上げるように制御する。このように、半導体集積回路１ａによるモニタ動作と、それに応じた電圧制御回路７及び電圧供給回路８による電圧制御動作と、が繰り返されることにより、最終的にサブモニタ回路３のモニタ出力値（カウント値ＣＯＵＴ）は、ターゲット値に収束する。
図８において、電圧供給回路８は、電圧制御回路７からの制御信号ＵＰ／ＤＯＷＮに基づいて、半導体集積回路１ａを含むチップ内の内部回路に対して供給する電源電圧ＶＤＤを制御する。具体的には、電圧供給回路８は、制御信号ＤＯＷＮ＝１である場合には、電源電圧ＶＤＤを下げるように制御する。一方、電圧供給回路８は、制御信号ＵＰ＝１である場合には、電源電圧ＶＤＤを上げるように制御する。このように、半導体集積回路１ａによるモニタ動作と、それに応じた電圧制御回路７及び電圧供給回路８による電圧制御動作と、が繰り返されることにより、最終的にサブモニタ回路３のモニタ出力値（カウント値ＣＯＵＴ）は、ターゲット値に収束する。
（タイミングチャート）
図１２に、電圧制御装置１００における電圧制御動作のタイミングチャートを示す。なお、初期状態では、制御信号ＡＣＴＩＶＥが１であるため、制御信号ＲＥＳＥＴ及び制御信号ＥＮＡＢＬＥのそれぞれの信号変化時刻の間隔はＴｓｈｏｒｔである。
図１２に、電圧制御装置１００における電圧制御動作のタイミングチャートを示す。なお、初期状態では、制御信号ＡＣＴＩＶＥが１であるため、制御信号ＲＥＳＥＴ及び制御信号ＥＮＡＢＬＥのそれぞれの信号変化時刻の間隔はＴｓｈｏｒｔである。
メインモニタ回路２及びサブモニタ回路３において、まずカウンタ２０３，３０３の値がリセットされ（時刻ｔ０）、その後、制御信号ＥＮＡＢＬＥが時間ＴだけＨレベルになる。リングオシレータ２０１，３０１は、時間Ｔの間、対応する信号ＲＯＯＵＴを発振させる（発振周期ＴＲＯＳＣ）。カウンタ２０３，３０３は、時間Ｔの間、対応する信号ＲＯＯＵＴの立ち上がりエッジの数Ｎをカウントし、それぞれカウント値Ｃ０，ＣＯＵＴとして出力する。なお、ＮはＴ／ＴＲＯＳＣより小さい最大の整数である。
例えば、カウント値ＣＯＵＴ＜ターゲット値である場合、電圧制御回路７は、制御信号ＵＰを１に制御する（時刻ｔ１）。それにより、電圧供給回路８は、電源電圧ＶＤＤを上げるように制御する（時刻ｔ２）。電源電圧ＶＤＤが所定の電圧レベルだけ上昇した後、再びメインモニタ回路２及びサブモニタ回路３は、モニタ動作を開始する。その後、カウント値ＣＯＵＴがターゲット値に収束した場合、電圧制御回路７は、制御信号ＵＰ／ＤＯＷＮをいずれも０に維持する（時刻ｔ３）。それにより、サブモニタ回路３は動作を停止し、メインモニタ回路２のみが動作する（時刻ｔ４以降）。また、制御信号ＲＥＳＥＴ及び制御信号ＥＮＡＢＬＥのそれぞれの信号変化時刻の間隔はＴｌｏｎｇとなる。
このように、本実施の形態にかかる電圧制御装置は、半導体集積回路１ａから出力されるモニタ出力値（サブモニタ回路３のカウント値ＣＯＵＴ）とターゲット値とに基づいて、チップ内の内部回路に対して供給する電源電圧を制御することにより、ターゲット値に応じたチップ性能に近づけることができる。
また、本実施の形態にかかる電圧制御装置は、実施の形態１の場合と同様に、動作させる必要のないモニタ回路の動作を停止することができるため、消費電力の増大を抑制することができる。
なお、本実施の形態では、電圧制御回路７が、ターゲット値を１つだけ用いてモニタ出力値との比較を行った場合を例に説明したが、これに限られない。レジスタに最大ターゲット値ＭＡＸ（第１の基準値）と、最小ターゲット値ＭＩＮ（第２の基準値）を格納しておき、モニタ出力値がＭＡＸより大きければ電源電圧ＶＤＤを下げ、ＭＩＮより小さければ電源電圧ＶＤＤを上げるように制御信号ＵＰ／ＤＯＷＮを生成する回路構成にも適宜変更可能である。その結果、最終的にモニタ出力値がＭＡＸとＭＩＮの間の数値に収束する。このような回路構成により、チップ性能が所定の範囲内に安定した時点で電源電圧ＶＤＤの制御動作が停止するため、わずかなモニタ出力値の変動によって電源電圧ＶＤＤが変動するのを防ぐことができる。
また、本実施の形態では、モニタ出力値に応じてチップ内の内部回路に供給する電源電圧ＶＤＤを制御しているが、電源電圧ＶＤＤではなく基板バイアスを制御してもよい。つまり、電圧供給回路８は、チップ内の内部回路に供給する基板バイアスを制御する。具体的には、モニタ出力値がターゲット値より大きい場合には、基板バイアスを深くするように制御し、モニタ出力値がターゲット値より小さい場合には、基板バイアスを浅くするように制御する。このような制御を行うことにより、電源電圧ＶＤＤは常に一定に保たれるため、他のチップとの間の信号送受信を行う場合でも基本的にレベルシフタを用いる必要はない。
実施の形態３
本発明の実施の形態３について説明する。本実施の形態では、実施の形態１に示す半導体集積回路の特徴を利用した電圧制御装置について、図１３〜図１４を用いて説明する。
本発明の実施の形態３について説明する。本実施の形態では、実施の形態１に示す半導体集積回路の特徴を利用した電圧制御装置について、図１３〜図１４を用いて説明する。
図１３に、本実施の形態にかかる電圧制御装置１０１の構成を示す。図１３に示す電圧制御装置１０１は、図８に示す電圧制御装置１００と比較して、半導体集積回路１ａの代わりに半導体集積回路１ｂを備える。半導体集積回路１ｂは、メインモニタ回路２と、サブモニタ回路３＿１〜３＿Ｎと、モニタ出力変化検出回路４と、制御回路５と、集計回路６と、ターゲット値変化検出回路９と、ＯＲ論理ゲート１０と、を備える。つまり、半導体集積回路１ｂは、図８に示す半導体集積回路１ａと比較して、複数のサブモニタ回路３＿１〜３＿Ｎと、集計回路６と、をさらに備える。なお、Ｎは２のｋ乗（ｋは０以上の整数）に等しい値である。
半導体集積回路１ｂにおいて、サブモニタ回路３＿１〜３＿Ｎのそれぞれのモニタ出力値（カウント値Ｃ＿１〜Ｃ＿Ｎ）は、集計回路６に入力される。集計回路６は、カウント値Ｃ＿１〜Ｃ＿Ｎに基づいてカウント値ＣＯＵＴを生成し、電圧制御回路７に対して出力する。半導体集積回路１ｂのその他の回路構成は、図８に示す半導体集積回路１ａと同様であるため、以下では、半導体集積回路１ａと異なる内容についてのみ説明する。
（集計回路６）
図１４に、集計回路６の回路構成を示す。なお、図１４は、サブモニタ回路３＿１〜３＿Ｎの個数Ｎが２のｋ（ｋは０以上の整数）乗に等しい場合における集計回路６の例である。集計回路６は、ツリー状に接続された加算器６＿１〜６＿（Ｎ−１）と、平均化回路６０１と、を有する。具体的には、加算器６＿１は、カウント値Ｃ＿１，Ｃ＿２を加算して出力する。加算器６＿２は、カウント値Ｃ＿３，Ｃ＿４を加算して出力する。同様に、加算器６＿（Ｎ／２）は、カウント値Ｃ＿（Ｎ−１），Ｃ＿Ｎを加算して出力する。次段では、加算器６＿（Ｎ／２＋１）は、加算器６＿１，６＿２の出力結果を加算して出力する。このようにして、最終段では、加算器６＿（Ｎ−１）は、加算器６＿（Ｎ−３），６＿（Ｎ−２）の出力結果を加算して出力する。
図１４に、集計回路６の回路構成を示す。なお、図１４は、サブモニタ回路３＿１〜３＿Ｎの個数Ｎが２のｋ（ｋは０以上の整数）乗に等しい場合における集計回路６の例である。集計回路６は、ツリー状に接続された加算器６＿１〜６＿（Ｎ−１）と、平均化回路６０１と、を有する。具体的には、加算器６＿１は、カウント値Ｃ＿１，Ｃ＿２を加算して出力する。加算器６＿２は、カウント値Ｃ＿３，Ｃ＿４を加算して出力する。同様に、加算器６＿（Ｎ／２）は、カウント値Ｃ＿（Ｎ−１），Ｃ＿Ｎを加算して出力する。次段では、加算器６＿（Ｎ／２＋１）は、加算器６＿１，６＿２の出力結果を加算して出力する。このようにして、最終段では、加算器６＿（Ｎ−１）は、加算器６＿（Ｎ−３），６＿（Ｎ−２）の出力結果を加算して出力する。
平均化回路６０１は、最終段の加算器６＿Ｎ−１の出力結果（ビット幅＝ｋ＋ｍビット）のうち、下位ｋ＋１ビット目からｋ＋ｍビット目までを出力する。即ち、サブモニタ回路３＿１〜３＿Ｎの個数Ｎが２のｋ乗に等しい場合、平均化回路６０１は、カウント値Ｃ＿１〜Ｃ＿Ｎまでの合計カウント値を下位側にｋビットシフトし、下位ｋ＋１ビット目およびそれより上位ビットを出力するシフタである。集計回路６は、サブモニタ回路３＿１〜３＿Ｎのモニタ出力値（カウント値Ｃ＿１〜Ｃ＿Ｎ）を平均した値（Ｃ＿１＋Ｃ＿２＋…＋Ｃ＿Ｎ）／Ｎを、モニタ出力値（カウント値ＣＯＵＴ）として出力する。
このように、本実施の形態にかかる電圧制御装置は、半導体集積回路１ｂを用いてチップ内の複数個所にモニタ回路を配置することにより、チップ内の特性ばらつきを平均化したモニタ出力値を検出することができる。つまり、本実施の形態にかかる電圧制御装置は、より高精度にチップ性能をモニタすることができる。
また、本実施の形態にかかる電圧制御装置は、実施の形態１の場合と同様に、動作させる必要のないモニタ回路の動作を停止することができるため、消費電力の増大を抑制することができる。
なお、本実施の形態では、集計回路６がモニタ回路３＿１〜３＿Ｎのモニタ出力値を平均化した値（Ｃ＿１＋Ｃ＿２＋…＋Ｃ＿Ｎ）／Ｎをモニタ出力値として出力しているが、これに限られない。例えば、集計回路６は、モニタ回路３＿１〜３＿Ｎのモニタ出力値の合計値（Ｃ＿１＋Ｃ＿２＋…＋Ｃ＿Ｎ）をそのままモニタ出力値として出力してもよい。この場合、平均化回路６０１は不要となる。また、ターゲット値は、平均化回路６０１を備えた場合に設定されていたターゲット値のＮ倍に設定される。
実施の形態４
本発明の実施の形態４にかかる半導体集積回路について、図１５〜図１７を用いて説明する。本実施の形態にかかる半導体集積回路は、実施の形態１の場合と比較して、メインモニタ回路２及びサブモニタ回路３の代わりに、メインモニタ回路２ａ及びサブモニタ回路３ｂを備える。つまり、本実施の形態では、実施の形態１の場合と比較して、メインモニタ回路及びサブモニタ回路の回路構成が異なる。それ以外の回路構成及び動作は実施の形態１の場合と同様であるため、以下では、メインモニタ回路２ａ及びサブモニタ回路３ａについてのみ説明する。
本発明の実施の形態４にかかる半導体集積回路について、図１５〜図１７を用いて説明する。本実施の形態にかかる半導体集積回路は、実施の形態１の場合と比較して、メインモニタ回路２及びサブモニタ回路３の代わりに、メインモニタ回路２ａ及びサブモニタ回路３ｂを備える。つまり、本実施の形態では、実施の形態１の場合と比較して、メインモニタ回路及びサブモニタ回路の回路構成が異なる。それ以外の回路構成及び動作は実施の形態１の場合と同様であるため、以下では、メインモニタ回路２ａ及びサブモニタ回路３ａについてのみ説明する。
（メインモニタ回路２ａ）
図１５に、メインモニタ回路２ａの回路構成を示す。メインモニタ回路２ａは、抵抗２０６と、トランジスタ２０７と、Ａ／Ｄコンバータ２０８と、を有する。なお、本実施の形態では、トランジスタ２０７がＮチャネルＭＯＳトランジスタである場合を例に説明する。
図１５に、メインモニタ回路２ａの回路構成を示す。メインモニタ回路２ａは、抵抗２０６と、トランジスタ２０７と、Ａ／Ｄコンバータ２０８と、を有する。なお、本実施の形態では、トランジスタ２０７がＮチャネルＭＯＳトランジスタである場合を例に説明する。
抵抗２０６の一方の端子には、高電位側電源端子ＶＤＤが接続される。なお、高電位側電源端子ＶＤＤには電源電圧ＶＤＤが供給されている。抵抗２０６の他方の端子には、トランジスタ２０７のドレインと、Ａ／Ｄコンバータ２０８の入力端子と、がノードＮ１を介して接続される。トランジスタ２０７のゲート及びソースには、低電位側電源端子ＧＮＤが接続される。なお、低電位側電源端子ＧＮＤには接地電圧ＧＮＤが供給されている。つまり、抵抗２０６とトランジスタ２０７とは、高電位側電源端子ＶＤＤと低電位側電源端子ＧＮＤとの間に直列に接続されている。Ａ／Ｄコンバータ２０８は、ノードＮ１の電位Ｖ１をＡ／Ｄ変換して、モニタ出力値を出力する。
ここで、トランジスタ２０７はオフ状態であるため、オフリーク電流Ｉｏｆｆが抵抗２０６に流れる。なお、抵抗２０６の抵抗値をＲとする。このとき、ノードＮ１の電位Ｖ１は、以下の式で表される。
Ｖ１＝ＶＤＤ−（Ｒ×Ｉｏｆｆ）
ノードＮ１の電位Ｖ１は、Ａ／Ｄコンバータ２０８によってデジタル値に変換され、モニタ出力値として出力される。
Ｖ１＝ＶＤＤ−（Ｒ×Ｉｏｆｆ）
ノードＮ１の電位Ｖ１は、Ａ／Ｄコンバータ２０８によってデジタル値に変換され、モニタ出力値として出力される。
（サブモニタ回路３ａ）
図１６に、サブモニタ回路３ａの回路構成を示す。サブモニタ回路３ａは、抵抗３０６と、トランジスタ３０７と、Ａ／Ｄコンバータ３０８と、トランジスタ３０９と、インバータ３１０と、を有する。ここで、抵抗３０６、トランジスタ３０７及びＡ／Ｄコンバータ３０８は、メインモニタ回路２ａにおける抵抗２０６、トランジスタ２０７及びＡ／Ｄコンバータ２０８に相当する。なお、本実施の形態では、トランジスタ３０９がＰチャネルＭＯＳトランジスタである場合を例に説明する。
図１６に、サブモニタ回路３ａの回路構成を示す。サブモニタ回路３ａは、抵抗３０６と、トランジスタ３０７と、Ａ／Ｄコンバータ３０８と、トランジスタ３０９と、インバータ３１０と、を有する。ここで、抵抗３０６、トランジスタ３０７及びＡ／Ｄコンバータ３０８は、メインモニタ回路２ａにおける抵抗２０６、トランジスタ２０７及びＡ／Ｄコンバータ２０８に相当する。なお、本実施の形態では、トランジスタ３０９がＰチャネルＭＯＳトランジスタである場合を例に説明する。
高電位側電源端子ＶＤＤと抵抗３０６との間には、トランジスタ３０９が接続される。具体的には、トランジスタ３０９のソースには、高電位側電源端子ＶＤＤが接続される。トランジスタ３０９のドレインには、抵抗３０６の一方の端子がノードＮ２を介して接続される。トランジスタ３０９のゲートには、インバータ３１０を介して制御信号ＡＣＴＩＶＥが入力される。また、ノードＮ２には、さらにＡ／Ｄコンバータの高電位側端子が接続される。その他の回路構成は、図１５に示すメインモニタ回路２ａと同様であるため、説明を省略する。
つまり、インバータ３１０及びトランジスタ３０９は、サブモニタ回路３ａにおける電源スイッチとして用いられる。例えば、メインモニタ回路２ａのモニタ出力値（カウント値Ｃ０）が一定範囲内で安定している場合、制御信号ＡＣＴＩＶＥが０を示すため、サブモニタ回路３ａのトランジスタ３０９はオフする。それにより、ノードＮ１の電位Ｖ１は接地電圧ＧＮＤを示すとともに、Ａ／Ｄコンバータ３０８は駆動しない。一方、メインモニタ回路２ａのモニタ出力値が一定範囲外で不安定である場合、制御信号ＡＣＴＩＶＥが１を示すため、サブモニタ回路３ａのトランジスタ３０９はオンする。それにより、ノードＮ１の電位Ｖ１はトランジスタ３０７のオフリーク電流に応じた値を示すとともに、Ａ／Ｄコンバータ３０８は駆動する。
このような回路構成により、本実施の形態にかかる半導体集積回路は、チップ特性としてＭＯＳトランジスタのオフリーク電流の値を検出することにより、実施の形態１の場合と同様の効果を得ることができる。
なお、本実施の形態では、メインモニタ回路２ａにおいて、トランジスタ２０７と抵抗２０６とが直接接続される場合を例に説明したが、これに限られない。例えば、図１７に示すように、トランジスタ２０７と抵抗２０６との間が、カレントミラー回路２０９及びオペアンプ２１０を介して接続される回路構成にも適宜変更可能である。
具体的には、図１７に示すメインモニタ回路２ｂは、抵抗２０６、トランジスタ２０７及びＡ／Ｄコンバータ２０８に加え、カレントミラー回路２０９と、オペアンプ２１０と、さらに有する。また、カレントミラー回路２０９は、トランジスタ２１１、２１２を有する。なお、本実施の形態では、トランジスタ２１１、２１２がいずれもＰチャネルＭＯＳトランジスタである場合を例に説明する。
トランジスタ２１１のソースには、電源電圧ＶＨＩＧＨが供給される電源端子（以下、電源端子ＶＨＩＧＨと称す）が接続される。トランジスタ２１１のドレインには、ノードＮ４を介して、オペアンプ２１０の非反転入力端子と、トランジスタ２０７のドレインと、が接続される。トランジスタ２０７のゲート及びソースには、低電位側電源端子ＧＮＤが接続される。オペアンプ２１０の反転入力端子には、電源電圧ＶＤＤが入力される。オペアンプ２１０の出力端子には、トランジスタ２１１のゲート及びトランジスタ２１２のゲートが接続される。
トランジスタ２１２のソースには、電源端子ＶＨＩＧＨが接続される。トランジスタ２１２のドレインには、ノードＮ３を介して、抵抗２０６の一方の端子と、Ａ／Ｄコンバータ２０８の入力端子と、が接続される。抵抗２０６の他方の端子には、低電位側電源端子ＧＮＤが接続される。Ａ／Ｄコンバータ２０８は、ノードＮ３の電位Ｖ１をＡ／Ｄ変換し、モニタ出力値を出力する。
このような回路構成により、トランジスタ２０７のドレイン電圧を電源電圧ＶＤＤに維持することが可能となり、オフリーク電流Ｉｏｆｆに関するソース−ドレイン間電圧の影響を排除することができる。
また、本実施の形態では、メインモニタ回路２ｂは、トランジスタ２０７のオフリーク電流Ｉｏｆｆに応じたモニタ出力値を出力しているが、これに限られず、チップ特性の変化に応じたデジタル値を出力可能な回路構成であれば良い。したがって、例えば、メインモニタ回路として温度モニタを用い、温度変化に応じたデジタル値をモニタ出力値として出力する回路構成としても良い。
なお、図１７に示すメインモニタ回路２ｂと、図１６に示す電源スイッチと、を組み合わせてサブモニタ回路として用いることも可能である。
以上のように、上記実施の形態にかかる半導体集積回路は、常に動作し続けるメインモニタ回路と、状況に応じて動作を停止するサブモニタ回路と、を備える。ここで、メインモニタ回路のモニタ出力値の変化が小さい場合、即ち、チップ性能の変化が小さく、チップ内の内部回路に供給される電源電圧を制御する必要がない場合には、サブモニタ回路の動作を停止する。一方、メインモニタ回路のモニタ出力値の変化が大きい場合、即ち、チップ性能の変化が大きく、チップ内の内部回路に供給される電源電圧を制御する必要がある場合には、サブモニタ回路を動作させる。そして、サブモニタ回路のモニタ出力値に基づいて、当該内部回路に供給される電源電圧を制御する。それにより、本実施の形態にかかる半導体集積回路は、動作させる必要のないモニタ回路の動作を停止することができるため、消費電力の増大を抑制することができる。
さらに、本実施の形態にかかる半導体集積回路は、サブモニタ回路が停止している場合には、サブモニタ回路が動作している場合よりも、メインモニタ回路によるモニタ出力値の検出間隔を長くする。それにより、本実施の形態にかかる半導体集積回路は、メインモニタ回路の動作を抑制することができるため、消費電力の増大をさらに抑制することができる。一方、本実施の形態にかかる半導体集積回路は、サブモニタ回路が動作している場合には、メインモニタ回路及びサブモニタ回路によるモニタ出力値の検出間隔を短くする。それにより、本実施の形態にかかる半導体集積回路は、チップ性能を素早く安定させることができる。
また、このような半導体集積回路を備えた電圧制御装置は、当該半導体集積回路から出力されたモニタ出力値に基づいて電源電圧を制御することにより、モニタ回路によって消費される電力を抑制しつつ、電源電圧を制御することが可能である。
１、１ａ 半導体集積回路
２、２ａ、２ｂ メインモニタ回路
３、３ａ サブモニタ回路
３＿１〜３＿Ｎ サブモニタ回路
４ モニタ出力変化検出回路
５ 制御回路
６ 集計回路
６＿１〜６＿（Ｎ−１） 加算器
７ 電圧制御回路
８ 電圧供給回路
９ ターゲット値変化検出回路
１０ ＯＲ論理ゲート
４１ レジスタ
４２ 減算器
４３ レジスタ制御回路
５１ カウンタ
５２ 論理回路
７１ 比較回路
９１ フリップフロップ
９２ ＸＯＲ論理ゲート
１００、１０１ 電圧制御装置
２０１、３０１ リングオシレータ
２０２、３０２ 遅延ゲート
２０３、３０３ カウンタ
２０４、３０４ ＮＡＮＤ論理ゲート
２０６、３０６ 抵抗
２０７、２１１、２１２３０７、３０９ トランジスタ
２０８、３０８ Ａ／Ｄコンバータ
２０９ カレントミラー回路
２１０ オペアンプ
３０５ ＡＮＤ論理ゲート
３１０ インバータ
６０１ 平均化回路
２、２ａ、２ｂ メインモニタ回路
３、３ａ サブモニタ回路
３＿１〜３＿Ｎ サブモニタ回路
４ モニタ出力変化検出回路
５ 制御回路
６ 集計回路
６＿１〜６＿（Ｎ−１） 加算器
７ 電圧制御回路
８ 電圧供給回路
９ ターゲット値変化検出回路
１０ ＯＲ論理ゲート
４１ レジスタ
４２ 減算器
４３ レジスタ制御回路
５１ カウンタ
５２ 論理回路
７１ 比較回路
９１ フリップフロップ
９２ ＸＯＲ論理ゲート
１００、１０１ 電圧制御装置
２０１、３０１ リングオシレータ
２０２、３０２ 遅延ゲート
２０３、３０３ カウンタ
２０４、３０４ ＮＡＮＤ論理ゲート
２０６、３０６ 抵抗
２０７、２１１、２１２３０７、３０９ トランジスタ
２０８、３０８ Ａ／Ｄコンバータ
２０９ カレントミラー回路
２１０ オペアンプ
３０５ ＡＮＤ論理ゲート
３１０ インバータ
６０１ 平均化回路
Claims (15)
- チップ内に配置され、チップ内の特性ばらつきを検出するメインモニタ回路と、
チップ内に配置され、チップ内の特性ばらつきを検出するサブモニタ回路と、
前記メインモニタ回路から出力された検出結果に応じた切替制御信号を生成するモニタ出力変化検出回路と、を備え、
前記サブモニタ回路は、
特性ばらつきの検出動作を行うか否かが前記切替制御信号に基づいて制御される半導体集積回路。 - 前記モニタ出力変化検出回路は、
前記メインモニタ回路から出力された検出結果と、予め記憶されている検出結果と、の差分が所定値以下である場合には、前記サブモニタ回路の検出動作を停止させるように前記切替制御信号を生成し、
前記差分が所定値を超える場合には、前記サブモニタ回路の検出動作を行わせるように前記切替制御信号を生成することを特徴とする請求項１に記載の半導体集積回路。 - 前記モニタ出力変化検出回路は、
前記サブモニタ回路の検出動作を停止させるように前記切替制御信号を生成する場合、前記メインモニタ回路の検出結果を、予め記憶されている検出結果として記憶することを特徴とする請求項２に記載の半導体集積回路。 - 外部から与えられるクロック信号の周期に応じたイネーブル信号を生成する制御回路をさらに備え、
前記メインモニタ回路及び前記サブモニタ回路は、
前記イネーブル信号の周期に応じた間隔で検出結果を出力することを特徴とする請求項１〜３のいずれか一項に記載の半導体集積回路。 - 前記制御回路は、
前記切替制御信号に基づいて前記イネーブル信号の周期を切り替えることを特徴とする請求項４に記載の半導体集積回路。 - 前記制御回路は、
前記差分が所定値以下である場合には、前記差分が所定値を超える場合よりも、前記イネーブル信号の周期を長く制御することを特徴とする請求項５に記載の半導体集積回路。 - 複数の前記サブモニタ回路をさらに備えた請求項１〜６のいずれか一項に記載の半導体集積回路。
- 前記メインモニタ回路及び前記サブモニタ回路は、
前記イネーブル信号に基づいて設定された期間中、発振信号を生成する発振回路と、
前記発振信号の発振回数をカウントし、検出結果として出力するカウンタと、を備えた請求項１〜７のいずれか一項に記載の半導体集積回路。 - 前記メインモニタ回路及び前記サブモニタ回路は、
ＭＯＳトランジスタを備え、
前記ＭＯＳトランジスタのオフリーク電流に応じた検出結果を出力することを特徴とする請求項１〜７のいずれか一項に記載の半導体集積回路。 - 前記メインモニタ回路及び前記サブモニタ回路は、
前記ＭＯＳトランジスタのオフリーク電流に応じた電圧値をデジタル値に変換し、検出結果として出力するＡ／Ｄコンバータをさらに備えた請求項９に記載の半導体集積回路。 - 請求項１〜１０のいずれか一項に記載の半導体集積回路と、
前記サブモニタ回路から出力された検出結果に応じた電圧制御信号を生成する電圧制御回路と、
前記半導体集積回路に供給する電圧を前記電圧制御信号に基づいて制御する電圧供給回路と、を備えた電圧制御装置。 - 前記電圧制御回路は、
前記サブモニタ回路から出力される検出結果が、第１の基準値となるように前記電圧制御信号を生成することを特徴とする請求項１１に記載の電圧制御装置。 - 前記電圧制御回路は、
前記サブモニタ回路から出力される検出結果が、第１及び第２の基準値の範囲内となるように前記電圧制御信号を生成することを特徴とする請求項１１に記載の電圧制御装置。 - 前記電圧供給回路が供給する電圧は電源電圧であることを特徴とする請求項１１〜１３のいずれか一項に記載の電圧制御装置。
- 前記電圧供給回路が供給する電圧は基板バイアスであることを特徴とする請求項１１〜１３のいずれか一項に記載の電圧制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010108183A JP5507332B2 (ja) | 2010-05-10 | 2010-05-10 | 半導体集積回路及びそれを備えた電圧制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010108183A JP5507332B2 (ja) | 2010-05-10 | 2010-05-10 | 半導体集積回路及びそれを備えた電圧制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011238741A JP2011238741A (ja) | 2011-11-24 |
| JP5507332B2 true JP5507332B2 (ja) | 2014-05-28 |
Family
ID=45326405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010108183A Expired - Fee Related JP5507332B2 (ja) | 2010-05-10 | 2010-05-10 | 半導体集積回路及びそれを備えた電圧制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5507332B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2015029293A1 (ja) * | 2013-08-27 | 2017-03-02 | 株式会社ソシオネクスト | 半導体集積回路および複数の半導体集積回路を備えた電源制御システム |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3928837B2 (ja) * | 1999-09-13 | 2007-06-13 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US7120804B2 (en) * | 2002-12-23 | 2006-10-10 | Intel Corporation | Method and apparatus for reducing power consumption through dynamic control of supply voltage and body bias including maintaining a substantially constant operating frequency |
| JP2005098981A (ja) * | 2003-08-27 | 2005-04-14 | Nec Corp | 半導体集積回路装置、測定結果管理システム、及び管理サーバ |
| JP2008218722A (ja) * | 2007-03-05 | 2008-09-18 | Renesas Technology Corp | 半導体集積回路装置 |
| WO2009066431A1 (ja) * | 2007-11-22 | 2009-05-28 | Panasonic Corporation | 半導体集積回路の製造システム、製造装置、製造方法、集積回路及び通信システム |
-
2010
- 2010-05-10 JP JP2010108183A patent/JP5507332B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2011238741A (ja) | 2011-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8115559B2 (en) | Oscillator for providing a constant oscillation signal, and a signal processing device including the oscillator | |
| US8386988B2 (en) | Semiconductor integrated circuit and operating voltage control method | |
| JP2004080772A (ja) | パワーオンリセット回路とその方法 | |
| JP2004228713A (ja) | 電圧変換回路ならびにそれを備える半導体集積回路装置および携帯端末 | |
| US20140253201A1 (en) | Pulse generation in dual supply systems | |
| US20110199140A1 (en) | Semiconductor device | |
| JP2006187153A (ja) | 半導体集積回路装置、半導体回路、ｄｃ−ｄｃコンバータ、ｄｃ−ｄｃコンバータの制御回路及びｄｃ−ｄｃコンバータの制御方法 | |
| US10903822B2 (en) | Integrated oscillator | |
| WO2016098593A1 (ja) | 電源監視回路、パワーオンリセット回路、および半導体装置 | |
| US8209558B2 (en) | System and method for controlling voltage and frequency in a multiple voltage environment | |
| US20110298550A1 (en) | Ultra low power oscillator | |
| JP5507332B2 (ja) | 半導体集積回路及びそれを備えた電圧制御装置 | |
| US8836370B2 (en) | Semiconductor apparatus | |
| JP4271505B2 (ja) | 電圧変換回路ならびにそれを備える半導体集積回路装置および携帯端末 | |
| JP2006211064A (ja) | 論理回路の特性調整回路及びその方法並びにそれを用いた半導体集積回路 | |
| JPWO2009147770A1 (ja) | クロック信号増幅回路 | |
| US10892754B2 (en) | Semiconductor apparatus including power gating circuits | |
| US20160283630A1 (en) | Methods and apparatuses for sw programmable adaptive bias control for speed and yield improvement in the near/sub-threshold domain | |
| JP2004194323A (ja) | スリープ状態中のゲートリーケージを軽減するための技法 | |
| JP2011034545A (ja) | 電圧レギュレータ回路 | |
| JP2008520014A (ja) | 複数の基準回路を用いて電圧及び周波数を制御する装置及び方法 | |
| JP5308943B2 (ja) | 電源回路 | |
| JP2015119307A (ja) | 弛張発振器 | |
| JP5192467B2 (ja) | リングオシレータ回路 | |
| JP2011155351A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130208 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131217 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131219 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140213 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140304 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140319 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5507332 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |