JP2008218722A - 半導体集積回路装置 - Google Patents

Abstract

【課題】電源ノイズの発生を抑えつつ、活性化時間の短縮化を図る。
【解決手段】電源が供給されることで動作可能な回路ブロック（１２，１３，１４）と、対応する上記回路ブロックに電源を供給可能な電源スイッチ（２２，２３，２４）と、上記電源スイッチの動作を制御可能な電源スイッチコントローラ（３２，３３，３４）とを設ける。そして上記回路ブロック毎の電源復帰時の突入電流をモニタ可能な突入電流モニタ回路（１５）と、上記突入電流モニタ回路による突入電流モニタ結果に基づく、上記電源スイッチの駆動タイミング設定を可能とする設定部（１７）とを設ける。回路ブロック毎の突入電流の実測結果に基づく、電源スイッチ駆動タイミング調整を可能とすることで、電源スイッチ駆動タイミングの最適化を図る。
【選択図】図１

Description

本発明は、半導体集積回路装置、さらには、それにおいて待機状態にある回路ブロックを活性化させる際の電源ノイズを小さく抑えつつ、活性化時間の短縮化を図るための技術に関する。

半導体集積回路装置の低消費電力化のため、待機状態における消費電流を低減する技術が知られている。例えば特許文献１には、待機状態にある論理ブロックを活性化させる際の電源ノイズを小さく抑えるために、電源を供給するスイッチを所定時間ずつ遅延させながら実電源線に電気的に接続するように制御する技術が記載されている。また、特許文献２には、外部端子から供給される動作電圧を伝える電源線と、内部回路ブロックのうち非動作状態のときに記憶動作を必要としない第１の回路部分の内部電源線との間に並列形態に複数のスイッチＭＯＳＦＥＴを設け、かつ入力回路を通して供給された起動信号を順次に遅延させた制御信号により順次にオン状態にして動作電圧を供給する技術が記載されている。さらに特許文献３には、内部回路の電源スイッチをオフ状態からオン状態に切り替えるときに一斉に発生する電流（これを「突入電流」という）を抑えるために、上記電源スイッチのゲートに供給する制御信号を、先ず電流供給能力の小さい出力回路で供給し、上記制御信号が所定レベルを越えたら電流供給能力の大きな出力回路で供給する技術が記載されている。

特開２００３−２８９２４５号公報 特開平０９−２３１７５６号公報 特開２００５−２８６０８２号公報

上記特許文献１，２に記載された技術によれば、遅延時間の設定やスイッチＭＯＳＦＥＴのプロセスばらつきの影響を受けて電源オン時に流れる電流が比較的大きく変動することが考えられる。また、順次オンするＭＯＳＦＥＴに対して供給される電圧が変化するので、例えばＭＯＳＦＥＴのサイズを等しくし、時間間隔を一定にした場合、電圧低下の割合と合成抵抗値の低減の割合がほぼ一定ならほぼ一定の電流が流れるようにできるが、上記特許文献１，２ではそのような配慮が無く、その時々の電圧と合成抵抗値に対応した電流が流れてしまうことになる。この結果、ワーストケースを想定して電流を大きく絞り込むことが必要となり、そうすると、回路ブロックを活性化するに要する時間が長くなってしまう。上記特許文献３においても、駆動電流を形成するＭＯＳＦＥＴと、それによりスイッチ制御されるスイッチＭＯＳＦＥＴとのプロセスばらつき等を考慮したワーストケースを想定して電流を大きく絞り込むことが必要となり、回路ブロックを活性化するに要する時間が遅くなることが考えられる。

本発明の目的は、電源ノイズの発生を抑えつつ、活性化時間の短縮化を図った半導体集積回路装置を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。

すなわち、回路ブロックに電源を供給可能な電源スイッチと、上記電源スイッチの動作を制御可能な電源スイッチコントローラとを設ける。そして上記電源スイッチが非導通状態から導通状態に切り替えられたときに一斉に流れる電流をモニタ可能な突入電流モニタ回路と、上記突入電流モニタ回路による突入電流モニタ結果に基づく、上記電源スイッチの駆動タイミング設定を可能とする設定部とを設ける。

上記の手段によれば、回路ブロック毎の突入電流の実測結果に基づく、電源スイッチ駆動タイミング調整を可能とすることで、電源スイッチ駆動タイミングの最適化を達成する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、電源ノイズの発生を抑えつつ、活性化時間の短縮化を図った半導体集積回路装置を提供することができる。

１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態に係る半導体集積回路装置は、電源供給もしくは電源遮断が制御される回路単位とされる回路ブロック（１２，１３，１４）と、電源配線から回路を介して接地配線に流れる電流経路に設けられ、上記回路ブロックへの電源供給もしくは電源遮断を可能とする電源スイッチ（２２，２３，２４）と、上記電源スイッチの動作を制御可能な電源スイッチコントローラ（３２，３３，３４）とが設けられる。そして上記電源スイッチが非導通状態から導通状態に切り替えられたときに一斉に流れる電流（突入電流）をモニタ可能な突入電流モニタ回路（１５）と、上記突入電流モニタ回路による突入電流モニタ結果に基づく、上記電源スイッチの駆動タイミング設定を可能とする設定部（１７）とが設けられる。

上記の構成によれば、突入電流モニタ回路によって突入電流モニタが行われ、そのモニタ結果に基づいて、上記設定部に、上記電源スイッチの駆動タイミングが設定される。これにより、回路ブロック毎の突入電流の実測結果に基づく、電源スイッチ駆動タイミング調整が可能とされるので、電源スイッチ駆動タイミングの最適化を図ることができる。従って必要以上のマージン設定に起因して電源復帰が遅延されるのを回避することができる。

〔２〕このとき、上記電源スイッチコントローラ（３２，３３，３４）は、上記電源スイッチを駆動可能な第１ドライバ（３２３）と、上記第１ドライバよりも高い駆動能力によって上記電源スイッチを駆動可能な第２ドライバ（３２４）とを含んで構成することができる。そして上記設定部（１７）には、上記突入電流モニタ回路による突入電流モニタ結果に基づく、上記第２ドライバによる上記電源スイッチの駆動タイミング設定を行うことができる。

〔３〕電源供給もしくは電源遮断が制御される回路単位とされる回路ブロック（１２，１３，１４）と、電源配線から回路を介して接地配線に流れる電流経路に設けられ、上記回路ブロックへの電源供給もしくは電源遮断を可能とする電源スイッチ（２２，２３，２４）と、上記電源スイッチの動作を制御可能な電源スイッチコントローラ（３２，３３，３４）とが設けられる。そして、上記電源スイッチが非導通状態から導通状態に切り替えられたときに一斉に流れる電流（突入電流）をモニタ可能な突入電流モニタ回路（１５）と、上記突入電流モニタ回路による突入電流モニタ結果に基づく、上記電源スイッチコントローラの電源スイッチ駆動能力設定を可能とする設定部（１７）とが設けられる。

上記の構成によれば、突入電流モニタ回路によって突入電流モニタが行われ、そのモニタ結果に基づいて、上記設定部に、上記電源スイッチコントローラの電源スイッチ駆動能力が設定される。これにより、回路ブロック毎の突入電流の実測結果に基づく、上記電源スイッチコントローラの電源スイッチ駆動能力調整が可能とされるので、電源スイッチ駆動能力の最適化を図ることができる。従って必要以上のマージン設定に起因して電源復帰が遅延されるのを回避することができる。

〔４〕上記〔１〕又は〔３〕において、消費電流の低減を図るには、上記回路ブロック毎に流れる突入電流のモニタが行われる場合にのみ、上記突入電流モニタ回路に動作用電源を供給可能なトランジスタ（７０１）を設けると良い。

〔５〕上記〔１〕又は〔３〕において、上記半導体集積回路装置には、外部から上記回路ブロックに電源を供給するための第１電源パッド（Ｐ１）と、上記第１電源パッドとは別に設けられ、突入電流モニタ時の電源電圧供給を可能とする第２電源パッド（Ｐ２）とを設けることができる。上記突入電流モニタ回路（１５）は、供給される電源電圧に応じた周波数で発振可能なリングオシレータ（２０１）と、上記リングオシレータの発振周波数を測定可能なカウンタ（２０２）とを含んで構成することができる。このとき、上記第１電源パッドと上記第２電源パッドとが抵抗素子（Ｒ１又はＲ２）によって結合された状態で、上記第２電源パッドから電源供給が行われた場合の上記カウンタの出力値に基づいて、上記回路ブロックの突入電流モニタを行うことができる。

〔６〕上記〔１〕又は〔３〕において、上記突入電流モニタ回路は、上記第１電源パッドと上記第２パッドとの間の電位差を増幅可能なアンプ（３０１）を含んで構成することができる。このとき、上記第１電源パッドと上記第２電源パッドとが抵抗素子（Ｒ１又はＲ２）によって結合された状態で、上記第２電源パッドから上記抵抗素子を介して上記回路ブロックに電源電圧の供給が行われた場合の上記アンプの出力電位に基いて、上記回路ブロックの突入電流モニタを行うことができる。

〔７〕上記〔１〕又は〔３〕において、上記突入電流モニタ回路は、上記電源パッドと上記回路ブロックの電源端子とに結合された第１コイル（Ｌ１）と、上記第１コイルに対して磁気的に結合可能な第２コイル（Ｌ２）と、上記第１コイルに流れる電流に応じて上記第２コイルに誘起された電圧を増幅可能なアンプ（４０１）とを含んで構成することができる。このとき、上記電源パッドから上記第１コイルを介して電源供給が行われた場合の上記アンプの出力電位に基づいて、上記回路ブロックの突入電流モニタを行うことができる。

〔８〕上記〔１〕又は〔３〕において、突入電流モニタを効率よく行うには、シミュレーション解析により、電源電圧の低下により弊害を生ずるとされた箇所に上記突入電流モニタ回路を配置することができる。

〔９〕上記〔１〕において、上記設定部（１７）は、上記電源スイッチの駆動タイミングを調整するための情報を保持可能な保持部を含んで構成することができる。そしてこの保持部の保持情報に従って、上記電源スイッチの駆動タイミング制御が行われる。

〔１０〕上記〔３〕において、上記設定部（１７）は、上記電源スイッチコントローラの上記電源スイッチ駆動能力の調整情報を保持可能な保持部を含んで構成することができる。そしてこの保持部の保持情報に従って、上記電源スイッチコントローラの上記電源スイッチ駆動能力が制御される。

〔１１〕電源供給もしくは電源遮断が制御される回路単位とされる回路ブロック（１２，１３，１４）と、電源配線から回路を介して接地配線に流れる電流経路に設けられ、上記回路ブロックへの電源供給もしくは電源遮断を可能とする電源スイッチ（２２，２３，２４）と、上記電源スイッチの動作を制御可能な電源スイッチコントローラ（３２，３３，３４）とが設けられる。そして、上記電源スイッチが非導通状態から導通状態に切り替えられたときに一斉に流れる電流をモニタ可能な突入電流観測回路（２００）が設けられる。上記電源スイッチコントローラは、上記電源スイッチを駆動可能な第１ドライバ（３２３）と、上記第１ドライバよりも高い駆動能力によって上記電源スイッチを駆動可能な第２ドライバ（３２４）と、上記第１ドライバによって上記電源スイッチの駆動が開始された後、上記突入電流観測回路での観測結果が予め設定された値に達した時点で上記第２ドライバを導通させるための制御論理（３２２）とを含んで成る。

〔１２〕上記〔１１〕において、上記突入電流観測回路は、上記回路ブロック毎の突入電流を検出するとともに、その検出結果を積分して出力する機能を含んで構成することができる。

〔１３〕上記〔１１〕において、上記電流観測回路は、上記回路ブロック毎の突入電流を検出するとともに、その検出結果を微分して出力する機能を含んで構成することができる。

〔１４〕電源供給もしくは電源遮断が制御される回路単位とされる回路ブロック（１２，１３，１４）と、電源配線から回路を介して接地配線に流れる電流経路に設けられ、上記回路ブロックへの電源供給もしくは電源遮断を可能とする電源スイッチ（２２，２３，２４）と、上記電源スイッチの動作を制御可能な電源スイッチコントローラ（３２，３３，３４）とが設けられる。そして、上記電源スイッチの上記回路ブロック側の電位レベルを検出する検出回路（２３０）が設けられる。上記電源スイッチコントローラは、上記電源スイッチを駆動可能な第１ドライバ（３２３）と、上記第１ドライバよりも高い駆動能力によって上記電源スイッチを駆動可能な第２ドライバ（３２４）と、上記第１ドライバによって上記電源スイッチの駆動が開始された後、上記検出回路の検出結果が予め定められた値に達した時点で上記第２ドライバを導通させるための制御論理（３２２）とを含んで成る。

上記の構成によれば、上記制御論理は、上記第１ドライバによって上記電源スイッチの駆動が開始された後、上記検出回路の検出結果が予め定められた値に達した時点で上記第２ドライバを導通させる。これにより、電源スイッチ駆動タイミングの最適化を図ることができる。また、突入電流の低減を検出して電源スイッチの駆動制御を動的に行うことができるので、回路ブロックの駆動順番の変更等に容易に対応することができる。

〔１５〕上記〔１４〕において、上記検出回路は、上記電源スイッチの上記回路ブロック側の電位レベルを検出するとともに、それを微分して出力する機能を含んで構成することができる。

〔１６〕上記〔１〕、〔３〕、又は〔１１〕において、上記電源電圧を形成する電源回路を設けることができる、この電源回路には、上記電源電圧に応じた周波数で発振可能なリングオシレータ（６０５）と、上記リングオシレータの発振周波数を測定可能なカウンタ（６０６）とが設けられる。さらに上記回路ブロックの動作時における上記カウンタの出力値と、上記回路ブロックの非動作時における上記カウンタの出力値とが互いに等しくなるように上記電源電圧のレベルを制御可能な制御回路（６０２）が設けられる。

〔１７〕上記〔１４〕において、上記検出回路は、上記回路ブロックの近傍に配置され、上記回路ブロックと共通の電源電圧が供給されることにより、上記電源電圧に応じた周波数で発振可能なリングオシレータ（２０１）と、上記リングオシレータの発振周波数を測定可能なカウンタ（２０２）とを含んで構成することができる。このとき、上記第１ドライバにより上記電源スイッチが導通された後の上記カウンタの出力値が、上記電源スイッチが導通される前の状態に戻った時点で上記第２ドライバによる上記電源スイッチの駆動が開始される。

２．実施の形態の説明
次に、実施の形態について更に詳述する。

尚、実施の形態を説明するための全図において同一の部材には原則として同一の符号を付すことにより、その説明を省略する。

図１には、本発明にかかる半導体集積回路装置の一例とされるＳｏＣ（System On a Chip）が示される。ＳｏＣは、マイクロコンピュータの主要機能を搭載した半導体チップとされ、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。図１に示されるＳｏＣ１０は、特に制限されないが、複数の回路ブロック（ＣＢＬＫ）１１，１２，１３，１４、突入電流モニタ回路（ＭＴＲ）１５、電源スイッチ２２，２３，２４、電源スイッチコントローラ（ＶＳＷＣ）３２，３３，３４、及びシステムコントローラ（ＳＣＮＴ）１６を含む。

上記回路ブロック１１，１２，１３，１４は、それぞれ複数の回路素子の組み合わせによって形成される。ここで、回路ブロック１１には、中央処理装置（ＣＰＵ）などが含まれ、この回路ブロック１１については常時電源が供給される。電源スイッチ２２，２３，２４は、電源配線（Ｖｄｄライン）から回路を介して接地配線（Ｖｓｓライン）に流れる電流経路に設けられ、回路ブロック１２，１３，１４への電源供給もしくは電源遮断を行うことができる。電源スイッチ２２，２３，２４が導通されることによって、対応する回路ブロック１２，１３，１４への電源供給が行われる。また、電源スイッチ２２，２３，２４が非導通状態にされると、回路ブロック１２，１３，１４への電源供給は行われない。この状態を「電源遮断」という。ＳｏＣ１０が適用されるユーザシステムの動作において、現在必要な回路ブロックのみに電源給電が行われ、他の回路ブロックについては電源が遮断されることで、消費電力の低減が図られる。電源スイッチ２２，２３，２４は、ｎチャンネル型ＭＯＳトランジスタとされ、それぞれ対応する電源スイッチコントローラ３２，３３，３４からのゲート信号ＧＡＴＥによってオン・オフ動作が制御される。複数の回路ブロック１１，１２，１３，１４の動作用電源は、高電位側電源Ｖｄｄ、低電位側電源Ｖｓｓとされる。高電位側電源Ｖｄｄは、第１ＶｄｄパッドＰ１を介して行われる。ウェーハプロービングなどの検査時の高電位側電源Ｖｄｄ供給は第２ＶｄｄパッドＰ２を介して行われる。低電位側電源Ｖｓｓはグランドレベルとされ、図示されないＶｓｓパッドを介して供給される。

電源遮断状態の回路ブロックに対して電源供給を開始して回路を活性化することを電源復帰という。この電源復帰に際して、上記システムコントローラ１６は、上記電源スイッチコントローラ３２，３３，３４に対してリクエスト信号ＲＥＱを出力する。上記電源スイッチコントローラ３２，３３，３４は、このリクエスト信号ＲＥＱに基づいて対応する電源スイッチ２２，２３，２４の動作を制御する。この制御状態はアクノリッジ信号ＡＣＫによってシステムコントローラ３４に伝達される。上記突入電流モニタ回路１５は、ウェーハプロービングなどの検査時に第２ＶｄｄパッドＰ２を介して高電位側電源Ｖｄｄの供給が行われた場合において、各回路ブロック１２，１３，１４に流れる突入電流のモニタを可能とする。この突入電流モニタ結果に基づいて、上記電源スイッチ２２，２３，２４の駆動タイミング設定や、上記電源スイッチコントローラ３２，３３，３４の電源スイッチ駆動能力設定を行うことができる。この駆動タイミング設定や電源スイッチ駆動能力設定は、システムコントローラ１６内に設けられた設定部１７に対して行うことができる。この設定部１７は、特に制限されないが、ヒューズ回路やレジスタによって形成することができる。ヒューズ回路への情報設定は、対応するヒューズを溶断するか否かによって可能とされる。レジスタへの情報設定は、回路ブロック１１に含まれる中央処理装置（ＣＰＵ）を介して行うことができる。システムコントローラ１６は、このタイミング設定部や能力設定部の設定内容に従って制御信号ＣＮＴＬを生成して、対応する電源スイッチコントローラ３２，３３，３４の動作を制御する。

次に、各部の詳細な構成及び動作について説明する。

図１１には、回路ブロック１２と電源スイッチ２２との関係が示される。

電源スイッチ２２は、複数のｎチャネル型ＭＯＳトランジスタが並列接続されて成る。この電源スイッチ２２を形成する複数のｎチャネル型ＭＯＳトランジスタは、電源コントローラ３２によってゲート信号ＧＡＴＥがハイレベルにされることでオン（導通状態）される。これによって、回路ブロック１２におけるユーザ論理の仮想接地（Ｖｓｓｍ）ラインの電荷が引き抜かれて電位側電源Ｖｓｓレベルに等しくされる。これによって回路ブロック１２が活性化される。このとき、回路には突入電流ｉｄｄが流れる。突入電流ｉｄｄが流れることで、低電位側電源Ｖｓｓレベルが一時的に上昇され、これがノイズや誤動作の主要因とされる。

図２には、突入電流モニタ回路１５の構成例が示される。

突入電流モニタ回路１５は、図２に示されるように、供給される電源電圧に応じた周波数で発振可能なリングオシレータ２０１と、このリングオシレータ２０１の発振周波数を測定可能なカウンタ２０２とを含んで成る。リングオシレータ２０１には、その動作用電源として、高電位側電源Ｖｄｄ及び低電位側電源Ｖｓｓが供給される。このリングオシレータ２０１は、イネーブル信号ｅｎがハイレベルとされることで発振する。突入電流モニタを行わない期間には、イネーブル信号ｅｎをローレベルにネゲートしてリングオシレータ２０１の動作を停止させることにより、無駄な電流消費を回避することができる。尚、突入電流モニタ回路１５への電源供給を停止可能なスイッチを追加することにより、突入電流モニタを行わない期間には突入電流モニタ回路１５への電源供給を停止するように構成しても良い。

高電位側電源Ｖｄｄは、第１ＶｄｄパッドＰ１又は第２ＶｄｄパッドＰ２を介して供給される。低電位側電源Ｖｓｓは、ＶｓｓパッドＰ３を介して供給される。第１ＶｄｄパッドＰ１と、第２ＶｄｄパッドＰ２とを結合するように抵抗素子Ｒ１又はＲ２が設けられる。抵抗素子Ｒ１は、外付け抵抗であり、チップ境界２０３の外側に配置される。抵抗素子Ｒ２は、内部抵抗であり、チップ境界２０３の内側に配置される。抵抗素子Ｒ２がチップに内蔵されている場合には、外付けの抵抗素子Ｒ１を省略することができる。抵抗素子Ｒ２がチップに内蔵されていない場合には、突入電流測定のためのウェーハプロービングの際に、外付けの抵抗素子Ｒ１を設ければ良い。突入電流モニタのためのプロービングにおいて、第２ＶｄｄパッドＰ２に高電位側電源Ｖｄｄが供給される。このとき、抵抗素子Ｒ１，Ｒ２で電圧降下を生じ、リングオシレータ２０１に供給される電源電圧が低下される。リングオシレータ２０１での発振周波数は、供給される電源電圧レベルに応じて変化する。つまり、電源電圧レベルが低くなればリングオシレータ２０１の発振周波数も低くなる。そこで、リングオシレータ２０１の発振周波数をカウンタ２０２で測定することにより、そのときの電源電圧レベルを把握することができ、それを電流に変換することで電流モニタが可能とされる。電源スイッチ２２が導通されたとき、回路ブロック１２には瞬間的に突入電流が流れる。従って、電源スイッチ２２が導通された際のリングオシレータ２０１の発振周波数には、電源スイッチ２２が導通された際の突入電流が反映されており、そのときの発振周波数をカウンタ２０２で測定すれば、それに基づいて突入電流のモニタが可能となる。リングオシレータ２０１の発振周波数をカウンタ２０２で測定し、その測定結果に基づいてそのときの電源電圧レベルを把握するには、カウント数（発振周波数）と電源電圧レベルとの関係に基づいて予め作成された変換テーブルを用いるのが便利である。変換テーブルは読み出し専用テーブルに形成することができる。電源電圧レベルが把握できれば、Ｉ＝Ｖ／Ｒの関係から電流モニタが可能となる。

ここで、抵抗素子Ｒ２は、チップに内蔵されるため、チップ占有面積の観点で、あまり大きな抵抗値とすることができない。それに対して外付けの抵抗素子Ｒ１には、大きな抵抗値を有するものを用いることができる。抵抗値が大きい場合、そこでの電圧降下が大きくなるため、突入電流モニタの感度が高くなるので、比較的小さな突入電流でも容易にモニタできるという利点がある。

図３及び図４には、突入電流モニタ回路１５の別の構成例が示される。

図３に示される突入電流モニタ回路１５は、図３に示されるように、第１ＶｄｄパッドＰ１と上記第２ＶｄｄパッドＰ２との間の電位差を増幅する差動アンプ３０１を含んで構成される。差動アンプ３０１の出力信号を電流に変換することで突入電流モニタが可能となる。

図４に示される突入電流モニタ回路１５は、ＶｄｄパッドＰ１と回路ブロック１２の電源端子とに結合された第１コイルＬ１と、それに対して磁気的に結合可能な第２コイルＬ２と、上記第１コイルＬ１に流れる電流に応じて上記第２コイルＬ２に誘起された電圧を増幅するアンプ４０１とを含んで構成される。アンプ４０１の出力信号を電流に変換することで、第１コイルＬ１に流れる電流（Δｉ／Δｔ）の観測、すなわち突入電流モニタが可能となる。

図５には、電源スイッチコントローラ３２の構成例が示される。

電源スイッチコントローラ３２は、図５に示されるように、バイアス回路（ＢＩＳ）３２１、ｐチャネル型ＭＯＳトランジスタ３２３（第１ドライバ）、ｎチャネル型ＭＯＳトランジスタ３２９、ｐチャネル型ＭＯＳトランジスタ３２４（第２ドライバ）、制御論理（ＬＯＧ）３２２、シュミット回路３２５、分圧抵抗素子Ｒ１１，Ｒ１２及び比較回路３２６を含んで成る。ｐチャネル型ＭＯＳトランジスタ３２３，３２４は、高電位側電源Ｖｃｃに結合される。バイアス回路３２１はリクエスト信号ＲＥＱがローレベルにされることで活性化されて、ｐチャネル型ＭＯＳトランジスタ３２３に所定のバイアス電圧を供給する。これによりｐチャネル型ＭＯＳトランジスタ３２３には定電流Ｉ０が流れる。ｎチャネル型ＭＯＳトランジスタ３２９は、リクエスト信号ＲＥＱがハイレベルにされ、インバータ３２７の出力信号がローレベルにされることでオフされる。この状態で、ゲート信号ＧＡＴＥがハイレベルにされ、それによって電源スイッチ２２が導通される。ｐチャネル型ＭＯＳトランジスタ３２４は制御論理３２２によって制御される。ｐチャネル型ＭＯＳトランジスタ３２４が導通されると、ゲート信号ＧＡＴＥがハイレベルにされることで電源スイッチ２２が導通される。ｐチャネル型ＭＯＳトランジスタ３２４の負荷駆動能力は、ｐチャネル型ＭＯＳトランジスタ３２３の負荷駆動能力よりも大きく設定される。ｐチャネル型ＭＯＳトランジスタ３２３による電源スイッチ２２の駆動タイミングがリクエスト信号ＲＥＱのアサートタイミングで決定されるのに対して、ｐチャネル型ＭＯＳトランジスタ３２４による電源スイッチ２２の駆動タイミングは、制御論理３２２の出力信号によって決定される。制御論理３２２は、リクエスト信号ＲＥＱ、シュミット回路３２５の出力信号、及びシステムコントローラ１６からの制御信号ＣＮＴＬの論理和を得ることで、ｐチャネル型ＭＯＳトランジスタ３２４を制御するための信号を形成する。電源スイッチ２２を駆動するためのゲート信号ＧＡＴＥは、モニタ信号ＭＯＮＩとしてシュミット回路３２５に伝達され、そこで波形整形された後に制御論理３２２に伝達される。また、シュミット回路３２５の出力信号は比較器３２６に伝達され、そこで高電位側電源Ｖｃｃの電位を分圧するための分圧抵抗素子Ｒ１１，Ｒ１２で決定される参照電圧と比較されることによってアクノリッジ信号ＡＣＫが形成される。尚、リクエスト信号ＲＥＱがローレベルになると、ｎチャネル型ＭＯＳトランジスタ３２９がオンされ、ｐチャネル型ＭＯＳトランジスタ３２３，３２４がオフされるため、ゲート信号ＧＡＴＥがローレベルになり、電源スイッチ２２は非導通状態にされる。このとき、回路ブロック１２は電源遮断状態とされる。

尚、他の電源スイッチコントローラ３３，３４も上記電源スイッチコントローラ３２と同様に構成される。

上記ＳｏＣが多数形成されたウェーハのウェーハプロービングにおいて、第２ＶｄｄパッドＰ２を介して電源電圧の供給が行われ、電源スイッチコントローラ３２，３３，３４によってゲート信号ＧＡＴＥがハイレベルにされた場合の各回路ブロック毎の突入電流ｉｄｄが突入電流モニタ回路１５を介してモニタされる。このモニタ結果に基づいて、ｐチャネル型ＭＯＳトランジスタ３２４の導通タイミング、すなわち、ｐチャネル型ＭＯＳトランジスタ３２４による電源スイッチ２２，２３，２４の駆動タイミングが決定され、その情報が設定部１７に設定される。ここで、ｐチャネル型ＭＯＳトランジスタ３２４による電源スイッチ２２，２３，２４の駆動タイミングは、リクエスト信号ＲＥＱがハイレベルにアサートされてから突入電流が減少されるまでの期間だけ遅延される。つまり、突入電流の影響を回避するため、リクエスト信号ＲＥＱがハイレベルにアサートされて突入電流が流れてしまうのを待ってからｐチャネル型ＭＯＳトランジスタ３２４による電源スイッチ２２，２３，２４の駆動が開始される。

ＳｏＣ１０が適用されるユーザシステムにおいてＳｏＣ１０への電源供給は第１ＶｄｄパッドＰ１を介して行われる。このユーザシステム動作では、必要な回路ブロックのみに電源給電が行われ、他の回路ブロックについては電源が遮断されることで、消費電力の低減が図られる。

図６には、図１に示される回路における主要部の動作タイミングが示される。図６に示される動作タイミング例において、ａ，ｂ，ｃは、回路ブロック２２，２３，２４に対応している。電源遮断された回路ブロックについての電源復帰は、リクエスト信号ＲＥＱによって指示される。リクエスト信号ＲＥＱがハイレベルにアサートされることによって、対応する電源スイッチコントローラ３２，３３，３４におけるｐチャネル型ＭＯＳトランジスタ３２３（第１ドライバ）により、対応する電源スイッチ２２，２３，２４が駆動される（ＳＤＲＩＶＥ＿ＯＮ）。そして、設定部１７に設定された情報に従って、対応する電源スイッチコントローラ３２，３３，３４におけるｐチャネル型ＭＯＳトランジスタ３２４（第２ドライバ）によって対応する電源スイッチ２２，２３，２４が駆動される（ＢＤＲＩＶＥ＿ＯＮ）。このタイミング例では、電源スイッチコントローラ３２，３３，３４におけるｐチャネル型ＭＯＳトランジスタ３２３（第１ドライバ）により、対応する電源スイッチ２２，２３，２４がほぼ同時に駆動され、各回路ブロック２２，２３，２４に流れる突入電流ｉｄｄが減少した直後に、電源スイッチコントローラ３２，３３，３４におけるｐチャネル型ＭＯＳトランジスタ３２４（第２ドライバ）によって対応する電源スイッチ２２，２３，２４の駆動が開始される。これにより、各回路ブロック２２，２３，２４毎の仮想接地（Ｖｓｓｍ）ラインの電位が、低電位側電源Ｖｓｓレベルにされることで電源復帰が完了される。

上記例によれば、以下の作用効果を得ることができる。

（１）各回路ブロック２２，２３，２４に流れる突入電流ｉｄｄが減少した直後に、電源スイッチコントローラ３２，３３，３４におけるｐチャネル型ＭＯＳトランジスタ３２４（第２ドライバ）によって、対応する電源スイッチ２２，２３，２４の駆動が開始されるため、突入電流ｉｄｄに起因して、低電位側電源Ｖｓｓラインの電位が上昇することによってノイズが発生されるのが回避される。

また、ウェーハプロービングにおいて、回路ブロック毎の突入電流が実測され、それに基づいて、ｐチャンネル型ＭＯＳトランジスタ３２４（第２ドライバ）の電源スイッチ駆動タイミングが調整されるため、突入電流ｉｄｄが減少した直後に、ｐチャネル型ＭＯＳトランジスタ３２４（第２ドライバ）によって、対応する電源スイッチ２２，２３，２４の駆動を開始することができ、電源スイッチ２２，２３，２４の駆動タイミングが最適化される。従って必要以上のマージン設定に起因して電源復帰が遅延されるのを回避することができる。

（２）回路ブロック毎に流れる突入電流のモニタが行われる場合にのみ、突入電流モニタ回路１５に動作用電源を供給可能なｐチャネル型ＭＯＳトランジスタ７０１が設けられることで、突入電流モニタ回路１５での無駄な電流消費を回避することができる。

（３）リングオシレータ２０１と、その発振周波数を測定可能なカウンタ２０２とが設けられることにより、ウェーハプロービングにおいて、回路ブロック毎の突入電流の実測を容易に行うことができる。

（４）差動アンプ３０１を設けるようにしても、ウェーハプロービングにおいて、回路ブロック毎の突入電流の実測を容易に行うことができる。

（５）上記電源パッドと上記回路ブロックの電源端子とに結合された第１コイルＬ１、この第１コイルに対して磁気的に結合可能な第２コイルＬ２、上記第１コイルＬ１に流れる電流に応じて上記第２コイルＬ２に誘起された電圧を増幅可能なアンプ４０１を設けるようにしても、ウェーハプロービングにおいて、回路ブロック毎の突入電流の実測を容易に行うことができる。

（６）電源スイッチ２２，２３，２４の駆動タイミングを調整するための情報は、ヒューズ回路やレジスタなどの保持部によって的確に保持することができ、この保持部に保持された情報に従って、電源スイッチ２２，２３，２４の駆動タイミングを調整することができる。

図７には、ＳｏＣ１０の別の構成例が示される。

図７に示されるＳｏＣ１０では、図３に示されるように、第１ＶｄｄパッドＰ１と上記第２ＶｄｄパッドＰ２との間の電位差を増幅する差動アンプ３０１が設けられ、この差動アンプ３０１の出力信号を電流に変換することで突入電流モニタを行うようにしている。図７に示されるＳｏＣ１０が、図１などに示されるのと大きく異なるのは、ウェーハプロービングによる検査後に、第１ＶｄｄパッドＰ１及び第２ＶｄｄパッドＰ２がインナーリード８０１に共通にボンディングされることにより、差動アンプ３０１の差動入力端子が短絡されている点である。つまり、ウェーハプロービングによる検査後には、突入電流モニタが行われないため、差動アンプ３０１の差動入力端子が短絡されることで、差動アンプ３０１の出力端子から所望な信号が出力されないようにする。

上記のように差動アンプ３０１の差動入力端子が短絡された場合でも差動アンプ３０１の出力端子にはオフセットレベルが出力される。これを排除するには、図８に示されるように、電源スイッチを形成するｐチャネル型ＭＯＳトランジスタ７０１を介して差動アンプ３０１に動作用電源を供給するようにする。かかる構成において突入電流モニタを行わない期間には、ｐチャネル型ＭＯＳトランジスタ７０１を非導通状態にすることで、差動アンプ３０１への電源供を停止する。

突入電流モニタを円滑に行えるようにするには、特に電圧降下の大きな箇所に突入電流モニタ回路１５を配置すると良い。電圧降下の大きな箇所は、システム構成によって異なるので、シミュレーション解析により把握すると良い。尚、一般的には、図９に示されるように、第１ＶｄｄパッドＰ１の近傍域９０１や、各回路ブロック（ＣＢＬＫ）における縁辺部域９０２、各回路ブロック（ＣＢＬＫ）における中央部域９０３などは、特に電圧降下の大きな箇所と考えられ、突入電流モニタ回路１５を配置するのに好適と考えられる。

例えば図１８に示されるように、複数の回路ブロックＭ１，Ｍ２，Ｍ３，Ｍ４の突入電流は、時間の経過に伴って減少する。図１８において横軸は時間、縦軸は電流である。また、複数の回路ブロックＭ１，Ｍ２，Ｍ３，Ｍ４の電源電圧は、図１９に示されるように、上記突入電流に対応して変動され、その変動幅は時間の経過に伴って減少される。図１９において横軸は時間、縦軸は電圧である。複数の回路ブロックＭ１，Ｍ２，Ｍ３，Ｍ４の電源復帰が同時に行われた場合には、突入電流によって他の回路ブロックが誤動作する場合がある。これに対して、図１８、図１９に示されるように、複数の回路ブロックＭ１，Ｍ２，Ｍ３，Ｍ４の電源復帰のタイミングがずれている場合には、突入電流の発生タイミングがずれるため、他の回路ブロックの突入電流に起因して他の回路ブロックが誤動作するのを回避することができる。例えば図１０に示されるように複数の回路ブロック１２，１３，１４を含んでＳｏＣ１０が構成される場合において、回路ブロック１２の電源復帰時の突入電流によって、回路ブロック１３，１４が誤動作するものとする。かかる場合には、回路ブロック１２の電源復帰時の突入電流が減少された後に回路ブロック１３，１４の電源復帰を行うようにすると良い。このような電源復帰制御は、回路ブロック１２，１３，１４毎の電源復帰時の突入電流を予め測定し、回路ブロック１２，１３，１４の電源復帰の順番等を勘案して、各回路ブロック間の電源復帰の待ち時間を決定し、この各回路ブロック間の電源復帰の待ち時間を設定部１７へ設定することによって、回路ブロック１２，１３，１４間の電源復帰のタイミングを調整すると良い。この回路ブロック１２，１３，１４間の電源復帰のタイミング調整により、上記の誤動作を回避することができる。

また、回路ブロック１２，１３，１４の電源復帰制御において、回路ブロック毎の電流状態をリアルタイムでモニタし、回路ブロックの電源復帰時によって突入電流が発生した場合に、他の回路ブロックの電源復帰を動的に遅延させるようにしてもよい。この場合の遅延時間は、各回路ブロック毎の突入電流に基づいて決定され、設定部１７に予め設定される。これにより、回路ブロックの電源復帰時によって突入電流が発生した場合には、当該回路ブロックについて予め設定されている遅延時間だけ、他の回路ブロックについての電源復帰が遅延されるので、上記の誤動作を回避することができる。

図１２には、電源スイッチコントローラ３２の別の構成例が示される。

図１２に示される電源スイッチコントローラ３２が、図５に示されるのと大きく相違するのは、第１ドライバを形成するｐチャネル型ＭＯＳトランジスタ３２３として、互いに並列接続可能な複数のｐチャネル型ＭＯＳトランジスタが設けられ、このｐチャネル型ＭＯＳトランジスタの並列接続個数が切り替えられることによって、第１ドライバの駆動能力の調整が可能となっている点である。上記ｐチャネル型ＭＯＳトランジスタの並列接続個数の切り替えは、切り替え制御信号ＳＣＮに応じてセレクタ（ＳＥＬ）１２１によって制御される。上記切り替え制御信号ＳＣＮは、図１に示されるシステムコントローラ１６によって形成される。すなわち、突入電流モニタ回路１５による突入電流モニタ結果に基づいて、上記電源スイッチコントローラ１６の電源スイッチ駆動能力設定情報が設定部１７に設定され、上記電源スイッチコントローラ３２は、この電源スイッチ駆動能力設定情報に基づいて、上記切り替え制御信号ＳＣＮを形成する。例えば回路ブロックの電源復帰時の突入電流が流れ過ぎることが、ウェーハプロービング時の突入電流モニタ回路１５の出力に基づいて判明した場合には、電源スイッチ駆動能力設定情報を設定部１７に設定することで、第１ドライバを形成するｐチャネル型ＭＯＳトランジスタ３２３の並列接続個数を減少させ、第１ドライバの駆動能力を低減することができる。これにより当該回路ブロックの電源復帰時の突入電流を低減することができる。また、回路ブロックの電源復帰時の突入電流が少ないことが、ウェーハプロービング時の突入電流モニタ回路１５の出力に基づいて判明した場合には、上記の場合とは逆に、第１ドライバを形成するｐチャネル型ＭＯＳトランジスタ３２３の並列接続個数を増大少させ、第１ドライバの駆動能力を上げることができる。それにより、仮想接地（Ｖｓｓｍ）ラインの電荷を高速に引き抜くことができる。このようにウェーハプロービングによる突入電流の実測結果に基づいてｐチャネル型ＭＯＳトランジスタ３２３（第１ドライバ）の駆動能力を調整することにより、ｐチャネル型ＭＯＳトランジスタ３２３（第１ドライバ）による電源スイッチ駆動の最適化を図ることができる。

図１３には、電源スイッチコントローラ３２（３３，３４）の別の構成例が示される。

電源スイッチコントローラ３２（３３，３４）が、図１３（Ａ）に示されるように、ｐチャネル型ＭＯＳトランジスタ３２３，３２４とｎチャネル型ＭＯＳトランジスタ３２９を含み、ｐチャネル型ＭＯＳトランジスタ３２３によって第１ドライバが形成され、ｐチャネル型ＭＯＳトランジスタ３２４によって第２ドライバが形成される場合において、図１３（Ｂ）に示されるように、ｐチャネル型ＭＯＳトランジスタ３２３（第１ドライバ）を駆動するためのゲート電圧レベル（バイアスレベル）を制御可能なゲートレベル制御回路１３１を設け、このゲートレベル制御回路１３１によりゲート電圧レベルを制御することで、電源スイッチ２２の駆動状態を調整することができる。このとき、突入電流モニタ回路１５による突入電流モニタ結果に基づいて、ゲートレベル制御回路１３１によりゲート電圧レベルを制御することで、電源スイッチ２２の駆動の際の定電流量Ｉ０を調整することができる。また、図１３（Ｃ）に示されるように、第１ドライバとして、ｐチャンネル型ＭＯＳトランジスタ３２３の他に、ｐチャネル型ＭＯＳトランジスタ１３３，１３４の直列回路、ｐチャネル型ＭＯＳトランジスタ１３５〜１３８の直列回路を設け、それらをセレクタ１３２で選択可能とすることで、電源スイッチ２２の駆動に関与する第１ドライバの切り替えを行うようにしても良い。ｐチャネル型ＭＯＳトランジスタ３２３，１３３〜１３８のゲートサイズ（ゲート幅／ゲート長）が、互いに等しくされた場合、ｐチャンネル型ＭＯＳトランジスタ３２３、ｐチャネル型ＭＯＳトランジスタ１３３，１３４の直列回路、ｐチャネル型ＭＯＳトランジスタ１３５〜１３８の直列回路の順に駆動能力が低下される。上記ゲートレベル制御回路１３１やセレクタ１３２は、切り替え制御信号ＳＣＮによって制御される。

図１４には、電源スイッチコントローラ３２（３３，３４）の動作タイミングが示される。

時間Ｔ０はスリープ状態（Ｓｌｅｅｐ）、時間Ｔ１〜Ｔ４は復帰制御状態（Ｗａｋｅ−ｕｐ）、時間Ｔ５はアクティブ状態（Ａｃｔｉｖｅ）を示している。リクエスト信号ＲＥＱがハイレベルにアサートされることで、ｐチャネル型ＭＯＳトランジスタ３２３（第１ドライバ）により電源スイッチ２２の駆動が開始され、時間Ｔ２でゲート信号ＧＡＴＥが平衡状態となる。この間に突入電流が流れ、仮想接地（Ｖｓｓｍ）ラインのレベルが低電位側電源Ｖｓｓレベルに近づく。時間Ｔ４でｐチャネル型ＭＯＳトランジスタ３２４（第２ドライバ）が導通されると、仮想接地（Ｖｓｓｍ）ラインのレベルが低電位側電源Ｖｓｓレベルに等しくなる。ゲート信号ＧＡＴＥのレベルが高電位側電源Ｖｄｄの９０％に到達した時点でアクノリッジ信号ＡＣＫがローレベルからハイレベルに遷移される。また、リクエスト信号ＲＥＱがローレベルにネゲートされることで、電源スイッチ２２の駆動が停止され、スリープ状態に遷移される。

図１５には、ＳｏＣ１０の別の構成例が示される。

図１５に示されるＳｏＣ１０が、図１に示されるのと大きく相違するのは、複数のモジュール１２〜１４のそれぞれに専用の突入電流モニタ回路１５２〜１５４が配置されている点である。個々の突入電流モニタ回路１５２〜１５４は、基本的には図２、図３、図４に示される構成をすることができる。また複数のモジュール１２〜１４のそれぞれに専用の突入電流モニタ回路１５２〜１５４が配置されていることから、図１に示される場合に比べて突入電流モニタ回路１５２〜１５４での電力消費が大きくなる。そこで、図１５に示される構成では、対応する電源スイッチコントローラ３２〜３４からの制御信号ＣＯＮＴにより、未使用時の突入電流モニタ回路１５２〜１５４への電源供給を遮断するようにしている。このようにすることで、複数のモジュール１２〜１４のそれぞれに専用の突入電流モニタ回路１５２〜１５４を配置する場合の消費電力の低減を図ることができる。また、突入電流モニタ回路１５２〜１５４と、電源スイッチコントローラ３２〜３４との間のモニタ信号ＣＯＮＴラインなどを双方向とすることにより、ライン数の低減を図ることができる。

図１６には、ＳｏＣ１０の別の構成例が示される。

図１６に示されるＳｏＣ１０が、図１に示されるのと大きく相違するのは、チップがベースバンド処理領域１０Ａと、アプリケーション処理領域１０Ｂとに分けられ、それぞれの領域毎に電源復帰制御が行われる点である。ベースバンド処理領域１０Ａは、回路ブロック１２Ａ，１３Ａを有し、回路ブロック１２Ａ，１３Ａ毎に、突入電流モニタ回路１５２Ａ，１５３Ａが設けられ、それに対応して、システムコントローラ１６Ａ、及び電源スイッチコントローラ３２Ａ，３３Ａが配置される。同様に、アプリケーション処理領域１０Ｂは、回路ブロック１２Ｂ，１３Ｂを有し、回路ブロック１２Ｂ，１３Ｂ毎に、突入電流モニタ回路１５２Ｂ，１５３Ｂが設けられ、それに対応して、システムコントローラ１６Ｂ、及び電源スイッチコントローラ３２Ｂ，３３Ｂが配置される。

チップの中央部はチップ縁辺部の電源パッドからの配線長が長いため、チップ縁辺部の近傍域に比べて電源電圧降下が大きくなる。このため、チップ縁辺部の電源パッドからの配線長に応じて電源復帰制御内容を異ならせるのが良い。すなわち、チップ中央部は、電源電圧降下が大きいため、電源遮断や電源復帰が穏やかに行われる。これに対して、チップ縁辺部近傍域は、チップ中央部に比べて電源電圧降下が小さいため、電源遮断や電源復帰を高速に行うことができる。

また、ベースバンド処理領域１０Ａにおける大きな回路ブロック１３Ａと、アプリケーション処理領域１０Ｂにおける大きな回路ブロック１３Ｂとが同時に電源復帰されない場合には、ベースバンド処理領域１０Ａとアプリケーション処理領域１０Ｂとで別個に突入電流モニタを行い、それに基づいて電源スイッチの駆動タイミング設定を行うことができる。これに対して、ベースバンド処理領域１０Ａにおける大きな回路ブロック１３Ａと、アプリケーション処理領域１０Ｂにおける大きな回路ブロック１３Ｂとが同時に電源復帰される場合には、電流量が多くなるため、上記突入電流モニタに加えて、チップ縁辺部近傍域とチップ中央部との電源電圧降下を考慮して電源スイッチの駆動タイミング設定を行うようにすると良い。つまり、回路ブロック１２Ａと回路ブロック１３Ａとの間での誤動作防止のため、図１０に示される場合と同様に、回路ブロック１２Ａと回路ブロック１３Ａとの間で電源復帰の待ち時間を設定すると良い。また、回路ブロック１２Ｂ回路ブロック１３Ｂとの間での誤動作防止のため、図１０に示される場合と同様に、回路ブロック１２Ｂと回路ブロック１３Ｂとの間で電源復帰の待ち時間を設定すると良い。

図１７には、ＳｏＣ１０の別の構成例が示される。

図１７に示されるＳｏＣ１０が図１に示されるのと大きく相違するのは、複数種類の突入電流モニタ回路が設けられている点である。図１７に示される例では、差動アンプ３０１を用いた突入電流モニタ回路（図３参照）と、回路ブロック１２内の突入電流モニタ回路１５２（図１５参照）とが配置されている。回路ブロック１２内の突入電流モニタ回路１５２は、リングオシレータ２０１とカウンタ２０２とを含んで成る（図２参照）。

次に、突入電流の低減を検出して電源スイッチの駆動制御を動的に行う構成例について説明する。

上記のように突入電流は時間の経過に伴って徐々に減少されるので、回路ブロック毎の突入電流をリアルタイムで観測することにより、回路ブロック毎の電源スイッチを動的に制御することができる。

図２０には、上記ＳｏＣ１０における主要部の別の構成例が示される。

図２０に示される構成が、図１や図５に示されるのと大きく相違するのは、突入電流観測結果に基づく電源スイッチ駆動制御を動的に行うようにした点である。このような制御は、回路ブロック１２に流れる突入電流を観測可能な電流観測回路（ＣＯＣ）２００と、その突入電流観測結果に基づいて電源スイッチ２２を動作制御する電源スイッチコントローラ３２とによって行われる。

上記突入電流観測回路２００での突入電流の検出には、図２に示されるようにリングオシレータ２０１やカウンタ２０２などを使用する方式や、図３や図４に示されるようにアンプなどを使用する方式を採用することができる。リングオシレータ２０１やカウンタ２０２などを使用する方式の場合、上記カウンタの出力を電圧に変換するための変換テーブルを設けることができる。この変換テーブルは、上記カウンタのカウント数（発振周波数）と電源電圧レベルとの関係に基づいて予め作成されたもので、読み出し専用メモリなどに形成される。上記リングオシレータ２０１は、例えば図３１に示されるように、測定対象とされる回路ブロック１２の近傍に配置され、高電位側電源Ｖｄｄ及び低電位側電源Ｖｓｓが供給されることにより、その電源電圧に応じた周波数で発振する。リングオシレータ（ＯＳＣ）２０１が測定対象とされる回路ブロック１２の近傍に配置されているため、電源スイッチ２２が導通された直後の突入電流によって低電位側電源Ｖｓｓレベルが上昇され、それは上記リングオシレータ２０１の電源端子間電圧レベルに反映される。つまり、低電位側電源Ｖｓｓレベルの上昇によって上記リングオシレータ２０１の電源端子間電圧レベルが低下され、それによって上記リングオシレータ２０１の発振周波数は、図２２に示されるように一時的に低下される。尚、図２２において、横軸は時間（ｔ）、縦軸は周波数（ｆ）を示している。上記リングオシレータの発振周波数がカウンタ（ＣＮＴＲ）２０２で測定され、そのカウンタでの周波数測定結果が上記変換テーブルで電圧信号に変換され、それが電源スイッチコントローラ３２に伝達される。尚、仮想接地（Ｖｓｓｍ）ラインを高電位側電源Ｖｄｄレベルにプリチャージ可能なｐチャネル型ＭＯＳトランジスタ３１０を必要に応じて設けることができる。

図２０に示される電源スイッチコントローラ３２は、制御部（ＣＴＬ＿ＬＯＧ）４００と、それによって動作制御されるｐチャネル型ＭＯＳトランジスタ３２３，３２４、ｎチャネル型ＭＯＳトランジスタ３２９を含んで成る。制御部４００は、図５に示されるようなバイアス回路（ＢＩＳ）３２１や、制御論理（ＬＯＧ）３２２を含む。バイアス回路３２１はリクエスト信号ＲＥＱがローレベルにされることで活性化されて、ｐチャネル型ＭＯＳトランジスタ３２３（第１ドライバ）に所定のバイアス電圧を供給する。これによりｐチャネル型ＭＯＳトランジスタ３２３には定電流Ｉ０が流れる。ｐチャネル型ＭＯＳトランジスタ３２４は、制御論理３２２によって動作制御される。上記制御論理３２２は、上記ｐチャネル型ＭＯＳトランジスタ３２３（第１ドライバ）によって上記電源スイッチ２２の駆動が開始された後、上記突入電流観測回路２００での電流観測結果が予め設定された値に達した時点でｐチャネル型ＭＯＳトランジスタ３２４（第２ドライバ）を導通させる。

図２１には、図２０に示される構成における主要部の動作タイミングが示される。

リクエスト信号ＲＥＱがハイレベルにアサートされることで、ｐチャネル型ＭＯＳトランジスタ３２３（第１ドライバ）により電源スイッチ２２の駆動が開始される。ゲート信号ＧＡＴＥが、電源スイッチ２２を形成するｎチャネル型ＭＯＳトランジスタのしきい値（ＶＴＨ）を越えると、電源スイッチ２２が導通され、仮想接地（Ｖｓｓｍ）ラインの蓄積電荷が電源スイッチ２２を介して低電位側電源Ｖｓｓラインに流れる。これによって突入電流ｉｄｄが流れる。時間Ｔ２でゲート信号ＧＡＴＥが平衡状態となる。この間に仮想接地（Ｖｓｓｍ）ラインのレベルが低電位側電源Ｖｓｓレベルに近づく。突入電流観測回路２００によって突入電流ｉｄｄの観測が行われる。突入電流ｉｄｄが流れた場合、突入電流観測回路２００を形成するリングオシレータの発振周波数が、図２２に示されるように、一時的に低下される。そして、上記リングオシレータの発振周波数が再び元の周波数に戻った時点（２２２で示される箇所）、換言すれば、突入電流ｉｄｄが減少されて、その値が所定値に達したとき、制御論理３２２によりｐチャネル型ＭＯＳトランジスタ３２４が導通され、時間Ｔ４において仮想接地（Ｖｓｓｍ）ラインのレベルが低電位側電源Ｖｓｓレベルに等しくなる。このように、突入電流ｉｄｄが減少されて、その値が所定値に達したとき、制御論理３２２によりｐチャネル型ＭＯＳトランジスタ３２４が導通され、時間Ｔ４において仮想接地（Ｖｓｓｍ）ラインのレベルが低電位側電源Ｖｓｓレベルに等しくされるため、時間Ｔ３を十分に短くすることができ、必要以上のマージン設定を回避できる。従って、図１などに示されるＳｏＣ１０と同様の作用効果を得ることができる。しかも、突入電流に応じて電源スイッチの駆動制御が動的に行われるため、回路ブロックの駆動順番の変更等に容易に対応することができる。

尚、上記の例では、リングオシレータと、このリングオシレータの発振周波数を測定可能なカウンタと、そのカウンタの出力を電圧に変換するための変換テーブルを含んで突入電流観測回路２００を形成したが、これに代えて、回路ブロック１２近傍の高電位側電源Ｖｄｄラインと、低電位側電源Ｖｓｓラインとの間の電位を分圧抵抗素子等により検出し、その検出結果を差動アンプ等で増幅するようにしても良い。

図２３には、上記ＳｏＣ１０における主要部の別の構成例が示される。

図２３に示される構成が、図２０に示されるのと大きく相違するのは、突入電流観測回路２００での検出結果を積分して出力する点である。すなわち、突入電流観測回路２００は、突入電流の検出結果を積分してから制御論理３２２に出力する積分回路２１０を含む。突入電流の検出は、図２に示されるようにリングオシレータ２０１やカウンタ２０２などを使用する方式や、図３や図４に示されるようにアンプなどを使用する方式を採用することができる。突入電流の原因となる電荷（Ｑ）の移動量は一定なので、次式に示されるような電流（ｉ）を時間（ｔ）で積分することにより、任意時間の残留電荷や、仮想接地（Ｖｓｓｍ）ラインの電位の算出が可能とされる。
Ｑ＝∫ｉ・ｄｔ
図２４には、図２３に示される構成における主要部の動作タイミングが示される。

図２３に示される制御論理３２２では、上記積分回路２０１の出力信号ＯＵＴ１を、予め設定された値と比較することにより、電荷Ｑが規定値に達した状態でｐチャネル型ＭＯＳトランジスタ３２４（第２ドライバ）を導通するようにする。このようにしても上記と同様の作用効果を得ることができる。

図２５には、上記ＳｏＣ１０における主要部の別の構成例が示される。

図２５に示される構成が、図２０に示されるのと大きく相違するのは、突入電流観測回路２００での検出結果を微分して出力する点である。すなわち、突入電流観測回路２００は、突入電流の検出結果を微分してから制御論理３２２に出力する微分回路２２０を含む。

図２６には、図２５に示される構成における主要部の動作タイミングが示される。

突入電流ｉｄｄを微分すると、突入電流ｉｄｄの変化点が強調されるので、制御論理３２２において、微分回路２２０の出力信号ＯＵＴ２に基づいて、突入電流ｉｄｄが減少する点を容易に判定することができる。

図２７には、上記ＳｏＣ１０における主要部の別の構成例が示される。

図２７に示される構成が、図２０に示されるのと大きく相違するのは、突入電流観測回路２００に代えて、電源スイッチ２２の回路ブロック１２側の電位レベルを検出する検出回路（ＶＤＣ）２３０を設けた点である。すなわち、図２７に示される構成では、仮想接地（Ｖｓｓｍ）ラインのレベルが検出回路２３０で検出され、その検出結果が制御論理３２２に伝達されるようになっている。仮想接地（Ｖｓｓｍ）ラインのレベル検出には、図２に示されるようにリングオシレータ２０１やカウンタ２０２などを使用する方式や、図３や図４に示されるようにアンプなどを使用する方式を採用することができる。

図２８には、図２５に示される構成における主要部の動作タイミングが示される。

スリープ状態（Ｓｌｅｅｐ）では、仮想接地（Ｖｓｓｍ）ラインのレベルは、高電位側電源Ｖｄｄレベルに等しくなっており、ｐチャネル型ＭＯＳトランジスタ３２３（第１ドライバ）によって電源スイッチ２２が駆動されることで、仮想接地（Ｖｓｓｍ）ラインの蓄積電荷が低電位側電源Ｖｓｓラインに放出されることで、低電位側電源Ｖｓｓレベルに近づく。そこで、仮想接地（Ｖｓｓｍ）ラインのレベルを検出回路２３０で検出し、その検出結果を制御論理３２２に伝達する。制御論理３２２では、上記検出回路２３０での検出結果が、予め設定された値に達した時点でｐチャネル型ＭＯＳトランジスタ３２３（第１ドライバ）を導通させる。ここで、予め設定された値は、低電位側電源Ｖｓｓレベルよりも若干高めの値とされる。これにより、突入電流が低減された直後にｐチャネル型ＭＯＳトランジスタ３２３（第１ドライバ）を導通させることができ、時間Ｔ３を減少させることができるので、上記と同様の作用効果を得ることができる。

図２９には、上記ＳｏＣ１０における主要部の別の構成例が示される。

図２９に示される構成が、図２７に示されるのと大きく相違するのは、検出回路２３０において、仮想接地（Ｖｓｓｍ）ラインのレベル検出結果を微分して出力する微分回路２４０を含む点である。

図３０には、図２９に示される構成における主要部の動作タイミングが示される。

検出回路２３０において、仮想接地（Ｖｓｓｍ）ラインのレベル検出結果が微分してから制御論理３２２に出力されるため、仮想接地（Ｖｓｓｍ）ラインのレベル変化が強調されて制御論理３２２に伝達される。このため、制御論理３２２において、微分回路２４０の出力信号ＯＵＴ３に基づいて、突入電流ｉｄｄが減少する点を容易に判定することができる。

次に、ＳｏＣ１０において各回路ブロックに電源を供給するための電源回路について説明する。

リングオシレータとカウンタとを用いることにより、回路ブロックの動作状態における電源電圧降下を見積もることができる。

例えば図３２に示されるように、この高電位側電源Ｖｄｄが、回路ブロック１２、リングオシレータ６０５、及びカウンタ６０６に供給されるものとする。リングオシレータ６０５の発振周波数は、高電位側電源Ｖｄｄレベルに応じて、図３３に示されるように変動する。尚、図３３において横軸は高電位側電源（Ｖｄｄ）レベル、縦軸は発振周波数（ｆ）を示している。先ず、回路ブロック１２が非動作状態（スタンバイ状態）でのリングオシレータ６０５の発振周波数をカウンタ６０６で測定する。ここで計測された周波数をｆ１とする。次に、動作復帰により回路ブロック１２が動作状態にされた場合のリングオシレータ６０５の発振周波数をカウンタ６０６で測定する。ここで計測された周波数をｆ２とする。ここで、ｆ１＝ｆ２が成立するように、高電位側電源Ｖｄｄの電圧レベルを調整する。この調整幅αが、回路ブロックの動作状態における電源電圧降下分に相当する。

図３４には、上記ＳｏＣ１０に内蔵可能な電源回路が示される。

上記ＳｏＣ１０に含まれる各論理回路には、この電源回路を介して電源供給を行うことができる。

図３４において、例えば回路ブロック１２に電源供給を行う電源回路７００は、レギュレータ６００、リングオシレータ６０５、及びカウンタ６０６を含んで成る。レギュレータ６００は、演算増幅器６０１と制御回路６０２とを含み、チップ外部から供給される高電位側電源Ｖｃｃを降圧して高電位側電源Ｖｄｄを形成する。上記制御回路６０２は、上記回路ブロックの動作時における上記カウンタの出力値と、上記回路ブロックの非動作時における上記カウンタの出力値とが互いに等しくなるように上記電源電圧のレベルを制御する。高電位側電源Ｖｄｄは、回路ブロック１２の他に、リングオシレータ６０５、及びカウンタ６０６にも供給される。上記レギュレータ６００は、特に制限されないが、演算増幅器６０１と、第１基準電圧Ｖｒｅｆ１と第２基準電圧Ｖｒｅｆ２とを選択的に上記演算増幅器６０１に伝達するためのスイッチ６０８とを含んで成る。上記第１基準電圧Ｖｒｅｆ１のレベルは固定されているが、上記第２基準電圧Ｖｒｅｆ２は、基準電圧発生回路６０７で発生され、そのレベルは、レジスタなどの設定により変更可能とされる。

上記の構成において、回路ブロック１２の非動作状態（スタンバイ状態）には、スイッチ６０８によって第１基準電圧Ｖｒｅｆ１が選択的に演算増幅器６０１に伝達され、この第１基準電圧Ｖｒｅｆ１のレベルに応じて高電位側電源Ｖｄｄのレベルが決定される。この場合のリングオシレータ６０５の発信周波数がカウンタ６０６で計測される。ここで計測された周波数をｆ１とする。次に、回路ブロック１２が非動作状態から動作状態に遷移され、それに連動してスイッチ６０８により基準電圧Ｖｒｅｆ２が選択的に演算増幅器６０１に伝達される。今度はこの第１基準電圧Ｖｒｅｆ２のレベルに応じて高電位側電源Ｖｄｄのレベルが決定される。ここで計測された周波数をｆ２とする。この状態で、ｆ１＝ｆ２が成立するように、基準電圧発生回路６０７から出力される基準電圧Ｖｒｅｆ２のレベルを変更する。この基準電圧Ｖｒｅｆ２のレベル変更は、上記レジスタの書き換えによって行うことができる。このような設定が行われた後、回路ブロック１２が非動作状態の場合には、スイッチ６０８により第１基準電圧Ｖｒｅｆ１が選択され、電源復帰により回路ブロック１２が動作状態とされた場合には、スイッチ６０８により第２基準電圧Ｖｒｅｆ２が選択されるものとすると、回路ブロック１２の電源電圧レベルは、当該回路ブロック１２の状態にかかわらず、安定に保つことができる。

以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば突入電流モニタ結果に基づく電源スイッチの駆動タイミング設定と、突入電流モニタ結果に基づく電源スイッチコントローラの電源スイッチ駆動能力設定とを併用することにより、電源スイッチ駆動の最適化を図るようにしても良い。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＳｏＣに的よした場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路装置に広く適用することができる。

本発明にかかる半導体集積回路装置の一例とされるＳｏＣの構成例ブロック図である。 上記ＳｏＣに含まれる突入電流モニタ回路の構成例回路図である。 上記ＳｏＣに含まれる突入電流モニタ回路の別の構成例回路図である。 上記ＳｏＣに含まれる突入電流モニタ回路の別の構成例回路図である。 上記ＳｏＣに含まれる電源スイッチコントローラの構成例回路図である。 図１に示される回路における主要部の動作タイミング図である。 上記ＳｏＣの別の構成例ブロック図である。 上記ＳｏＣの別の構成例ブロック図である。 上記ＳｏＣの別の構成例ブロック図である。 上記ＳｏＣの別の構成例ブロック図である。 上記ＳｏＣに含まれる回路ブロックと電源スイッチとの関係が示される回路図である。 上記電源スイッチコントローラの別の構成例回路図である。 上記電源スイッチコントローラの別の構成例回路図である。 上記電源スイッチコントローラの動作タイミング図である。 上記ＳｏＣの別の構成例ブロック図である。 上記ＳｏＣの別の構成例ブロック図である。 上記ＳｏＣの別の構成例ブロック図である。 上記ＳｏＣに含まれる複数の回路ブロックが電源復帰される場合の突入電流の特性図である。 上記ＳｏＣに含まれる複数の回路ブロックが電源復帰される場合の電源電圧の特性図である。 上記ＳｏＣ１０における主要部の別の構成例回路図である。 図２０に示される回路における主要部の動作タイミング図である。 図２０に示される回路における主要部の動作波形図である。 上記ＳｏＣにおける主要部の別の構成例回路図である。 図２３に示される回路における主要部の動作タイミング図である。 上記ＳｏＣにおける主要部の別の構成例回路図である。 図２５に示される回路における主要部の動作タイミング図である。 上記ＳｏＣにおける主要部の別の構成例回路図である。 図２７に示される回路における主要部の動作タイミング図である。 上記ＳｏＣにおける主要部の別の構成例回路図である。 図２９に示される回路における主要部の動作タイミング図である。 突入電流検出を可能とする回路の別の構成例ブロック図である。 上記ＳｏＣにおける回路ブロックの動作状態における電源電圧降下把握の原理説明図である。 上記ＳｏＣにおける回路ブロックの動作状態における電源電圧降下を示す特性図である。 上記ＳｏＣ１０に内蔵される電源回路の構成例ブロック図である。

符号の説明

１０ ＳｏＣ
１１〜１４ 回路ブロック
１５ 突入電流モニタ回路
１６ システムコントローラ
１７ 設定部
２２〜２４ 電源スイッチ
３２〜３４ 電源スイッチコントローラ
Ｐ１ 第１Ｖｄｄパッド
Ｐ２ 第２Ｖｄｄパッド
１２１ セレクタ
２００ 電流観測回路
２０１，６０５ リングオシレータ
２０２，６０６ カウンタ
２３０ 検出回路
３０１ 差動アンプ
４０１ アンプ
Ｒ１，Ｒ２ 抵抗素子
３２１ バイアス回路
３２２ 制御論理
３２３ ｐチャンネル型ＭＯＳトランジスタ（第１ドライバ）
３２４ ｐチャネル型ＭＯＳトランジスタ（第２ドライバ）
３２５ シュミット回路
３２６ 比較回路
７００ 電源回路

Claims (17)

1. 電源供給もしくは電源遮断が制御される回路単位とされる回路ブロックと、
   電源配線から回路を介して接地配線に流れる電流経路に設けられ、上記回路ブロックへの電源供給もしくは電源遮断を可能とする電源スイッチと、
   上記電源スイッチの動作を制御可能な電源スイッチコントローラと、
   上記電源スイッチが非導通状態から導通状態に切り替えられたときに一斉に流れる電流をモニタ可能な突入電流モニタ回路と、
   上記突入電流モニタ回路による突入電流モニタ結果に基づく、上記電源スイッチの駆動タイミング設定を可能とする設定部と、を含む半導体集積回路装置。
2. 上記電源スイッチコントローラは、上記電源スイッチを駆動可能な第１ドライバと、
   上記第１ドライバよりも高い駆動能力によって上記電源スイッチを駆動可能な第２ドライバと、を含み、
   上記設定部は、上記突入電流モニタ回路による突入電流モニタ結果に基づく、上記第２ドライバによる上記電源スイッチの駆動タイミング設定を可能とする請求項１記載の半導体集積回路装置。
3. 電源供給もしくは電源遮断が制御される回路単位とされる回路ブロックと、
   電源配線から回路を介して接地配線に流れる電流経路に設けられ、上記回路ブロックへの電源供給もしくは電源遮断を可能とする電源スイッチと、
   上記電源スイッチの動作を制御可能な電源スイッチコントローラと、
   上記電源スイッチが非導通状態から導通状態に切り替えられたときに一斉に流れる電流をモニタ可能な突入電流モニタ回路と、
   上記突入電流モニタ回路による突入電流モニタ結果に基づく、上記電源スイッチコントローラの電源スイッチ駆動能力設定を可能とする設定部と、を含む半導体集積回路装置。
4. 上記回路ブロック毎に流れる突入電流のモニタが行われる場合にのみ、上記突入電流モニタ回路に動作用電源を供給可能なトランジスタを含む請求項１又は３記載の半導体集積回路装置。
5. 上記半導体集積回路装置は、外部から上記回路ブロックに電源を供給するための第１電源パッドと、
   上記第１電源パッドとは別に設けられ、突入電流モニタ時の電源電圧供給を可能とする第２電源パッドと、を含み、
   上記突入電流モニタ回路は、供給される電源電圧に応じた周波数で発振可能なリングオシレータと、
   上記リングオシレータの発振周波数を測定可能なカウンタと、を含み、
   上記第１電源パッドと上記第２電源パッドとが抵抗素子によって結合された状態で、上記第２電源パッドから電源供給が行われた場合の上記カウンタの出力値に基づいて上記回路ブロックの突入電流モニタを可能とする請求項１又は３記載の半導体集積回路装置。
6. 上記半導体集積回路装置は、外部から上記回路ブロックに電源を供給するための第１電源パッドと、
   上記第１電源パッドとは別に設けられ、突入電流モニタ時の電源電圧供給を可能とする第２電源パッドと、
   上記突入電流モニタ回路は、上記第１電源パッドと上記第２パッドとの間の電位差を増幅可能なアンプを含み、
   上記第１電源パッドと上記第２電源パッドとが抵抗素子によって結合された状態で、上記第２電源パッドから上記抵抗素子を介して上記回路ブロックに電源電圧の供給が行われた場合の上記アンプの出力電位に基いて、上記回路ブロックの突入電流モニタを可能とする請求項１又は３記載の半導体集積回路装置。
7. 上記半導体集積回路装置は、外部から上記回路ブロックに電源を供給するための電源パッドを含み、
   上記突入電流モニタ回路は、上記電源パッドと上記回路ブロックの電源端子とに結合された第１コイルと、
   上記第１コイルに対して磁気的に結合可能な第２コイルと、
   上記第１コイルに流れる電流に応じて上記第２コイルに誘起された電圧を増幅可能なアンプと、を含み、
   上記電源パッドから上記第１コイルを介して電源供給が行われた場合の上記アンプの出力電位に基づいて上記回路ブロックの突入電流モニタを可能とする請求項１又は３記載の半導体集積回路装置。
8. 上記突入電流モニタ回路は、シミュレーション解析により、電源電圧の低下により弊害を生ずるとされた箇所に配置されて成る１又は３記載の半導体集積回路装置。
9. 上記設定部は、上記電源スイッチの駆動タイミングを調整するための情報を保持可能な保持部を含み、この保持部の保持情報に従って、上記電源スイッチの駆動タイミングが制御される請求項１記載の半導体集積回路装置。
10. 上記設定部は、上記電源スイッチコントローラの上記電源スイッチ駆動能力の調整情報を保持可能な保持部を含み、この保持部の保持情報に従って、上記電源スイッチコントローラの上記電源スイッチ駆動能力が制御される請求項３記載の半導体集積回路装置。
11. 電源供給もしくは電源遮断が制御される回路単位とされる回路ブロックと、
    電源配線から回路を介して接地配線に流れる電流経路に設けられ、上記回路ブロックへの電源供給もしくは電源遮断を可能とする電源スイッチと、
    上記電源スイッチの動作を制御可能な電源スイッチコントローラと、
    上記電源スイッチが非導通状態から導通状態に切り替えられたときに一斉に流れる電流を観測可能な突入電流観測回路と、を含み、
    上記電源スイッチコントローラは、上記電源スイッチを駆動可能な第１ドライバと、
    上記第１ドライバよりも高い駆動能力によって上記電源スイッチを駆動可能な第２ドライバと、
    上記第１ドライバによって上記電源スイッチの駆動が開始された後、上記突入電流観測回路での観測結果が予め設定された値に達した時点で上記第２ドライバを導通させるための制御論理と、を含んで成る半導体集積回路装置。
12. 上記突入電流観測回路は、上記回路ブロック毎の突入電流を検出するとともに、その検出結果を積分して出力する機能を含む請求項１１記載の半導体集積回路装置。
13. 上記電流観測回路は、上記回路ブロック毎の突入電流を検出するとともに、その検出結果を微分して出力する機能を含む請求項１１記載の半導体集積回路装置。
14. 電源供給もしくは電源遮断が制御される回路単位とされる回路ブロックと、
    電源配線から回路を介して接地配線に流れる電流経路に設けられ、上記回路ブロックへの電源供給もしくは電源遮断を可能とする電源スイッチと、
    上記電源スイッチの動作を制御可能な電源スイッチコントローラと、
    上記電源スイッチの上記回路ブロック側の電位レベルを検出する検出回路と、を含み、
    上記電源スイッチコントローラは、上記電源スイッチを駆動可能な第１ドライバと、
    上記第１ドライバよりも高い駆動能力によって上記電源スイッチを駆動可能な第２ドライバと、
    上記第１ドライバによって上記電源スイッチの駆動が開始された後、上記検出回路の検出結果が予め定められた値に達した時点で上記第２ドライバを導通させるための制御論理と、を含んで成る半導体集積回路装置。
15. 上記検出回路は、上記電源スイッチの上記回路ブロック側の電位レベルを検出するとともに、それを微分して出力する機能を含む請求項１４記載の半導体集積回路装置。
16. 上記半導体集積回路装置は、上記電源電圧を形成する電源回路を含み、
    上記電源回路は、上記電源電圧に応じた周波数で発振可能なリングオシレータと、
    上記リングオシレータの発振周波数を測定可能なカウンタと、
    上記回路ブロックの動作時における上記カウンタの出力値と、上記回路ブロックの非動作時における上記カウンタの出力値とが互いに等しくなるように上記電源電圧のレベルを制御可能な制御回路と、を含んで成る請求項１、３、又は１１記載の半導体集積回路装置。
17. 上記検出回路は、上記回路ブロックの近傍に配置され、上記回路ブロックと共通の電源電圧が供給されることにより、上記電源電圧に応じた周波数で発振可能なリングオシレータと、
    上記リングオシレータの発振周波数を測定可能なカウンタと、を含み、上記第１ドライバにより上記電源スイッチが導通された後の上記カウンタの出力値が、上記電源スイッチが導通される前の状態に戻った時点で上記第２ドライバによる上記電源スイッチの駆動が開始される請求項１４記載の半導体集積回路装置。

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