JPH07236180A - 論理装置を活性化するための装置 - Google Patents
論理装置を活性化するための装置Info
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- JPH07236180A JPH07236180A JP6241717A JP24171794A JPH07236180A JP H07236180 A JPH07236180 A JP H07236180A JP 6241717 A JP6241717 A JP 6241717A JP 24171794 A JP24171794 A JP 24171794A JP H07236180 A JPH07236180 A JP H07236180A
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Abstract
(57)【要約】
【目的】 デュアルモード論理装置を活性化するための
装置が設けられる。 【構成】 装置は論理装置（１６、２８）の入力信号の
パラメータをモニタする。パラメータが所定のパラメト
リック範囲外になると、装置は論理装置（１６、２８）
を活性化する。好ましい実施例において、装置は論理装
置（１６、２８）と同じ半導体チップ上にあり、入力信
号の電圧レベルをモニタする。電圧レベルが論理ハイを
表わす電圧範囲および論理ローを表わす電圧範囲の外に
ある場合、装置は論理装置（１６、２８）を活性化す
る。
装置が設けられる。 【構成】 装置は論理装置（１６、２８）の入力信号の
パラメータをモニタする。パラメータが所定のパラメト
リック範囲外になると、装置は論理装置（１６、２８）
を活性化する。好ましい実施例において、装置は論理装
置（１６、２８）と同じ半導体チップ上にあり、入力信
号の電圧レベルをモニタする。電圧レベルが論理ハイを
表わす電圧範囲および論理ローを表わす電圧範囲の外に
ある場合、装置は論理装置（１６、２８）を活性化す
る。
Description
【０００１】
【発明の背景】本発明は論理装置がいつ動作を行なう必
要があるのかを検出するための装置に関し、より特定的
には、論理装置に送られる信号のパラメータが所定のパ
ラメトリックな範囲外になったときを検出するための装
置に関する。
要があるのかを検出するための装置に関し、より特定的
には、論理装置に送られる信号のパラメータが所定のパ
ラメトリックな範囲外になったときを検出するための装
置に関する。
【０００２】より低いエネルギを消費するコンピュータ
部品を提供することがますます重要になってきている。
その結果、多くの論理装置（たとえばＰＡＬおよびＥＰ
ＲＯＭ）は、演算動作を行なうのに使用されていない場
合は「パワーダウン」することができるよう開発されて
いる。具体的には、活性化信号に応答してアイドルモー
ドまたは活性モードをとる論理装置が開発されている。
このような論理装置はここではデュアルモード論理装置
と呼ぶ。アイドルモードでは、デュアルモード論理装置
はほとんどまたは全く電力を消費しないが、動作を行な
うことはできない。活性モードにおいて、論理モードは
より多くの電力を消費し、動作を行なうことができる。
部品を提供することがますます重要になってきている。
その結果、多くの論理装置（たとえばＰＡＬおよびＥＰ
ＲＯＭ）は、演算動作を行なうのに使用されていない場
合は「パワーダウン」することができるよう開発されて
いる。具体的には、活性化信号に応答してアイドルモー
ドまたは活性モードをとる論理装置が開発されている。
このような論理装置はここではデュアルモード論理装置
と呼ぶ。アイドルモードでは、デュアルモード論理装置
はほとんどまたは全く電力を消費しないが、動作を行な
うことはできない。活性モードにおいて、論理モードは
より多くの電力を消費し、動作を行なうことができる。
【０００３】効率よく動作するためには、デュアルモー
ド論理装置は、活性化処理に対して時間的な遅延なく、
動作を行なう必要があるときを検知し、活性モードをと
り、および必要な動作を行なわなければならない。
ド論理装置は、活性化処理に対して時間的な遅延なく、
動作を行なう必要があるときを検知し、活性モードをと
り、および必要な動作を行なわなければならない。
【０００４】デュアルモード論理装置設計の１つのアプ
ローチは、デュアルモード論理装置が存在する半導体上
に付加的なＩ／Ｏピンを設け、「ウェークアップ」また
は活性化信号を受取ることである。この外部活性化アプ
ローチは、さらなる外部ピンおよび通信線を必要とする
という不利点を有する。さらなる不都合は、デュアルモ
ード論理装置を呼出すコンポーネントにさらなる回路を
加えなければならないことであり、それによってこのよ
うなコンポーネントがデュアルモード論理装置を活性化
するのに必要な活性化信号を送ることを可能にする。
ローチは、デュアルモード論理装置が存在する半導体上
に付加的なＩ／Ｏピンを設け、「ウェークアップ」また
は活性化信号を受取ることである。この外部活性化アプ
ローチは、さらなる外部ピンおよび通信線を必要とする
という不利点を有する。さらなる不都合は、デュアルモ
ード論理装置を呼出すコンポーネントにさらなる回路を
加えなければならないことであり、それによってこのよ
うなコンポーネントがデュアルモード論理装置を活性化
するのに必要な活性化信号を送ることを可能にする。
【０００５】さらなる既知のアプローチは端縁検出活性
化回路を設けることである。この端縁検出活性化回路
は、論理装置への入力線での端縁を検知することによっ
て、デュアルモード論理装置が処理しなければならない
情報を受取っている場合を検出する。論理装置への入力
線上に端縁が検出されると、端縁検出活性化回路によっ
てデュアルモード論理装置は活性モードをとる。
化回路を設けることである。この端縁検出活性化回路
は、論理装置への入力線での端縁を検知することによっ
て、デュアルモード論理装置が処理しなければならない
情報を受取っている場合を検出する。論理装置への入力
線上に端縁が検出されると、端縁検出活性化回路によっ
てデュアルモード論理装置は活性モードをとる。
【０００６】この端縁検出アプローチは外部活性化線を
不要にするが、比較的複雑な端縁検出回路の使用を必要
とする。回路規模が大きくなることによって、チップの
製造処理においてより大きいダイを使わなければならな
くなり、デュアルモード論理装置を実現するチップの製
造をより高価なものにする。
不要にするが、比較的複雑な端縁検出回路の使用を必要
とする。回路規模が大きくなることによって、チップの
製造処理においてより大きいダイを使わなければならな
くなり、デュアルモード論理装置を実現するチップの製
造をより高価なものにする。
【０００７】前述に鑑み、デュアルモード論理装置がい
つ動作を行なう必要があるのかを検出するための回路を
設けることが望ましい。さらに、デュアルモード論理装
置が活性モードをとり、活性化に関連する時間的遅延を
与えることなく動作を行なわせる回路を提供することが
望ましい。さらなる外部的通信線を必要としないデュア
ルモード論理装置を活性化するための回路を提供するこ
とも望ましい。さらに、現行の端縁検出回路に比べて回
路規模が小さいデュアルモード論理装置を活性化するた
めの回路を提供することが望ましい。
つ動作を行なう必要があるのかを検出するための回路を
設けることが望ましい。さらに、デュアルモード論理装
置が活性モードをとり、活性化に関連する時間的遅延を
与えることなく動作を行なわせる回路を提供することが
望ましい。さらなる外部的通信線を必要としないデュア
ルモード論理装置を活性化するための回路を提供するこ
とも望ましい。さらに、現行の端縁検出回路に比べて回
路規模が小さいデュアルモード論理装置を活性化するた
めの回路を提供することが望ましい。
【０００８】
【発明の概要】本発明のある局面に従って、論理装置が
動作を行なう必要があるときにその論理装置を活性化す
るための装置が設けられる。論理装置は、第１の線に入
力信号を、および第２の線に活性化信号を受取るよう構
成される。論理装置は、活性化信号が第１の状態にある
ときは活性モードをとり、活性化信号が第２の状態にあ
るときはアイドルモードをとるようさらに構成される。
この装置は一般にレベル検出手段を含み、第１の線に作
動的に接続されて、入力信号の特定のパラメータが少な
くとも第１の所定量だけ第１の所定パラメトリック範囲
外にあり、および少なくとも第２の所定量だけ第２の所
定のパラメトリック範囲外にある場合に、レベル検出信
号を発生する。装置はさらに活性化手段を含み、論理装
置およびレベル検出手段に作動的に接続され、レベル検
出信号を受取り、レベル検出信号に応答して活性化信号
を論理装置に伝送する。
動作を行なう必要があるときにその論理装置を活性化す
るための装置が設けられる。論理装置は、第１の線に入
力信号を、および第２の線に活性化信号を受取るよう構
成される。論理装置は、活性化信号が第１の状態にある
ときは活性モードをとり、活性化信号が第２の状態にあ
るときはアイドルモードをとるようさらに構成される。
この装置は一般にレベル検出手段を含み、第１の線に作
動的に接続されて、入力信号の特定のパラメータが少な
くとも第１の所定量だけ第１の所定パラメトリック範囲
外にあり、および少なくとも第２の所定量だけ第２の所
定のパラメトリック範囲外にある場合に、レベル検出信
号を発生する。装置はさらに活性化手段を含み、論理装
置およびレベル検出手段に作動的に接続され、レベル検
出信号を受取り、レベル検出信号に応答して活性化信号
を論理装置に伝送する。
【０００９】本発明のさらなる局面に従って、入力信号
の特定パラメータに応答してデュアルモード論理装置を
活性化するための装置が設けられる。論理装置は入力線
を介して入力信号を受取る。装置は論理ハイ検知回路、
論理ロー検知回路、および範囲外検出回路を含む。
の特定パラメータに応答してデュアルモード論理装置を
活性化するための装置が設けられる。論理装置は入力線
を介して入力信号を受取る。装置は論理ハイ検知回路、
論理ロー検知回路、および範囲外検出回路を含む。
【００１０】論理ハイ検知回路は入力線と作動的に接続
され、特定パラメータが論理ハイ範囲内にあるときは第
１の信号を発生する。論理ロー検知回路は入力線と作動
的に接続され、特定パラメータが論理ロー範囲内にある
ときは第２の信号を発生する。範囲外検出回路は論理ハ
イ検知回路、論理ロー検知回路および論理装置に作動的
に接続される。論理ロー検知回路は第１の信号および第
２の信号を受取り、特定パラメータが論理ハイ範囲内に
ない場合および論理ロー範囲内にない場合に論理装置を
活性化する。
され、特定パラメータが論理ハイ範囲内にあるときは第
１の信号を発生する。論理ロー検知回路は入力線と作動
的に接続され、特定パラメータが論理ロー範囲内にある
ときは第２の信号を発生する。範囲外検出回路は論理ハ
イ検知回路、論理ロー検知回路および論理装置に作動的
に接続される。論理ロー検知回路は第１の信号および第
２の信号を受取り、特定パラメータが論理ハイ範囲内に
ない場合および論理ロー範囲内にない場合に論理装置を
活性化する。
【００１１】新規であると考えられる本発明の特徴は、
前掲の特許請求の範囲に記載されている。本発明はその
さらなる目的および利点と併せて、添付の図面と関連し
て以降の記載を参照することによって理解される。図面
において、同じ参照符号は同じエレメントを示す。
前掲の特許請求の範囲に記載されている。本発明はその
さらなる目的および利点と併せて、添付の図面と関連し
て以降の記載を参照することによって理解される。図面
において、同じ参照符号は同じエレメントを示す。
【００１２】
【好ましい実施例の説明】図１は本発明のある実施例に
係わる外部レベル検出活性回路１０の機能的ブロック図
である。呼出装置１２は線１４によって活性回路１０お
よびデュアルモード論理装置１６に接続される。活性回
路１０は活性制御線２０によって論理装置１６に接続さ
れる。
係わる外部レベル検出活性回路１０の機能的ブロック図
である。呼出装置１２は線１４によって活性回路１０お
よびデュアルモード論理装置１６に接続される。活性回
路１０は活性制御線２０によって論理装置１６に接続さ
れる。
【００１３】呼出装置１２は、論理装置１６が動作を行
なう必要があるときに論理装置１６にデータ（「入力信
号」）を送る、コンピュータシステムのコンポーネント
を一般に示す。呼出装置１２は、線１４を介して入力信
号を論理装置１６に送る。
なう必要があるときに論理装置１６にデータ（「入力信
号」）を送る、コンピュータシステムのコンポーネント
を一般に示す。呼出装置１２は、線１４を介して入力信
号を論理装置１６に送る。
【００１４】論理装置１６は、線２０を介して論理装置
１６に送られる信号に応答してアイドルモードまたは活
性モードをとるよう構成される。アイドルモードにおい
て、論理装置１６はほとんどまたは全く電力を消費しな
いが、動作を行なうことはできない。活性モードにおい
て、論理装置１６はより多くの電力を消費し、動作を行
なうことができる。
１６に送られる信号に応答してアイドルモードまたは活
性モードをとるよう構成される。アイドルモードにおい
て、論理装置１６はほとんどまたは全く電力を消費しな
いが、動作を行なうことはできない。活性モードにおい
て、論理装置１６はより多くの電力を消費し、動作を行
なうことができる。
【００１５】活性回路１０は、線１４をモニタし、入力
信号のパラメータがある所定のパラメトリック範囲外に
なった場合を検出するよう構成される。入力信号のパラ
メータが所定のパラメトリック範囲外になったとき、活
性化回路１０は線２０を介して活性化信号を論理装置１
６に伝送し、それによって論理装置１６は活性モードを
とる。
信号のパラメータがある所定のパラメトリック範囲外に
なった場合を検出するよう構成される。入力信号のパラ
メータが所定のパラメトリック範囲外になったとき、活
性化回路１０は線２０を介して活性化信号を論理装置１
６に伝送し、それによって論理装置１６は活性モードを
とる。
【００１６】活性回路１０によってモニタされる特定パ
ラメータは入力信号の性質に依存する。好ましい実施例
において、活性回路１０は情報が電気信号の電圧レベル
によって伝えられる従来のデジタルコンピュータシステ
ムにおいて用いられる。その結果、好ましい実施例にお
いて、活性回路１０によってモニタされるパラメータは
入力信号の電圧レベルである。したがって、活性回路１
０は入力信号の電圧レベルが所定の電圧レベル範囲外に
なったときを検出し、かつ線２０を介して信号を送っ
て、入力信号が所定の電圧レベル範囲外になったときに
論理装置１６が活性モードをとることを引起こすよう構
成される。
ラメータは入力信号の性質に依存する。好ましい実施例
において、活性回路１０は情報が電気信号の電圧レベル
によって伝えられる従来のデジタルコンピュータシステ
ムにおいて用いられる。その結果、好ましい実施例にお
いて、活性回路１０によってモニタされるパラメータは
入力信号の電圧レベルである。したがって、活性回路１
０は入力信号の電圧レベルが所定の電圧レベル範囲外に
なったときを検出し、かつ線２０を介して信号を送っ
て、入力信号が所定の電圧レベル範囲外になったときに
論理装置１６が活性モードをとることを引起こすよう構
成される。
【００１７】電圧レベルに基づく通信システムでは、特
定の電圧レベル範囲内の電圧レベルを有する信号は定義
された意味を持つ。たとえば、４．７５ボルトおよび
５．２５ボルトの間の電圧レベルを有する信号は典型的
に論理ハイ、「１」、真またはオンを伝えると考えられ
る。有効なハイを規定する電圧レベルの範囲はここでは
「論理ハイ範囲」と呼ぶ。逆に、０．２５ボルトおよび
−０．２５ボルトの間の電圧レベルを有する信号は典型
的に論理ロー、「０」、偽、またはオフを表わすと考え
られる。論理ローを規定する電圧レベルの範囲はここで
は「論理ロー範囲」と呼ぶ。論理ハイ範囲および論理ロ
ー範囲は「所定の範囲」と集合的に呼ぶ。
定の電圧レベル範囲内の電圧レベルを有する信号は定義
された意味を持つ。たとえば、４．７５ボルトおよび
５．２５ボルトの間の電圧レベルを有する信号は典型的
に論理ハイ、「１」、真またはオンを伝えると考えられ
る。有効なハイを規定する電圧レベルの範囲はここでは
「論理ハイ範囲」と呼ぶ。逆に、０．２５ボルトおよび
−０．２５ボルトの間の電圧レベルを有する信号は典型
的に論理ロー、「０」、偽、またはオフを表わすと考え
られる。論理ローを規定する電圧レベルの範囲はここで
は「論理ロー範囲」と呼ぶ。論理ハイ範囲および論理ロ
ー範囲は「所定の範囲」と集合的に呼ぶ。
【００１８】論理装置１６が情報を処理する必要がある
場合、呼出装置１２は線１４の入力信号を介して情報を
論理装置１６に送る。入力信号によって表わされる情報
を正確に伝えるためには、２つの条件が満たされなけれ
ばならない。第１に、論理装置１６は予め定められた読
出時において入力信号の電圧レベルを読取り、第２に、
入力信号は予め定められた読出時において一方の所定範
囲内になければならない。読出時のタイミング、および
すべてのコンポーネント間のやりとりは、典型的にシス
テムクロック（図示されていない）によって決定され
る。
場合、呼出装置１２は線１４の入力信号を介して情報を
論理装置１６に送る。入力信号によって表わされる情報
を正確に伝えるためには、２つの条件が満たされなけれ
ばならない。第１に、論理装置１６は予め定められた読
出時において入力信号の電圧レベルを読取り、第２に、
入力信号は予め定められた読出時において一方の所定範
囲内になければならない。読出時のタイミング、および
すべてのコンポーネント間のやりとりは、典型的にシス
テムクロック（図示されていない）によって決定され
る。
【００１９】情報が入力信号で送られないのなら、論理
装置１６はその時点では動作を行なう必要はない。した
がって、論理装置１６は情報が入力信号で送られないか
ぎりアイドルモードにとどまる。しかし、情報が入力信
号で送られる場合、論理装置１６は情報を処理しなけれ
ばならない。情報を処理するためには、論理装置１６は
まず活性モードをとらなければならない。したがって、
活性回路１０は情報が線１４を介して伝送されることを
検出したときに論理装置１６が活性モードをとるよう活
性信号を送るよう構成されている。情報が線１４を介し
て送られているかどうかを検出する活性回路１０の態様
は、以下においてより詳細に説明される。
装置１６はその時点では動作を行なう必要はない。した
がって、論理装置１６は情報が入力信号で送られないか
ぎりアイドルモードにとどまる。しかし、情報が入力信
号で送られる場合、論理装置１６は情報を処理しなけれ
ばならない。情報を処理するためには、論理装置１６は
まず活性モードをとらなければならない。したがって、
活性回路１０は情報が線１４を介して伝送されることを
検出したときに論理装置１６が活性モードをとるよう活
性信号を送るよう構成されている。情報が線１４を介し
て送られているかどうかを検出する活性回路１０の態様
は、以下においてより詳細に説明される。
【００２０】情報が入力信号で送られない場合、入力信
号の電圧レベルは一方の所定範囲内にとどまる。その結
果、入力信号の電圧レベルは読出時において一方の所定
範囲内にあるだけでなく、読出時の間のインターバルの
際は一方の所定範囲内にとどまる。
号の電圧レベルは一方の所定範囲内にとどまる。その結
果、入力信号の電圧レベルは読出時において一方の所定
範囲内にあるだけでなく、読出時の間のインターバルの
際は一方の所定範囲内にとどまる。
【００２１】他方において、入力信号が処理するべき情
報を運んでいるのなら、実際の電圧レベル入力信号は読
出時の間のインターバルの際には所定の範囲の間で発振
する。その結果、入力信号の電圧レベルは読出時間の間
のインターバルの際にある時点において両方の所定範囲
外となる。
報を運んでいるのなら、実際の電圧レベル入力信号は読
出時の間のインターバルの際には所定の範囲の間で発振
する。その結果、入力信号の電圧レベルは読出時間の間
のインターバルの際にある時点において両方の所定範囲
外となる。
【００２２】たとえば、論理装置１６が情報「１０」を
処理する必要があるなら、線１４の入力信号は第１の読
出時において論理ハイ範囲内に入り、次の読出時におい
て論理ロー範囲内に入る。しかし、最初の読出時および
その後の読出時の間のインターバルの際、入力信号の電
圧レベルは論理ハイ範囲から論理ローの範囲に落ちなけ
ればならない。一方の所定範囲内の電圧レベルから他方
の所定範囲内の電圧レベルへの遷移は瞬間的というより
連続的である。したがって、読出時の間のインターバル
のある点において、入力信号の電圧レベルは両方の所定
範囲外となる。
処理する必要があるなら、線１４の入力信号は第１の読
出時において論理ハイ範囲内に入り、次の読出時におい
て論理ロー範囲内に入る。しかし、最初の読出時および
その後の読出時の間のインターバルの際、入力信号の電
圧レベルは論理ハイ範囲から論理ローの範囲に落ちなけ
ればならない。一方の所定範囲内の電圧レベルから他方
の所定範囲内の電圧レベルへの遷移は瞬間的というより
連続的である。したがって、読出時の間のインターバル
のある点において、入力信号の電圧レベルは両方の所定
範囲外となる。
【００２３】したがって、入力信号の電圧レベルが読出
時の間所定範囲外にない場合、線１４は情報を伝送する
のに用いられていなくて、論理装置１６は動作を行なう
必要はないとすることができる。逆に、入力信号の電圧
レベルが読出時の間所定範囲外にある場合、線１４は情
報を伝送するために用いられており、論理装置１６は動
作を行なう必要があるとすることができる。
時の間所定範囲外にない場合、線１４は情報を伝送する
のに用いられていなくて、論理装置１６は動作を行なう
必要はないとすることができる。逆に、入力信号の電圧
レベルが読出時の間所定範囲外にある場合、線１４は情
報を伝送するために用いられており、論理装置１６は動
作を行なう必要があるとすることができる。
【００２４】したがって、活性回路１０は線１４の電圧
レベルを検知し、線１４の電圧レベルが所定範囲外にあ
ることを検出した場合に、論理装置１６を活性するため
に線２０を介して活性信号を送るよう構成されている。
この機能を達成するための具体的回路は以下でより詳細
に説明される。
レベルを検知し、線１４の電圧レベルが所定範囲外にあ
ることを検出した場合に、論理装置１６を活性するため
に線２０を介して活性信号を送るよう構成されている。
この機能を達成するための具体的回路は以下でより詳細
に説明される。
【００２５】図２は、本発明の代替の好ましい実施例に
係る内部発生回路２２を示す。活性回路２２は、上記に
記載の活性回路１０と類似した態様で機能する。具体的
には、活性回路２２は外部線２６および内部線３０を介
して呼出装置２４が論理装置３４に送る入力信号をモニ
タし、入力信号の電圧レベルが所定範囲外にあるとき
に、活性信号を送って論理装置３４内の論理回路２８が
線３２を介して活性信号を送ることを引起こす。
係る内部発生回路２２を示す。活性回路２２は、上記に
記載の活性回路１０と類似した態様で機能する。具体的
には、活性回路２２は外部線２６および内部線３０を介
して呼出装置２４が論理装置３４に送る入力信号をモニ
タし、入力信号の電圧レベルが所定範囲外にあるとき
に、活性信号を送って論理装置３４内の論理回路２８が
線３２を介して活性信号を送ることを引起こす。
【００２６】活性回路２２と活性回路１０との違いは、
活性回路２２が活性回路２２によって活性化される論理
回路２８とともに直接論理装置３４内に設けられている
ことである。この実施例は外部活性線が不要になるの
で、図１に示す実施例に比べてより好ましい。したがっ
て、論理装置３４が動作を行なわないときにアイドルモ
ードをとることは、論理装置３４が用いられているコン
ピュータシステムにとって、およびそのユーザにとっ
て、電力消費が減じるという結果を除いて、全く明白で
ある。
活性回路２２が活性回路２２によって活性化される論理
回路２８とともに直接論理装置３４内に設けられている
ことである。この実施例は外部活性線が不要になるの
で、図１に示す実施例に比べてより好ましい。したがっ
て、論理装置３４が動作を行なわないときにアイドルモ
ードをとることは、論理装置３４が用いられているコン
ピュータシステムにとって、およびそのユーザにとっ
て、電力消費が減じるという結果を除いて、全く明白で
ある。
【００２７】図３は活性回路２２をより詳細に示す機能
的ブロック図である。活性回路２２は、論理ハイ検知回
路５０、論理ロー検知回路５２、および範囲外検出回路
５４を含む。
的ブロック図である。活性回路２２は、論理ハイ検知回
路５０、論理ロー検知回路５２、および範囲外検出回路
５４を含む。
【００２８】論理ハイ検知回路５０は線３０に接続さ
れ、さらに線５６を介して範囲外検出回路５４に接続さ
れる。論理ハイ検知回路５０は線３０上の信号をモニタ
し、線３０の信号が論理ハイを表わすときに線５６を介
して信号を範囲外検出回路５４に送る。より具体的に
は、論理ハイ検知回路５０は線３０の電圧レベルをモニ
タし、線３０の電圧レベルが論理ハイ範囲内にある場
合、論理ハイ検知回路５０は線５６を介して範囲外検出
回路５４に信号を送って、信号３０上の信号は論理ハイ
を示すことを知らせる。
れ、さらに線５６を介して範囲外検出回路５４に接続さ
れる。論理ハイ検知回路５０は線３０上の信号をモニタ
し、線３０の信号が論理ハイを表わすときに線５６を介
して信号を範囲外検出回路５４に送る。より具体的に
は、論理ハイ検知回路５０は線３０の電圧レベルをモニ
タし、線３０の電圧レベルが論理ハイ範囲内にある場
合、論理ハイ検知回路５０は線５６を介して範囲外検出
回路５４に信号を送って、信号３０上の信号は論理ハイ
を示すことを知らせる。
【００２９】論理ロー検知回路５２も線３０に接続さ
れ、さらに線５８によって範囲外検出回路５４に接続さ
れる。論理ロー検知回路５２は線３０上の信号をモニタ
し、線３０の信号が論理ローを表わす場合に、線５８を
介して信号を範囲外検出回路５４に送る。より具体的に
は、論理ロー検知回路５２は線３０の電圧レベルが論理
ロー範囲内にあるときを検知し、線３０の電圧レベルが
論理ロー範囲内にあるときに線５８を介して信号を論理
外検出回路５４に送る。
れ、さらに線５８によって範囲外検出回路５４に接続さ
れる。論理ロー検知回路５２は線３０上の信号をモニタ
し、線３０の信号が論理ローを表わす場合に、線５８を
介して信号を範囲外検出回路５４に送る。より具体的に
は、論理ロー検知回路５２は線３０の電圧レベルが論理
ロー範囲内にあるときを検知し、線３０の電圧レベルが
論理ロー範囲内にあるときに線５８を介して信号を論理
外検出回路５４に送る。
【００３０】範囲外検出回路５４は線５６を介して論理
ハイ検出回路５０から信号を受取る。この信号は線３０
の信号が論理ハイを表わすかどうかを示す。範囲外検出
回路５４は線５８を介して論理ロー検知回路５２から送
られる信号を受取る。この信号は線３０の信号が論理ロ
ーを表わすかどうかを示す。これらの信号に含まれる情
報に基づいて、範囲外検出回路は線３０の信号が論理ハ
イまたは論理ローでないことを判断する。線３０の信号
が論理ハイまたは論理ローのどちらでもないなら、範囲
外検出回路５４は線３２を介して活性信号を出す。その
結果、線３０の信号が論理ハイまたは論理ローでない場
合に、活性信号が線３２を介して送られる。
ハイ検出回路５０から信号を受取る。この信号は線３０
の信号が論理ハイを表わすかどうかを示す。範囲外検出
回路５４は線５８を介して論理ロー検知回路５２から送
られる信号を受取る。この信号は線３０の信号が論理ロ
ーを表わすかどうかを示す。これらの信号に含まれる情
報に基づいて、範囲外検出回路は線３０の信号が論理ハ
イまたは論理ローでないことを判断する。線３０の信号
が論理ハイまたは論理ローのどちらでもないなら、範囲
外検出回路５４は線３２を介して活性信号を出す。その
結果、線３０の信号が論理ハイまたは論理ローでない場
合に、活性信号が線３２を介して送られる。
【００３１】上記で説明したように、線３０の入力信号
がハイおよびローのどちらでもないのは、入力信号がロ
ーからハイに、またはハイからローに変わるときだけで
ある。入力信号の電圧レベルが一方の所定範囲から他方
の所定範囲に移るのは、情報が入力信号によって送られ
る場合だけである。情報は、論理回路２８が動作を行な
う必要がある場合のみ入力信号で送られる。したがっ
て、活性化信号は論理回路２８が動作を行なう必要があ
る場合のみ線３２を介して送られる。
がハイおよびローのどちらでもないのは、入力信号がロ
ーからハイに、またはハイからローに変わるときだけで
ある。入力信号の電圧レベルが一方の所定範囲から他方
の所定範囲に移るのは、情報が入力信号によって送られ
る場合だけである。情報は、論理回路２８が動作を行な
う必要がある場合のみ入力信号で送られる。したがっ
て、活性化信号は論理回路２８が動作を行なう必要があ
る場合のみ線３２を介して送られる。
【００３２】図４は本発明の好ましい実施例に係る活性
回路２２を概略的に示す図である。論理ハイ検知回路５
０は一般に高い利得Ｐ−ＭＯＳ電界効果トランジスタ
（ＦＥＴ）６０、抵抗Ｎ−ＭＯＳ ＦＥＴ６２、および
インバータ６４を含む。ＦＥＴ６０のゲートは線３０に
結合される。ＦＥＴ６０のチャネルは動作電圧レベル
（「Ｖｃｃ」）源を線６６に接続する。線６６はインバ
ータ６４の入力に接続される。
回路２２を概略的に示す図である。論理ハイ検知回路５
０は一般に高い利得Ｐ−ＭＯＳ電界効果トランジスタ
（ＦＥＴ）６０、抵抗Ｎ−ＭＯＳ ＦＥＴ６２、および
インバータ６４を含む。ＦＥＴ６０のゲートは線３０に
結合される。ＦＥＴ６０のチャネルは動作電圧レベル
（「Ｖｃｃ」）源を線６６に接続する。線６６はインバ
ータ６４の入力に接続される。
【００３３】ＦＥＴ６０はＰ−ＭＯＳ ＦＥＴであるの
で、そのゲートの電圧レベルがしきい値電圧以下になる
とそのチャネルは導通する。具体的には、ＦＥＴ６０は
高利得ＦＥＴであり、そのゲートの電圧レベルが論理ハ
イ範囲のより低いしきい値電圧レベルより下がるとその
チャネルを導通させるよう構成されている。たとえば、
論理ハイの範囲が４．７５ボルトから５．２５ボルトで
あるのなら、ＦＥＴ６０はそのゲートの電圧レベルがｐ
チャネルのしきい値電圧より下がるとそのチャネルを導
通させるよう構成される。論理ハイ範囲内のより低いし
きい値はここでは最も低いハイ値と呼ばれる。
で、そのゲートの電圧レベルがしきい値電圧以下になる
とそのチャネルは導通する。具体的には、ＦＥＴ６０は
高利得ＦＥＴであり、そのゲートの電圧レベルが論理ハ
イ範囲のより低いしきい値電圧レベルより下がるとその
チャネルを導通させるよう構成されている。たとえば、
論理ハイの範囲が４．７５ボルトから５．２５ボルトで
あるのなら、ＦＥＴ６０はそのゲートの電圧レベルがｐ
チャネルのしきい値電圧より下がるとそのチャネルを導
通させるよう構成される。論理ハイ範囲内のより低いし
きい値はここでは最も低いハイ値と呼ばれる。
【００３４】Ｎ−ＭＯＳ ＦＥＴ６２のゲートは線３０
に接続され、ＦＥＴ６２のチャネルは線６６を接地す
る。ＦＥＴ６２はＮ−ＭＯＳ ＦＥＴであるので、ゲー
トの電圧レベルがｎチャネルのしきい値電圧を超えると
そのチャネルは導通となる。ＦＥＴ６２は抵抗性であ
り、ゲートの電圧レベルが最も低いハイ値を超えるとチ
ャネルを導通させるよう構成される。
に接続され、ＦＥＴ６２のチャネルは線６６を接地す
る。ＦＥＴ６２はＮ−ＭＯＳ ＦＥＴであるので、ゲー
トの電圧レベルがｎチャネルのしきい値電圧を超えると
そのチャネルは導通となる。ＦＥＴ６２は抵抗性であ
り、ゲートの電圧レベルが最も低いハイ値を超えるとチ
ャネルを導通させるよう構成される。
【００３５】したがって、ＦＥＴ６０およびＦＥＴ６２
は集合的にインバータ６３を構成する。たとえば、線３
０の信号が最も低いハイ値より下がると、ＦＥＴ６０の
チャネルはより導通し、ＦＥＴ６２のチャネルはより導
通しない。その結果、線６６はＶｃｃ近くに駆動され
る。逆に、線３０の信号が最も低いハイ値を超えると、
ＦＥＴ６２のチャネルは導通し、ＦＥＴ６０のチャネル
は非導通となる。その結果、線６６は接地に駆動され
る。
は集合的にインバータ６３を構成する。たとえば、線３
０の信号が最も低いハイ値より下がると、ＦＥＴ６０の
チャネルはより導通し、ＦＥＴ６２のチャネルはより導
通しない。その結果、線６６はＶｃｃ近くに駆動され
る。逆に、線３０の信号が最も低いハイ値を超えると、
ＦＥＴ６２のチャネルは導通し、ＦＥＴ６０のチャネル
は非導通となる。その結果、線６６は接地に駆動され
る。
【００３６】線６６はインバータ６４の入力に接続され
る。したがって、インバータ６４は線６６がＶｃｃ近く
の場合は線５６を介して論理ローを送り、線６６が接地
に近い場合は線５６を介して論理ハイを送る。その結
果、線５６の信号は線３０の電圧レベルが最も低いハイ
値を超えるとハイとなり、線５６の信号は線３０の電圧
レベルが最も低いハイ値より下がるとローとなる。
る。したがって、インバータ６４は線６６がＶｃｃ近く
の場合は線５６を介して論理ローを送り、線６６が接地
に近い場合は線５６を介して論理ハイを送る。その結
果、線５６の信号は線３０の電圧レベルが最も低いハイ
値を超えるとハイとなり、線５６の信号は線３０の電圧
レベルが最も低いハイ値より下がるとローとなる。
【００３７】論理ロー検知回路５２は一般に抵抗性Ｐ−
ＭＯＳ電界効果トランジスタ（ＦＥＴ）６８および高利
得Ｎ−ＭＯＳ ＦＥＴ７０を含む。ＦＥＴ６８のゲート
は線３０に接続され、ＦＥＴ６８のチャネルはＶｃｃと
線５８を接続する。
ＭＯＳ電界効果トランジスタ（ＦＥＴ）６８および高利
得Ｎ−ＭＯＳ ＦＥＴ７０を含む。ＦＥＴ６８のゲート
は線３０に接続され、ＦＥＴ６８のチャネルはＶｃｃと
線５８を接続する。
【００３８】ＦＥＴ６８は抵抗性Ｐ−ＭＯＳ ＦＥＴで
あるので、ゲートの電圧レベルがＰチャネルのしきい値
電圧以上に電源電圧（Ｖｃｃ）より下がると、そのチャ
ネルは少し導通する。ＮチャネルＦＥＴ７０は高い導電
性Ｎチャネル素子であり、そのゲート電圧が源（接地）
からＮチャネルのしきい値電圧以上大きい場合、ドレイ
ン電圧ノード５８を迅速にローに引下げる。このインバ
ータの転送曲線は図５の曲線９２に示される。
あるので、ゲートの電圧レベルがＰチャネルのしきい値
電圧以上に電源電圧（Ｖｃｃ）より下がると、そのチャ
ネルは少し導通する。ＮチャネルＦＥＴ７０は高い導電
性Ｎチャネル素子であり、そのゲート電圧が源（接地）
からＮチャネルのしきい値電圧以上大きい場合、ドレイ
ン電圧ノード５８を迅速にローに引下げる。このインバ
ータの転送曲線は図５の曲線９２に示される。
【００３９】ＦＥＴ６０は高い導電性Ｐ−ＭＯＳ ＦＥ
Ｔであるので、ゲートの電圧レベルがＰチャネルしきい
値電圧以上にソース電圧（Ｖｃｃ）より下がるとそのチ
ャネルは高く導通する。ＮチャネルＦＥＴ６２は抵抗性
Ｎチャネル装置であり、そのゲート電極が源（接地）か
らＮチャネルしきい値電圧以上大きい場合、ノード６６
をわずかに下げる。このインバータの入力転送曲線は図
５の曲線９４として示される。
Ｔであるので、ゲートの電圧レベルがＰチャネルしきい
値電圧以上にソース電圧（Ｖｃｃ）より下がるとそのチ
ャネルは高く導通する。ＮチャネルＦＥＴ６２は抵抗性
Ｎチャネル装置であり、そのゲート電極が源（接地）か
らＮチャネルしきい値電圧以上大きい場合、ノード６６
をわずかに下げる。このインバータの入力転送曲線は図
５の曲線９４として示される。
【００４０】動作において、入力がローで始まると、ノ
ード６６および５８はハイである。入力がローの状態か
らハイの状態へスイッチしているとき、インバータ７１
は入力レベルがインバータ７１のスイッチング点を超え
るとノード５８を迅速にローに引下げる。ＦＥＴ６２は
抵抗性Ｎチャネルであるので、インバータ６３のローか
らハイへの遷移の応答は遅い。したがって入力がインバ
ータ６３の高いスイッチング点を超えてからだいぶ経つ
までノード６６はハイのままであり、またノード５６は
ローのままである。ＮＯＲゲート７２への両方の入力は
ローであるので、出力ノード７３に高いパルスが起こ
る。この信号のパルス幅は、インバータ６３および７１
のスイッチング点の間に入るように、インバータ６３の
遅いハイからローへの遷移の遅延および入力信号の入力
立上がり時によって決定される。
ード６６および５８はハイである。入力がローの状態か
らハイの状態へスイッチしているとき、インバータ７１
は入力レベルがインバータ７１のスイッチング点を超え
るとノード５８を迅速にローに引下げる。ＦＥＴ６２は
抵抗性Ｎチャネルであるので、インバータ６３のローか
らハイへの遷移の応答は遅い。したがって入力がインバ
ータ６３の高いスイッチング点を超えてからだいぶ経つ
までノード６６はハイのままであり、またノード５６は
ローのままである。ＮＯＲゲート７２への両方の入力は
ローであるので、出力ノード７３に高いパルスが起こ
る。この信号のパルス幅は、インバータ６３および７１
のスイッチング点の間に入るように、インバータ６３の
遅いハイからローへの遷移の遅延および入力信号の入力
立上がり時によって決定される。
【００４１】逆に、入力信号がハイで始まると、ノード
６６および５８はローである。入力がハイの状態からロ
ーの状態にスイッチングすると、インバータ６３はノー
ド６６を迅速にハイに引上げ、それによってノード５６
は迅速にローとなる。インバータ５８がハイとなるのは
遅いので、ノード５８および５６は再びローとなり、そ
れによってＮＯＲゲート７２の出力が再度ハイとなるこ
とを引起こす。
６６および５８はローである。入力がハイの状態からロ
ーの状態にスイッチングすると、インバータ６３はノー
ド６６を迅速にハイに引上げ、それによってノード５６
は迅速にローとなる。インバータ５８がハイとなるのは
遅いので、ノード５８および５６は再びローとなり、そ
れによってＮＯＲゲート７２の出力が再度ハイとなるこ
とを引起こす。
【００４２】入力信号が２つのスイッチング点の間にあ
るのなら、回路のＤＣ応答が有利となる。この場合、高
いスイッチング点を有するインバータ６３はノード６６
をローに引下げ、それによってノード５６がローとな
る。インバータ７１は低いスイッチング点を有するの
で、出力ノード５８はローとなる。したがって、５８お
よび５６の両方がローであるので、ＤＣ応答は遷移応答
と同じであり、ＮＯＲゲート７２の出力はハイである。
この入力レベル検出回路のハイの出力は、図４に示され
る回路によって装置に入る他のすべての入力とともに論
理的にＯＲされる。これはインバータ７８を伴うワイヤ
ードされたＮＯＲの実施であり、すべての入力遷移のＯ
Ｒ機能をなす。これによって、回路はすべての入力遷移
および中間状態であるすべての入力レベルに応答させ
る。
るのなら、回路のＤＣ応答が有利となる。この場合、高
いスイッチング点を有するインバータ６３はノード６６
をローに引下げ、それによってノード５６がローとな
る。インバータ７１は低いスイッチング点を有するの
で、出力ノード５８はローとなる。したがって、５８お
よび５６の両方がローであるので、ＤＣ応答は遷移応答
と同じであり、ＮＯＲゲート７２の出力はハイである。
この入力レベル検出回路のハイの出力は、図４に示され
る回路によって装置に入る他のすべての入力とともに論
理的にＯＲされる。これはインバータ７８を伴うワイヤ
ードされたＮＯＲの実施であり、すべての入力遷移のＯ
Ｒ機能をなす。これによって、回路はすべての入力遷移
および中間状態であるすべての入力レベルに応答させ
る。
【００４３】範囲外検出回路５４は一般にＮＯＲゲート
７２、Ｎ−ＭＯＳ ＦＥＴ７４、抵抗器７６およびイン
バータ７８を含む。ＮＯＲゲート７２の一方入力は線５
６に接続され、他方入力は線５８に接続される。ＮＯＲ
ゲートの出力はＦＥＴ７４のゲートに接続される。ＦＥ
Ｔ７４のチャネルは線８０を接地する。線８０は抵抗器
７６を介してＶｃｃに接続され、さらにインバータ７８
の入力に接続される。インバータ７８の出力は線３２に
接続される。
７２、Ｎ−ＭＯＳ ＦＥＴ７４、抵抗器７６およびイン
バータ７８を含む。ＮＯＲゲート７２の一方入力は線５
６に接続され、他方入力は線５８に接続される。ＮＯＲ
ゲートの出力はＦＥＴ７４のゲートに接続される。ＦＥ
Ｔ７４のチャネルは線８０を接地する。線８０は抵抗器
７６を介してＶｃｃに接続され、さらにインバータ７８
の入力に接続される。インバータ７８の出力は線３２に
接続される。
【００４４】ＮＯＲゲート７２は線５６および線５８の
状態に基づいた論理ＮＯＲ演算を行なう。したがって、
線５６が論理ハイであるのなら、ＮＯＲゲート７２の出
力は、線５８の状態に拘らず、ローとなる。同様に、線
５８が論理ハイであるのなら、ＮＯＲゲート７２の出力
は線５６の状態に拘らず、論理ローとなる。上記で説明
したように、線３０の信号が論理ハイの範囲内にあると
きは線５６はハイであり、線３０の信号が論理ローの範
囲内にあるときは線５８の信号は論理ハイであるので、
ＮＯＲゲート７２の出力は、線３０の信号がどちらかの
所定範囲内にある場合はローとなり、線３０の信号が両
方の所定範囲外にある場合のみハイとなる。
状態に基づいた論理ＮＯＲ演算を行なう。したがって、
線５６が論理ハイであるのなら、ＮＯＲゲート７２の出
力は、線５８の状態に拘らず、ローとなる。同様に、線
５８が論理ハイであるのなら、ＮＯＲゲート７２の出力
は線５６の状態に拘らず、論理ローとなる。上記で説明
したように、線３０の信号が論理ハイの範囲内にあると
きは線５６はハイであり、線３０の信号が論理ローの範
囲内にあるときは線５８の信号は論理ハイであるので、
ＮＯＲゲート７２の出力は、線３０の信号がどちらかの
所定範囲内にある場合はローとなり、線３０の信号が両
方の所定範囲外にある場合のみハイとなる。
【００４５】ＦＥＴ７４のゲートはＮＯＲゲート７２の
出力に接続される。したがって、ＦＥＴ７４のチャネル
は導通し、線３０の信号の電圧レベルが所定範囲外にあ
るときは線８０を接地に駆動し、線３０の信号の電圧レ
ベルがどちらか一方の所定範囲内にある場合は非導通で
ある。線８０が接地に駆動されると、インバータ７８は
線３２を介して論理ハイを発生する。ＦＥＴ７４のチャ
ネルが導通しない場合、線８０は抵抗器またはプルアッ
プ装置７６によってＶｃｃに駆動され、それによってイ
ンバータ７８は論理ローを出力する。したがって、線３
２は線３０の電圧レベルがどちらかの所定範囲内にある
場合はローとなり、線３０の電圧レベルが所定範囲外に
ある場合はハイとなる。
出力に接続される。したがって、ＦＥＴ７４のチャネル
は導通し、線３０の信号の電圧レベルが所定範囲外にあ
るときは線８０を接地に駆動し、線３０の信号の電圧レ
ベルがどちらか一方の所定範囲内にある場合は非導通で
ある。線８０が接地に駆動されると、インバータ７８は
線３２を介して論理ハイを発生する。ＦＥＴ７４のチャ
ネルが導通しない場合、線８０は抵抗器またはプルアッ
プ装置７６によってＶｃｃに駆動され、それによってイ
ンバータ７８は論理ローを出力する。したがって、線３
２は線３０の電圧レベルがどちらかの所定範囲内にある
場合はローとなり、線３０の電圧レベルが所定範囲外に
ある場合はハイとなる。
【００４６】上記で述べたように、論理ハイ検知回路５
０および論理ロー検知回路５２のＮ−ＭＯＳおよびＰ−
ＭＯＳのＦＥＴ副回路はスキューインバータのように機
能する。正常な非スキューのインバータは、その入力信
号が論理ロー範囲内にある場合は論理ハイを発生し、入
力信号が論理ハイの範囲内にある場合は論理ローを発生
し、その入力信号がハイおよびローの途中にある場合
（「入力スイッチ電圧」）、ハイおよびローの間の電圧
レベル（「インバータスイッチ電圧」）を発生する。
０および論理ロー検知回路５２のＮ−ＭＯＳおよびＰ−
ＭＯＳのＦＥＴ副回路はスキューインバータのように機
能する。正常な非スキューのインバータは、その入力信
号が論理ロー範囲内にある場合は論理ハイを発生し、入
力信号が論理ハイの範囲内にある場合は論理ローを発生
し、その入力信号がハイおよびローの途中にある場合
（「入力スイッチ電圧」）、ハイおよびローの間の電圧
レベル（「インバータスイッチ電圧」）を発生する。
【００４７】インバータ６３および７１は、入力信号が
ハイのときは論理ローを発生し、入力信号がローのとき
は論理ハイを発生する。しかし、インバータ６３および
７１は、それぞれのインバータスイッチ電圧がバランス
されたスイッチインバータと一致しないようスキューさ
れる。たとえば、インバータ６３の出力は、入力信号が
入力スイッチ電圧にあるときはハイであり、インバータ
７１の出力は、入力信号が入力スイッチ電圧にある場合
はローである。したがって、入力信号の電圧レベルが論
理ローから論理ハイに上がると、インバータ６３および
７１の出力は両方とも最初はハイである。インバータ７
１の出力は、入力信号の電圧レベルが最も高いロー値を
超えるとすぐに下がり、入力信号が入力スイッチ電圧に
達するときにはローとなっている。インバータ６３の出
力は、入力信号が入力スイッチ電圧に達するまではハイ
から下がり始めない。入力信号の電圧レベルがハイとな
るときには、インバータ６３の出力はローとなってい
る。
ハイのときは論理ローを発生し、入力信号がローのとき
は論理ハイを発生する。しかし、インバータ６３および
７１は、それぞれのインバータスイッチ電圧がバランス
されたスイッチインバータと一致しないようスキューさ
れる。たとえば、インバータ６３の出力は、入力信号が
入力スイッチ電圧にあるときはハイであり、インバータ
７１の出力は、入力信号が入力スイッチ電圧にある場合
はローである。したがって、入力信号の電圧レベルが論
理ローから論理ハイに上がると、インバータ６３および
７１の出力は両方とも最初はハイである。インバータ７
１の出力は、入力信号の電圧レベルが最も高いロー値を
超えるとすぐに下がり、入力信号が入力スイッチ電圧に
達するときにはローとなっている。インバータ６３の出
力は、入力信号が入力スイッチ電圧に達するまではハイ
から下がり始めない。入力信号の電圧レベルがハイとな
るときには、インバータ６３の出力はローとなってい
る。
【００４８】図５は正常なインバータに対するスキュー
インバータ６３および７１の応答曲線の図である。図５
に示されるように、正常なインバータの応答曲線９０
は、入力電圧レベルがローのときはハイであり、入力電
圧レベルがハイのときはローであり、入力電圧レベルが
入力スイッチ電圧にあるときはインバータスイッチ電圧
である。
インバータ６３および７１の応答曲線の図である。図５
に示されるように、正常なインバータの応答曲線９０
は、入力電圧レベルがローのときはハイであり、入力電
圧レベルがハイのときはローであり、入力電圧レベルが
入力スイッチ電圧にあるときはインバータスイッチ電圧
である。
【００４９】インバータ７１（図４）の応答曲線は曲線
９２として示される。正常なインバータと対照に、イン
バータ７１の出力は、入力信号が入力スイッチ電圧とな
るときにはハイからローへの遷移を終えている。
９２として示される。正常なインバータと対照に、イン
バータ７１の出力は、入力信号が入力スイッチ電圧とな
るときにはハイからローへの遷移を終えている。
【００５０】インバータ６３（図４）の応答曲線は曲線
９４として示される。正常なインバータと対照に、入力
信号の電圧がローからハイに上がると、インバータ６３
の出力は、入力電圧レベルが入力スイッチ電圧を超える
までハイからローへの遷移を始めない。したがって、入
力信号が入力スイッチ電圧にあるとき、インバータ７１
の出力はローであり、インバータ６３の出力はハイであ
り、論理ロー検知回路５２の出力はローであり、論理ハ
イ検知回路５０の出力はローである。
９４として示される。正常なインバータと対照に、入力
信号の電圧がローからハイに上がると、インバータ６３
の出力は、入力電圧レベルが入力スイッチ電圧を超える
までハイからローへの遷移を始めない。したがって、入
力信号が入力スイッチ電圧にあるとき、インバータ７１
の出力はローであり、インバータ６３の出力はハイであ
り、論理ロー検知回路５２の出力はローであり、論理ハ
イ検知回路５０の出力はローである。
【００５１】典型的には、論理装置は１本以上の入力線
を有する。このような状態では、各入力線の電圧レベル
は上記で述べたように回路によってモニタされる。本発
明の好ましい実施例において、各々の回路はトランジス
タ７４に類似したトランジスタを含み、線８０に接続さ
れ、電圧レベルの変化がそれぞれの入力線に検出された
場合に線８０を接地近くに駆動するよう構成される。他
のレベル検出回路の接続は、図４において参照番号８１
として総括的に示される。このように構成されて、線８
０はいずれかの入力線の電圧レベルが変わると接地に駆
動される。したがって、いずれかの入力レベルが変わる
と線３２はハイに駆動される。こうして、線８０および
インバータ７８の組合わせは、線８０に接続される種々
の入力レベル検出回路からくる出力信号に対して、ＮＯ
Ｒゲートとして機能する。
を有する。このような状態では、各入力線の電圧レベル
は上記で述べたように回路によってモニタされる。本発
明の好ましい実施例において、各々の回路はトランジス
タ７４に類似したトランジスタを含み、線８０に接続さ
れ、電圧レベルの変化がそれぞれの入力線に検出された
場合に線８０を接地近くに駆動するよう構成される。他
のレベル検出回路の接続は、図４において参照番号８１
として総括的に示される。このように構成されて、線８
０はいずれかの入力線の電圧レベルが変わると接地に駆
動される。したがって、いずれかの入力レベルが変わる
と線３２はハイに駆動される。こうして、線８０および
インバータ７８の組合わせは、線８０に接続される種々
の入力レベル検出回路からくる出力信号に対して、ＮＯ
Ｒゲートとして機能する。
【００５２】所与の詳細な図面および具体的例は、本発
明の好ましい実施例を記載するために与えられており、
一例を示す目的のためにのみ与えられており、本発明の
装置は開示された詳細および状態に限定されないことは
理解されるであろう。たとえば、インバータ６３および
７１のスキューの大きさは、入力信号の電圧レベルが第
１の所定の量だけ最も高いロー値を超えた場合、および
第２の所定の量だけ最も低いハイ値より下がった場合に
のみ活性化信号を送るよう、調整されてもよい。このよ
うな変形および他の種々の変形は、前掲の特許請求の範
囲によって規定される本発明の精神から逸脱することな
くなされることは理解できるであろう。
明の好ましい実施例を記載するために与えられており、
一例を示す目的のためにのみ与えられており、本発明の
装置は開示された詳細および状態に限定されないことは
理解されるであろう。たとえば、インバータ６３および
７１のスキューの大きさは、入力信号の電圧レベルが第
１の所定の量だけ最も高いロー値を超えた場合、および
第２の所定の量だけ最も低いハイ値より下がった場合に
のみ活性化信号を送るよう、調整されてもよい。このよ
うな変形および他の種々の変形は、前掲の特許請求の範
囲によって規定される本発明の精神から逸脱することな
くなされることは理解できるであろう。
【図１】本発明のある実施例に係る外部レベル検出活性
回路の機能的ブロック図である。
回路の機能的ブロック図である。
【図２】本発明の代替の好ましい実施例に係る内部活性
回路を示す図である。
回路を示す図である。
【図３】図２の活性回路をより詳細に示す機能的ブロッ
ク図である。
ク図である。
【図４】本発明の好ましい実施例に係る活性回路を示す
概略図である。
概略図である。
【図５】正常なインバータの応答曲線に対するスキュー
インバータの応答曲線を示す図である。
インバータの応答曲線を示す図である。
１２ 呼出装置 １４ 線 １０ 活性回路 ２０ 線 １６ 論理装置
Claims (10)
- 【請求項１】 論理装置（１６、２８）が動作を行なう
必要があるときに論理装置を活性化するための装置であ
って、前記論理装置（１６、２８）は第１の線（１４、
３０）の入力信号を受取り、第２の線（２０、３２）の
活性化信号を受取るよう構成され、前記論理装置（１
６、２８）は前記活性化信号が第１の状態のときに活性
モードをとるよう構成され、前記論理装置（１６、２
８）は前記活性信号が第２の状態のときはアイドルモー
ドをとるよう構成され、前記装置は前記第１の線（１
４、３０）と作動的に接続され、前記入力信号の特定の
パラメータが少なくとも第１の所定量だけ第１の所定パ
ラメトリック範囲外にあり、かつ少なくとも第２の所定
量だけ第２の所定パラメトリック範囲外にある場合にレ
ベル検出信号を発生するためのレベル検出器（５４）
と、 前記論理装置（１６、２８）および前記レベル検出器
（５４）に作動的に接続され、前記レベル検出信号を受
取り、前記レベル検出信号に応答して前記論理装置（１
６、２８）に前記活性化信号を伝送するための活性化回
路（２２、１０）とを含む、装置。 - 【請求項２】 前記レベル検出器（５４）は前記第１の
線（１４、３０）と作動的に接続され、前記特定パラメ
ータが少なくとも前記第１の所定量だけ前記第１の所定
パラメトリック範囲外にあるかどうかを示す第１の信号
を発生するための第１の回路（５０）と、 前記第１の線（１４、３０）と作動的に接続され、前記
特定パラメータが少なくとも前記第２の所定量だけ前記
第２の所定パラメトリック範囲外にあるかどうかを示す
第２の信号を発生するための第２の回路（５２）と、 前記第１の回路（５０）、前記第２の回路（５２）およ
び前記活性化回路（２２、１０）に作動的に接続され、
前記第１の信号および前記第２の信号を受取り、前記第
１の信号および前記第２の信号に応答して前記レベル検
出信号を発生するための論理回路（５４）とを含み、前
記レベル検出信号は前記第１の信号および前記第２の信
号と所定の論理的関係を有する、請求項１に記載の装
置。 - 【請求項３】 前記第１の信号は、前記特定パラメータ
が少なくとも前記第１の所定量だけ前記第１の所定パラ
メトリック範囲外にあるときにハイであり、前記第２の
信号は、前記特定パラメータが少なくとも前記第２の所
定量だけ前記第２の所定パラメトリック範囲外にあると
きにハイであり、前記論理回路（５４）は第１の入力
（５６）と、第２の入力（５８）と、出力（７３）とを
有するＮＯＲゲート（７２）を含み、前記第１の入力
（５６）は前記第１の信号を受取り、前記第２の入力は
前記第２の信号を受取り、前記出力は前記レベル検出信
号を発生する、請求項２に記載の装置。 - 【請求項４】 前記第１の回路（５０）は第１の入力と
第１の出力とを有する第１のスキューインバータ（６
３）を含み、前記第１の入力は前記第１の線（１４、３
０）と作動的に接続される、請求項２または３に記載の
装置。 - 【請求項５】 前記第１のスキューインバータ（６３）
は第１のＦＥＴ（６０）と第２のＦＥＴ（６２）とを含
み、前記第１のＦＥＴ（６０）は第１のゲートと第１の
チャネルとを有し、前記第１のゲートは前記第１の線
（１４、３０）と作動的に接続され、前記第１のチャネ
ルは前記特定パラメータが少なくとも前記第１の所定量
だけ前記第１の所定パラメトリック範囲外にあるときに
導通し、前記第２のＦＥＴ（６２）は第２のゲートと第
２のチャネルとを有し、前記第２のゲートは前記第１の
線（１４、３０）と作動的に接続され、前記第２のチャ
ネルは前記特定パラメータが少なくとも前記第１の所定
量だけ前記第１の特定パラメトリック範囲外にあるとき
に非導通である、請求項４に記載の装置。 - 【請求項６】 前記第２の回路（５２）は、第２の入力
と第２の出力（５８）とを有する第２のスキューインバ
ータ（７１）を含み、前記第２の入力は前記第１の線
（１４、３０）と作動的に接続される、請求項２、３、
４または５に記載の装置。 - 【請求項７】 前記第２のスキューインバータ（７１）
は第３のＦＥＴ（６８）と第４のＦＥＴ（７０）とを含
み、前記第３のＦＥＴ（６８）は第３のゲートと第３の
チャネルとを有し、前記第３のゲートは前記第１の線
（１４、３０）と作動的に接続され、前記第３のチャネ
ルは前記特定パラメータが少なくとも前記第２の所定量
だけ前記第２の所定パラメトリック範囲外にあるときに
導通し、前記第４のＦＥＴ（７０）は第４のゲートと第
４のチャネルとを有し、前記第４のゲートは前記第１の
線（１４、３０）と作動的に接続され、前記第４のチャ
ネルは、前記特定パラメータが少なくとも前記第２の所
定量だけ前記第２の所定パラメトリック範囲外にあると
きに非導通である、請求項６に記載の装置。 - 【請求項８】 前記レベル検出器（５４）は前記第１の
線（１４、３０）と作動的に接続され、前記特定パラメ
ータが論理ハイ範囲内にあるときに第１のレベル検出信
号を発生するための論理ハイ検知回路（５０）と、 前記第１の線（１４、３０）と作動的に接続され、前記
特定パラメータが論理ロー範囲内にあるときに第２のレ
ベル検出信号を発生するための論理ロー検知回路（５
０）と、 前記論理ハイ検知回路、前記論理ロー検知回路、および
前記論理装置（１６、２８）と作動的に接続され、前記
特定パラメータが前記論理ハイ範囲内および前記論理ロ
ー範囲内にない場合に前記第１レベル検出信号および前
記第２レベル検出信号を受取るための範囲外検出回路
（５４）とを含む、請求項１、２、３、４、５、６また
は７に記載の装置。 - 【請求項９】 前記第２のＦＥＴ（６２）は抵抗性Ｎ−
ＭＯＳ ＦＥＴであり、前記第３のＦＥＴ（６８）は抵
抗性Ｐ−ＭＯＳ ＦＥＴであり、前記第４のＦＥＴ（４
６）は高利得Ｎ−ＭＯＳ ＦＥＴである、請求項７に記
載の装置。 - 【請求項１０】 前記装置は前記論理装置（１６、２
８）と同じ半導体チップ上に存在する、請求項１、２、
３、４、５、６、７、８、または９に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/134,523 US5418472A (en) | 1993-10-08 | 1993-10-08 | Input level detection circuit |
| US134523 | 1993-10-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07236180A true JPH07236180A (ja) | 1995-09-05 |
Family
ID=22463769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6241717A Withdrawn JPH07236180A (ja) | 1993-10-08 | 1994-10-06 | 論理装置を活性化するための装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5418472A (ja) |
| EP (1) | EP0647898B1 (ja) |
| JP (1) | JPH07236180A (ja) |
| DE (1) | DE69408075T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012522328A (ja) * | 2009-12-16 | 2012-09-20 | インテル コーポレイション | アンチヒューズ型プログラマブルメモリアレイ |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5559465A (en) * | 1994-07-29 | 1996-09-24 | Cypress Semiconductor Corporation | Output preconditioning circuit with an output level latch and a clamp |
| JP3741789B2 (ja) * | 1996-08-30 | 2006-02-01 | 株式会社ルネサステクノロジ | 電流バイパス回路付半導体集積回路 |
| DE19706985B4 (de) | 1997-02-21 | 2004-03-18 | Telefonaktiebolaget L M Ericsson (Publ) | Eingangspufferschaltkreis |
| TW367654B (en) * | 1997-04-21 | 1999-08-21 | Fujitsu Ltd | Semiconductor device using complementary clock and signal input state detection circuit used for the same |
| US6104225A (en) | 1997-04-21 | 2000-08-15 | Fujitsu Limited | Semiconductor device using complementary clock and signal input state detection circuit used for the same |
| IT1312287B1 (it) * | 1999-05-03 | 2002-04-10 | St Microelectronics Srl | Circuito comparatore per segnali positivi e negativi,avente consumonullo,adatto per dispositivi a singola alimentazione positiva |
| TW457770B (en) * | 2000-11-21 | 2001-10-01 | Via Tech Inc | Input/output pad apparatus with monitoring capability and its driving method |
| DE102007030569B4 (de) * | 2007-07-02 | 2012-11-08 | Austriamicrosystems Ag | Schaltungsanordnung und Verfahren zum Auswerten eines Datensignals |
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| US4473759A (en) * | 1982-04-22 | 1984-09-25 | Motorola, Inc. | Power sensing circuit and method |
| US4524291A (en) * | 1983-01-06 | 1985-06-18 | Motorola, Inc. | Transition detector circuit |
| JPS59128822A (ja) * | 1983-01-14 | 1984-07-25 | Nec Corp | 半導体回路 |
| KR910009557B1 (ko) * | 1987-03-31 | 1991-11-21 | 미쓰비시 뎅끼 가부시끼가이샤 | 동기신호 처리회로 |
| US4902910A (en) * | 1987-11-17 | 1990-02-20 | Xilinx, Inc. | Power supply voltage level sensing circuit |
| US4968902A (en) * | 1989-08-02 | 1990-11-06 | Tektronix, Inc. | Unstable data recognition circuit for dual threshold synchronous data |
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-
1993
- 1993-10-08 US US08/134,523 patent/US5418472A/en not_active Expired - Fee Related
-
1994
- 1994-09-07 DE DE69408075T patent/DE69408075T2/de not_active Expired - Fee Related
- 1994-09-07 EP EP94306578A patent/EP0647898B1/en not_active Expired - Lifetime
- 1994-10-06 JP JP6241717A patent/JPH07236180A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012522328A (ja) * | 2009-12-16 | 2012-09-20 | インテル コーポレイション | アンチヒューズ型プログラマブルメモリアレイ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0647898B1 (en) | 1998-01-21 |
| DE69408075D1 (de) | 1998-02-26 |
| DE69408075T2 (de) | 1998-08-20 |
| EP0647898A1 (en) | 1995-04-12 |
| US5418472A (en) | 1995-05-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |