JPH0954637A - 情報処理装置 - Google Patents
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- JPH0954637A JPH0954637A JP7209425A JP20942595A JPH0954637A JP H0954637 A JPH0954637 A JP H0954637A JP 7209425 A JP7209425 A JP 7209425A JP 20942595 A JP20942595 A JP 20942595A JP H0954637 A JPH0954637 A JP H0954637A
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Abstract
(57)【要約】
【課題】 非通常動作時における情報処理装置の消費電
力を削減する。 【解決手段】 情報処理装置の主要な動作回路の主電源
ＶＣＣと、この主電源ＶＣＣから電力供給を受ける主電
源ライン１２との間に電流制御回路１４を設ける。この
電流制御回路１４のトランジスタＴｒ１のゲートには、
動作モード検出回路１６のドレインが接続されている。
動作モード検出回路１６は、マイコンから供給される動
作停止信号に応じて電流抑制信号を発生する。装置のパ
ワーセーブモード時に、Ｌレベルとなる動作停止信号が
供給されると、動作モード検出回路１６のトランジスタ
Ｔｒ２がオフし、電流制御回路１４のトランジスタＴｒ
１がオフする。よって、主電源ＶＣＣから主電源ライン
１２に流れる電流が削減され主電源ライン１２とバスラ
イン１０との間に接続されたプルアップ抵抗ＲＰに流れ
る電流を少なくすることができる。
力を削減する。 【解決手段】 情報処理装置の主要な動作回路の主電源
ＶＣＣと、この主電源ＶＣＣから電力供給を受ける主電
源ライン１２との間に電流制御回路１４を設ける。この
電流制御回路１４のトランジスタＴｒ１のゲートには、
動作モード検出回路１６のドレインが接続されている。
動作モード検出回路１６は、マイコンから供給される動
作停止信号に応じて電流抑制信号を発生する。装置のパ
ワーセーブモード時に、Ｌレベルとなる動作停止信号が
供給されると、動作モード検出回路１６のトランジスタ
Ｔｒ２がオフし、電流制御回路１４のトランジスタＴｒ
１がオフする。よって、主電源ＶＣＣから主電源ライン
１２に流れる電流が削減され主電源ライン１２とバスラ
イン１０との間に接続されたプルアップ抵抗ＲＰに流れ
る電流を少なくすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置の非
通常動作時において、装置の消費電力を低減する構成に
関する。
通常動作時において、装置の消費電力を低減する構成に
関する。
【０００２】
【従来の技術】パーソナルコンピュータ等の各種情報処
理装置では、ＣＰＵバスラインやメモリバスライン等、
バスラインの負荷が大きい。このため、バスラインにて
信号の伝達速度を所定の速さに維持することを１つの目
的として、図３に示すように、主電源ライン１２とバス
ライン１０との間に複数のプルアップ（Pull Up ）抵抗
ＲＰが設けられている。そして、所定の伝達速度を維持
するために十分な電流を各プルアップ抵抗ＲＰに流すこ
とにより、信号のＬレベルからＨレベルへの立上がりを
速くして、必要な伝達速度を得ている。
理装置では、ＣＰＵバスラインやメモリバスライン等、
バスラインの負荷が大きい。このため、バスラインにて
信号の伝達速度を所定の速さに維持することを１つの目
的として、図３に示すように、主電源ライン１２とバス
ライン１０との間に複数のプルアップ（Pull Up ）抵抗
ＲＰが設けられている。そして、所定の伝達速度を維持
するために十分な電流を各プルアップ抵抗ＲＰに流すこ
とにより、信号のＬレベルからＨレベルへの立上がりを
速くして、必要な伝達速度を得ている。
【０００３】一方で、ノート型コンピュータ等の携帯情
報機器では、電池動作等の観点から省電力設計が重視さ
れている。そこで、従来から、いわゆるパワーマネジメ
ント機能を設けて消費電力のセーブを行っている。この
機能を有する装置では、入力装置からから一定期間の入
力がない場合等、装置の非通常動作状態の際に自動的に
パワーセーブモードに移行して、各動作回路の動作を停
止又は動作速度を遅くして、消費電力を低減している。
報機器では、電池動作等の観点から省電力設計が重視さ
れている。そこで、従来から、いわゆるパワーマネジメ
ント機能を設けて消費電力のセーブを行っている。この
機能を有する装置では、入力装置からから一定期間の入
力がない場合等、装置の非通常動作状態の際に自動的に
パワーセーブモードに移行して、各動作回路の動作を停
止又は動作速度を遅くして、消費電力を低減している。
【０００４】
【発明が解決しようとする課題】しかし、従来の構成で
は、パワーセーブモードに際し、特に、バスラインがＬ
レベルを維持している場合には、主電源ライン１２から
プルアップ抵抗ＲＰに流れる電流量が、装置の通常動作
時に流れる電流量と同一であって、その電流量が多い。
このため、パワーセーブモードであるにも関わらず、好
ましくない電力消費が発生していた。
は、パワーセーブモードに際し、特に、バスラインがＬ
レベルを維持している場合には、主電源ライン１２から
プルアップ抵抗ＲＰに流れる電流量が、装置の通常動作
時に流れる電流量と同一であって、その電流量が多い。
このため、パワーセーブモードであるにも関わらず、好
ましくない電力消費が発生していた。
【０００５】以下、バスラインにおけるＬレベル及びＨ
レベルの維持の動作について図４を用いて説明する。
レベルの維持の動作について図４を用いて説明する。
【０００６】（Ｌレベルの維持）パワーセーブモード
で、バスラインがＬレベルを維持している場合の等価回
路は、図４（ａ）に示されている。この等価回路では、
バスライン１０はプルアップ抵抗ＲＰを介して主電源Ｖ
ＣＣに接続されると共に、インピーダンスＲｉを介して
最も電位の低い電源（例えばグランド電源）に接続され
る。インピーダンスＲｉは、例えば、図３のように、他
のＩＣ等の出力側に設けられたＭＯＳトランジスタＴｒ
１０，Ｔｒ１１の動作状態によって決定される。Ｌレベ
ルを維持する場合には、ＭＯＳトランジスタＴｒ１０を
オフ、Ｔｒ１１をオン制御してインピーダンスＲｉを小
さくし、バスライン１０から電流を引き出し、バスライ
ン１０をグランド電源と同等のＬレベルとしている。こ
のため、Ｌレベルを維持する場合、パワーセーブモード
であるにも関わらず、主電源ＶＣＣから通常動作時と同
量の電流がプルアップ抵抗ＲＰに流れ、余分な電力が消
費されていた。
で、バスラインがＬレベルを維持している場合の等価回
路は、図４（ａ）に示されている。この等価回路では、
バスライン１０はプルアップ抵抗ＲＰを介して主電源Ｖ
ＣＣに接続されると共に、インピーダンスＲｉを介して
最も電位の低い電源（例えばグランド電源）に接続され
る。インピーダンスＲｉは、例えば、図３のように、他
のＩＣ等の出力側に設けられたＭＯＳトランジスタＴｒ
１０，Ｔｒ１１の動作状態によって決定される。Ｌレベ
ルを維持する場合には、ＭＯＳトランジスタＴｒ１０を
オフ、Ｔｒ１１をオン制御してインピーダンスＲｉを小
さくし、バスライン１０から電流を引き出し、バスライ
ン１０をグランド電源と同等のＬレベルとしている。こ
のため、Ｌレベルを維持する場合、パワーセーブモード
であるにも関わらず、主電源ＶＣＣから通常動作時と同
量の電流がプルアップ抵抗ＲＰに流れ、余分な電力が消
費されていた。
【０００７】（Ｈレベルの維持）Ｈレベルを維持する場
合には、図３のトランジスタＴｒ１０をオン、Ｔｒ１１
をオフ制御することにより、図４（ｂ）に示すように、
インピーダンスＲｉを大きくしている。そして、プルア
ップ抵抗ＲＰ及びインピーダンスＲｉに電流が流れ、こ
れらの抵抗成分によって分圧された電圧が、バスライン
１０に供給されている。Ｈレベルの場合には、主電源Ｖ
ＣＣからプルアップ抵抗ＲＰに流れる電流はＬレベルに
比較すれば少ない。しかし、パワーセーブモードでは、
各動作回路の動作速度が遅くなっているため、バスライ
ン１０での最低保持電圧の確定速度は、通常動作時より
遅くてよい。ところが、従来の構成では、プルアップ抵
抗ＲＰに流れる電流量が通常動作時の電流量と同一であ
るため、通常動作時と同一速度で、最低保持電圧がバス
ライン１０に保持されていた。なお、この最低保持電圧
は、主電源ＶＣＣを５Ｖとすると、例えば３．５Ｖ程度
である。
合には、図３のトランジスタＴｒ１０をオン、Ｔｒ１１
をオフ制御することにより、図４（ｂ）に示すように、
インピーダンスＲｉを大きくしている。そして、プルア
ップ抵抗ＲＰ及びインピーダンスＲｉに電流が流れ、こ
れらの抵抗成分によって分圧された電圧が、バスライン
１０に供給されている。Ｈレベルの場合には、主電源Ｖ
ＣＣからプルアップ抵抗ＲＰに流れる電流はＬレベルに
比較すれば少ない。しかし、パワーセーブモードでは、
各動作回路の動作速度が遅くなっているため、バスライ
ン１０での最低保持電圧の確定速度は、通常動作時より
遅くてよい。ところが、従来の構成では、プルアップ抵
抗ＲＰに流れる電流量が通常動作時の電流量と同一であ
るため、通常動作時と同一速度で、最低保持電圧がバス
ライン１０に保持されていた。なお、この最低保持電圧
は、主電源ＶＣＣを５Ｖとすると、例えば３．５Ｖ程度
である。
【０００８】本発明は、装置のパワーセーブモード状態
において、プルアップ抵抗に流れる電流を抑制して、装
置の消費電力を低減することを目的とする。
において、プルアップ抵抗に流れる電流を抑制して、装
置の消費電力を低減することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の情報処理装置では、電源ラインにプルアッ
プ抵抗を介して接続されたバスラインと、情報処理装置
の動作モードに応じた電流抑制信号を発生する動作モー
ド検出手段と、電源ラインに流す電流量を電流抑制信号
に基づいて制御する電流制御手段と、を有している。そ
して、情報処理装置が非通常動作モードの場合には、電
流制御手段が電源ラインに流す電流量を抑制し、プルア
ップ抵抗に流れる電流を少なくしている。
に、本発明の情報処理装置では、電源ラインにプルアッ
プ抵抗を介して接続されたバスラインと、情報処理装置
の動作モードに応じた電流抑制信号を発生する動作モー
ド検出手段と、電源ラインに流す電流量を電流抑制信号
に基づいて制御する電流制御手段と、を有している。そ
して、情報処理装置が非通常動作モードの場合には、電
流制御手段が電源ラインに流す電流量を抑制し、プルア
ップ抵抗に流れる電流を少なくしている。
【００１０】装置の非通常動作時には、各動作回路の動
作は停止又はその動作スピードが遅くなっている。よっ
て、プルアップ抵抗に流れる電流が少なくなってバスラ
インにおける信号の確定速度が通常動作時より遅くなっ
ても、要求される確定速度も遅いので動作上支障がな
い。従って、最低限の電流をこのプルアップ抵抗に流せ
ばよく、消費電力を低減することが可能となる。
作は停止又はその動作スピードが遅くなっている。よっ
て、プルアップ抵抗に流れる電流が少なくなってバスラ
インにおける信号の確定速度が通常動作時より遅くなっ
ても、要求される確定速度も遅いので動作上支障がな
い。従って、最低限の電流をこのプルアップ抵抗に流せ
ばよく、消費電力を低減することが可能となる。
【００１１】また、動作モード検出手段としては、動作
回路から供給される動作モード識別信号を用いて情報処
理装置の動作モードを検出する構成としてもよい。情報
処理装置では動作モード識別信号を発生している場合が
多いので、この信号をそのままプルアップ抵抗の電流削
減に利用でき、簡単な構成で装置の非通常動作時におけ
る低消費電力化を図ることができる。
回路から供給される動作モード識別信号を用いて情報処
理装置の動作モードを検出する構成としてもよい。情報
処理装置では動作モード識別信号を発生している場合が
多いので、この信号をそのままプルアップ抵抗の電流削
減に利用でき、簡単な構成で装置の非通常動作時におけ
る低消費電力化を図ることができる。
【００１２】更に、他の動作モード検出手段の構成とし
ては、データの転送速度から装置の動作モードを検出
し、転送速度が所定よりも遅い場合にこれに応じた電流
抑制信号を発生する構成としても良い。装置の非通常動
作時には、信号の転送速度が遅い若しくは信号の転送が
停止されているので、転送速度から装置の動作モードを
容易に検出することができる。
ては、データの転送速度から装置の動作モードを検出
し、転送速度が所定よりも遅い場合にこれに応じた電流
抑制信号を発生する構成としても良い。装置の非通常動
作時には、信号の転送速度が遅い若しくは信号の転送が
停止されているので、転送速度から装置の動作モードを
容易に検出することができる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図を用いて説明する。
て図を用いて説明する。
【００１４】［実施形態１］図１には、本実施形態１の
情報処理装置の電流削減機構が示されている。図におい
て、バスライン１０は例えばＣＰＵバスラインであっ
て、このバスライン１０は、プルアップ抵抗ＲＰを介し
て主電源ライン１２に接続されている。主電源ライン１
２は、電流制御回路１４を介して主電源ＶＣＣに接続さ
れ、この主電源ライン１２に接続されたＣＰＵや各種メ
モリ等の動作回路に、主電源ＶＣＣからの電力が供給さ
れている。
情報処理装置の電流削減機構が示されている。図におい
て、バスライン１０は例えばＣＰＵバスラインであっ
て、このバスライン１０は、プルアップ抵抗ＲＰを介し
て主電源ライン１２に接続されている。主電源ライン１
２は、電流制御回路１４を介して主電源ＶＣＣに接続さ
れ、この主電源ライン１２に接続されたＣＰＵや各種メ
モリ等の動作回路に、主電源ＶＣＣからの電力が供給さ
れている。
【００１５】電流制御回路１４は、例えばｐチャンネル
型のＭＯＳトランジスタＴｒ１によって構成されてい
る。このトランジスタＴｒ１のソース・ドレインは、主
電源ＶＣＣと主電源ライン１２との間に設けられ、トラ
ンジスタＴｒ１のゲートは、後述する動作モード検出回
路１６に接続されている。なお、必ずしも必要ではない
が、ＭＯＳトランジスタＴｒ１のゲートと、ソース又は
ドレインとの間は抵抗Ｒ１を介して接続されている。
型のＭＯＳトランジスタＴｒ１によって構成されてい
る。このトランジスタＴｒ１のソース・ドレインは、主
電源ＶＣＣと主電源ライン１２との間に設けられ、トラ
ンジスタＴｒ１のゲートは、後述する動作モード検出回
路１６に接続されている。なお、必ずしも必要ではない
が、ＭＯＳトランジスタＴｒ１のゲートと、ソース又は
ドレインとの間は抵抗Ｒ１を介して接続されている。
【００１６】動作モード検出回路１６は、例えばｎチャ
ンネル型のＭＯＳトランジスタＴｒ２によって構成さ
れ、このトランジスタＴｒ２のゲートに、マイコン等か
ら供給される装置の動作停止信号、即ち動作モード識別
信号が供給されている。また、トランジスタＴｒ２のド
レイン（若しくはソース）には、電流制御回路１４のト
ランジスタＴｒ１のゲートが接続されている。
ンネル型のＭＯＳトランジスタＴｒ２によって構成さ
れ、このトランジスタＴｒ２のゲートに、マイコン等か
ら供給される装置の動作停止信号、即ち動作モード識別
信号が供給されている。また、トランジスタＴｒ２のド
レイン（若しくはソース）には、電流制御回路１４のト
ランジスタＴｒ１のゲートが接続されている。
【００１７】ここで、装置の通常動作時にマイコンがＨ
レベルの動作停止信号を発生すると、これが動作モード
検出回路１６のトランジスタＴｒ２のゲートに供給さ
れ、トランジスタＴｒ２がオンする。トランジスタＴｒ
２のソース（若しくはドレイン）はグランド電源に接続
されているので、トランジスタＴｒ２のオンに応じて、
電流制御回路１４のトランジスタＴｒ１のゲートにＬレ
ベルの電圧が印加され、トランジスタＴｒ１がオンす
る。よって、トランジスタＴｒ１のソース・ドレインを
介して主電源ＶＣＣから主電源ライン１２に十分な電流
が供給され、主電源ライン１２とバスライン１０の間に
設けられたプルアップ抵抗ＲＰに十分な電流が流れる。
レベルの動作停止信号を発生すると、これが動作モード
検出回路１６のトランジスタＴｒ２のゲートに供給さ
れ、トランジスタＴｒ２がオンする。トランジスタＴｒ
２のソース（若しくはドレイン）はグランド電源に接続
されているので、トランジスタＴｒ２のオンに応じて、
電流制御回路１４のトランジスタＴｒ１のゲートにＬレ
ベルの電圧が印加され、トランジスタＴｒ１がオンす
る。よって、トランジスタＴｒ１のソース・ドレインを
介して主電源ＶＣＣから主電源ライン１２に十分な電流
が供給され、主電源ライン１２とバスライン１０の間に
設けられたプルアップ抵抗ＲＰに十分な電流が流れる。
【００１８】次に、装置が非通常動作状態になってパワ
ーセーブモードになると、マイコンからの動作停止信号
がＬレベルとなる。これにより動作モード検出回路１６
のトランジスタＴｒ２がオフし、電流制御回路１４のト
ランジスタＴｒ１のゲートにＨレベルの電圧が印加され
てトランジスタＴｒ１がオフする。よって、電源ＶＣＣ
と主電源ライン１２とは遮断された状態となり、主電源
ライン１２への電流供給が減少し、主電源ライン１２に
接続されたプルアップ抵抗ＲＰにはほとんど電流が流れ
ない。
ーセーブモードになると、マイコンからの動作停止信号
がＬレベルとなる。これにより動作モード検出回路１６
のトランジスタＴｒ２がオフし、電流制御回路１４のト
ランジスタＴｒ１のゲートにＨレベルの電圧が印加され
てトランジスタＴｒ１がオフする。よって、電源ＶＣＣ
と主電源ライン１２とは遮断された状態となり、主電源
ライン１２への電流供給が減少し、主電源ライン１２に
接続されたプルアップ抵抗ＲＰにはほとんど電流が流れ
ない。
【００１９】例えば、バスラインがＬレベルを維持して
いる場合には、図４（ｂ）に示すようにインピーダンス
Ｒｉが小さいため、プルアップ抵抗ＲＰに流れる電流に
よって消費電力が決定される。よって、本実施形態のよ
うに、主電源ライン１２に流れる電流を抑制すれば、プ
ルアップ抵抗ＲＰに流れる電流を極めて少なくすること
ができ、装置のパワーセーブモード状態における消費電
力を大幅に削減することが可能となる。特に、パワーセ
ーブモードにおいて、動作を停止している回路に悪影響
を与えないように、バスライン１０がＬレベルを維持す
ることが多いので、Ｌレベルにおける消費電力の低減は
効果が高い。
いる場合には、図４（ｂ）に示すようにインピーダンス
Ｒｉが小さいため、プルアップ抵抗ＲＰに流れる電流に
よって消費電力が決定される。よって、本実施形態のよ
うに、主電源ライン１２に流れる電流を抑制すれば、プ
ルアップ抵抗ＲＰに流れる電流を極めて少なくすること
ができ、装置のパワーセーブモード状態における消費電
力を大幅に削減することが可能となる。特に、パワーセ
ーブモードにおいて、動作を停止している回路に悪影響
を与えないように、バスライン１０がＬレベルを維持す
ることが多いので、Ｌレベルにおける消費電力の低減は
効果が高い。
【００２０】なお、バスライン１０がＨレベルを維持し
ている場合には、図４（ｂ）に示すようにインピーダン
スＲｉが大きいので、それほどプルアップ抵抗ＲＰを流
れる電流量は多くない。しかし、本実施形態では、モー
ドに応じた速度でＨレベルの最低保持電圧を確定するた
めに要求される最少限の電流量が、プルアップ抵抗ＲＰ
に流れるように制御することができる。従って、Ｈレベ
ル維持の場合でも、例えば、多数のバスライン１０を使
用している等の状況において、省電力化の効果が得られ
る。
ている場合には、図４（ｂ）に示すようにインピーダン
スＲｉが大きいので、それほどプルアップ抵抗ＲＰを流
れる電流量は多くない。しかし、本実施形態では、モー
ドに応じた速度でＨレベルの最低保持電圧を確定するた
めに要求される最少限の電流量が、プルアップ抵抗ＲＰ
に流れるように制御することができる。従って、Ｈレベ
ル維持の場合でも、例えば、多数のバスライン１０を使
用している等の状況において、省電力化の効果が得られ
る。
【００２１】［実施形態２］次に、本発明の他の実施形
態について図２を用いて説明する。本実施形態の特徴
は、上記実施形態１における動作モード検出回路１６の
構成に代えて、図２に示すように、信号の転送スピード
から動作モードを検出するＦ／Ｖ（周波数／電圧変換）
回路１８を用いていることである。
態について図２を用いて説明する。本実施形態の特徴
は、上記実施形態１における動作モード検出回路１６の
構成に代えて、図２に示すように、信号の転送スピード
から動作モードを検出するＦ／Ｖ（周波数／電圧変換）
回路１８を用いていることである。
【００２２】Ｆ／Ｖ回路１８の入力側にはコンデンサＣ
１が設けられ、このコンデンサＣ１の一方の電極に、信
号の転送クロックＣＬＫが供給されている。コンデンサ
Ｃ１の他方の電極には、ダイオードＤ１のアノード側が
接続され、ダイオードＤ１のカソード側には、他端がグ
ランド電源に接続されたコンデンサＣ２及び放電用抵抗
Ｒ２が並列して接続されている。更に、このダイオード
Ｄ１のカソード側には、電流制御回路１４のトランジス
タＴｒ１のゲートが接続されている。
１が設けられ、このコンデンサＣ１の一方の電極に、信
号の転送クロックＣＬＫが供給されている。コンデンサ
Ｃ１の他方の電極には、ダイオードＤ１のアノード側が
接続され、ダイオードＤ１のカソード側には、他端がグ
ランド電源に接続されたコンデンサＣ２及び放電用抵抗
Ｒ２が並列して接続されている。更に、このダイオード
Ｄ１のカソード側には、電流制御回路１４のトランジス
タＴｒ１のゲートが接続されている。
【００２３】従って、Ｆ／Ｖ回路１８に入力されるクロ
ックがＨレベルの期間において、ダイオードＤ１がオン
してコンデンサＣ２が充電され、充電量に応じて電流制
御回路１４のトランジスタＴｒ１のゲートに所定の電圧
信号、即ち電流抑制信号が供給される。
ックがＨレベルの期間において、ダイオードＤ１がオン
してコンデンサＣ２が充電され、充電量に応じて電流制
御回路１４のトランジスタＴｒ１のゲートに所定の電圧
信号、即ち電流抑制信号が供給される。
【００２４】パワーセーブモードの状態では、信号の転
送クロックＣＬＫは、通常動作状態の転送クロックＣＬ
Ｋよりも遅く、クロックのＨレベルの期間がＬレベルに
比較して短い。従って、コンデンサＣ２に充電される電
荷は少なくなり、トランジスタＴｒ１のゲートに供給さ
れる電圧は、通常動作時より低くなる。
送クロックＣＬＫは、通常動作状態の転送クロックＣＬ
Ｋよりも遅く、クロックのＨレベルの期間がＬレベルに
比較して短い。従って、コンデンサＣ２に充電される電
荷は少なくなり、トランジスタＴｒ１のゲートに供給さ
れる電圧は、通常動作時より低くなる。
【００２５】電流制御回路１４のトランジスタＴｒ１を
ｎチャンネル型のＭＯＳトランジスタで構成すれば、ト
ランジスタＴｒ１のゲート電圧が低くなると、トランジ
スタＴｒ１のソース・ドレイン間に流れる電流が少なく
なる。即ち、転送クロックが遅ければ、それに応じた電
圧が、電流抑制信号としてトランジスタＴｒ１のゲート
に供給され、主電源ＶＣＣから主電源ライン１２に供給
される電流が抑制される。
ｎチャンネル型のＭＯＳトランジスタで構成すれば、ト
ランジスタＴｒ１のゲート電圧が低くなると、トランジ
スタＴｒ１のソース・ドレイン間に流れる電流が少なく
なる。即ち、転送クロックが遅ければ、それに応じた電
圧が、電流抑制信号としてトランジスタＴｒ１のゲート
に供給され、主電源ＶＣＣから主電源ライン１２に供給
される電流が抑制される。
【００２６】また、装置が動作停止状態であれば転送ク
ロックはＬレベルのままであり、トランジスタＴｒ１の
ゲートにＬレベルの電圧が印加され、主電源ＶＣＣから
主電源ライン１２には電流はほとんど流れない。
ロックはＬレベルのままであり、トランジスタＴｒ１の
ゲートにＬレベルの電圧が印加され、主電源ＶＣＣから
主電源ライン１２には電流はほとんど流れない。
【００２７】以上のようにして、主電源ライン１２に流
れる電流が装置の転送速度、即ちに動作モードに応じて
制御され、装置の非通常動作時にプルアップ抵抗ＲＰに
流れる電流が抑制されて、装置の低消費電力化が図られ
ている。
れる電流が装置の転送速度、即ちに動作モードに応じて
制御され、装置の非通常動作時にプルアップ抵抗ＲＰに
流れる電流が抑制されて、装置の低消費電力化が図られ
ている。
【００２８】なお、コンデンサＣ１に供給される信号は
転送クロックには限られず、コンデンサＣ１を直接バス
ライン１０に接続し、バスラインの信号をコンデンサＣ
１に入力してもよい。
転送クロックには限られず、コンデンサＣ１を直接バス
ライン１０に接続し、バスラインの信号をコンデンサＣ
１に入力してもよい。
【００２９】更に、実施形態１と同様に、電流制御回路
１４のトランジスタＴｒ１のゲートと、ソース若しくは
ドレインとの間に接続された抵抗Ｒ１は、必ずしも設け
る必要はない。
１４のトランジスタＴｒ１のゲートと、ソース若しくは
ドレインとの間に接続された抵抗Ｒ１は、必ずしも設け
る必要はない。
【００３０】
【発明の効果】以上説明したように、本実施例の情報処
理装置によれば、情報処理装置の動作モードに応じて、
主電源から電源ラインに供給する電流量、即ち、バスラ
インと電源ラインとの間に接続されたプルアップ抵抗に
流れる電流量を制御することができる。そして、装置が
非通常動作モードである場合に、主電源ラインに流す電
流量を抑制することによって、装置の非通常動作モード
における消費電力を削減することができる。
理装置によれば、情報処理装置の動作モードに応じて、
主電源から電源ラインに供給する電流量、即ち、バスラ
インと電源ラインとの間に接続されたプルアップ抵抗に
流れる電流量を制御することができる。そして、装置が
非通常動作モードである場合に、主電源ラインに流す電
流量を抑制することによって、装置の非通常動作モード
における消費電力を削減することができる。
【図１】 本発明の実施形態１の情報処理装置の構成を
示す図である。
示す図である。
【図２】 本発明の実施形態２の情報処理装置の構成を
示す図である。
示す図である。
【図３】 従来の情報処理装置の構成を示す図である。
【図４】 バスラインでの信号維持状態における装置の
等価回路を示す図である。
等価回路を示す図である。
１０ バスライン、１２ 主電源ライン、１４ 電流制
御回路、１６ 動作モード検出回路、１８ Ｆ／Ｖ回
路。
御回路、１６ 動作モード検出回路、１８ Ｆ／Ｖ回
路。
Claims (4)
- 【請求項１】 情報処理装置において、 電源ラインにプルアップ抵抗を介して接続されたバスラ
インと、 前記情報処理装置の動作モードを検出して、これに応じ
た電流抑制信号を発生する動作モード検出手段と、 電源から前記電源ラインに流す電流量を前記電流抑制信
号に基づいて制御する電流制御手段と、 を有し、 前記情報処理装置が非通常動作モードの場合に、前記電
源ラインに流す電流量を抑制し、前記プルアップ抵抗に
流れる電流を少なくすることを特徴とする情報処理装
置。 - 【請求項２】 請求項１に記載の情報処理装置におい
て、 前記動作モード検出手段は、 動作回路から供給される動作モード識別信号から前記情
報処理装置の動作モードを検出し、非通常動作モードの
場合に前記電流抑制信号を発生することを特徴とする情
報処理装置。 - 【請求項３】 請求項１に記載の情報処理装置におい
て、 前記動作モード検出手段は、 前記情報処理装置における信号の転送速度から前記装置
の動作モードを検出し、前記転送速度が所定よりも遅い
とこれに応じた前記電流抑制信号を発生することを特徴
とする情報処理装置。 - 【請求項４】 請求項１〜３のいずれか１つに記載の情
報処理装置において、 前記電流制御手段は、 その制御電極が前記動作モード検出手段に接続され、前
記制御電極に供給される電圧に応じて前記電源ラインに
流れる電流量を制御するトランジスタを有することを特
徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7209425A JPH0954637A (ja) | 1995-08-17 | 1995-08-17 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7209425A JPH0954637A (ja) | 1995-08-17 | 1995-08-17 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0954637A true JPH0954637A (ja) | 1997-02-25 |
Family
ID=16572661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7209425A Pending JPH0954637A (ja) | 1995-08-17 | 1995-08-17 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0954637A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009163775A (ja) * | 2009-04-24 | 2009-07-23 | Renesas Technology Corp | 半導体処理装置およびそれを用いた半導体処理システム |
| JP2010027073A (ja) * | 2009-10-30 | 2010-02-04 | Renesas Technology Corp | 半導体処理装置 |
| JP2010257462A (ja) * | 2010-04-22 | 2010-11-11 | Renesas Electronics Corp | 半導体処理装置 |
-
1995
- 1995-08-17 JP JP7209425A patent/JPH0954637A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009163775A (ja) * | 2009-04-24 | 2009-07-23 | Renesas Technology Corp | 半導体処理装置およびそれを用いた半導体処理システム |
| JP4660599B2 (ja) * | 2009-04-24 | 2011-03-30 | ルネサスエレクトロニクス株式会社 | 半導体処理装置およびそれを用いた半導体処理システム |
| JP2010027073A (ja) * | 2009-10-30 | 2010-02-04 | Renesas Technology Corp | 半導体処理装置 |
| JP4657362B2 (ja) * | 2009-10-30 | 2011-03-23 | ルネサスエレクトロニクス株式会社 | データ処理システム |
| JP2010257462A (ja) * | 2010-04-22 | 2010-11-11 | Renesas Electronics Corp | 半導体処理装置 |
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