KR100391879B1 - 대기 모드를 갖는 데이타 처리 회로 - Google Patents

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Abstract

DRAM은, 가동 모드에서는, 소스선(104A)을 통해 데이타 처리부(101)에 높은 동작 전압을 공급하고, 대기 모드에서는 낮은 대기 전압을 공급하는 제1 전원부(201), 소스선(104A)에 접속되어 소스선(104A) 상의 변동을 완화하는 보상 캐패시터(103), 보상 캐패시터(103)에 동작 전압을 공급하는 제2 전원부(202) 및 가동 모드에서 소스선(104)을 보상 캐패시터(103)에 결합시키는 스위치(203)를 포함한다.

Description

대기 모드를 갖는 데이타 처리 회로{DATA PROCESSING CIRCUIT HAVING A WAITING MODE}
본 발명은 대기 모드를 갖는 데이타 처리 회로에 관한 것으로, 특히 모드 스위칭 신호에 기초하여 가동 모드 및 대기 모드로 동작하는 데이타 처리 회로에 관한 것이다.
DRAM 등의 특정 데이타 처리 회로는, 가동 모드에서는 데이타를 처리하도록 동작하고 대기 모드에서는 기억된 데이타를 유지하도록 동작한다. 이러한 데이타 처리 회로의 일례로서 DRAM의 회로 구성을 도 1을 참조하여 후술한다.
참조 번호(100)로 표시된 DRAM은, 통상 소스선(104)을 통해 접속된 데이타 처리부(101), 전원부(102) 및 보상 캐패시터(103)를 포함한다. 전원부(102)는 피드선(111), pMOSFET(112) 및 차동 증폭기(113)를 구비하며, 소스선(104)을 통해 동작 전압 VINT를 갖는 전원을 공급한다.
특히, 전원부(102)에서는, 피드선(111)에 VEXT의 외부 전압을 갖는 전원이 공급되는 한편, 차동 증폭기(113)의 반전 입력에는 기준 전압 VREF가 인가된다. pMOSFET(112)은 피드선(111)에 접속된 소스 및 소스선에 접속된 드레인을 갖는다.
pMOSFET(112)의 게이트는 차동 증폭기(113)의 출력 단자에 접속되고, 소스선(104)은 피드백을 위해 차동 증폭기(113)의 비반전 입력에 접속된다. 이러한 구성에서, 외부 전압 VEXT는 전원부(102)에 의해 기준 전압 VREF와 동일한 동작 전압 VINT로 변환되어 소스선(104)을 통해 공급된다.
처리부(101)는 메모리 셀 어레이, 디코더부, 및 센스 증폭기 등을 포함하고, 이들 각 회로는 CMOSFET 및 다른 트랜지스터로 구현된다. 처리부(101)는 동작 전압 VINT를 갖는 전력을 소모하면서 메모리 셀 어레이에서의 데이타 판독 및 기록 동작을 행한다.
보상 캐패시터(103)는 소정 용량을 가지며, 캐패시터(103)의 충방전에 의해 소스선(104) 상의 동작 전압 VINT의 변동을 완화한다. 이 회로 소자들(101 내지 104)은 통상 하나의 칩 LSI로 집적되고, 단일 칩 DRAM으로 부르기도 한다.
이러한 구성의 DRAM에서는, 전원부(102)가 동작 전압 VINT를 발생하여, 처리부(101)가 기록/판독 처리 동작을 실행한다. 동작 전압 VINT의 전압 변동을 완화하는 보상 캐패시터(103)에 의해 데이타 처리부(101)가 안정화 상태에서 동작한다.
상술한 바와 같은 DRAM(100)은, 예를 들면, 컴퓨터 시스템에서 전자 부품으로서 통상 사용된다. 특정 DRAM은 가동 모드, 오프 모드 및 대기 모드(슬립 모드 또는 비가동 모드)를 포함하는 모드를 갖는 것으로 알려져 있다. 데이타 처리부(101)는 판독/기록 처리를 위한 동작을 행하여, DRAM(100)이 가동 모드에 있으면 전력을 소비하는 반면, DRAM(100)이 오프 모드나 대기 모드에 있으면 판독/기록 처리 동작을 하지 않는다.
데이타 처리부(101)에 공급되는 동작 전압이 완전하게 오프로 되어 있으면, 처리부(101)에 기억된 데이타가 손실된다. 데이타 처리부(101)에 전원 공급이 완전히 중단되어 기억된 데이타가 손실되는 이러한 모드를 오프 모드라고 부른다.
대기 모드에서는, 데이타 처리부(101)가 판독/기록 처리 동작을 하지 않고 이미 기억된 데이타를 유지하여, 소량의 전력만을 소비한다. 전원부(102)는 이 모드에서 처리 회로에 동작 전압을 공급하여 처리 회로가 데이타를 유지하도록 한다.
DRAM 또는 LSI의 집적도의 증가와 함께, MOSFET은 더 낮은 임계 전압을 갖게되어, 누설 전류의 증가를 야기시킨다. 따라서, 대기 모드에서 데이타 처리부에 의해 소산되는 전원이 증가하고 큰 집적 회로에서는 무시할 수 없을 정도가 된다.
특허 공보 JP-A-7-254685호는 대기 모드 동안 전력 소비를 저감시키기 위한 데이타 처리 회로를 기술하고 있는데, 여기서는 전원부가 대기 모드에서는 낮은 대기 전압을 발생하고, 또한 대기 모드에서의 기판 전압을 제어함으로써 처리부의 임계 전압을 상승시킨다.
상술한 회로에서는, 데이타 처리부에 공급된 낮은 대기 전압은 대기 모드에서 동작 모드로의 천이 기간 동안 높은 동작 전압으로 상승한다. 이 기간에서, 전원부에 의한 소스선 상의 라인 전압의 증가는 주로 이전의 대기 모드에서 낮은 대기 전압으로 유지된 보상 캐패시터를 충전하는데 사용된다. 따라서, 천이 기간 동안의 단시간 내에 높은 동작 전압이 처리부에 공급되지 않아서, 사실상 대기 모드에서 동작 모드로의 모드 쉬프트 직후에 처리부의 응답성이 지연된다.
상기한 관점에서, 본 발명의 목적은 대기 모드에서 가동 모드로 쉬프트하는 천이 상태중에 고속으로 동작할 수 있는, 가동 모드 및 대기 모드에서 동작하는 데이타 처리 회로를 제공하는 것이다.
본 발명은, 가동 모드에서는 동작 전압을 발생하고 대기 모드에서는 상기 동작 전압보다 낮은 전압의 대기 전압을 발생하는 제1 전원부; 소스선을 통해 상기제1 전원부에 접속되어 가동 모드에서는 동작 전압을 수신하고 대기 모드에서는 대기 전압을 수신하는 데이타 처리부; 상기 대기 전압보다 높은 예비 전압을 발생시키는 제2 전원부; 적어도 대기 모드에서는, 상기 제2 전원부에 접속되어 상기 제2 전원부로부터 전하를 충전하는 보상 캐패시터; 및 가동 모드에서는, 상기 소스선과 상기 보상 캐패시터를 서로 결합시키고, 대기 모드에서는, 상기 보상 캐패시터로부터 상기 소스선의 결합을 해제하는 스위칭부를 포함하는 데이타 처리 회로를 제공한다.
본 발명의 데이타 처리 회로에 따르면, 대기 모드 중에는 보상 캐패시터가 충전되기 때문에, 대기 모드에서 가동 모드로 모드 쉬프트 직후에, 제1 전원부가 보상 캐패시터를 예비 전압까지 충전시킬 필요가 없다. 따라서, 데이타 처리 회로가 모드 쉬프트에 대하여 고속으로 응답할 수 있다.
본 발명의 상기한 목적, 특징, 및 이점 그리고 다른 목적, 특징 및 이점은 첨부된 도면을 참조하여 다음의 설명으로부터 보다 명백해질 것이다.
도 1은 종래의 데이타 처리 회로의 블럭도.
도 2는 DRAM으로서 구현된 본 발명의 실시예에 따른 데이타 처리 회로의 블럭도.
도 3은 도 2의 데이타 처리 회로의 신호의 타이밍 챠트.
도 4는 도 2의 데이타 처리 회로의 변형의 블럭도.
도 5는 도 2의 데이타 처리 회로의 또 다른 변형의 블럭도.
<도면의 주요 부분에 대한 부호의 설명>
200 : 데이타 처리 회로
101 : 데이타 처리부
103 : 보상 캐패시터
201 : 제1 전원부
202 : 제2 전원부
203 : 스위칭부
지금부터, 본 발명을 첨부된 도면을 참조하여 구체적으로 설명한다. 전 도면에 걸쳐서 동일한 구성 요소에 대해서는 동일한 참조 번호를 부여하였다.
도 2를 참조하면, 본 발명의 실시예에 따른, 참조 번호(200)의 데이타 처리 회로가 통상 DRAM(200)으로서 구현되는데, 이 DRAM(200)은 데이타 처리부(101), 보상 캐패시터(103), 및 전원선(104A 및 104B)을 통해 서로 결합된 제1 및 제2 전원부(201 및 202), 소스선(104A)과 소스선(104B)을 서로 결합시키는 결합스위치(230)를 포함한다.
특히, 제1 전원부(201)는 소스선(104A)을 통해 데이타 처리부(101)에 직접 결합되고, 제2 전원부(202)는 소스선(104B)을 통해 보상 캐패시터(103)에 직접 결합된다. 결합 스위치(203)는, 데이타 처리부의 가동 모드중에는,제1 전원부(201) 및 데이타 처리부(101)에 접속된 소스선(104A)과 제2 전원부(202) 및 보상 캐패시터(103)에 접속된 소스선(104B)을 결합시키고, 대기 모드중에는, 소스선(104A)을 소스선(104B)으로부터 결합 해제시킨다.
제1 전원부(201)는 피드선(111), 피드선(111)과 소스선(104A) 사이에 접속된 MOSFET(112), 및 전압 스위칭부(211)를 통해 기준 전압을 수신하는 반전 입력과 소스선(104A)에 접속된 비반전 입력을 갖는 차동 증폭기(113)를 포함한다.
전압 스위칭부(211)는 제어 신호로서 상보 모드 스위칭 신호 ACT 및 ACTB를 수신하고, 모드 스위칭 신호 ACT 및 ACTB의 활성 레벨 또는 비활성 레벨에 따라 제1 기준 전압 VREF1 및 제2 기준 전압 VREFL중 하나를 선택한다. 이러한 구성에 의해, 전압 스위칭부(211)는 DRAM(200)의 가동 모드중에는 제1 기준 전압 VREF1(또는 높은 기준 전압)을 선택하고, 비활성 모드중에는 제2 기준 전압 VREFL(또는 낮은 기준 전압)을 선택한다. 따라서, 제1 전원부(201)는 가동 모드중에는 VREF1과 동일한 높은 동작 전압 VINT를 발생하고, 대기 모드중에는 VREFL과 동일한 낮은 대기 전압을 발생한다.
제2 전원부(202)는 피드선(111), 피드선(111)과 소스선(104B) 사이에 접속된 pMOSFET(112), 및 제1 기준 전압 VREF1을 수신하는 반전 입력과 소스선(104B)에 접속된 비반전 입력을 갖는 차동 증폭기(113)를 포함한다. 이러한 구성에 의해, 제2 전원부(202)는 동작 전압 VINT와 동일한 예비 전압 GVINT를 소스선(104B)과 보상 캐패시터(103)에 제공한다.
결합 스위치(203)는 모드 스위칭 신호 ACT 및 ACTB의 활성화 레벨 또는 비활성화 레벨에 따라서 소스선(104A)과 소스선(104B)을 결합시키거나 결합 해제시킨다. 따라서, 소스선(104B) 및 보상 캐패시터(103)는, 데이타 처리 회로(200)의 가동 모드 또는 대기 모드에 따라서 소스선(104A), 제1 전원선(201) 및 데이타 처리부(101)에 결합되거나 결합 해제된다.
도 2의 데이타 처리 회로(200)의 구성에서는, 이러한 구성 요소들이 하나의 기판 상에 집적되어 있다. 따라서, 데이타 처리부(101)가 대기 모드중에서 자체만으로서 상당한 누설 전류를 갖더라도, 데이타 처리 회로(200)의 소스선(104A) 상의 낮은 대기 전압이 누설 전류에 의한 데이타 처리부(101)의 전력 소비를 감소시킨다.
도 3을 참조하면, 본 실시예의 데이타 처리 회로(200)의 가동 모드에서는, 모드 스위칭 신호 ACT 및 ACTB가 각각 하이나 로우로 활성화된다. 결합 스위치(203)는 모드 스위칭 신호 ACTB의 활성화 로우 레벨에 기초하여 소스선(104A)과 소스선(10B)을 결합시키고, 제1 및 제2 전원부(201 및 202)는 전압 레벨이 서로 동일한 동작 전압 VINT 및 예비 전압 GVINT를 각각 전달한다. 데이타 처리부(101)는 동작 전압 VINT에 기초하여 판독 및 기록 처리 동작을 하고, 변동은 보상 캐패시터(103)에 의해 완화된다.
데이타 처리 회로(200)의 대기 모드에서는, 결합 스위치(203)가 모드 스위칭 신호 ACTB의 비활성화 하이 레벨에 기초하여 소스선(104A)을 소스선(104B)으로부터 결합 해제시키고, 제1 및 제2 전원부(201 및 202)는 낮은 대기 전압 및 높은 동작 전압 VINT와 동일한 예비 전압 GVINT를 각각 발생시킨다. 데이타 처리부(101)는 판독 및 기록 처리 없이 낮은 대기 전압에 기초하여 저장된 데이타를 유지한다.
대기 모드에서, 제2 전원부(202)에 의해 발생된 높은 예비 전압 GVINT가 대기 모드에서 사용되는 동작 전압 VINT와 동일한 단자 전압을 갖도록 충전된 보상 캐패시터(103)에 전달된다.
모드 스위칭 신호 ACT 및 ACTB가 대기 모드에서 가동 모드로 쉬프트되면, 결합 스위치(203)는, 모드 스위칭 신호 ACTB의 활성화 로우 레벨에 기초하여 소스선(104A)과 소스선(104B)을 결합시키고, 제1 및 제2 전원부(201 및 202)는 전압 레벨이 서로 동일한 동작 전압 VINT 및 예비 전압 GVINT를 발생시킨다. 이 단계에서는, 보상 캐패시터(103)가 단자 양단에 걸쳐 높은 예비 전압을 갖기 때문에, 소스선(104A)을 낮은 대기 전압에서 높은 동작 전압으로 상승시키는데 필요한 전하가 충분하게 공급된다. 이렇게 하여 소스선(104A)이 고속으로 높은 동작 전압을 회복함으로써, 데이타 처리부(101)의 응답을 향상시킬 수 있다.
또한, 대기 모드에서 소스선(104A)을 소스선(104B)으로부터 결합 해제하여 제1 및 제2 전원부(201 및 202)가 각각의 전압을 발생한다. 따라서, 데이터 처리부(101)에 의한 동작 및 보상 캐패시터(103)의 충전이 모두 상호간의 간섭없이 행해질 수 있다.
동작 전압 VINT와 예비 전압 GVINT가 동일함으로써 제2 전원부(202)가 제1 전원부(201)가 데이타 처리 회로(200)의 가동 모드 중에 필요한 전력을 발생시키는 것을 도울 수 있다. 환언하면, 제1 및 제2 전원부(201 및 202)가 가동 모드중에 한 쌍의 전원부로서 작용을 하여, 한 쌍의 전원부가 데이타 처리부(101)를 가동시키는데 필요한 소스 용량을 충분하게 가질 수 있다.
제1 및 제2 전원부(201 및 202)의 구성은 상기한 실시예로부터 변형될 수도 있다.
도 2의 데이타 처리 회로(200)의 변형을 도시하는 도 4를 참조하면, 변형된 데이타 처리 회로(300) 각각의 제1 및 제2 전원부(301 및 302)는 소스선(104A 또는 104B) 상의 전압과 기준 전압을 비교하는 비교기(311), 비교기(311)의 비교 결과에 기초하여 동작하는 발진기(312), 발진기(312)의 출력에 의해 제어되어 소스선(104A 또는 104B)상의 전압을 상승시키거나 하강시키는 차지 펌프(313)를 포함한다. 제1 소스부(301)의 비교기(311)는, 모드 스위칭 신호의 활성화 또는 비활성화 레벨에 기초하여, 네거티브 제1 기준 전압 VREN 또는 더 낮은 절대값 전압을 갖는 네거티브 제2 기준 전압 VREFH를 수신한다. 이 구성에서는, 각 전원부(301 및 302)가 네거티브 극성을 갖는 전압을 발생시킨다.
도 5를 참조하면, 데이터 처리 회로(400)의 전원부(401 및 402) 각각의 또 다른 변형은 소스선(104A 또는 104B) 상의 전압을 분배하는 직렬 저항기(411 및 412)를 갖는 저항 분배기를 포함한다. 기준 전압 선택기(211)는 높은 포지티브 기준 전압 VREFP 또는 낮은 포지티브 기준 전압 VREFPL을 선택한다. 이 구성에서는,전원부(401 및 402)가 저항 분배기를 이용하여 임의의 원하는 전압을 발생시킬 수 있다.
상기한 실시예들은 단지 예로든 것이기 때문에, 본 발명은 상기한 실시예들에 한정되지 않고, 본 발명의 범주로부터 벗어나지 않는 한도 내에서 다양한 변형 또는 변경이 당업자에 의해 용이하게 이루어질 수 있다. 예를 들면, 제2 전원부(202)는 가동 모드에서 정지하거나 보상 캐패시터로부터 분리될 수도 있다.
본 발명의 데이타 처리 회로에 따르면, 대기 모드 중에, 보상 캐패시터가 충전되기 때문에, 대기 모드에서 가동 모드로 모드 쉬프트 직후에, 제1 전원부가 보상 캐패시터를 예비 전압까지 충전시킬 필요가 없다.
따라서, 데이타 처리 회로가 모드 쉬프트에 대하여 고속으로 응답할 수 있다.

Claims (4)

  1. 데이타 처리 회로에 있어서,
    가동 모드에서는 동작 전압을 발생시키고, 대기 모드에서는 상기 동작 전압보다 낮은 전압의 대기 전압을 발생시키는 제1 전원부(201);
    소스선(104A)을 통해 상기 제1 전원부(201)에 접속되어 가동 모드에서는 동작 전압을 수신하고 대기 모드에서는 대기 전압을 수신하는 데이타 처리부(101);
    상기 대기 전압보다 높은 예비 전압을 발생시키는 제2 전원부(202);
    적어도 대기 모드에서는, 상기 제2 전원부(202)에 접속되어 상기 제2 전원부(202)로부터 전하를 충전하는 보상 캐패시터(103); 및
    가동 모드에서는, 상기 소스선(104A)과 상기 보상 캐패시터(103)를 서로 결합시키고, 대기 모드에서는, 상기 보상 캐패시터(103)로부터 상기 소스선(104A)의 결합을 해제하는 스위칭부(203)
    를 포함하는 것을 특징으로 하는 데이타 처리 회로.
  2. 제1항에 있어서, 상기 예비 전압은 상기 동작 전압과 실질적으로 동일한 것을 특징으로 하는 데이타 처리 회로.
  3. 제1항에 있어서, 상기 보상 캐패시터(103)는 가동 모드에서는 상기 제2 전원부(202)에 접속되는 것을 특징으로 하는 데이타 처리 회로.
  4. 제1항에 있어서, 상기 제1 전원부(201), 상기 데이타 처리부(101), 상기 제2 전원부(202), 상기 보상 캐패시터(103) 및 상기 스위칭부(203)는 하나의 기판 상에 집적되는 것을 특징으로 하는 데이타 처리 회로.
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