JP2001014848A - 回路装置、その動作方法 - Google Patents
回路装置、その動作方法Info
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Abstract
(57)【要約】
【課題】 ＤＲＡＭ等の回路装置が稼働状態から待機状
態に移行するときの応答性を改善する。 【解決手段】 待機状態には主電源回路２０１が発生す
る低圧の待機電圧を処理回路に供給してリーク電流によ
る無駄な電力消費を低減し、切換スイッチ２０３により
主電源回路２０１から切断した補償電圧を副電源回路２
０２で充電する。待機状態から稼働状態に移行すると
き、充電されている状態の補償容量１０３が主電源回路
２０１および処理回路に接続されるので、主電源回路２
０１が補償容量１０３を充電する必要がなく処理回路に
最初から必要な電圧が供給される。
態に移行するときの応答性を改善する。 【解決手段】 待機状態には主電源回路２０１が発生す
る低圧の待機電圧を処理回路に供給してリーク電流によ
る無駄な電力消費を低減し、切換スイッチ２０３により
主電源回路２０１から切断した補償電圧を副電源回路２
０２で充電する。待機状態から稼働状態に移行すると
き、充電されている状態の補償容量１０３が主電源回路
２０１および処理回路に接続されるので、主電源回路２
０１が補償容量１０３を充電する必要がなく処理回路に
最初から必要な電圧が供給される。
Description
【０００１】
【発明の属する技術分野】本発明は、稼働状態と待機状
態とが切換自在な回路装置、その動作方法に関する。
態とが切換自在な回路装置、その動作方法に関する。
【０００２】
【従来の技術】現在、各種の回路装置が各種のデータ処
理に利用されており、このような回路装置には、各部が
集積回路からなるものもある。このような回路装置の一
従来例を図５を参照して以下に説明する。なお、図５は
回路装置であるＤＲＡＭ(Dynamic Random Access Memor
y)の要部を示す回路図である。
理に利用されており、このような回路装置には、各部が
集積回路からなるものもある。このような回路装置の一
従来例を図５を参照して以下に説明する。なお、図５は
回路装置であるＤＲＡＭ(Dynamic Random Access Memor
y)の要部を示す回路図である。
【０００３】ここで回路装置として例示するＤＲＡＭ１
００は、同図に示すように、処理回路１０１と電源回路
１０２と補償容量１０３とを具備しており、これらが電
力ライン１０４により接続されている。電源回路１０２
は、給電端子１１１とＭＯＳ(Metal Oxide Semiconduct
or)トランジスタ１１２と差動増幅器１１３とを具備し
ており、所定の動作電圧ＶＩＮＴを発生する。
００は、同図に示すように、処理回路１０１と電源回路
１０２と補償容量１０３とを具備しており、これらが電
力ライン１０４により接続されている。電源回路１０２
は、給電端子１１１とＭＯＳ(Metal Oxide Semiconduct
or)トランジスタ１１２と差動増幅器１１３とを具備し
ており、所定の動作電圧ＶＩＮＴを発生する。
【０００４】より詳細には、給電端子１１１には、外部
電圧ＶＥＸＴが外部入力され、差動増幅器１１３の一対
の入力端子の一方には、基準電圧ＶＲＥＦが印加され
る。ｐチャネルのＭＯＳトランジスタ１１２は、一端が
給電端子１１１に接続されており、他端が電力ライン１
０４に接続されている。
電圧ＶＥＸＴが外部入力され、差動増幅器１１３の一対
の入力端子の一方には、基準電圧ＶＲＥＦが印加され
る。ｐチャネルのＭＯＳトランジスタ１１２は、一端が
給電端子１１１に接続されており、他端が電力ライン１
０４に接続されている。
【０００５】ＭＯＳトランジスタ１１２のゲート電極に
は差動増幅器１１３の出力端子が接続されており、この
差動増幅器１１３の他方の入力端子には、電力ライン１
０４がフィードバック接続されている。このため、給電
端子１１１からＭＯＳトランジスタ１１２に入力される
外部電圧ＶＥＸＴは、差動増幅器１１３により基準電圧
ＶＲＥＦと同一の駆動電圧ＶＩＮＴに変換されて電力ラ
イン１０４に供給される。
は差動増幅器１１３の出力端子が接続されており、この
差動増幅器１１３の他方の入力端子には、電力ライン１
０４がフィードバック接続されている。このため、給電
端子１１１からＭＯＳトランジスタ１１２に入力される
外部電圧ＶＥＸＴは、差動増幅器１１３により基準電圧
ＶＲＥＦと同一の駆動電圧ＶＩＮＴに変換されて電力ラ
イン１０４に供給される。
【０００６】処理回路１０１は、メモリセルやデコーダ
回路などからなり、これらの各種回路はＣＭＯＳ(Compl
ementary MOS)トランジスタなどで形成されている。処
理回路１０１は、電源回路１０２から供給される動作電
圧ＶＩＮＴの電力を消費し、データ書込やデータ読出な
どの処理動作を実行する。
回路などからなり、これらの各種回路はＣＭＯＳ(Compl
ementary MOS)トランジスタなどで形成されている。処
理回路１０１は、電源回路１０２から供給される動作電
圧ＶＩＮＴの電力を消費し、データ書込やデータ読出な
どの処理動作を実行する。
【０００７】補償容量１０３は、所定容量のコンデンサ
からなるので、その充電および放電により電力ライン１
０４の電圧変動を補償する。なお、上述のような各種回
路１０１〜１０４等は、実際には一個の回路基板(図示
せず)に形成されている集積回路からなり、ＤＲＡＭ１
００は一個のチップ部品として形成されている。
からなるので、その充電および放電により電力ライン１
０４の電圧変動を補償する。なお、上述のような各種回
路１０１〜１０４等は、実際には一個の回路基板(図示
せず)に形成されている集積回路からなり、ＤＲＡＭ１
００は一個のチップ部品として形成されている。
【０００８】上述のような構造のＤＲＡＭ１００は、電
源回路１０２が所定電圧ＶＩＮＴの動作電圧を発生する
ので、この動作電圧を消費して処理回路１０１がデータ
書込やデータ読出などの処理動作を実行する。このと
き、補償容量１０３が電源ライン１０３の電圧変動を補
償するので、処理回路１０１は安定に動作することがで
きる。
源回路１０２が所定電圧ＶＩＮＴの動作電圧を発生する
ので、この動作電圧を消費して処理回路１０１がデータ
書込やデータ読出などの処理動作を実行する。このと
き、補償容量１０３が電源ライン１０３の電圧変動を補
償するので、処理回路１０１は安定に動作することがで
きる。
【０００９】なお、このようなＤＲＡＭ１００は、例え
ば、コンピュータシステムなどの電子機器の一部として
利用されるが、このような電子機器には稼働状態と休止
状態と待機状態とが切換自在なものもある。稼働状態の
ＤＲＡＭ１００は、上述のように電源回路１０２が発生
する動作電圧を処理回路１０１が消費して動作するが、
休止状態と待機状態では処理回路１０１が動作しない。
ば、コンピュータシステムなどの電子機器の一部として
利用されるが、このような電子機器には稼働状態と休止
状態と待機状態とが切換自在なものもある。稼働状態の
ＤＲＡＭ１００は、上述のように電源回路１０２が発生
する動作電圧を処理回路１０１が消費して動作するが、
休止状態と待機状態では処理回路１０１が動作しない。
【００１０】しかし、ＤＲＡＭ１００では、処理回路１
０１に供給する電圧を完全にオフすると、処理回路１０
１の記憶データが消失することになる。そこで、休止状
態ではＤＲＡＭ１００の記憶データが不要として、電源
回路１０２による動作電圧の発生が完全にオフされる。
０１に供給する電圧を完全にオフすると、処理回路１０
１の記憶データが消失することになる。そこで、休止状
態ではＤＲＡＭ１００の記憶データが不要として、電源
回路１０２による動作電圧の発生が完全にオフされる。
【００１１】しかし、待機状態では処理回路１０１はデ
ータ書込やデータ読出などの動作は実行しないので電力
を略消費しないが、電源回路１０２は動作電圧を発生し
て処理回路１０１に供給するので、この動作電圧により
処理回路１０１は記憶データを維持することになる。
ータ書込やデータ読出などの動作は実行しないので電力
を略消費しないが、電源回路１０２は動作電圧を発生し
て処理回路１０１に供給するので、この動作電圧により
処理回路１０１は記憶データを維持することになる。
【００１２】
【発明が解決しようとする課題】上述したＤＲＡＭ１０
０は、処理回路１０１が動作しない待機状態でも電源回
路１０２が動作電圧を発生するので、この電源回路１０
２の動作電圧により処理回路１０１は記憶データを維持
することができる。
０は、処理回路１０１が動作しない待機状態でも電源回
路１０２が動作電圧を発生するので、この電源回路１０
２の動作電圧により処理回路１０１は記憶データを維持
することができる。
【００１３】前述のようにＤＲＡＭ１００は集積回路か
らなり、近年の集積回路は集積度の向上が促進されてい
る。しかし、一般的にトランジスタ素子は集積度が向上
して閾値電圧が減少するとリーク電流が増大するため、
高集積度なＤＲＡＭ１００では待機状態に処理回路１０
１が消費する電力が無視できない。
らなり、近年の集積回路は集積度の向上が促進されてい
る。しかし、一般的にトランジスタ素子は集積度が向上
して閾値電圧が減少するとリーク電流が増大するため、
高集積度なＤＲＡＭ１００では待機状態に処理回路１０
１が消費する電力が無視できない。
【００１４】このような課題の解決を目的とした回路装
置が、特開平０７−２５４６８５号公報に開示されてい
る。この公報に開示されている回路装置では、待機状態
には電源回路が動作電圧より低圧の待機電圧を発生する
と同時に、基板電位の制御によりトランジスタ素子の閾
値電圧を上昇させるので、待機状態の消費電力を削減す
ることができる。
置が、特開平０７−２５４６８５号公報に開示されてい
る。この公報に開示されている回路装置では、待機状態
には電源回路が動作電圧より低圧の待機電圧を発生する
と同時に、基板電位の制御によりトランジスタ素子の閾
値電圧を上昇させるので、待機状態の消費電力を削減す
ることができる。
【００１５】しかし、この回路装置では、待機状態には
電源回路から処理回路に低圧の待機電圧しか供給してい
ないので、稼働状態に移行するときに電源回路が待機電
圧を動作電圧まで上昇させても、この動作電圧は最初は
電位が低下している補償容量に充電されることになる。
電源回路から処理回路に低圧の待機電圧しか供給してい
ないので、稼働状態に移行するときに電源回路が待機電
圧を動作電圧まで上昇させても、この動作電圧は最初は
電位が低下している補償容量に充電されることになる。
【００１６】このため、上記公報の回路装置では、待機
状態から稼働状態に移行するとき、各種動作の実行に必
要な動作電圧が処理回路の各部に実際に供給されること
が遅滞することになり、その応答性が低いために高速動
作に対応できないことになる。
状態から稼働状態に移行するとき、各種動作の実行に必
要な動作電圧が処理回路の各部に実際に供給されること
が遅滞することになり、その応答性が低いために高速動
作に対応できないことになる。
【００１７】本発明は上述のような課題に鑑みてなされ
たものであり、待機状態の消費電力を削減しながらも、
待機状態から稼働状態に移行する動作が遅滞しない回路
装置、その動作方法、を提供することを目的とする。
たものであり、待機状態の消費電力を削減しながらも、
待機状態から稼働状態に移行する動作が遅滞しない回路
装置、その動作方法、を提供することを目的とする。
【００１８】
【課題を解決するための手段】本発明の回路装置は、稼
働状態と待機状態とが切換自在な回路装置であって、稼
働状態には動作電圧を発生して待機状態には前記動作電
圧より低圧の待機電圧を発生する主電源回路と、該主電
源回路から稼働状態には動作電圧が供給されて待機状態
には待機電圧が供給される処理回路と、該処理回路と前
記主電源回路とに接続されていて稼働状態には前記動作
電圧の電圧変動を補償する補償容量と、少なくとも待機
状態には補償電圧を発生して前記補償容量を充電する副
電源回路と、前記主電源回路および前記処理回路に対す
る前記補償容量の接続を稼働状態にはオンして待機状態
にはオフする切換スイッチと、を具備している。
働状態と待機状態とが切換自在な回路装置であって、稼
働状態には動作電圧を発生して待機状態には前記動作電
圧より低圧の待機電圧を発生する主電源回路と、該主電
源回路から稼働状態には動作電圧が供給されて待機状態
には待機電圧が供給される処理回路と、該処理回路と前
記主電源回路とに接続されていて稼働状態には前記動作
電圧の電圧変動を補償する補償容量と、少なくとも待機
状態には補償電圧を発生して前記補償容量を充電する副
電源回路と、前記主電源回路および前記処理回路に対す
る前記補償容量の接続を稼働状態にはオンして待機状態
にはオフする切換スイッチと、を具備している。
【００１９】本発明の回路装置では、稼働状態と待機状
態とが切換自在である。稼働状態には、主電源回路が高
圧の動作電圧を発生し、この動作電圧が処理回路に供給
される。この動作電圧の電圧変動を補償容量が補償する
ので、処理回路は安定に供給される高圧の動作電圧を消
費して各種動作を実行することができる。待機状態に
は、主電源回路は低圧の待機電圧を発生し、この待機電
圧が処理回路に供給されるので、この処理回路は低圧の
待機電圧により状態維持などを実行することができる。
ただし、待機状態には主電源回路および処理回路に対す
る補償容量の接続を切換スイッチがオフし、副電源回路
が補償電圧を発生して補償容量を充電する。そして、待
機状態から稼働状態に移行するとき、主電源回路および
処理回路に対する補償容量の接続を切換スイッチがオン
するので、副電源回路により補償電圧が充電されている
状態の補償容量が主電源回路および処理回路に接続され
る。
態とが切換自在である。稼働状態には、主電源回路が高
圧の動作電圧を発生し、この動作電圧が処理回路に供給
される。この動作電圧の電圧変動を補償容量が補償する
ので、処理回路は安定に供給される高圧の動作電圧を消
費して各種動作を実行することができる。待機状態に
は、主電源回路は低圧の待機電圧を発生し、この待機電
圧が処理回路に供給されるので、この処理回路は低圧の
待機電圧により状態維持などを実行することができる。
ただし、待機状態には主電源回路および処理回路に対す
る補償容量の接続を切換スイッチがオフし、副電源回路
が補償電圧を発生して補償容量を充電する。そして、待
機状態から稼働状態に移行するとき、主電源回路および
処理回路に対する補償容量の接続を切換スイッチがオン
するので、副電源回路により補償電圧が充電されている
状態の補償容量が主電源回路および処理回路に接続され
る。
【００２０】上述のような回路装置において、前記切換
スイッチが、前記主電源回路および前記処理回路に対す
る前記副電源回路の接続も稼働状態にはオンして待機状
態にはオフすることも可能である。この場合、主電源回
路および処理回路に対する補償容量の接続を待機状態と
稼働状態との切り換えに対応して切換スイッチがオン／
オフするとき、副電源回路の接続も同様にオン／オフさ
れる。このため、待機状態には主電源回路が処理回路に
待機電圧を供給し、副電源回路が補償容量に補償電圧を
供給するが、これらの電圧は相互に干渉しない。
スイッチが、前記主電源回路および前記処理回路に対す
る前記副電源回路の接続も稼働状態にはオンして待機状
態にはオフすることも可能である。この場合、主電源回
路および処理回路に対する補償容量の接続を待機状態と
稼働状態との切り換えに対応して切換スイッチがオン／
オフするとき、副電源回路の接続も同様にオン／オフさ
れる。このため、待機状態には主電源回路が処理回路に
待機電圧を供給し、副電源回路が補償容量に補償電圧を
供給するが、これらの電圧は相互に干渉しない。
【００２１】上述のような回路装置において、前記副電
源回路が、前記動作電圧と同等な電圧の補償電圧を発生
することも可能である。この場合、副電源回路が発生す
る補償電圧が動作電圧と同等なので、補償容量に動作電
圧と同等な補償電圧が充電される。
源回路が、前記動作電圧と同等な電圧の補償電圧を発生
することも可能である。この場合、副電源回路が発生す
る補償電圧が動作電圧と同等なので、補償容量に動作電
圧と同等な補償電圧が充電される。
【００２２】上述のような回路装置において、前記副電
源回路が、前記補償電圧を常時発生することも可能であ
る。この場合、副電源回路が動作電圧と同等な補償電圧
を常時発生するので、稼働状態には処理回路に主電源回
路が動作電圧を供給するとともに副電源回路も補償電圧
を供給することになる。
源回路が、前記補償電圧を常時発生することも可能であ
る。この場合、副電源回路が動作電圧と同等な補償電圧
を常時発生するので、稼働状態には処理回路に主電源回
路が動作電圧を供給するとともに副電源回路も補償電圧
を供給することになる。
【００２３】上述のような回路装置において、前記主電
源回路と前記処理回路と前記補償容量と前記副電源回路
と前記切換スイッチとが、一個の回路基板に形成されて
いる集積回路からなることも可能である。この場合、集
積回路からなる処理回路のトランジスタ素子はリーク電
流が無視できないが、待機状態には主電源回路が低圧な
補償電圧を発生するので消費電力が低減される。
源回路と前記処理回路と前記補償容量と前記副電源回路
と前記切換スイッチとが、一個の回路基板に形成されて
いる集積回路からなることも可能である。この場合、集
積回路からなる処理回路のトランジスタ素子はリーク電
流が無視できないが、待機状態には主電源回路が低圧な
補償電圧を発生するので消費電力が低減される。
【００２４】
【発明の実施の形態】本発明の実施の一形態を図１およ
び図２を参照して以下に説明する。ただし、本実施の形
態に関して前述した一従来例と同一の部分は、同一の名
称および符号を使用して詳細な説明は省略する。なお、
図１は本発明の回路装置の実施の一形態であるＤＲＡＭ
の要部を示す回路図、図２はＤＲＡＭの各部の電圧の関
係を示すタイムチャート、である。
び図２を参照して以下に説明する。ただし、本実施の形
態に関して前述した一従来例と同一の部分は、同一の名
称および符号を使用して詳細な説明は省略する。なお、
図１は本発明の回路装置の実施の一形態であるＤＲＡＭ
の要部を示す回路図、図２はＤＲＡＭの各部の電圧の関
係を示すタイムチャート、である。
【００２５】本実施の形態の回路装置であるＤＲＡＭ２
００は、図２に示すように、一従来例として前述したＤ
ＲＡＭ１００と同様に、処理回路１０１と補償容量１０
３と電源回路２０１，２０２とを具備しており、これら
が電力ライン１０４により接続されている。
００は、図２に示すように、一従来例として前述したＤ
ＲＡＭ１００と同様に、処理回路１０１と補償容量１０
３と電源回路２０１，２０２とを具備しており、これら
が電力ライン１０４により接続されている。
【００２６】ただし、電源回路２０１，２０２は主電源
回路２０１および副電源回路２０２からなり、電力ライ
ン１０４には切換スイッチ２０３が挿入されている。主
電源回路２０１と処理回路１０１とは直接に接続されて
おり、副電源回路２０２と補償容量１０３とも直接に接
続されているが、切換スイッチ２０３は、主電源回路２
０１および処理回路１０１に対する副電源回路２０２お
よび補償容量１０３の接続を、ＤＲＡＭ２００の稼働状
態にはオンして待機状態にはオフする。
回路２０１および副電源回路２０２からなり、電力ライ
ン１０４には切換スイッチ２０３が挿入されている。主
電源回路２０１と処理回路１０１とは直接に接続されて
おり、副電源回路２０２と補償容量１０３とも直接に接
続されているが、切換スイッチ２０３は、主電源回路２
０１および処理回路１０１に対する副電源回路２０２お
よび補償容量１０３の接続を、ＤＲＡＭ２００の稼働状
態にはオンして待機状態にはオフする。
【００２７】主電源回路２０１は、一従来例のＤＲＡＭ
１００の電源回路１０２と同様に、給電端子１１１とＭ
ＯＳトランジスタ１１２と差動増幅器１１３とを具備し
ているが、一従来例の電源回路１０２とは相違して、差
動増幅器１１３の一対の入力端子の一端には電圧切換回
路２１１が接続されている。
１００の電源回路１０２と同様に、給電端子１１１とＭ
ＯＳトランジスタ１１２と差動増幅器１１３とを具備し
ているが、一従来例の電源回路１０２とは相違して、差
動増幅器１１３の一対の入力端子の一端には電圧切換回
路２１１が接続されている。
【００２８】この電圧切換回路２１１は、稼働状態と待
機状態との切換信号ＡＣＴ(Ｂ)のオン／オフに対応し
て、差動増幅器１１３の入力電圧を動作電圧に対応した
高圧の基準電圧ＶＲＥＦ１と待機電圧に対応した低圧の
基準電圧ＶＲＥＦＬとに切り換える。このため、主電源
回路２０１は、稼働状態には高圧の動作電圧ＶＩＮＴを
電力ライン１０４に供給するが、待機状態には低圧の待
機電圧を供給する。
機状態との切換信号ＡＣＴ(Ｂ)のオン／オフに対応し
て、差動増幅器１１３の入力電圧を動作電圧に対応した
高圧の基準電圧ＶＲＥＦ１と待機電圧に対応した低圧の
基準電圧ＶＲＥＦＬとに切り換える。このため、主電源
回路２０１は、稼働状態には高圧の動作電圧ＶＩＮＴを
電力ライン１０４に供給するが、待機状態には低圧の待
機電圧を供給する。
【００２９】副電源回路２０２は、一従来例のＤＲＡＭ
１００の電源回路１０２と同様に、給電端子１１１とＭ
ＯＳトランジスタ１１２と差動増幅器１１３とを具備し
ているので、動作電圧と同一の保証電圧ＧＶＩＮＴを電
力ライン１０４に常時供給する。
１００の電源回路１０２と同様に、給電端子１１１とＭ
ＯＳトランジスタ１１２と差動増幅器１１３とを具備し
ているので、動作電圧と同一の保証電圧ＧＶＩＮＴを電
力ライン１０４に常時供給する。
【００３０】切換スイッチ２０３は、切換信号ＡＣＴ
(Ｂ)のオン／オフに対応して電力ライン１０４の導通を
オン／オフするので、主電源回路２０１および処理回路
１０１に対する副電源回路２０２および補償容量１０３
の接続を、稼働状態にはオンして待機状態にはオフす
る。
(Ｂ)のオン／オフに対応して電力ライン１０４の導通を
オン／オフするので、主電源回路２０１および処理回路
１０１に対する副電源回路２０２および補償容量１０３
の接続を、稼働状態にはオンして待機状態にはオフす
る。
【００３１】上述のような構成において、本実施の形態
のＤＲＡＭ２００も、一従来例のＤＲＡＭ１００と同様
に、稼働状態と待機状態と休止状態とが切換自在であ
る。ただし、本実施の形態のＤＲＡＭ２００も、主電源
回路２０１と処理回路１０１と補償容量１０３と副電源
回路２０２と切換スイッチ２０３とが、一個の回路基板
に形成されている集積回路からなるので、待機状態での
処理回路１０１のトランジスタ素子のリーク電流が無視
できない。
のＤＲＡＭ２００も、一従来例のＤＲＡＭ１００と同様
に、稼働状態と待機状態と休止状態とが切換自在であ
る。ただし、本実施の形態のＤＲＡＭ２００も、主電源
回路２０１と処理回路１０１と補償容量１０３と副電源
回路２０２と切換スイッチ２０３とが、一個の回路基板
に形成されている集積回路からなるので、待機状態での
処理回路１０１のトランジスタ素子のリーク電流が無視
できない。
【００３２】しかし、本実施の形態のＤＲＡＭ２００で
は、待機状態には処理回路１０１に供給される電圧を高
圧の動作電圧から低圧の待機電圧に切り換えるので、微
細な集積回路からなる処理回路１０１のリーク電流によ
る無駄な電力消費が削減されている。
は、待機状態には処理回路１０１に供給される電圧を高
圧の動作電圧から低圧の待機電圧に切り換えるので、微
細な集積回路からなる処理回路１０１のリーク電流によ
る無駄な電力消費が削減されている。
【００３３】ここで、本実施の形態のＤＲＡＭ２００の
動作方法を以下に詳細に説明する。まず、図２に示すよ
うに、稼働状態では、切換信号ＡＣＴ(Ｂ)に対応して主
電源回路２０１が高圧の動作電圧ＶＩＮＴを発生し、切
換スイッチ２０３が電力ライン１０４の導通をオンす
る。
動作方法を以下に詳細に説明する。まず、図２に示すよ
うに、稼働状態では、切換信号ＡＣＴ(Ｂ)に対応して主
電源回路２０１が高圧の動作電圧ＶＩＮＴを発生し、切
換スイッチ２０３が電力ライン１０４の導通をオンす
る。
【００３４】このため、稼働状態では、主電源回路２０
１が発生する動作電圧と副電源回路２０２が発生する補
償電圧とが、電力ライン１０４から補償容量１０３と処
理回路１０１とに供給される。このとき、補償電圧は動
作電圧と同圧なので、これらを動作電圧として処理回路
１０１がデータ書込やデータ読出などの各種動作を実行
し、その電圧変動が補償容量１０３により補償される。
１が発生する動作電圧と副電源回路２０２が発生する補
償電圧とが、電力ライン１０４から補償容量１０３と処
理回路１０１とに供給される。このとき、補償電圧は動
作電圧と同圧なので、これらを動作電圧として処理回路
１０１がデータ書込やデータ読出などの各種動作を実行
し、その電圧変動が補償容量１０３により補償される。
【００３５】また、待機状態では、切換信号ＡＣＴ(Ｂ)
に対応して主電源回路２０１が低圧の待機電圧を発生
し、切換スイッチ２０３が電力ライン１０４の導通をオ
フする。このため、主電源回路２０１が発生する低圧の
待機電圧が電力ライン１０４から処理回路１０１のみに
供給されるので、この処理回路１０１はデータ書込など
の動作は実行することなく待機電圧により記憶データの
維持などを実行する。
に対応して主電源回路２０１が低圧の待機電圧を発生
し、切換スイッチ２０３が電力ライン１０４の導通をオ
フする。このため、主電源回路２０１が発生する低圧の
待機電圧が電力ライン１０４から処理回路１０１のみに
供給されるので、この処理回路１０１はデータ書込など
の動作は実行することなく待機電圧により記憶データの
維持などを実行する。
【００３６】このとき、副電源回路２０２が発生する高
圧の補償電圧は電力ライン１０４から補償容量１０３の
みに供給されるので、この補償容量１０３に動作電圧と
同圧の電荷が充電される。つまり、待機状態には、主電
源回路２０１から処理回路１０１に低圧の待機電圧が供
給され、副電源回路２０２から補償容量１０３に高圧の
補償電圧が充電される。
圧の補償電圧は電力ライン１０４から補償容量１０３の
みに供給されるので、この補償容量１０３に動作電圧と
同圧の電荷が充電される。つまり、待機状態には、主電
源回路２０１から処理回路１０１に低圧の待機電圧が供
給され、副電源回路２０２から補償容量１０３に高圧の
補償電圧が充電される。
【００３７】そこで、本実施の形態のＤＲＡＭ２００が
待機状態から稼働状態に移行するときは、主電源回路２
０１が処理回路１０１に供給する電圧が低圧の待機電圧
から高圧の動作電圧に切り換わり、高圧の補償電圧を常
時発生している副電源回路２０２が処理回路１０１に接
続され、高圧の補償電圧が充電されている補償容量１０
３が処理回路１０１に接続される。
待機状態から稼働状態に移行するときは、主電源回路２
０１が処理回路１０１に供給する電圧が低圧の待機電圧
から高圧の動作電圧に切り換わり、高圧の補償電圧を常
時発生している副電源回路２０２が処理回路１０１に接
続され、高圧の補償電圧が充電されている補償容量１０
３が処理回路１０１に接続される。
【００３８】このため、本実施の形態のＤＲＡＭ２００
では、待機状態から稼働状態に移行するとき、最初に主
電源回路２０１が補償容量１０３を充電する必要がな
く、処理回路１０１には最初から高圧の動作電圧が供給
されるので、応答性が良好で高速な動作に対応すること
ができる。
では、待機状態から稼働状態に移行するとき、最初に主
電源回路２０１が補償容量１０３を充電する必要がな
く、処理回路１０１には最初から高圧の動作電圧が供給
されるので、応答性が良好で高速な動作に対応すること
ができる。
【００３９】しかも、本実施の形態のＤＲＡＭ２００で
は、主電源回路２０１および処理回路１０１に対する補
償容量１０３の接続を待機状態と稼働状態との切り換え
に対応して切換スイッチ２０３がオン／オフするとき、
副電源回路２０２の接続も同様にオン／オフされる。
は、主電源回路２０１および処理回路１０１に対する補
償容量１０３の接続を待機状態と稼働状態との切り換え
に対応して切換スイッチ２０３がオン／オフするとき、
副電源回路２０２の接続も同様にオン／オフされる。
【００４０】このため、待機状態には主電源回路２０１
が処理回路１０１に待機電圧を供給し、副電源回路２０
２が補償容量１０３に補償電圧を供給するが、これらの
電圧は切換スイッチ２０３のオフにより相互に干渉しな
いので、低圧の待機電圧による処理回路１０１の状態維
持と高圧の補償電圧による補償容量１０３の充電とが同
時に良好に実行される。
が処理回路１０１に待機電圧を供給し、副電源回路２０
２が補償容量１０３に補償電圧を供給するが、これらの
電圧は切換スイッチ２０３のオフにより相互に干渉しな
いので、低圧の待機電圧による処理回路１０１の状態維
持と高圧の補償電圧による補償容量１０３の充電とが同
時に良好に実行される。
【００４１】さらに、副電源回路２０２が発生する補償
電圧が動作電圧と同等なので、待機状態には補償容量１
０３に動作電圧と同等な補償電圧を充電することがで
き、稼働状態には副電源回路２０２の補償電圧を動作電
圧の一部として処理回路１０１に供給することができ
る。
電圧が動作電圧と同等なので、待機状態には補償容量１
０３に動作電圧と同等な補償電圧を充電することがで
き、稼働状態には副電源回路２０２の補償電圧を動作電
圧の一部として処理回路１０１に供給することができ
る。
【００４２】つまり、本実施の形態のＤＲＡＭ２００で
は、稼働状態では一対の電源回路２０１，２０２が従来
の一個の電源回路１０２と同様に機能することになり、
副電源回路２０２を充電専用としないので無駄がなく、
副電源回路２０２のオン／オフ制御なども必要もない。
は、稼働状態では一対の電源回路２０１，２０２が従来
の一個の電源回路１０２と同様に機能することになり、
副電源回路２０２を充電専用としないので無駄がなく、
副電源回路２０２のオン／オフ制御なども必要もない。
【００４３】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では電源回路２０１，２０２
が差動増幅器１１３により所望の正極の電圧を発生する
ＤＲＡＭ２００を回路装置の実施の形態として例示した
が、本発明は稼働状態と待機状態とが切換自在であれば
各種の回路装置に適用することができ、その主電源回路
および副電源回路も各種の構造が利用可能である。
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では電源回路２０１，２０２
が差動増幅器１１３により所望の正極の電圧を発生する
ＤＲＡＭ２００を回路装置の実施の形態として例示した
が、本発明は稼働状態と待機状態とが切換自在であれば
各種の回路装置に適用することができ、その主電源回路
および副電源回路も各種の構造が利用可能である。
【００４４】例えば、図３に第一の変形例として例示す
るように、主／副電源回路３０１，３０２がディテクタ
３１１とオシレータ３１２とチャージポンプ３１３とを
具備しており、所望の負極の電圧を降圧により生成する
ＤＲＡＭ３００も可能である。さらに、図４に第二の変
形例として例示するように、主／副電源回路４０１，４
０２がディテクタ３１１とオシレータ３１２とチャージ
ポンプ３１３と直列抵抗４１１，４１２を具備してお
り、昇圧および分圧で所望の電圧を生成するＤＲＡＭ４
００なども可能である。
るように、主／副電源回路３０１，３０２がディテクタ
３１１とオシレータ３１２とチャージポンプ３１３とを
具備しており、所望の負極の電圧を降圧により生成する
ＤＲＡＭ３００も可能である。さらに、図４に第二の変
形例として例示するように、主／副電源回路４０１，４
０２がディテクタ３１１とオシレータ３１２とチャージ
ポンプ３１３と直列抵抗４１１，４１２を具備してお
り、昇圧および分圧で所望の電圧を生成するＤＲＡＭ４
００なども可能である。
【００４５】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【００４６】本発明のでは、稼働状態と待機状態とが切
換自在であり、待機状態には、主電源回路が発生する低
圧の待機電圧が処理回路に供給され、主電源回路および
処理回路に対する補償容量の接続を切換スイッチがオフ
し、副電源回路が補償電圧を発生して補償容量を充電す
ることにより、待機状態にも処理回路が待機電圧により
状態維持などを実行することができるが、待機状態に処
理回路に供給される待機電圧は低圧なのでリーク電流な
どによる無駄な電力消費を低減することができ、それで
いて、待機状態から稼働状態に移行するとき、副電源回
路により補償電圧が充電されている状態の補償容量が主
電源回路および処理回路に接続されるので、主電源回路
が補償容量に動作電圧を充電する必要がなく、稼働状態
の最初から動作電圧が処理回路に供給されるので、応答
性が良好で高速動作に対応することができる。
換自在であり、待機状態には、主電源回路が発生する低
圧の待機電圧が処理回路に供給され、主電源回路および
処理回路に対する補償容量の接続を切換スイッチがオフ
し、副電源回路が補償電圧を発生して補償容量を充電す
ることにより、待機状態にも処理回路が待機電圧により
状態維持などを実行することができるが、待機状態に処
理回路に供給される待機電圧は低圧なのでリーク電流な
どによる無駄な電力消費を低減することができ、それで
いて、待機状態から稼働状態に移行するとき、副電源回
路により補償電圧が充電されている状態の補償容量が主
電源回路および処理回路に接続されるので、主電源回路
が補償容量に動作電圧を充電する必要がなく、稼働状態
の最初から動作電圧が処理回路に供給されるので、応答
性が良好で高速動作に対応することができる。
【００４７】また、上述のような回路装置において、主
電源回路および処理回路に対する補償容量の接続を待機
状態と稼働状態との切り換えに対応して切換スイッチが
オン／オフするとき、副電源回路の接続も同様にオン／
オフされることにより、待機状態には主電源回路が処理
回路に待機電圧を供給し、副電源回路が補償容量に補償
電圧を供給するが、これらの電圧は相互に干渉しないの
で、低圧の待機電圧による処理回路の動作と高圧の補償
電圧による補償容量の充電とを、同時に良好に実行する
ことができる。
電源回路および処理回路に対する補償容量の接続を待機
状態と稼働状態との切り換えに対応して切換スイッチが
オン／オフするとき、副電源回路の接続も同様にオン／
オフされることにより、待機状態には主電源回路が処理
回路に待機電圧を供給し、副電源回路が補償容量に補償
電圧を供給するが、これらの電圧は相互に干渉しないの
で、低圧の待機電圧による処理回路の動作と高圧の補償
電圧による補償容量の充電とを、同時に良好に実行する
ことができる。
【００４８】また、副電源回路が発生する補償電圧が動
作電圧と同等であることにより、補償容量に動作電圧と
同等な補償電圧を充電することができる。
作電圧と同等であることにより、補償容量に動作電圧と
同等な補償電圧を充電することができる。
【００４９】また、副電源回路が動作電圧と同等な補償
電圧を常時発生することにより、稼働状態には処理回路
に主電源回路が動作電圧を供給するとともに副電源回路
も補償電圧を供給することになるので、副電源回路を補
償容量の充電専用とする必要がなく、副電源回路をオン
／オフ制御する必要もない。
電圧を常時発生することにより、稼働状態には処理回路
に主電源回路が動作電圧を供給するとともに副電源回路
も補償電圧を供給することになるので、副電源回路を補
償容量の充電専用とする必要がなく、副電源回路をオン
／オフ制御する必要もない。
【００５０】また、回路装置の各部が集積回路からなる
ことにより、集積回路からなる処理回路のトランジスタ
素子はリーク電流が無視できないが、その待機状態には
主電源回路が低圧な補償電圧を発生するので、リーク電
流による無駄な消費電力を低減することができる。
ことにより、集積回路からなる処理回路のトランジスタ
素子はリーク電流が無視できないが、その待機状態には
主電源回路が低圧な補償電圧を発生するので、リーク電
流による無駄な消費電力を低減することができる。
【図１】本発明の回路装置の実施の一形態であるＤＲＡ
Ｍを示す模式的な回路図である。
Ｍを示す模式的な回路図である。
【図２】ＤＲＡＭの各部の電圧の変化を示すタイムチャ
ートである。
ートである。
【図３】第一の変形例のＤＲＡＭを示す模式的な回路図
である。
である。
【図４】第二の変形例のＤＲＡＭを示す模式的な回路図
である。
である。
【図５】回路装置の一従来例であるＤＲＡＭを示す模式
的な回路図である。
的な回路図である。
１０１ 処理回路 １０３ 補償容量 ２００，３００，４００ 回路装置であるＤＲＡＭ ２０１，３０１，４０１ 主電源回路 ２０２，３０２，４０２ 副電源回路 ２０３ 切換スイッチ
Claims (6)
- 【請求項１】 稼働状態と待機状態とが切換自在な回路
装置であって、 稼働状態には動作電圧を発生して待機状態には前記動作
電圧より低圧の待機電圧を発生する主電源回路と、 該主電源回路から稼働状態には動作電圧が供給されて待
機状態には待機電圧が供給される処理回路と、 該処理回路と前記主電源回路とに接続されていて稼働状
態には前記動作電圧の電圧変動を補償する補償容量と、 少なくとも待機状態には補償電圧を発生して前記補償容
量を充電する副電源回路と、 前記主電源回路および前記処理回路に対する前記補償容
量の接続を稼働状態にはオンして待機状態にはオフする
切換スイッチと、を具備している回路装置。 - 【請求項２】 前記切換スイッチが、前記主電源回路お
よび前記処理回路に対する前記副電源回路の接続も稼働
状態にはオンして待機状態にはオフする請求項１記載の
回路装置。 - 【請求項３】 前記副電源回路が、前記動作電圧と同等
な電圧の補償電圧を発生する請求項２記載の回路装置。 - 【請求項４】 前記副電源回路が、前記補償電圧を常時
発生する請求項３記載の回路装置。 - 【請求項５】 前記主電源回路と前記処理回路と前記補
償容量と前記副電源回路と前記切換スイッチとが、一個
の回路基板に形成されている集積回路からなる請求項１
ないし４の何れか一記載の回路装置。 - 【請求項６】 稼働状態と待機状態とが切換自在な回路
装置であって、 稼働状態には動作電圧を発生して待機状態には前記動作
電圧より低圧の待機電圧を発生する主電源回路と、該主
電源回路から稼働状態には動作電圧が供給されて待機状
態には待機電圧が供給される処理回路と、該処理回路と
前記主電源回路とに接続されていて稼働状態には前記動
作電圧の電圧変動を補償する補償容量と、を具備してい
る回路装置であって、 少なくとも待機状態に補償電圧を発生させて前記補償容
量を充電し、 前記主電源回路および前記処理回路に対する前記補償容
量の接続を稼働状態にはオンして待機状態にはオフする
ようにした動作方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18773999A JP3324646B2 (ja) | 1999-07-01 | 1999-07-01 | 回路装置、その動作方法 |
| US09/604,529 US6326837B1 (en) | 1999-07-01 | 2000-06-27 | Data processing circuit having a waiting mode |
| KR10-2000-0037497A KR100391879B1 (ko) | 1999-07-01 | 2000-07-01 | 대기 모드를 갖는 데이타 처리 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18773999A JP3324646B2 (ja) | 1999-07-01 | 1999-07-01 | 回路装置、その動作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001014848A true JP2001014848A (ja) | 2001-01-19 |
| JP3324646B2 JP3324646B2 (ja) | 2002-09-17 |
Family
ID=16211359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18773999A Expired - Fee Related JP3324646B2 (ja) | 1999-07-01 | 1999-07-01 | 回路装置、その動作方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6326837B1 (ja) |
| JP (1) | JP3324646B2 (ja) |
| KR (1) | KR100391879B1 (ja) |
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| JP2007273666A (ja) * | 2006-03-31 | 2007-10-18 | Casio Comput Co Ltd | 発光素子の駆動装置、発光素子の駆動方法及びプロジェクタ |
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| KR100555509B1 (ko) | 2003-07-23 | 2006-03-03 | 삼성전자주식회사 | 선택적 전압 레퍼런스로 소모 전력을 절감하는 내부 전압변환기, 이를 구비한 반도체 장치 및 그 방법 |
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| DE102004041920B4 (de) * | 2004-08-30 | 2012-12-06 | Infineon Technologies Ag | Spannungsversorgungsschaltung und Verfahren zur Inbetriebnahme einer Schaltungsanordnung |
| KR100693783B1 (ko) * | 2004-11-04 | 2007-03-12 | 주식회사 하이닉스반도체 | 내부전원 발생장치 |
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| KR100863015B1 (ko) | 2007-05-11 | 2008-10-13 | 주식회사 하이닉스반도체 | 전압 안정화 회로 및 이를 이용한 반도체 메모리 장치 |
| JP4971970B2 (ja) * | 2007-12-27 | 2012-07-11 | ルネサスエレクトロニクス株式会社 | 降圧回路及び半導体装置並びに降圧回路制御方法 |
| EP2498161B1 (en) * | 2011-03-07 | 2020-02-19 | Dialog Semiconductor GmbH | Power efficient generation of band gap referenced supply rail, voltage and current references, and method for dynamic control. |
| WO2013033622A1 (en) * | 2011-09-02 | 2013-03-07 | Rambus Inc. | On -chip regulator with variable load compensation |
| KR101800523B1 (ko) * | 2013-06-28 | 2017-11-22 | 인텔 코포레이션 | 피드-포워드 및 피드백 제어를 갖는 전압 조정기 |
| JP2016057913A (ja) * | 2014-09-10 | 2016-04-21 | 株式会社東芝 | 電圧生成回路 |
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| JPH07254685A (ja) | 1994-03-16 | 1995-10-03 | Toshiba Corp | 半導体記憶装置 |
| JP2762950B2 (ja) * | 1995-03-29 | 1998-06-11 | 日本電気株式会社 | 電源切替回路 |
| US5731735A (en) * | 1995-08-25 | 1998-03-24 | Advantest Corporation | Power supply circuit for driving an integrated circuit, wherein the power supply is adjusted based on temperature so that a delay variation within the IC according to temperature may be cancelled |
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-
1999
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