TW201346924A - 用於高速記憶體之壓降轉換器之方法（一） - Google Patents

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Abstract

一應用於高速記憶裝置的壓降轉換器(Voltage Down Converter,VDC)。該壓降轉換器包括了一靜態驅動器、一動態驅動器及至少一附加的電晶體。在啟動期間，該靜態驅動器及該動態驅動器是由一電晶體切換器所耦接起來，以提供快速將電壓上昇到(ramp-up)所需的操作電壓及操作電流。啟動後，該靜態驅動器及該動態驅動器會維持住一靜態穏定的操作電壓及操作電流。當一代表讀取、寫入、和/或刷新(refresh)記憶體的動態指令出現時，所附加的電晶體是以數位控制來提升操作電壓及操作電流。在這樣的況下，所附加的電晶體因記憶陣列裡對操作電壓及操作電流所帶來的波動(fluctuatuions)提供了快速的補償。

Description

用於高速記憶體之壓降轉換器之方法(一)
本發明為關於一壓降轉換器(Voltage Down Converters，VDCs)，其對一記憶體裝置提供一供應電壓及電流以將電壓供應變化量最小化以及改善功率消耗。更特別地是，本發明係有關於一用在高速記憶裝置的壓降轉換器。
壓降轉換器是用來降低提供半導體內部電壓(Vdd)的外部(external)供電器之電壓(Vddq)。例如，一半導體積體電路中的壓降轉換器可降低其外部供電器之電壓至與內部供應電壓相同，如此一來，此積體電路內每一裝置元件可在同一電壓下運作，進而改善功率消耗及確保每一元件的穏定性。另一個會用到壓降轉換器的地方是在像動態隨機存取記憶體(DRAM)的高速記憶體裝置裡，用處是產生一個本質上穏定且高於儲存在記憶體單元裡相當於邏輯 “1“(Logic 1)電壓位準的高電壓。
一個高速的壓降轉換器可以當做一本質上穏定的高電壓供應器來供應記憶體裝置電壓(Vpp)，這特別對晶片上系統(SOC)應用時，擁有小型晶粒(die)區的高速記憶嵌入裝置尤為重要。當晶粒區域很小時(ie.就像在一嵌入記憶體的實作)為了必需維持住一本質上穏定的電壓而儲存足夠的電量，則在一高電壓供應輸出下會有一不當的電容性載入(capacitive loading)。此外，在大多先進的記憶嵌入應用中，記憶裝置都運作在高於800MHz的頻率中。一能快速反應的壓降轉換器對於提供記憶體本質上穏定的高供應電壓(Vpp)是一個重要因素。在記憶體不同的運作模式期間，其高供應電壓(Vpp)的穏定性是高度取決於電壓供應輸出的電容性載入以及蓄積電容量。電路上的電容性載入是全部具有一固有電容量(例如電晶體閘極)之元件的總和，該固有電容量為互相連接於Vpp輸出端。
該蓄積電容量典型地為一分離式專用大型電容，它連接於Vpp輸出端，以除了前述提及在該Vpp輸出端上之電容性載入之外，能在該輸出上提供進一步的電容性載入及穏定性。然而小型的記憶嵌入裝置對於在該所需的內部位準供應造成了某些穏定性上的問題。在記憶體裝置中發生之動態運作，亦即讀取、寫入和(或)刷新，在此運作所提供之電流負載量下，會對電壓Vpp產生一種漣漪效應(ripple effect)。該電壓之漣漪程度會被該總電容量影響， 如下，Vripple~ILOAD ＊ T/(CLOAD+CRESVOIR),其中ILOAD是漏泄(leakage)電流或稱為操作(operating)電流，而CLOAD是Vpp電壓端的總載入量。因為該負載及蓄積電容在嵌入記憶應用上都很小，所以該漣漪電壓位準就變得很依賴在負載電流中的波動，其可基於不同的電流載入情形而發生。也因此問題，記憶嵌入裝置易受供應電壓波動的影響。
而針對此變動問題常見的解決辨法就是加上(insert)一能接受範圍內最大的蓄積電容，以便能盡量讓由該壓降轉換器VDC所提供之電壓位準保持穏定，第1A圖顯示一慣用的解決辨法100。然而，這辨法的關鍵在於通常記憶體嵌入裝置都很小，没有多餘適當的空間放下此一大型電容。如第1A圖中之實例，CLOAD或CM之一必需被調整成一非常高的電容量以維持壓降轉換器所需的穏定性。因為CLOAD代表的是整體之記憶體陣列，而此等陣列越做越小，所以結果是CM將應要求而明顯地增加。然而，增加CM就等於增加實體大小，在該嵌入應用之情況中，這卻是主要的設計限制。
第1B圖裡所顯示，在先前技術中的另一個辨法是另加一電晶體在壓降轉換器的輸出端，來供硬記憶體中所需的波動電流。然而這種辨法並不適用於具有多樣性運作(像是 單一讀取及寫入，或讀與寫其中一項與刷新功能一起運作)的嵌入記憶體上，各種運作之類型會根據該過程、電壓以及溫度變化來汲入(sinking)不同數量的電流；再者，這辨法中用到的比較器(comparator)所產生的固有延遲並不足以維持壓降轉換器輸出端中穏定的電壓大小，這特別是在高頻運作下之記憶體裝置的情形。
數種其他習知的壓降轉換器係顯示在US專利號6,806,692中，其為Lee所有。在此等記憶裝置中，一壓降轉換器被廣範的應用在：當維持住必需的直流(DC)電電流(eg，固定電流)及固定的直流電壓時，能供應大量的交流(AC)電電流(eg，交流或變動電流)。常見的壓降轉換器設計在現今應用上遇到需要大量、波動的輸出電流時會有某些缺點。為了提供大量電流，該壓降轉換器將典型地需要一相當大的源極隨耦電晶體(source follower transistor)。為了驅動此大型電晶體，一對應的比較器必須要相當地強而有力。該相對較大的電晶體與比較器對該壓降轉換器就會造成大量不需要的電流消耗。同樣地，該回饋(feedback)及耦合電容(coupling capacitor)必須相對而言亦為大型尺寸以穏定該壓降轉換器。此習知壓降轉換器之類型的效益功率比(performance-to-power ratio)會隨著增加的電流供應需求而減弱(diminish)。所以在這般電流需求增加及高頻運作下，該習知壓降轉換器最終會因此功能不良(sluggish)而無法提供給數位電路所需的交流 電流。當此情況發生時，壓降轉換器就無法維持一穏定位準的Vpp輸出電壓並且會造成電壓位準Vpp下降的發生。在一動態隨機存取記憶體(DRAM)晶片上，電壓位準下降過大會導致記憶單元失效。因此，就算當記憶單元在高頻以及需要大量電流下運作時，保持Vpp的穏定還是必要的。
第1B圖顯示在先前技術裡的壓降轉換器110，其包括了比較器170及171，較大的PMOS電晶體151(主動通道互補金屬氧化半導體，Positive Channel Metal Oxide Semiconductor)，一相對較小的PMOS電晶體152以及一回饋補償或耦合電容Pcc。比較器170及171有2個輸入端，一為參考電壓(Vref)輸入，另一為回饋迴路輸入(Vfb)。該比較器170的輸出端接到電晶體151的閘極，同時該比較器171的輸出端接到電晶體171及153的閘極。於在其閘極所接收到的訊號，電晶體170為高增益但反應速度較慢，而電晶體171卻為低增益但反應較快。
第1B圖所示之壓降轉換器的先前技術不能在高頻下運作。這是由於壓降轉換器110所示的類比電路本身較慢，且即使在增加記憶體速度且在該負載上之狀態快速變化的情形下，仍無法良好發揮其功能。詳細一點來說，比較器需要在該參考電壓與回饋電壓之間有最少的差異，以改變其輸出端來增加或降低提供給D1輸出端點的電流。
所以一個新的、改良後的壓降轉換器在高速記憶體裝置的使用上是必需的，它可用來提供相對較大的輸出電流及電壓，也可把運作中的電壓變動降至最小及增加穏定性和鞏固性(robustness)。
本發明之目的為補救先前壓降轉換器設計的缺點，藉由提供一新的壓降轉換器，其包括一主動驅動器，其具有小型驅動能力，該能力使用具有分離式數位控制輸出端之額外電晶體組對，並且可在無需加上一大型蓄積電容(reservoir capacitor)的情形下精密地控制該下降電壓(down-voltage)及穏定其壓降位準。
在一較佳實施列中，本發明包括了一壓降轉換器以對一高速記憶裝置提供一供應電壓及電流，該高速記憶裝置具有一第一驅動電路(driver circuit)，其中包括一第一比較器及一穏定的且具有一較大電晶體寬度之驅動電晶體(driver transistor)；一第二驅動電路，其中包括一第二比較器及一相對於該較穏定的電晶體來說比較小的動態驅動電晶體(active driver transistor)；一可連接第一及第二驅動電路的第一邏輯電路(logic circuit)，和一可提供一指示發生一狀態之動態指令的第二邏輯電路；以及至少附加一能接收動態指令(active command)的電晶體；其中該第一及第二驅動電路對該高速記憶裝置提供該供應電壓及 電流的基本部分，而該至少一附加的電晶體因應於該動態指令提供附加供應電流。
於另一較佳實施列中，本發明包括了一種可對一具有一壓降轉換器之高速記憶裝置提供一供應電壓及電流的方法，該方法包括耤由一第一驅動電路來提供一靜態電流(steady state current)給該記憶裝置，該第一驅動電路包括一第一比較器及一具有較大電晶體寬度的靜態驅動電晶體；及耤由一第二驅動電路來提供一波動電流給記憶裝置，而該第二驅動電路包括一第二比較器及一相對於該穏定驅動器來說具有一較小電晶體寬度的動態驅動電晶體；以及耤由至少一為了回應接收來自邏輯電路之可指示現狀的動態指令來提供記憶裝置附加電流的附加電晶體。
於另一較佳實施列中，本發明包括一種可提供應電壓及電流給在一積體電路內部之一隨機存取記憶電路的方法，該積體電路裝置具有一可接收一外部高電壓的輸入針腳，該方法包括通過一串聯傳遞電晶體(series pass transistors)連接該輸入端到一電源供應電壓輸出端點，並調整該串聯傳遞電晶體來產生一本質上穏定的高電源供應電壓，係大於儲存在記憶體單元裡相當於邏輯“1”的電壓位準。
100‧‧‧壓降轉換器(先前技術)
110‧‧‧壓降轉換器(先前技術)
151‧‧‧P型電晶體
152‧‧‧P型電晶體
153‧‧‧P型電晶體
154‧‧‧P型電晶體
170‧‧‧比較器
171‧‧‧比較器
200‧‧‧壓降轉換器
200a‧‧‧壓降轉換器
250‧‧‧邏輯電路
251‧‧‧電位移轉器路
210‧‧‧P型電晶體切換器
211‧‧‧靜態驅動器
212‧‧‧動態驅動器器
213‧‧‧動態電荷注射器電晶體
214‧‧‧動態電荷注射器電晶體
220‧‧‧米勒補償電容
221‧‧‧米勒補償電容
230‧‧‧穏壓器
231‧‧‧穏壓器
240‧‧‧邏輯電路及電位移轉器
260‧‧‧邏輯電
261‧‧‧電位移轉器
第1A及1B圖係先前技術之壓降轉換器的範例； 第2圖為一根據本發明之具體實施例的壓降轉換器之概略圖；第3圖為一根據本發明在供電、待命模式及連續運作模式的表示圖；第4圖係第2圖之概略圖，係根據本發明之一具體實施例，顯示供電及待命模式時的特徵；第5圖係第2圖之概略圖，係根據本發明之一具體實施例，顯示附加電晶體之閘極控制的特徵；第6圖係根據本發明之一具體實施例，以第2圖之概略圖與未具有本發明優勢的操作電壓相較下得到之圖形比較。
參考第2圖，根據本發明中之一實施例顯示了一壓降轉換器(VDC)200。本發明之壓降轉換器是設計成產生一本質上穏定的高電壓Vpp，其係高於儲存在一記憶單元中之邏輯“1”的電壓位準。該現行壓降轉換器為了能無須使用一電荷幫浦(charge pump)來產生該Vpp電壓，而使用該提供至一積體電路之輸入針腳的外部高電壓，該積體電路具有一記憶電路。該壓降轉換器包括一待命(standby)且有高增益及低頻響應的主要驅動器、一有低增益及高頻響應的動態驅動器212及二個附加的電晶體213、214、及該相關電路像是穏壓器230、231。該主要驅 動器及其動態驅動器是以串聯傳遞組態所實作而成。該二個附加的電晶體213、214是以PMOS驅動器之形式並在其閘極接收一數位控制訊號。為了圖式的清淅及為了將此等附加電晶體與在本敘述中之該主要驅動器211和動態驅動器212作區別，此等附加電晶體213、214從現下開始會被稱做“動態電荷注射器電晶體”(active charge injector transistors)。然而，吾人應了解到的是，包括該術語「電荷注射器」，不該只被認為是限制在過去所了解或已知的「電荷注射器電晶體」或「動態電荷注射器電晶體」的定義。
該電荷注射器電晶體213、214會被用來提供一在一該電流中之脈衝性增加給該Vpp電源供應端點，來補償在讀、寫和(或)刷新動態運作期間發生時該負載電流的增加。該等電荷注射器電晶體是以一串聯傳導組態的方式來實作。用來控制電荷注射器電晶體213、214運作的訊號是產生於讀、寫和(或)刷新運作期間或此等運作之預期中。較佳地，該等電荷注射器電晶體213、214的維度(dimension)，是設計用來提供足夠補償在一動態循環期間之負載增加的必要電流。應用該控制訊號以打開電荷注射器電晶體的時間已設定，而負載補償(load-compensating)電流之所需數量會通過此些電晶體213、214供應至電壓Vpp輸出端，所以該Vpp電壓位準才能在讀、寫和(或)刷新運作期間保持穏定。在一進 一步具體實施例中，該動態脈衝的時間會被程式化以補償溫度、電壓及過程的變動。
第2圖包括了一穏壓器，其所示為二個含括有一PMOS電流鏡負載(current mirror load)，二個NMOS(被動通道互補金屬氧化半導體，Negative Channel Metal Oxide Semiconductor)串聯差動電壓輸入端(series-connected differential inputs)，及接地的偏壓控制NMOS(bias control NMOS)。解碼邏輯(decoding logic)是用來將讀，寫和刷新運作與那何個單一或雙重記憶庫正被存取的資訊結合，以產生一控制訊號來啟動某一動態電荷注射器電晶體。此解碼邏輯240、250、260及電位移轉器(level shifter)元件251、261都是由所謂適合的電路上(eg.D型正反器，即D flip-flop及邏輯閘)，即眾所皆知的數位電路上所具體實作，這裡不需詳細著墨。很多電位移轉器的實例存在於先前技術中，而且並無偏離本發明的概念範圍。此一電位移轉器的實例就記在屬於Lines的美國專利中，其專利號碼為5214602。吾人應該更進一步的了解到當讀與寫的指令功能不能被一起執行時，讀與寫卻可能可以同時與刷新指令功能一起執行。每指令之插入(insertion)就產生一個有可修整的(Trimmable)適當寬度的「一」單位脈衝。如果由於矽的製程、電壓和/或溫度(PVT)變動而導致脈衝寬度太寬，該脈衝就會與下一個脈衝合併，而且內部邏輯電路就會產生一個靜態低 訊號。在本發明的進一步具體實施例中，該控制訊號的脈衝寬度之修整步驟可被用來補償PVT。
第2圖顯示的該PMOS切換器210有利地增加該負回饋放大器(negative feedback amplifier)的穏定性。此切換器210只是選擇性的啟動。在供電(power-up)期間及在以Vpp-enable的訊號再次致能Vpp調整之後來恢復Vpp的位準，該切換器210便會打開並且與該待命的主要PMOS驅動器211共同運作來避免由該動態驅動器212所引起Vpp的上下振盪(oscillation)。一第一動態指令如讀或寫會將此切換器210關閉以使該動態驅動器212能獨立運作。
第2圖顯示的該米勒補償(Miller compensation)電容D4避免了由該小型負載電容CLOAD和高Vpp電流引起的Vpp上下振盪。該靜態驅動器可耤由這個譬如說10pF大小範圍內的米勒電容而更穏定的運作。一第二米勒補償電容221有與電容220一樣的功能，但較小，譬如說是2pF大小範圍內。減少該第二電容221之尺寸有效地幫助該所發明壓降轉換器能應用於越來越小的高速記憶裝置。
更詳細地說，元件211到214包括了四個PMOS驅動器，該PMOS驅動器其中包括有一靜態驅動器211、一動態驅動器212、一用來讀/寫的動態電荷注射器電晶體213及一用來刷新的動態電荷注射器電晶體2 14。當只有二個動態電荷注射器電晶體213、214出現時，吾人應了解到如果超越於讀、寫、讀與刷新、寫與刷新、及刷新運作的附加指令功能被執行時，超過二個電晶體是可能的。同樣地，如果一刷新操作没有與讀或寫的操作以平行方式執行時，依照本發明，吾人應能明顯地看出只需一動態電荷注射器電晶體來執行這個功能。但基於說明之目的，二個動態電荷射器電晶體213、214都有顯示出來。此附加的動態電荷注射器電晶體因此被認為適用於本發明的涵蓋範圍裡。在供電及全部運作狀態期間，該靜態驅動器211控制了Vpp。在供電期間，該動態驅動器212擁有與靜態驅動器211一樣的閘極控制位準。然而，在經確定一第一指令之後，為了快速回應，依據Vpp位準動態驅動器212會獨立運作。該等動態電荷注射器電晶體213、214各者皆會與一對應指令的插入連動而運作，例如讀和寫的動態電荷注射器電晶體213會根據一讀取指令而開始運作。這樣一來，二個分離的PMOS就可以輕易地因單一字元線或雙重字元線的峰值(peak)電流而反應。一PMOS電荷注射器電流會依一單一指令的需要做所需的修整，就是，一單一字元線的啟動。
實際上，靜態驅動器211相對於動態驅動器212來說具有一較大的電晶體寬度。此外，各動態電荷注射器電晶體213、214的電晶體寬度則比動態驅動器212小。如第2圖顯示，該等動態電荷注射器電晶體213、214的電晶體寬度可能只有W/2，但依據該給定結構及 在給定陣列上的負載，也可能只有1/4寬或更小。只要該電晶體的尺寸足夠能補償在記憶體裡執行一動態循環的負載電流，此修改是可能的。
在運作中，因為該較小的米勒補償電容220及較小的驅動器尺寸，動態驅動器212下降的比靜態驅動器211快。然而，藉由動態電荷注射器電晶體運作而避免了猛烈的電壓下降，使得該等動態電荷注射器電晶體213、214在無須使用複雜控制邏輯解碼(complicated control logic decoding)的情況下維持Vpp大小。吾人應了解到該電荷注射器電晶體邏輯是用延遲電路(delay)及D型正反器來實施，而該附加電路在相較於提供一巨型蓄積電容來維持Vpp在想要位準上的已知方式而言是可忽略的。更甚者，該等動態電荷注射器電晶體元件213、214的快速回應不需任何回饋電路來確保該Vpp位準的快速恢復。同樣地，該Vpp位準的PVT變化及電流消耗可由製程變化的脈衝寬度控制來調整。電壓及溫度變化基本上在無須修整的情況下與開啟電流時的PMOS驅動器溫度及電壓變化一併解決。
關於本發明之壓降轉換器的三種相關運作狀態包括供電、待命及連續運作模式。於供電週期期間，Vpp及控制訊號皆會尋找該對應位準來跟隨間歇性的Vpp參考位準，直到一Vpp的源極電壓(在此範例中為Vddq)增加到該確定位準。這樣一來，就不會因為供電時間長而產生大電流。 對於待命模式，因Vpp的負載電容CLOAD没出現明顯的瞬變(transient)電流且靜態驅動器211與動態驅動器212通過PMOS切換器210而相繫在一起，由於電晶體漏泄所產生之靜態直流電流因而啟動。該穏壓器(regulator)230、231會依Vpp參考電壓位準來找到最佳化的Vpp位準。任何Vpp的靜態壓降皆會由靜態驅動器211與動態驅動212補償回來。
對於連續運作模式，從Vpp負載電容CLOAD產生的大量猛烈的汲入電流，是由該字元線啟動及像是在一字元線控制區塊內的電位移轉器251或261般的相關電路所需求的。因為靜態驅動器211與動態驅動器212在高頻運作下的緩慢反應(例如 像1GHz下連續讀或寫與同時刷新的運作，其操作之峰值電流皆大於單一操作電流的2倍)，該Vpp位準會劇烈下降。為了幫助恢復這Vpp電壓的驟降，依照該等指令類型像是存取單一記憶庫存取(例如單一讀或寫或刷新)及雙重記憶庫存取(讀或寫與同時刷新)，來致能該動態電荷注射器電晶體。對於單一記憶庫存取，二個動態電荷注射器電晶體213或214中僅一者會由一從一脈衝產生器(未顯示)所產生的單一脈衝而啟動，該脈衝產生器係包含在組合邏輯區塊(combinational logic block)中。一雙重記憶庫存取觸發該等動態電荷注射器電晶體213及214兩者，所以增加的Vpp電流就很容易被恢復。
第3圖以圖形方式顯示了供電、待命及連續運作模式。當顯示了特定數值，應了解到其僅作為說明目的之範例而不被視為限制。連續運作模式是最需注意的，特別是一使用同時刷新之指令存在，其具有一雙重記憶庫存取啟動而產生來自Vpp的兩倍高峰值電流。在此實例中，該快速反應被預期不可能從該靜態驅動器發生。再者，該提供給比較器的回饋為了增加由該動態驅動器提供的電流，並没有一足夠快速的回應來回復在一運作模式期間記憶體消耗的電荷。在不用電荷注射器電晶體的情況下，Vpp位準會下降至-譬如說小於1.5V-如此就有可能在對該已存取記憶單元寫入時發生問題。動態電荷注射器電晶體的用處就在防止這類事情發生。當其控制訊號致能該動態電荷注射器電晶體時，Vpp輸出端所遺失的電荷就會被回復。
第4圖為第2圖的簡化版本，其表示壓降轉換器電路中的供電與待命模式。第4圖顯示靜態驅動器211與動態驅動器212是由二個穏定器230，231所驅動，以便決定該供電及待命模式之Vpp位準。該等穏壓器230，231使用該藉由參考電壓產生器設定的Vpp_ref來控制Vpp位準。在供電及待命模式期間(亦即靜態)，只有靜態驅動器211與動態驅動器212是通過PMOS切換器210來啟動以及電性地相繫的。然而，如第5圖更進一步的顯示，所有211到214的驅動器包括該動態電荷注射器電晶體213，214皆被啟動以快速地回復 Vpp位準，而不會有任何Vpp電壓的顯著下降。更甚者，提供給該等動態電荷注射器電晶體213，214的閘極端之控制訊號脈衝寬度是可修整的，所以壓降轉換器200b可以不管由該記憶體的動態運作所汲入的Vpp電流有多少都能供應。
第6圖是一簡化Vpp版本的圖形說明，其根據本發明顯示了有具有一附加動態電荷注射器電晶體的Vpp及没有其動態電荷注射器電晶體的Vpp。第6圖中之頂端圖顯示了一在負載中具有二個峰值的負載電流，這代表了在該記憶陣列中之一動態循環，在該記憶體陣列中會發生像是讀，寫或刷新之運作。不利用一動態電荷注射器電晶體之優勢對Vpp的衝擊顯示在第6圖的底端圖中，Vpp因負載電流的增加而在初始即下降，無法完全恢復，然後又因第二負載電流的增加而再度下降，隨後才慢慢完全恢復其值。該標有「有電荷注射器電晶體的Vpp」顯示本發明裡Vpp的衝擊，藉此Vpp在負載電流的各次增加之後，僅遭受到較小波動然後很快的恢復其值。當根據本發明所示的動態電荷注射器電晶體為數位控制時，則提供該標有「動態電荷注射器電晶體訊號」的圖以指出該動態電荷注射器電晶體的啟動。雖然為了說明目的而極度簡化下，吾人應該注意到從該陣列開始啟動到將一脈衝提供到一動態電荷注射器電晶體的時間，程度上必然會有一點延遲。在本發明的進一步具體實施例中，該電荷注射器電晶體的啟動開始時間可 被設定與字元線驅動器的啟動時間一樣，所以可很快的補償該電流負載。於本發明之另一具體實施例中，該電荷注射器電晶體的啟動時間可被設定早於字元線驅動器之啟動時間，所以在該Vpp電壓位準的下降就可以被完全避免。對在該領域中熟悉技術人士而言，很明顯地，藉由修整可以得到最佳的結果並使該Vpp電壓達到最佳穏定性或更能相符(accommodate)其記憶體的特別需求。
本發明可用於任何具有高速運作的小型記憶體上包括，但不限於，嵌入式DRAM。在開發者無法在晶片上得到足夠的空間來放置一大型蓄積電容時特別有用，特別是運作在700MHz以上的裝置。對於大型陣列，可提供本發明一多記憶庫版本，使得在一單晶片上之若干分離記憶庫可根據本發明由多重的壓降轉換器來供應。舉例來說，四個記憶區塊可被獨立製作，以致於存取時可區別出一第一記憶區塊在被讀取時同時一第二記憶區塊可被寫入。在此實例中，本發明可提供一多重格式以獨立地服務各區塊。本發明也以任何內部電源的方式減少了嵌入式記憶體需具有一獨立外部電源供應器來解決電壓下降的需求。本發明更進一步呈現出一超過1GHz之高速運作的壓降轉換器，其具備一大Vpp電流及很小的實際尺寸需求，而這都是嵌入式記憶產品中很重要的要求。
以上所述之本發明具體實施例只是用來做範例，該領域中熟悉技術人士在不悖離附加在後的專利範圍所定義範疇 下都可用任何替代、修改及變化對該特定實施例產生效力。
200‧‧‧壓降轉換器
210‧‧‧P型電晶體切換器
211‧‧‧211靜態驅動器
212‧‧‧動態驅動器器
213‧‧‧動態電荷注射器電晶體
214‧‧‧動態電荷注射器電晶體
220‧‧‧米勒補償電容
221‧‧‧米勒補償電容
230‧‧‧穏壓器
231‧‧‧穏壓器
240‧‧‧邏輯電路及電位移轉器
250‧‧‧邏輯電路
251‧‧‧電位移轉器路
260‧‧‧邏輯電路
261‧‧‧電位移轉器

Claims (7)

  1. 一種將一供應電壓及電流提供至一動態隨機存取記憶體(DRAM)的方法，該方法包含以下步驟：藉由一第一驅動器電路來對該記憶體提供一第一電流，該第一驅動器電路包含一第一比較器和一第一驅動器電晶體；藉由一第二驅動器電路來對該記憶體提供一第二電流，該第二驅動器電路包含一第二比較器和一第二驅動器電晶體，該第二驅動器電晶體相對於該第一驅動器電晶體具有一較小的電晶體寬度；及回應於從一邏輯電路接收的一動態指令，藉由啟動至少一附加電晶體來提供附加電流至該記憶體，該動態指令係指示一狀態之發生。
  2. 如請求項第1項所述之方法，其中該狀態係選自以下構成之群組：從記憶體讀取、寫入記憶體、及刷新記憶體。
  3. 如請求項第1項所述之方法，進一步包括以下步驟：回應於從一邏輯電路所接收的另一動態指令，藉由一進一步附加電晶體的方式來提供一進一步附加電流，該動態指令指示另一狀態之發生。
  4. 如請求項第3項所述之方法，其中該狀態係選自以下構成之群組：從記憶體讀取、及寫入記憶體。
  5. 如請求項第4項所述之方法，其中該附加狀態為刷新記憶體。
  6. 一種將一供應電壓及電流提供至具有一壓降轉換器的一高速記憶裝置之方法，該方法包含以下步驟：藉由一第一驅動器電路的方式來對該記憶裝置提供一靜態電流，該第一驅動器電路包含一第一比較器和具有一較大電晶體寬度的一靜態驅動器電晶體；藉由一第二驅動器電路的方式來對該記憶裝置提供一波動電流，該第二驅動器電路包含一第二比較器和一動態驅動器電晶體，該動態驅動器電晶體相對於該靜態驅動器電晶體具有一較小的電晶體寬度；回應於從一邏輯電路接收的一動態指令，藉由至少一附加電晶體的方式來提供附加電流至該記憶裝置，該動態指令係指示一狀態之發生。
  7. 一種對一隨機存取記憶裝置(DRAM)提供一供應電壓及電流的方法，該方法包含以下步驟：以一第一驅動器電路來對該記憶裝置提供一第一電流，該第一驅動器電路包含一第一比較器和一第一驅動器電晶體；以一第二驅動器電路來對該記憶裝置提供一第二電流，該第二驅動器電路包含一第二比較器和一第二驅動器電晶體，該第二驅動器電晶體相對於該第一驅動器電晶體具有一較小的電晶體寬度；及回應於從一邏輯電路接收的一動態指令，藉由啟動至少一附加電晶體來提供附加電流至該記憶裝置，該動態指令係指示一狀態之發生。
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