KR0131746B1 - 내부 강압전원 회로 - Google Patents

내부 강압전원 회로

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Abstract

본 발명은 내부 강압전원 오버슛 감지기와 셀프 딜레이 펄스 발생기와 커런트 싱크로 구성된 내부 강압전원 보상회로를 사용하여 내부 강압전원에서 발생하는 오버슛을 조절함으로써, 내부 강압전원 회로의 AC 특성을 개선시킨 내부 강압전원 회로에 관한 기술이다.

Description

내부 강압전원 회로
제1도는 종래의 내부 강압전원 드라이버를 도시한 회로도.
제2도는 본 발명의 내부 강압전원 회로를 도시한 블록도.
제3도는 본 발명에 사용된 내부 강압전원 오버슛 감지기의 실시예를 도시한 회로도.
제4도는 본 발명에 사용된 셀프 딜레이 펄스 발생기의 실시예를 도시한 회로도.
제5도는 제4도의 출력 파형도.
제6도는 본 발명에 사용된 커런트 싱크의 제1 실시예를 도시한 회로도.
제7도는 본 발명에 사용된 커런트 싱크의 제2 실시예를 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 내부 강압전원 드라이버 2 : 대기 드라이버
3 : 동작 드라이버 4 : 내부회로
5 : 내부 강압전원 보상회로 6 : 내부 강압전원 오버슛 감지기
7 : 셀프 딜레이 펄스 발생기 8 : 커런트 싱크
본 발명은 반도체 소자의 내부 강압전원 회로(internal voltage down convertor)에 관한 것으로, 특히 내부 강압전원 오버슛 감지기(Vint overshoot detector)와 셀프 딜레이 펄스 발생기(self-delay pulse generator)와 커런트 싱크(current sink)로 구성된 내부 강압 전원 보상회로를 사용하여 내부 강압전원의 오버슛을 조절함으로써, 내부 강압전원 회로의 AC(Alternating Current) 특성을 개선시킨 내부 강압전원 회로에 관한 것이다.
일반적으로, 내부 강압전원 회로는 저전력 및 트랜지스터의 신뢰성을 개선시키기 위하여, 소자 외부의 전원에 비해 소자 내부의 전원을 강하시키기 위해 사용하는 회로이다.
본 발명은 칩 내부에 내부 강압전원 회로를 장착하는 모든 메모리 소자에 적용할 수 있다.
종래의 내부 강압전원 드라이버의 구성은 제1도에 도시하였다. 제1도에 도시된 바와 같이 내부 강압전원 드라이버(1)는 대기 드라이버(standby driver)(2) 와 동작 드라이버(active driver)(3)로 크게 분리할 수 있으며, 상기 두 드라이버의 동작에 의해 내부회로(internal circuitry)(4)를 구동한다.
대기 드라이버(2)는 차동 증폭기(트랜지스터 Q1 내지 Q5)와 출력단(트랜지스터 Q6, Q7)으로 구성되며, 'VR1'은 기준전압 발생회로(도시안됨)의 출력이고, 'VR'은 전압 변환회로(도시안됨)의 출력으로서 일정한 레벨의 전위를 유지한다. 대기 드라이버(2)는 상기 차동 증폭기로 입력되는 'VR'을 비교전압으로 하여 노드(N3)(Vint)에 일정한 레벨의 전압을 제공하는 전압 추종기(voltage follower)이다.
동작 드라이버(3) 역시 전압 추종기로서, 동작 모드에서 신호(act)가 로우(low)에서 하이(high) 상태로 전이하면 상기 대기 드라이버(2)의 동작과 마찬가지로 'VR'을 비교전압으로 하여 노드(N3)(Vint)에 일정한 레벨의 전압을 제공하며, 내부 강압전원(Vint)선에 접속되어 있는 내부회로(4)를 구동한다.
그러나, 종래기술은 동작 모드시에 내부회로(4)에서 부하전류가 급격히 증가하여 내부 강압전원(Vint)의 전압 레벨이 급격히 강하되면, 노드(N4)의 전위가 'VOL,(거의 접지전위)로 전이하여 트랜지스터(Q13)을 강하게 턴-온시킴으로써, 트랜지스터(Q13)의 소오스인 전원전압(Vcc)으로부터 내부 강압전원선으로 전류를 공급하게되어 강하된 내부 강압전원의 전위를 보상해 주게 되는데, 이 때 내부 강압전원의 전위가 'VR' 전압 레벨까지 보상되었는데도 불구하고 트랜지스터(Q13)이 강하게 턴-온되어 있으므로 내부 강압전원에 오버슛이 발생하여 결과적으로 내부 강압전원의 전위가 높아지는 문제점이 존재하게 된다.
따라서, 본 발명에서는 내부회로에서의 내부회로에서의 급격한 부하전류의 소모로 인해 발생하는 내부 강압전원의 전압 변동을 방지하기 위하여, 피드백 루프를 이용하여 내부 강압전원 보상회로를 구성하는데에 그 목적이 있다.
상기 목적을 달성하기 위한 실시예를 제2도에 도시하였다.
제2도는 본 발명의 내부 강압전원 회로를 도시한 블록도로서, 내부 강압전원 드라이버(1)에 내부 강압전원 보상회로(5)를 부가하여 구현한 것이다.
상기 내부 강압전원 보상회로(5)는 'VR'과 내부 강압전원(Vint)를 비교.증폭하는 내부강압전원 오버슛 감지기(6)와, 상기 내부 강압전원 오버슛 감지기(6)의 출력(Vintdet)을 입력으로 하여 제5도에 도시된 바와 같이 셀프 딜레이 펄스 신호(det)를 출력하는 셀프 딜레이 펄스 발생기(7)와, 내부 강압전원선에 접속되어 있으며 상기 펄스 신호(det)에 의해 동작이 제어되는 커런트 싱크(8)로 이루어져 있다.
이하, 첨부된 실시예를 참조하여 본 발명의 내부 강압전원 회로의 동작을 상세히 설멸하기로 한다.
제3도는 본 발명에 사용된 내부 강압전원 오버슛 감지기의 실시예를 도시한 회로도이다.
기본적인 동작 구성을 살펴보면, 동작 모드에서 'VR'과 내부 강압전원을 비교.증폭하기 위한 이중비교기를 사용하여 신호(Vintdet)를 출력한다.
대기시에는 동작 제어신호(act)가 로우 상태를 갖고 있어서 첫번째 로드 래치형(load latched) 차동증폭기(트랜지스터 Q16 내지 Q20)는 오프 상태, 즉 동작하지 않는 상태에 있으므로 노드(N5) 및 노드(N6)는 로우 상태를 유지하며, 두 번째 차동 증폭기(트랜지스터 Q23 내지 Q27) 역시 오프 상태에 있어서 출력신호(Vintdet)는 프리차지 상태인 하이 상태를 유지하게 된다.
동작시에는 동작 제어신호(act)가 하이 상태로 전이하여 두 개의 비교기 역할을 하는 두 개의 차동 증폭기를 구동시킨다. 즉, 첫 번째 차동 증폭기에 입력된 VR'과 내부 강압전원의 전압 레벨을 비교.증폭한 출력을 출력신호(Vintdet)에 전달된다.
예를 들어,VRVint인 전압 관계에서는 첫 번째 차동 증폭기의 트랜지스터(Q16)보다 트랜지스터(Q17)에서의 전류 흐름이 많아져서 트랜지스터(Q18)이 트랜지스터(Q19) 보다 강하게 턴-온되므로 노드(N6)은 하이 상태, 노드(N5)는 로우 상태로 전이하며, 이에 따라 두 번째 차동 증폭기에서는 트랜지스터(Q25) 보다 트랜지스터(Q26)에서 전류 흐름이 많아져서 노드(N9)(Vintdet)는 로우 상태로 전이된다.
반면에, VR Vint인 전압 관계에서는 첫 번째 차동 증폭기의 트랜지스터(Q17)보다 트랜지스터(Q16)에서의 전류 흐름이 많아져서 트랜지스터(Q19)가 트랜지스터(Q18) 보다 강하게 턴-온되므로 노드(N5)는 하이 상태, 노드(N6)은 로우 상태로 전이하며, 이에 따라 두 번째 차동 증폭기에서는 트랜지스터(Q26) 보다 트랜지스터(Q25)에서 전류 흐름이 많아져서 노드(N9)(Vintdet)는 하이 상태로 전이한다.
제4도는 본 발명에 사용된 셀프 딜레이 펄스 발생기의 실시예를 도시한 회로도로서, 상기 제3도의 출력신호(Vintdet)가 하이 상태에서 로우 상태로 전이할 때만 짧은 펄스 신호를 출력하는 회로이다.
상기 제3도의 동작 구성에서 설명하였듯이 내부 강압전원의 전압 레벨이 VR 보다 클 경우에는 신호(Vintdet)는 하이 상태에서 로우 상태로 전이를 일으키고, 순차적으로 게이트(G2)에 의해 반전된 노드(N10)은 하이 상태로 전이하며, 이때 하이 상태를 유지하고 있는 노드(N11)과 노드(N10)의 상태에 의해 낸드 게이트(G6)의 출력은 로우 상태로 전이하므로 게이트(G7)의 출력인 신호(det)는 로우 상태에서 하이 상태로 전이하게 된다.
하이 상태로 전이한 신호(det)는 일정 시간이 경과한 후 하이 상태를 유지하고 있는 노드(N10)가 직렬 접속된 홀수 개의 반전 게이트(G3, G4, G5)를 지나 노드(N11)의 전위를 로우 상태로 전이시키면 게이트(G7)의 출력신호(det)는 다시 로우 상태로 전이하게 된다. 즉, 출력신호(det)는 상기 홀수 개의 반전 게이트에 의한 지연시간 정도의 펄스 폭을 갖게 된다.
상기 동작에 의한 신호(det)의 출력 파평을 제5도에 도시하였다.
제6도는 내부 강압전원선에 접속되어 내부 강압전원의 AC 동작시 발생할 수 있는 오버슛을 조절하는 커런트 싱크를 도시한 회로도로서 내부 강압전원과 접지전원 사이에 접속되며 게이트가 신호(det)에 의해 제어되는 트랜지스터로 구성되어 있다.
상기 회로의 동작 구성을 살펴보면 셀프 딜레이 펄스 발생기(7)의 출력신호(det)는 일정한 시간 동안에만 하이 상태를 유지하게 때문에 짧은 시간 동안에만 트랜지스터(Q29)를 턴-온시켜 오버슛이 발생한 내부 강압전원의 전압 레벨을 강하시키게 된다.
제7도는 상기 제6도와 같은 커런트 싱크의 또다른 실시예로서, 상기 셀프 딜레이 펄스 발생기(7)의 출력신호(det)와 신호(det)가 반전된 신호에 의해 각각의 게이트가 제어되며, 각각의 소오스는 공통 접지되고 각각의 드레인은 내부강압전원선에 공통 접속되어 있는 트랜지스터(Q30,Q31)로 구성되어 있다.
동작 구성은 제6도의 동작에서와 마찬가지로 신호(det)가 일정 시간 동안 하이 상태로 전이하면 트랜지스터(Q30, Q31)이 턴-온되어 오버슛이 발생한 내부 강압전원의 전압 레벨을 조절하게 된다.
상기 내부 강압전원 보상회로를 구현하는 데 있어서, 내부 강압전원 오버슛 감지기, 셀프 딜레이 펄스 발생기 및 커런트 싱크는 많은 실시예를 가질 수 있다.
이상, 상기 제2도 내지 제7도에서 설명한 본 발명의 내부 강압전원 회로를 사용하게 되면 내부회로에서 급격한 부하전류의 소모로 발생하는 내부 강압전원의 오버슛 현상을 억제하여 회로의 안정성을 향상시킬 수 있는 효과가 있다.

Claims (2)

  1. (정정) 반도체 장치의 내부 회로의 전압 강하를 방지하기 위한 내부 압전원 구동 수단을 포함하는 내부 강압전원 회로에 있어서, 상기 내부 강압전원 구동 수단의 출력 신호와 소정의 기준 전위를 비교하여 상기 출력 신호가 상기 기준전위보다 높아지는 것을 감지하는 차동증폭기를 포함하는 내부 강압전원 오버슛 감지 수단과, 상기 내부 강압전원 오버슛 감지 수단의 출력에 의해 제어되어 상기 내부 강압전원 구동 수단의 출력 신호가 오버슛되는 경우마다 소정의 클락 신호를 발생시키는 셀프 딜레이 펄스 발생 수단과, 상기 셀프 딜레이 펄스 발생수단의 클락 신호가 인가되는 경우에, 상기 내부 강압전원 구동 수단의 출력 신호에 발생된 오버슛 전압을 강하시키는 스위칭 소자를 포함하는 커런트 싱크 수단을 구비하는 것을 특징으로 하는 내부 전압전원 회로.
  2. 제1항에 있어서, 상기 셀프 딜레이 펄스 발생 수단은 상기 내부 강압전원 오버슛 감지 수단의 출력신호를 수신하는 제1 지연수단과 상기 제1지연수단의 출력신호를 소정시간 지연시킨 후 그 반전 신호를 출력하는 제 2 지연 수단과, 상기 제 1 및 제 2 지연수단의 출력신호를 AND 연산하여 상기 소정의 클락 신호를 출력하는 AND 수단을 포함하는 것을 특징으로 하는 내부 강압전원 회로.
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US08/348,992 US5493234A (en) 1993-12-01 1994-11-29 Voltage down converter for semiconductor memory device
DE4442848A DE4442848C2 (de) 1993-12-01 1994-12-01 Spannungsabwärtswandler für eine Halbleiterspeichervorrichtung
JP6298367A JP2919761B2 (ja) 1993-12-01 1994-12-01 半導体メモリー装置用電圧降下回路

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100513393B1 (ko) * 1998-06-19 2005-11-24 삼성전자주식회사 반도체 메모리 장치의 내부 전원전압 발생회로

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3712083B2 (ja) * 1995-11-28 2005-11-02 株式会社ルネサステクノロジ 内部電源電位供給回路及び半導体装置
US5831467A (en) 1991-11-05 1998-11-03 Monolithic System Technology, Inc. Termination circuit with power-down mode for use in circuit module architecture
US6005436A (en) * 1992-10-07 1999-12-21 Matsushita Electric Industrial Co., Ltd. Internal reduced-voltage generator for semiconductor integrated circuit
KR0143344B1 (ko) * 1994-11-02 1998-08-17 김주용 온도의 변화에 대하여 보상 기능이 있는 기준전압 발생기
US5557579A (en) * 1995-06-26 1996-09-17 Micron Technology, Inc. Power-up circuit responsive to supply voltage transients with signal delay
JP3394389B2 (ja) * 1995-07-13 2003-04-07 シャープ株式会社 直流安定化電源回路
KR100190366B1 (ko) * 1996-04-10 1999-06-01 김영환 반도체 메모리 장치 및 그 전원인가방법
US5757712A (en) * 1996-07-12 1998-05-26 International Business Machines Corporation Memory modules with voltage regulation and level translation
US6011427A (en) * 1996-12-20 2000-01-04 Maxim Integrated Products, Inc. High efficiency base current helper
DE19816806B4 (de) * 1998-04-16 2012-07-12 Robert Bosch Gmbh Zwei elektronische Schaltungen zur Stromregelung mit parallelgeschalteten Stellgliedern mit temperaturabhängiger Aufteilung der Teilströme
JP3802239B2 (ja) * 1998-08-17 2006-07-26 株式会社東芝 半導体集積回路
US6297671B1 (en) * 1998-09-01 2001-10-02 Texas Instruments Incorporated Level detection by voltage addition/subtraction
KR100298584B1 (ko) * 1998-09-24 2001-10-27 윤종용 내부전원전압발생회로
US6300810B1 (en) 1999-02-05 2001-10-09 United Microelectronics, Corp. Voltage down converter with switched hysteresis
KR100319606B1 (ko) 1999-02-12 2002-01-05 김영환 전압 강압 회로
US6320454B1 (en) 2000-06-01 2001-11-20 Atmel Corporation Low power voltage regulator circuit for use in an integrated circuit device
JP4503150B2 (ja) * 2000-07-13 2010-07-14 ユナイテッド・マイクロエレクトロニクス・コーポレイション 電圧ダウンコンバータおよび電圧ｖｃｃを変換するための方法
US6661279B2 (en) * 2001-04-11 2003-12-09 Kabushiki Kaisha Toshiba Semiconductor integrated circuit which outputs first internal power supply voltage and second internal power supply voltage lower than first internal supply power voltage
JP2003051548A (ja) * 2001-08-06 2003-02-21 Sharp Corp 半導体集積回路装置およびそれを用いた携帯端末
DE50305682D1 (de) * 2002-04-03 2006-12-28 Infineon Technologies Ag Spannungsregleranordnung
US20040124909A1 (en) * 2002-12-31 2004-07-01 Haider Nazar Syed Arrangements providing safe component biasing
JP3768202B2 (ja) * 2003-05-13 2006-04-19 松下電器産業株式会社 半導体集積回路
US6909320B2 (en) * 2003-06-19 2005-06-21 Freescale Semiconductor, Inc. Method and apparatus for dual output voltage regulation
US6933769B2 (en) * 2003-08-26 2005-08-23 Micron Technology, Inc. Bandgap reference circuit
KR100626367B1 (ko) * 2003-10-02 2006-09-20 삼성전자주식회사 내부전압 발생장치
JP3967722B2 (ja) * 2004-01-15 2007-08-29 株式会社東芝 半導体装置
KR100670700B1 (ko) * 2004-10-30 2007-01-17 주식회사 하이닉스반도체 지연고정루프의 전원공급회로
KR100693783B1 (ko) * 2004-11-04 2007-03-12 주식회사 하이닉스반도체 내부전원 발생장치
KR100610020B1 (ko) * 2005-01-13 2006-08-08 삼성전자주식회사 반도체 메모리 장치에서의 셀 파워 스위칭 회로와 그에따른 셀 파워 전압 인가방법
KR100733419B1 (ko) * 2005-04-30 2007-06-29 주식회사 하이닉스반도체 내부전원 생성장치
KR100733414B1 (ko) * 2005-04-30 2007-06-29 주식회사 하이닉스반도체 내부전원 생성장치
US7248531B2 (en) * 2005-08-03 2007-07-24 Mosaid Technologies Incorporated Voltage down converter for high speed memory
KR100780623B1 (ko) * 2006-06-30 2007-11-29 주식회사 하이닉스반도체 반도체 소자의 내부전압 생성장치
KR20130022118A (ko) * 2011-08-25 2013-03-06 에스케이하이닉스 주식회사 전원 모니터링 테스트회로 및 이를 이용한 전원 모니터링 방법
US9292721B2 (en) * 2013-03-01 2016-03-22 Texas Instruments Incorporated NFC receiver architecture with improved power sensitivity

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5046052A (en) * 1988-06-01 1991-09-03 Sony Corporation Internal low voltage transformation circuit of static random access memory
JPH02195596A (ja) * 1989-01-24 1990-08-02 Hitachi Ltd 半導体集積回路装置
JP2801654B2 (ja) * 1989-06-30 1998-09-21 株式会社東芝 ダイナミック型半導体記憶装置
JPH03290895A (ja) * 1990-04-06 1991-12-20 Sony Corp 半導体集積回路装置
US5063304A (en) * 1990-04-27 1991-11-05 Texas Instruments Incorporated Integrated circuit with improved on-chip power supply control
KR100209449B1 (ko) * 1990-05-21 1999-07-15 가나이 쓰토무 반도체 집적회로 장치
JP2527835B2 (ja) * 1990-07-31 1996-08-28 三菱電機株式会社 半導体装置
US5416747A (en) * 1992-07-15 1995-05-16 Kawasaki Steel Corporation Semiconductor memory driven at low voltage
US5434498A (en) * 1992-12-14 1995-07-18 United Memories, Inc. Fuse programmable voltage converter with a secondary tuning path

Cited By (1)

* Cited by examiner, † Cited by third party
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KR100513393B1 (ko) * 1998-06-19 2005-11-24 삼성전자주식회사 반도체 메모리 장치의 내부 전원전압 발생회로

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