JP5976077B2

JP5976077B2 - 内部電源電圧発生回路、半導体記憶装置及び半導体装置

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Publication number: JP5976077B2
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Inventors: 小川　暁; 暁小川
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Description

本発明は、例えば半導体記憶装置又は半導体装置のための内部電源電圧発生回路、それを備えた半導体記憶装置、及び半導体装置に関する。

ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル効果を利用する例えばフラッシュメモリなどの不揮発性記憶装置は、データの書き込み（プログラム）又は消去のために所定の高電圧（ＨＶ）を必要としている。この場合において、チャージポンプ回路の効率性の問題のために、外部電源電圧ＶＣＣを減圧させることが非常に難しい。従って、外部電源電圧ＶＣＣから内部電源電圧ＶＤＤを発生して、記憶装置の周辺回路で用いるが、このときに、当該内部電源電圧ＶＤＤを周辺のＭＯＳトランジスタの適当な動作電圧範囲に調整する必要がある。例えばＮＡＮＤ型フラッシュメモリでは、通常２Ｖ〜２．３Ｖの内部電源電圧ＶＤＤを発生させる（例えば、特許文献１参照）。

特開２０１４−０１０８７７号公報特開平８−１９０４３７号公報特開２００５−１７４３５１号公報特開２００５−０２４５０２号公報特開２００９−５０３７０５号公報

図１３は従来例に係る内部電源電圧調整回路４０の構成を示す回路図である（例えば、特許文献２〜４など参照）。図１３において、内部電源電圧発生回路４０は、差動増幅器５１と、駆動トランジスタであるＰチャンネルＭＯＳトランジスタＰ１と、位相補償回路５４とを備えて構成される。

図１３の内部電源電圧調整回路４０において、基準電圧ＶＤＤＲＥＦは差動増幅器５１の反転入力端子に入力され、外部電源電圧ＶＣＣに接続されたＰチャンネルＭＯＳトランジスタＰ１から出力される内部電源電圧ＶＤＤが差動増幅器５１の非反転入力端子に入力され、差動増幅器５１の出力端子からの制御電圧（比較結果電圧）が接続点５５を介して、ＰチャンネルＭＯＳトランジスタＰ１のゲートに印加される。なお、接続点５５には、抵抗Ｒｐ及びキャパシタＣｐの直列回路を備える位相補償回路５４が接続され、その電圧をＤＲＶＰとする。以上のように構成された内部電源電圧調整回路４０は、基準電圧ＶＤＤＲＥＦに基づいて、外部電源電圧ＶＣＣから所定の内部電源電圧ＶＤＤを発生して保持して不揮発性記憶装置内の各回路（負荷回路）５３に電源電流ｉＶｄｄで供給する。

通常のＮＡＮＤ型フラッシュメモリの読み出しモードはＳＤＲ（ＳｉｎｇｌｅＤａｔａＲａｔｅ）を用いるが、昨今では、ＤＤＲ（ＤｏｕｂｌｅＤａｔａＲａｔｅ）を用いて読み出しを行うフラッシュメモリ製品が導入されてきており、将来、大きな市場となることが予想される。すなわち、従来のＳＤＲを用いるＮＡＮＤ型フラッシュメモリでは、従来の内部電源電圧発生回路を用いて発生された内部電源電圧ＶＤＤを用いて動作しても、読み出し特性の性能は十分であるが、ＤＤＲを用いるＮＡＮＤ型フラッシュメモリの場合では、以下のようにデータの読み出しを行うことができないことが考えられる。

すなわち、ＤＤＲ動作を行った場合の負荷電流ｉＶＤＤのスイングは、高速のデータレートのためにＳＤＲ動作のときに比較して非常に大きくなる。言い換えれば、負荷電源電流ｉＶＤＤが流れたときに、内部電源電圧ＶＤＤが大きくドロップしてレベル回復が遅くなる。ここで、例えば、負荷電流ｉＶＤＤが短時間で変化した場合、内部電源電圧発生回路は内部電源電圧ＶＤＤを保持するように動作することができないことが予想される。現在の内部電源電圧発生器の応答速度は１μｓ程度であるが、ＤＤＲ動作では、１０ｎｓ程度の応答速度が要求される。

本発明の目的は以上の問題点を解決し、例えばＤＤＲでデータの読み出しを行う半導体記憶装置であっても、従来技術に比較して高速でデータの読み出しを行うことができる内部電源電圧発生回路を提供することにある。

また、本発明の別の目的は、上記内部電源電圧発生回路を備えた半導体記憶装置及び半導体装置を提供することにある。

第１の発明に係る内部電源電圧発生回路は、負荷回路に供給する内部電源電圧を所定の第１の基準電圧と比較して比較結果を示す制御電圧を出力端子から出力する差動増幅器と、上記制御電圧に応じて外部電源電圧を駆動して内部電源電圧を出力する駆動トランジスタとを含み、上記内部電源電圧が上記第１の基準電圧となるように調整する内部電源電圧発生回路において、
上記差動増幅器の出力端子にスイッチ回路を介して接続されかつ上記制御電圧の電荷を充電する充電キャパシタと、上記充電キャパシタに所定の初期電圧を調整して印加する初期電圧調整回路と、上記充電キャパシタを放電する電荷リセット回路とを含むチャージシェア回路と、
上記内部電源電圧が所定の第２の基準電圧よりも低下したときに上記スイッチ回路をオンすることにより上記差動増幅器の出力端子に上記初期電圧を有する充電キャパシタを接続し、上記制御電圧の電荷を所定の転送期間上記充電キャパシタに転送した後、上記スイッチ回路をオフし、所定のリセット期間上記電荷リセット回路により上記充電キャパシタの電荷を放電する制御手段とを備えたことを特徴とする。

上記内部電源電圧発生回路において、上記初期電圧調整回路は、所定の微小電流を生成し、上記微小電流に対応する電流を、上記外部電源電圧から低下した所定の初期電圧を生成する回路に流して当該初期電圧を生成することを特徴とする。

また、上記内部電源電圧発生回路において、上記初期電圧調整回路は、外部電源電圧に接続されかつ互いに直列に接続された所定段数の第１のトランジスタを含み、上記外部電源電圧から、上記所定段数に上記第１のトランジスタのしきい値を乗算してなる値を減算した電圧を上記初期電圧として発生することを特徴とする。

さらに、上記内部電源電圧発生回路において、上記初期電圧調整回路は、外部電源電圧に接続されかつ互いに直列に接続された所定段数の第２のトランジスタと、複数の分圧抵抗と、基準電流源とを直列に接続してなる回路を含み、上記複数の分圧抵抗のうちのいずれか１つの分圧抵抗の一端からの電圧を選択的に上記初期電圧として発生する充電回路であることを特徴とする。

またさらに、上記内部電源電圧発生回路において、上記電荷リセット回路は、上記充電キャパシタと接地との間に接続された第３のトランジスタを含み、上記リセット期間において、上記第３のトランジスタをオンすることにより上記充電キャパシタの電荷を放電することを特徴とする。

また、上記内部電源電圧発生回路において、上記電荷リセット回路は、上記リセット期間において、所定の放電用小電流を流し、上記放電用小電流に対応する電流を上記充電キャパシタから流して上記充電キャパシタの電荷を放電することで上記充電キャパシタの電圧をプルダウンさせるプルダウン回路であることを特徴とする。

さらに、上記内部電源電圧発生回路において、上記電荷リセット回路は、上記リセット期間において、上記充電キャパシタを上記充電回路に接続することにより当該充電キャパシタの電荷を当該充電回路に放電することで、当該充電キャパシタの電位を上記初期電圧に低下させることを特徴とする。

ここで、上記第２の基準電圧は上記第１の基準電圧に等しいことを特徴とする。

またさらに、上記内部電源電圧発生回路において、上記内部電源電圧が所定の第３の基準電圧よりも増大したときに、上記制御電圧を所定の電圧にプルアップすることで上記内部電源電圧のオーバーシュートを防止するオーバーシュート防止回路をさらに備えたことを特徴とする。

上記内部電源電圧発生回路において、上記オーバーシュート防止回路は、上記内部電源電圧が所定の第３の基準電圧よりも増大したときに、外部電源電圧からトランジスタ回路を介して所定の電圧だけ低下させた電圧に上記制御電圧をプルアップすることで上記内部電源電圧のオーバーシュートを防止することを特徴とする。

また、上記内部電源電圧発生回路において、上記オーバーシュート防止回路は、上記内部電源電圧が所定の第３の基準電圧よりも増大したときに、外部電源電圧を別の充電キャパシタに充電して得た充電電圧に上記制御電圧を所定の期間接続してチャージシェアすることにより上記制御電圧をプルアップすることで上記内部電源電圧のオーバーシュートを防止することを特徴とする。

さらに、上記内部電源電圧発生回路において、上記制御手段は、
上記内部電源電圧を上記第２の基準電圧と比較して比較結果信号を出力するコンパレータと、
上記コンパレータからの比較結果信号に基づいて上記スイッチ回路のオン又はオフの制御を行う制御信号を発生するタイミング信号発生回路とを備えたことを特徴とする。

またさらに、上記内部電源電圧発生回路において、上記第２の基準電圧は上記第１の基準電圧以下であり、上記第３の基準電圧は上記第２の基準電圧以上であることを特徴とする。

ここで、上記第１の基準電圧と第２の基準電圧と第３の基準電圧とは互いに等しい電圧であることを特徴とする。

第２の発明に係る半導体記憶装置は、上記内部電源電圧発生回路を備えたことを特徴とする。

上記半導体記憶装置において、上記半導体記憶装置は、データの書き込み信号又はデータの読み出し信号に基づいて、クロックのサイクル速度よりも早い速度でそれぞれデータの書き込み又はデータの読み出しを行い、
上記制御手段は、上記データの書き込み信号及び上記データの読み出し信号に同期して上記チャージシェア回路を動作させることを特徴とする。

また、上記半導体記憶装置において、上記クロックのサイクル速度よりも早い速度は、クロックサイクルの倍速であるＤＤＲ（ＤｏｕｂｌｅＤａｔａＲａｔｅ）であることを特徴とする。

第３の発明に係る半導体装置は、上記内部電源電圧発生回路を備えたことを特徴とする。

従って、本発明に係る内部電源電圧発生回路によれば、上記内部電源電圧が所定の基準電圧よりも低下したときに上記スイッチ回路をオンすることにより上記差動増幅器の出力端子に上記初期電圧を有する充電キャパシタを接続し、上記制御電圧の電荷を所定の転送期間上記充電キャパシタに転送して、チャージシェアにより上記制御電圧を高速に立ち下げ、上記駆動トランジスタの駆動能力を増大させることにより当該内部電源電圧の低下を防止する。これにより、例えばＤＤＲでデータの読み出しを行う半導体記憶装置であっても、従来技術に比較して高速でデータの読み出しを行うことができる内部電源電圧発生回路を提供することができる。

本発明の実施形態１に係る不揮発性記憶装置の構成を示すブロック図である。図１の内部電源電圧発生回路１１の構成を示す回路図である。図２の内部電源電圧発生回路１１の動作を示す各信号のタイミングチャートである。本発明の実施形態２に係る内部電源電圧発生回路１１Ａの構成を示す回路図である。図４の内部電源電圧発生回路１１Ａの動作を示す各信号のタイミングチャートである。本発明の実施形態３に係る内部電源電圧発生回路１１Ｂの構成を示す回路図である。図６の内部電源電圧発生回路１１Ｂの動作を示す各信号のタイミングチャートである。本発明の実施形態４に係る内部電源電圧発生回路１１Ｃの構成を示す回路図である。図８の充電基準電圧ＶＣＲＥＦを発生する充電基準電圧発生回路１２０の構成を示す回路図である。本発明の実施形態５に係る内部電源電圧発生回路１１Ｄの構成を示す回路図である。図１０の内部電源電圧発生回路１１Ｄの動作を示す各信号のタイミングチャートである。本発明の実施形態６に係るＤＤＲ型フラッシュメモリのための内部電源電圧発生回路の動作を示すタイミングチャートである。従来例に係る内部電源電圧調整回路４０の構成を示す回路図である。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

実施形態１．
図１は本発明の実施形態１に係る不揮発性記憶装置の構成を示すブロック図である。実施形態１に係る不揮発性記憶装置は例えばフラッシュメモリであって、例えばＤＤＲ動作を行っても高速で動作することができる内部電源電圧ＶＤＤを発生する内部電源電圧発生回路１１を提供することを特徴としている。

図１において、不揮発性記憶装置は、
（１）データを記憶する例えばフラッシュメモリアレイであるメモリセルアレイ２０と、
（２）コントロールロジック３５からの制御信号により、メモリセルアレイ２０からデータをページ単位で書き込み又は読み出して入出力バッファ３１に出力するページバッファ２１と、
（３）指定アドレスに応答してメモリセルアレイ２０のブロック及びワード線を指定するためのロウデコーダ２２と、
（４）コントロールロジック３５からの信号に基づいて当該不揮発性記憶装置のステータスを一時的に記憶して入出力バッファ３１に出力し、レディ／ビジー信号（Ｒ／Ｂ信号）を発生してＲ／Ｂ信号端子４２に出力するステータスレジスタ２３と、
（５）入出力端子４１を介して入出力されるデータを一時的に記憶する入出力バッファ３１と、
（６）入出力バッファ３１からのコマンドを復号化して符号化されたコマンドデータをコントロールロジック３５に出力するコマンドデコーダ３２と、
（７）入出力バッファ３１からの指定アドレスを一時的に記憶するアドレスバッファ３３と、
（８）外部電源電圧ＶＣＣに基づき電源オン時に当該半導体チップの動作をリセットするためのリセット信号を出力するパワーオンリセット回路３６と、
（９）外部電源電圧端子４４を介して印加される外部電源電圧ＶＣＣに基づいて所定の基準電圧ＶＤＤＲＥＦと所定の基準電圧ＶＲＥＦを発生する基準電圧発生回路１０と、
（１０）基準電圧ＶＤＤＲＥＦに基づいて内部電源電圧ＶＤＤを発生して各回路を供給する内部電源電圧発生回路１１と、
（１１）基準電圧ＶＲＥＦに基づいてデータの書き込み（プログラム）及び消去に必要な高電圧（ＨＶ）及び中間電圧（ＭＶ）を発生して出力する高電圧及び中間電圧発生及び制御回路１２と、
（１２）コマンドデコーダ３２からのコマンドデータ、制御信号端子４３を介して入力される制御信号、もしくはパワーオンリセット回路３６からのリセット信号に基づいて、当該不揮発性記憶装置内の各回路（基準電圧発生回路１０、内部電源電圧発生回路１１、及び高電圧及び中間電圧発生及び制御回路１２を含む）に対して所定の制御を行うコントロールロジック３５と、
を備えて構成される。

図２は図１の内部電源電圧発生回路１１の構成を示す回路図である。図２の内部電源電圧発生回路１１は、差動増幅器５１、駆動トランジスタであるＰチャンネルＭＯＳトランジスタＰ１及び位相補償回路５４からなる図１３の内部電源電圧調整回路４０に加えて、コンパレータ５２、動作制御回路を構成するタイミング信号発生回路５０、及びチャージシェア回路６０をさらに備えたことを特徴としている。

図２の内部電源電圧調整回路４０において、基準電圧ＶＤＤＲＥＦは差動増幅器５１の反転入力端子に入力され、外部電源電圧ＶＣＣに接続されたＰチャンネルＭＯＳトランジスタＰ１から出力される内部電源電圧ＶＤＤが差動増幅器５１の非反転入力端子に入力され、差動増幅器５１の出力端子からの制御電圧（比較結果電圧）が接続点５５を介して、ＰチャンネルＭＯＳトランジスタＰ１のゲートに印加される。なお、接続点５５には、抵抗Ｒｐ及びキャパシタＣｐの直列回路を備える位相補償回路５４が接続され、その電圧をＤＲＶＰとする。以上のように構成された内部電源電圧調整回路４０は、基準電圧ＶＤＤＲＥＦに基づいて、外部電源電圧ＶＣＣから所定の内部電源電圧ＶＤＤを発生して保持して不揮発性記憶装置内の各回路（負荷回路）５３に電源電流ｉＶＤＤで供給する。

コンパレータ５２は基準電圧ＶＤＤＲＥＦを内部電源電圧ＶＤＤと比較して、ＶＤＤＲＥＦ＞ＶＤＤとなるときにハイレベルの比較結果信号ＣＯＭＰ＿ＯＵＴをタイミング信号発生回路５０に出力する一方、ＶＤＤＲＥＦ≦ＶＤＤとなるときにローレベルの比較結果信号ＣＯＭＰ＿ＯＵＴをタイミング信号発生回路５０に出力する。タイミング信号発生回路５０は上記比較結果信号ＣＯＭＰ＿ＯＵＴに基づいて、図３に示すように、制御信号ＣＳＥＮ，ＰＵＶＣＥＮＢ，ＰＤＶＣＥＮ，ＰＤＶＣＥＮ２を発生して出力する。

チャージシェア回路６０は上記接続点５５に接続され、タイミング信号発生回路５０からの制御信号ＣＳＥＮ，ＰＵＶＣＥＮＢ，ＰＤＶＣＥＮ，ＰＤＶＣＥＮ２に基づいて動作し、上記接続点５５の電圧ＤＲＶＰを制御することにより、内部電源電圧ＶＤＤを制御する。チャージシェア回路６０は、
（１）伝送ゲート６１及びインバータ６２を備え、制御信号ＣＳＥＮに基づいて、接続点５５との接続をオン／オフするスイッチ回路６５と、
（２）接続点５５からスイッチ回路６５及び接続点５６を介して接続され、電荷を蓄積する充電キャパシタＣｃと、
（３）制御信号ＰＤＶＣＥＮに基づいて、所定のリセット期間において充電キャパシタＣｃに充電された電荷をリセット（放電）する電荷リセット回路６４と、
（４）制御信号ＰＵＶＣＥＮＢ，ＰＤＶＣＥＮ２に基づいて、外部電源電圧ＶＣＣを用いて充電キャパシタＣｃの初期電圧（上記制御電圧の電荷を転送する前の、スイッチ回路６５及び電荷リセット回路６４が閉じているときの接続点５６の電圧）を調整する初期電圧調整回路６３と、
を備えて構成される。

初期電圧調整回路６３は、３個のＰチャンネルＭＯＳトランジスタＰ１１〜Ｐ１３と、３個のＮチャンネルＭＯＳトランジスタＮ２〜Ｎ４と、例えば１０ｋΩ〜１００ｋΩなど、ＮチャンネルＭＯＳトランジスタＮ４のソース・ドレイン間抵抗に比較して非常に大きな抵抗値を有する微小電流発生用抵抗Ｒｆとを備えて構成される。ＮチャンネルＭＯＳトランジスタＮ３及びＮ４とによりカレントミラー回路（各トランジスタＮ３，Ｎ４のサイズ比は１：１であってもよいし、その他の比であってもよい）を構成しており、外部電源電圧ＶＣＣから抵抗Ｒｆを介して、例えば数μＡ程度の微小電流Ｉｆを流し、微小電流Ｉｆに対応する電流をＰチャンネルＭＯＳトランジスタＰ１１〜Ｐ１３の回路に流すことにより、接続点５６の初期電圧を調整して設定する。当該初期電圧は、外部電源電圧ＶＣＣから、それぞれゲート及びドレインを接続してなるＰチャンネルＭＯＳトランジスタＰ１２，Ｐ１３の段数Ｎ（図２の例ではＮ＝２）に当該ＰチャンネルＭＯＳトランジスタＰ１２，Ｐ１３のしきい値電圧Ｖｔｐを乗算した値を減算して得た電圧となる。当該初期電圧は、外部電源電圧ＶＣＣよりも低い電圧であって、０Ｖを超える電圧である。

以上のように構成されたチャージシェア回路６０によれば、タイミング信号発生回路５０からの制御信号ＣＳＥＮ，ＰＵＶＣＥＮＢ，ＰＤＶＣＥＮ，ＰＤＶＣＥＮ２に基づいて動作し、充電キャパシタＣｃへの充電で接続点５５の電圧に係る電荷を共用することで、上記接続点５５の電圧を制御することにより、内部電源電圧ＶＤＤを制御する。

図３は図２の内部電源電圧発生回路１１の動作を示す各信号のタイミングチャートである。なお、図３の制御信号ＥＮ＿ＣＨＡＲＧＥＳＨＡＲＥは、例えばＮＡＮＤ型フラッシュメモリのＤＤＲ動作のための制御信号であって、実施形態６において詳細後述する。

図３において、充電キャパシタＣｃは初期電圧調整回路６３により所定の上記初期電圧（ＶＣＣ−２Ｖｔｐ）に予め設定されている。内部電源電圧ＶＤＤが所定の基準電圧ＶＤＤＲＥＦ（例えば２Ｖ）よりも低下したとき（時刻ｔ１）、
（１）所定時間幅Ｔｐ１のハイレベルパルスの制御信号ＣＳＥＮ、
（２）所定時間幅Ｔｐ１のローレベルパルスの制御信号ＰＤＶＣＥＮ２、及び
（３）時間幅（Ｔｐ１＋Ｔｐ２）のハイレベルパルスの制御信号ＰＵＶＣＥＮＢ、
を発生して出力する。これにより、スイッチ回路６５がオンとなり、充電キャパシタＣｃは、接続点５５の制御電圧ＤＲＶＰから転送される電荷を充電して（転送期間Ｔｐ１）、その充電キャパシタＣｃの電圧（接続点５６の電圧）ＶＣは上記初期電圧から上昇した後、時刻ｔ１から所定時間Ｔｐ１後の時刻ｔ２においてスイッチ回路６５がオフとなり、かつ電荷リセット回路６４のＮチャンネルＭＯＳトランジスタＮ１がオンとなることで充電キャパシタＣｃの電圧ＶＣが接地電位に低下する。次いで、時刻ｔ２から所定時間Ｔｐ２後の時刻ｔ３において初期電圧調整回路６３からの電荷供給により、電圧ＶＣが所定の初期電圧に向けて上昇を開始する。そして、負荷電流ｉＶＤＤが低下し、時刻ｔ４で内部電源電圧ＶＤＤが基準電圧ＶＲＥＦを超えると、内部電源電圧ＶＤＤも元の電圧に回復することになる。

なお、時間幅Ｔｐ１，Ｔｐ２の関係は、Ｔｐ１＝Ｔｐ２であってもよいし、Ｔｐ１＞Ｔｐ２又はＴｐ１＜Ｔｐ２であってもよい。

以上のチャージシェア回路６０の動作において、充電キャパシタＣｃには予め内部電源電圧ＶＤＤより低い所定の初期電圧に充電されているので、スイッチ回路６５のオン時において、図３の１２１で示すように、接続点５５の電圧ＤＲＶＰを急激に高速で立ち下げることができる。この電圧ＤＲＶＰが下がると内部電源ＶＤＤを調節・駆動している駆動トランジスタＰ１の駆動能力が上がる。これにより、負荷電流ｉＶＤＤが急激に上昇しても、図３に示すように内部電源電圧ＶＤＤが急激に低下することを防止して、所定の電圧で保持できる。

また、差動増幅器５１及びＰチャンネルＭＯＳトランジスタＰ１を備えた内部電源電圧調整回路４０を変更することなく、負荷電流ｉＶＤＤに対する応答速度を大幅に高速化できる。

実施形態２．
図４は本発明の実施形態２に係る内部電源電圧発生回路１１Ａの構成を示す回路図である。実施形態２に係る内部電源電圧発生回路１１Ａは、図４に示すように、実施形態１に係る内部電源電圧発生回路１１に比較して以下の点が異なる。
（１）図２の位相補償回路５４に代えて、オーバーシュート防止回路７０を備える。

図４において、オーバーシュート防止回路７０は、２個のＰチャンネルＭＯＳトランジスタＰ１４〜Ｐ１５を備えて構成される。

図５は図４の内部電源電圧発生回路１１Ａの動作を示す各信号のタイミングチャートである。図５において、オーバーシュート防止回路７０は、比較結果信号ＣＯＭＰ＿ＯＵＴがハイレベルからローレベルになったときに（時刻ｔ４）、接続点５５の電圧ＤＲＶＰを最小低下電圧から所定の引き上げ電圧（図４の例では、ＶＣＣ−Ｖｔｐ；ここで、ＶｔｐはＰチャンネルＭＯＳトランジスタＰ１５のしきい値電圧））に引き上げた（プルアップ）後、当該電圧を元の電圧値に復帰させることで、制御電圧ＤＲＶＰで動作するＰチャンネルトランジスタＰ１の動作を適切に抑え、内部電源電圧ＶＤＤのオーバーシュートを防止することができる。時刻ｔ４において、図３の制御電圧ＤＲＶＰのように応答速度が遅くゆっくり電圧が上昇する場合内部電源電圧ＶＤＤにオーバーシュートが起きる恐れがあるので、図５のように時刻ｔ４において制御電圧ＤＲＶＰを高速に引き上げることにより駆動トランジスタＰ１の駆動力を落として内部電源電圧ＶＤＤのオーバーシュートを抑えることができる。

以上説明したように、本実施形態によれば、実施形態１の作用効果に加えて、オーバーシュート防止回路７０を備えることで、内部電源電圧ＶＤＤのオーバーシュートを防止することができる。

以上の実施形態１及び２においては、チャージシェア回路６０あるいはオーバーシュート防止回路７０の動作のオン・オフを決めるコンパレータ５２の基準電圧ＶＤＤＲＥＦは、内部電源電圧を調整・駆動する内部電源電圧調整回路４０の差動増幅器５１の基準電圧ＶＤＤＲＥＦと同じ電圧を使用している。これは理想的であるが、しかし、本実施形態のようにタイミング制御されているとはいえ、実際は電圧誤差やタイミング誤差、ノイズ等のために発振の恐れも出てくるので、これらの基準電圧に差を設けるのが安全である。内部電源電圧調整回路４０の差動増幅器５１の基準電圧を第１の基準電圧、チャージシェア回路６０のコンパレータ５２の基準電圧を第２の基準電圧、オーバーシュート防止回路７０のコンパレータ（追加で設ける必要がある）の基準電圧を第３の基準電圧とすると、上記動作の要請から、第２の基準電圧は第１の基準電圧より低く、第３の基準電圧は第２の基準電圧以上に設定される。例えば、第２の基準電圧は第１の基準電圧より０〜０．１Ｖだけ低く、第３の基準電圧は第１の基準電圧近傍例えば±０〜０．０５Ｖに設定される。また、本件は以降の実施形態にも適用されうるのはもちろんである。

実施形態３．
図６は本発明の実施形態３に係る内部電源電圧発生回路１１Ｂの構成を示す回路図である。実施形態３に係る内部電源電圧発生回路１１Ｂは、図６に示すように、実施形態１に係る内部電源電圧発生回路１１に比較して以下の点が異なる。
（１）電荷リセット回路６４に代えて、プルダウン回路８０を備える。
（２）タイミング信号発生回路５０に代えて、さらに制御信号ＰＤＶＣＥＮ３を発生するタイミング信号発生回路５０Ａを備える。

図６において、プルダウン回路８０は、例えば数ｍＡ〜数十ｍＡ程度の放電用小電流Ｉｍ（＞Ｉｆ）を流すための小電流発生用抵抗Ｒｍと、３個のＮチャンネルＭＯＳトランジスタＮ５〜Ｎ７とを備えて構成される。

図７は図６の内部電源電圧発生回路１１Ｂの動作を示す各信号のタイミングチャートである。ＮチャンネルＭＯＳトランジスタＮ６及びＮ７はカレントミラー回路を構成しており、制御信号ＰＤＶＣＥＮ３は時刻ｔ２から所定期間Ｔｐ２の間ハイレベルとなるパルス信号であり、当該期間（時刻ｔ２〜ｔ３）においてプルダウン回路８０がオンになることにより、小電流Ｉｍに対応するＮチャンネルＭＯＳトランジスタＮ６の電流を充電キャパシタＣｃからグランドに向けて流して放電することで接続点５６の電圧を徐々にプルダウンさせる（図７の１２３）。

以上説明したように、実施形態３によれば、実施形態１の作用効果を有するとともに、電荷リセット回路６４に代えてプルダウン回路８０を備えることで、充電キャパシタＣｃの電荷を放電させることができる。

実施形態４．
図８は本発明の実施形態４に係る内部電源電圧発生回路１１Ｃの構成を示す回路図である。実施形態４に係る内部電源電圧発生回路１１Ｃは、図８に示すように、実施形態１に係る内部電源電圧発生回路１１に比較して以下の点が異なる。
（１）チャージシェア回路６０に代えて、チャージシェア回路６０Ａを備える。ここで、チャージシェア回路６０Ａは、電荷リセット回路６４及び初期電圧調整回路６３に代えて充電回路９０を備える。
（２）タイミング信号発生回路５０に代えて、制御信号ＣＳＥＮ，ＶＣＳＥＴを発生するタイミング信号発生回路５０Ｂを備える。

図８において、充電回路９０は、
（１）ボルテージフォロワー回路（バッファ回路）を構成する差動増幅器９１と、
（２）接続点５６と差動増幅器９１との間に挿入され、伝送ゲート９２及びインバータ９３とを備えるスイッチ回路９４とを備えて構成される。

差動増幅器９１の出力端子はその反転入力端子に接続されており、所定の充電基準電圧ＶＣＲＥＦ（例えば、後述の図９の充電基準電圧発生回路１２０により発生される）は差動増幅器９１の非反転入力端子に入力された後、スイッチ回路９４及び接続点５６を介して充電キャパシタＣｃに印加される。例えば、図３の時刻ｔ１前及び時刻ｔ２以降にスイッチ回路９４をオンすることで、接続点５６の電圧を、実施形態１の初期電圧に代えて上記充電基準電圧ＶＣＲＥＦ（例えば、ＶＣＣ−２Ｖｔｐ程度の相当電圧；当該基準充電電圧は、外部電源電圧ＶＣＣよりも低い電圧であって、０Ｖを超える電圧である。）に設定することで、実施形態１の電荷リセット回路６４と同様に、充電キャパシタＣｃの電荷を転送することにより接続点５５の電圧ＤＲＶＰを急激に高速で立ち下げることができる。これにより、負荷電流ｉＶＤＤが急激に上昇しても、図３に示すように内部電源電圧ＶＤＤが急激に低下することを防止して、所定の電圧で保持できる。

図９は図８の充電基準電圧ＶＣＲＥＦを発生する充電基準電圧発生回路１２０の構成を示す回路図である。図９において、外部電源電圧ＶＣＣと接地電圧との間に、２段のＰチャンネルＭＯＳトランジスタＰ２１、Ｐ２２（複数Ｎ段の直列回路であってもよい）と、分圧抵抗Ｒ１，Ｒ２，Ｒ３と、基準電流源１１０との直列回路とが挿入される。各分圧抵抗Ｒ１，Ｒ２，Ｒ３の両端に伝送ゲート１１１〜１１４が接続されて、充電基準電圧ＶＣＲＥＦの出力回路となる。当該直列回路においては、基準電流Ｉｒｅｆが流されており、伝送ゲート１１１〜１１４のうちのいずれか１つをオンにすることで下記のように電圧を選択して充電基準電圧ＶＣＲＥＦとして出力できる。
（１）伝送ゲート１１１をオンしたとき、外部電源電圧ＶＣＣから、ＰチャンネルＭＯＳトランジスタＰ２１，Ｐ２２の段数Ｎに応じた電圧Ｎ×しきい値電圧Ｖｔｐを減算してなる電圧（ＶＣＣ−Ｎ×Ｖｔｐ）が充電基準電圧ＶＣＲＥＦとして出力される。
（２）伝送ゲート１１２をオンしたとき、電圧（ＶＣＣ−Ｎ×Ｖｔｐ）から抵抗Ｒ１の降下電圧Ｉｒｅｆ×Ｒ１を減算してなる電圧（ＶＣＣ−Ｎ×Ｖｔｐ−Ｉｒｅｆ×Ｒ１）が充電基準電圧ＶＣＲＥＦとして出力される。
（３）伝送ゲート１１３をオンしたとき、電圧（ＶＣＣ−Ｎ×Ｖｔｐ）から抵抗Ｒ１，Ｒ２の降下電圧Ｉｒｅｆ×（Ｒ１＋Ｒ２）を減算してなる電圧（ＶＣＣ−Ｎ×Ｖｔｐ−Ｉｒｅｆ×（Ｒ１＋Ｒ２））が充電基準電圧ＶＣＲＥＦとして出力される。
（４）伝送ゲート１１４をオンしたとき、電圧（ＶＣＣ−Ｎ×Ｖｔｐ）から抵抗Ｒ１，Ｒ２，Ｒ３の降下電圧Ｉｒｅｆ×（Ｒ１＋Ｒ２＋Ｒ３）を減算してなる電圧（ＶＣＣ−Ｎ×Ｖｔｐ−Ｉｒｅｆ×（Ｒ１＋Ｒ２＋Ｒ３））が充電基準電圧ＶＣＲＥＦとして出力される。

実施形態５．
図１０は本発明の実施形態５に係る内部電源電圧発生回路１１Ｄの構成を示す回路図である。実施形態５に係る内部電源電圧発生回路１１Ｄは、図１０に示すように、実施形態１に係る内部電源電圧発生回路１１に比較して以下の点が異なる。
（１）オーバーシュート防止回路１００をさらに備える。
（２）タイミング信号発生回路５０に代えて、さらに制御信号ＰＵＥＮを発生するタイミング信号発生回路５０Ｃを備える。

図１０において、オーバーシュート防止回路１００は、
（１）制御信号ＰＵＥＮに基づいてオン／オフするＰチャンネルＭＯＳトランジスタＰ１６と、
（２）充電キャパシタＣｓと、
（３）伝送ゲート１０１及びインバータ１０２を備えたスイッチ回路１０３とを備えて構成される。

図１１は図１０の内部電源電圧発生回路１１Ｄの動作を示す各信号のタイミングチャートである。図１１において、時刻ｔ１から時刻ｔ４までの動作は実施形態１と同様であるが、時刻ｔ４において、タイミング信号発生回路５０Ｃは、所定の期間Ｔｑのハイレベルパルスである制御信号ＰＵＥＮを発生し、これにより、オーバーシュート防止回路１００をオンさせて、予め外部電源電圧ＶＣＣにより充電された充電キャパシタＣｓの当該充電電圧ＶＣＰＵを、当該期間Ｔｑにおいて接続点５５の制御電圧ＤＲＶＰに接続し、内部電源電圧ＶＤＤのオーバーシュートを防止できる（図１１の１２４）。制御信号ＰＵＥＮの発生時において、充電電圧ＶＣＰＵは若干低下し、制御電圧ＤＲＶＰは若干上昇する（図１１の１２５）。制御電圧ＤＲＶＰの上昇により駆動トランジスタＰ１の動作が抑えられ、内部電源電圧ＶＤＤがオーバーシュートするのが防止される。

以上説明したように、本実施形態では、実施形態１の作用効果を有するとともに、実施形態２に係るオーバーシュート防止回路７０の代わりに、オーバーシュート防止回路１００を備えることで、内部電源電圧ＶＤＤのオーバーシュートを防止することができる。

実施形態６．
図１２は本発明の実施形態６に係るＤＤＲ型フラッシュメモリのための内部電源電圧発生回路の動作を示すタイミングチャートである。図１２の制御信号ＥＮ＿ＣＨＡＲＧＥＳＨＡＲＥは、図２のタイミング信号発生回路５０等で発生される、例えばＮＡＮＤ型フラッシュメモリのＤＤＲ動作のための制御信号であって、ＤＤＲを用いたデータの書き込み信号ＤＤＲ＿ＤＩＮ及びデータの読み出し信号ＤＤＲ＿ＤＯＵＴに同期して発生される。当該制御信号ＥＮ＿ＣＨＡＲＧＥＳＨＡＲＥは例えば実施形態１に示した図１のコントロールロジック３５、もしくは例えば各実施形態のタイミング信号発生回路５０〜５０Ｃにより発生され、その動作タイミングは例えば図３の通りである。従って、各実施形態１〜５の回路をＤＤＲ型フラッシュメモリに対して適用することができる。

ここで、実施形態１〜５においては、実際にチャージシェア回路６０やオーバーシュート防止回路７０等が動作開始するのは、負荷電流ｉＶＤＤが増大して内部電源電圧ＶＤＤが低下するのがトリガーではあるが、これはＤＤＲに限らず通常の動作で普通に起きていることであり、それらと区別してＤＤＲ動作時に発生する大負荷電流に対処するために動作させるために上記制御信号ＥＮ＿ＣＨＡＲＧＥＳＨＡＲＥを使用する。

従って、ＤＤＲ動作以外に同様に大負荷電流を流す動作があれば、それに対応するタイミング制御信号をタイミング信号発生回路５０等に入れることで、本発明の内部電源電圧発生回路を動作するようにできる。

なお、ＤＤＲを用いたデータの書き込み又は読み出しでは、クロックの立ち上がり及び立ち下がりの両方を使うことで、クロックの立ち上がり又は立ち下がりでデータ転送する通常のメモリのデータ転送速度（クロックのサイクル速度）（ＳｉｎｇｌｅＤａｔａＲａｔｅ；ＳＤＲ）の倍速（ＤｏｕｂｌｅＤａｔａＲａｔｅ）でデータを転送する。本発明はこれに限らず、上記クロックのサイクル速度よりも早い速度でデータを転送する半導体記憶装置にも適用できる。

以上の実施形態においては、フラッシュメモリなどの半導体不揮発性記憶装置のための内部電源電圧発生回路について説明しているが、本発明はこれに限らず、ＤＲＡＭ、ＳＤＲＡＭなどの半導体揮発性記憶装置などの種々の半導体記憶装置、及びプロセッサなどを備えた半導体集積回路などの半導体装置に適用することができる。また、フラッシュメモリはＮＡＮＤ型に限らず、ＮＯＲ型フラッシュメモリにも適用できる。

以上詳述したように、本発明に係る内部電源電圧発生回路によれば、チャージシェア回路を備えることにより、例えばＤＤＲでデータの読み出しを行う半導体記憶装置であっても、従来技術に比較して高速でデータの読み出しを行うことができる電源電圧発生回路を提供することができる。

１０…基準電圧発生回路、
１１，１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ…内部電源電圧発生回路、
１２…高電圧及び中間電圧発生及び制御回路、
２０…メモリセルアレイ、
２１…ページバッファ、
２２…ロウデコーダ、
２３…ステータスレジスタ、
３１…入出力バッファ、
３２…コマンドデコーダ、
３３…アドレスバッファ、
３５…コントロールロジック、
３６…パワーオンリセット回路、
４０…内部電源電圧調整回路、
４１…入出力端子、
４２…Ｒ／Ｂ信号端子、
４３…制御信号端子、
４４…外部電源電圧端子、
５０，５０Ａ，５０Ｂ…タイミング信号発生回路、
５１…差動増幅器、
５２…コンパレータ、
５３…各回路、
５４…位相補償回路、
５５，５６…接続点、
６０…チャージシェア回路、
６１…伝送ゲート、
６２…インバータ、
６３…初期電圧調整回路、
６４…電荷リセット回路、
６５…スイッチ回路、
７０…オーバーシュート防止回路、
８０…プルダウン回路、
９０…充電回路、
９１…差動増幅器、
９２…伝送ゲート、
９３…インバータ、
９４…スイッチ回路、
１００…オーバーシュート防止回路、
１０１…伝送ゲート、
１０２…インバータ、
１０３…スイッチ回路、
１１０…基準電流源、
１１１〜１１４…伝送ゲート、
１２０…充電基準電圧発生回路、
Ｃｃ…充電キャパシタ、
Ｒｆ…微小電流発生用抵抗、
Ｒｍ…小電流発生用抵抗、
Ｒ１〜Ｒ３…分圧抵抗、
Ｐ１，Ｐ１１〜Ｐ１６，Ｐ２１〜Ｐ２２…ＰチャンネルＭＯＳトランジスタ、
Ｎ１〜Ｎ７…ＮチャンネルＭＯＳトランジスタ。

Claims

負荷回路に供給する内部電源電圧を所定の第１の基準電圧と比較して比較結果を示す制御電圧を出力端子から出力する差動増幅器と、上記制御電圧に応じて外部電源電圧を駆動して内部電源電圧を出力する駆動トランジスタとを含み、上記内部電源電圧が上記第１の基準電圧となるように調整する内部電源電圧発生回路において、
上記差動増幅器の出力端子にスイッチ回路を介して接続されかつ上記制御電圧の電荷を充電する充電キャパシタと、上記充電キャパシタに所定の初期電圧を調整して印加する初期電圧調整回路と、上記充電キャパシタを放電する電荷リセット回路とを含むチャージシェア回路と、
上記内部電源電圧が所定の第２の基準電圧よりも低下したときに上記スイッチ回路をオンすることにより上記差動増幅器の出力端子に上記初期電圧を有する充電キャパシタを接続し、上記制御電圧の電荷を所定の転送期間上記充電キャパシタに転送した後、上記スイッチ回路をオフし、所定のリセット期間上記電荷リセット回路により上記充電キャパシタの電荷を放電する制御手段とを備えたことを特徴とする内部電源電圧発生回路。
上記初期電圧調整回路は、所定の微小電流を生成し、上記微小電流に対応する電流を、上記外部電源電圧から低下した所定の初期電圧を生成する回路に流して当該初期電圧を生成することを特徴とする請求項１記載の内部電源電圧発生回路。
上記初期電圧調整回路は、外部電源電圧に接続されかつ互いに直列に接続された所定段数の第１のトランジスタを含み、上記外部電源電圧から、上記所定段数に上記第１のトランジスタのしきい値を乗算してなる値を減算した電圧を上記初期電圧として発生することを特徴とする請求項２記載の内部電源電圧発生回路。
上記初期電圧調整回路は、外部電源電圧に接続されかつ互いに直列に接続された所定段数の第２のトランジスタと、複数の分圧抵抗と、基準電流源とを直列に接続してなる回路を含み、上記複数の分圧抵抗のうちのいずれか１つの分圧抵抗の一端からの電圧を選択的に上記初期電圧として発生する充電回路であることを特徴とする請求項１記載の内部電源電圧発生回路。
上記電荷リセット回路は、上記充電キャパシタと接地との間に接続された第３のトランジスタを含み、上記リセット期間において、上記第３のトランジスタをオンすることにより上記充電キャパシタの電荷を放電することを特徴とする請求項１〜４のうちのいずれか１つに記載の内部電源電圧発生回路。
上記電荷リセット回路は、上記リセット期間において、所定の放電用小電流を流し、上記放電用小電流に対応する電流を上記充電キャパシタから流して上記充電キャパシタの電荷を放電することで上記充電キャパシタの電圧をプルダウンさせるプルダウン回路であることを特徴とする請求項１〜４のうちのいずれか１つに記載の内部電源電圧発生回路。
上記電荷リセット回路は、上記リセット期間において、上記充電キャパシタを上記充電回路に接続することにより当該充電キャパシタの電荷を当該充電回路に放電することで、当該充電キャパシタの電位を上記初期電圧に低下させることを特徴とする請求項４記載の内部電源電圧発生回路。
上記第２の基準電圧は上記第１の基準電圧に等しいことを特徴とする請求項１〜７のうちのいずれか１つに記載の内部電源電圧発生回路。
上記内部電源電圧が所定の第３の基準電圧よりも増大したときに、上記制御電圧を所定の電圧にプルアップすることで上記内部電源電圧のオーバーシュートを防止するオーバーシュート防止回路をさらに備えたことを特徴とする請求項１〜８のうちのいずれか１つに記載の内部電源電圧発生回路。
上記オーバーシュート防止回路は、上記内部電源電圧が所定の第３の基準電圧よりも増大したときに、外部電源電圧からトランジスタ回路を介して所定の電圧だけ低下させた電圧に上記制御電圧をプルアップすることで上記内部電源電圧のオーバーシュートを防止することを特徴とする請求項９記載の内部電源電圧発生回路。
上記オーバーシュート防止回路は、上記内部電源電圧が所定の第３の基準電圧よりも増大したときに、外部電源電圧を別の充電キャパシタに充電して得た充電電圧に上記制御電圧を所定の期間接続してチャージシェアすることにより上記制御電圧をプルアップすることで上記内部電源電圧のオーバーシュートを防止することを特徴とする請求項９記載の内部電源電圧発生回路。
上記制御手段は、
上記内部電源電圧を上記第２の基準電圧と比較して比較結果信号を出力するコンパレータと、
上記コンパレータからの比較結果信号に基づいて上記スイッチ回路のオン又はオフの制御を行う制御信号を発生するタイミング信号発生回路とを備えたことを特徴とする請求項１〜１１のうちのいずれか１つに記載の内部電源電圧発生回路。
上記第２の基準電圧は上記第１の基準電圧以下であり、上記第３の基準電圧は上記第２の基準電圧以上であることを特徴とする請求項８〜１１のうちのいずれか１つに記載の内部電源電圧発生回路。
上記第１の基準電圧と第２の基準電圧と第３の基準電圧とは互いに等しい電圧であることを特徴とする請求項１３記載の内部電源電圧発生回路。
請求項１〜１４のうちのいずれか１つに記載の内部電源電圧発生回路を備えたことを特徴とする半導体記憶装置。
上記半導体記憶装置は、データの書き込み信号又はデータの読み出し信号に基づいて、クロックのサイクル速度よりも早い速度でそれぞれデータの書き込み又はデータの読み出しを行い、
上記制御手段は、上記データの書き込み信号及び上記データの読み出し信号に同期して上記チャージシェア回路を動作させることを特徴とする請求項１５記載の半導体記憶装置。
上記クロックのサイクル速度よりも早い速度は、クロックサイクルの倍速であるＤＤＲ（ＤｏｕｂｌｅＤａｔａＲａｔｅ）であることを特徴とする請求項１６記載の半導体記憶装置。
請求項１〜１４のうちのいずれか１つに記載の内部電源電圧発生回路を備えたことを特徴とする半導体装置。