JP2009105760A - 半導体集積回路装置 - Google Patents

半導体集積回路装置 Download PDF

Info

Publication number
JP2009105760A
JP2009105760A JP2007276797A JP2007276797A JP2009105760A JP 2009105760 A JP2009105760 A JP 2009105760A JP 2007276797 A JP2007276797 A JP 2007276797A JP 2007276797 A JP2007276797 A JP 2007276797A JP 2009105760 A JP2009105760 A JP 2009105760A
Authority
JP
Japan
Prior art keywords
capacitor
semiconductor integrated
integrated circuit
resistance
circuit device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007276797A
Other languages
English (en)
Inventor
Yuki Okukawa
雄紀 奥川
Hidekazu Makino
英一 牧野
Masaru Koyanagi
勝 小柳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2007276797A priority Critical patent/JP2009105760A/ja
Publication of JP2009105760A publication Critical patent/JP2009105760A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Pulse Circuits (AREA)

Abstract

【課題】本発明は、オペアンプを用いた遅延回路において、低電圧時でも所望の遅延量を作り出すことができるようにする。
【解決手段】たとえば、遅延素子部11は、インバータINV1の出力に応じて、キャパシタC1を充電させる。遅延素子部11とは相補的に動作する遅延素子部12は、インバータINV2の出力に応じて、キャパシタC2を放電させる。このとき、遅延素子部11に設けられた抵抗素子R1の抵抗値と、遅延素子部12に設けられた抵抗素子R2の抵抗値との比率を異ならせる。これにより、低電圧時にも、オペアンプ回路13を構成するNMOSトランジスタ13bのしきい値以上に、そのゲート−ソース間電圧Vgs2を確保できるようにする。
【選択図】 図2

Description

本発明は、半導体集積回路装置に関するもので、たとえば、NAND型フラッシュメモリに代表されるような不揮発性半導体記憶装置などで利用される、オペアンプを用いた遅延回路に関する。
近年、携帯電子機器などへの不揮発性半導体記憶装置の搭載が一般的になってきている。携帯電子機器の場合、消費電力を低く抑える必要がある。そのため、搭載される不揮発性半導体記憶装置においても、内部電源電圧(内部降圧電圧)VDDの低電圧化が加速している。
すなわち、携帯電子機器などの低消費電力製品の強い市場要求に対抗するための有効な対策として、不揮発性半導体記憶装置の内部電源電圧VDDを下げることが検討されている。たとえば、従来のNAND型フラッシュメモリにおける内部電源電圧VDDは2.5V〜2.7Vが一般的であった。現在では、1.8V〜2.2Vが主流になりつつある。これにより、電源電圧VCCが3Vで、集積回路間のインターフェース(I/O)電圧VCCQが1.8Vといった、低消費電力製品が製品化されようとしている。
しかしながら、不揮発性半導体記憶装置にあっては、内部電源電圧VDDの低電圧化にともない、遅延回路に用いられているオペアンプ回路が通常の動作をしなくなるという問題があった。また、遅延回路で用いられるオペアンプ回路の場合、プロセス条件または温度に対しても大きな依存が確認されている。
これらの改善策としては、オペアンプ回路に入力される電圧に、内部電源電圧VDDとは異なる、内部電源電圧VDDよりも高い電源電圧VCCを用いるなどの方法が考えられる。しかし、この方法では、所望の遅延量を作り出すことが可能になるものの、内部電源電圧VDDを下げることのメリットが薄れるという欠点があった。
なお、遅延回路を含む半導体集積回路装置としては、論理信号に含まれるグリッチを除去するためのフィルタ回路が、すでに提案されている(たとえば、特許文献1参照)。
特開2005−130185号公報
本発明は、上記の問題点を解決すべくなされたもので、オペアンプ回路を低電圧時でも正常に動作させることができ、所望の遅延量を作り出すことが可能な半導体集積回路装置を提供することを目的としている。
本願発明の一態様によれば、入力信号にしたがって、第1のキャパシタを充電させる、第1の抵抗素子を有する第1の遅延部と、前記第1の遅延部と相補的に動作し、第2のキャパシタを放電させる、第2の抵抗素子を有する第2の遅延部と、前記第1のキャパシタの充電レベルと前記第2のキャパシタの放電レベルとに応じて所望の遅延量を出力するオペアンプとを具備した半導体集積回路装置であって、前記第1のキャパシタの充電レベルと前記第2のキャパシタの放電レベルとのクロスポイントのレベルが、前記オペアンプに与えられる内部降圧電圧の1/2よりも高くなるように制御する手段を設けたことを特徴とする半導体集積回路装置が提供される。
上記の構成により、オペアンプ回路を低電圧時でも正常に動作させることができ、所望の遅延量を作り出すことが可能な半導体集積回路装置を提供できる。
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および/または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。
[第1の実施形態]
図1は、本発明の第1の実施形態が適用される、不揮発性半導体記憶装置の構成例を示すものである。なお、ここでは、不揮発性半導体記憶装置として、NAND型フラッシュメモリを例に説明する。
図1において、メモリセルアレイ100は、データの電気的書き換えが可能な不揮発性メモリセルである、複数個のフラッシュメモリセル(スタックト・ゲート構造のMOS型トランジスタ)がマトリクス状に配置されて構成されている。メモリセルアレイ100に近接して、ロウデコーダ120とデータ書き換えおよび読み出し回路(ページバッファ)140とが設けられている。ロウデコーダ120は、ワード線およびセレクトゲートトランジスタに対して、消去、書き込み、および、読み出しの各動作に必要な電圧を選択的に印加するものである。
データ書き換えおよび読み出し回路140は、ページ単位でデータの書き込みおよび読み出しを行うためのもので、ビット線ごとに設けられたセンスアンプ回路とラッチ回路とを含んで構成されている。このデータ書き換えおよび読み出し回路140には、ビット線を制御するためのカラムデコーダ150が接続されている。
ここで、メモリセルアレイ100は、複数個のNANDセルユニット(図示していない)を備えている。NANDセルユニットは、それぞれ、2個のセレクトゲートトランジスタと、セレクトゲートトランジスタ間に直列に接続された所定個のメモリセルとを有している。各NANDセルユニットの、一方のセレクトゲートトランジスタ(ドレイン側)は対応するビット線にそれぞれ接続され、他方のセレクトゲートトランジスタ(ソース側)は共通ソース線に接続されている。ロウ方向に並ぶメモリセルの各制御ゲート(コントロールゲート)は、対応するワード線に共通に接続されている。メモリセルに対するデータの書き込みおよび消去は、FNトンネル電流を用いた、浮遊ゲート(フローティングゲート)への電子の注入/非注入によって行われる。
一方、入出力バッファ(データ入出力回路)160は、データの入出力およびアドレス信号などの入力に用いられる。すなわち、入出力バッファ160は、入出力(I/O)端子I/O0〜I/O7とデータ書き換えおよび読み出し回路140との間でデータの転送を行うとともに、I/O端子I/O0〜I/O7から入力される動作制御用のコマンドをコマンドレジスタ170に、アドレス信号をアドレスレジスタ180に、それぞれ転送する。コマンドレジスタ170は、入出力バッファ160からの動作制御用のコマンドをデコードし、また、それを保持するとともに、制御回路110に供給する。アドレスレジスタ180は、入出力バッファ160からのアドレス信号を保持するとともに、それをロウデコーダ120およびカラムデコーダ150に送る。
制御回路110は、コマンドレジスタ170および動作ロジックコントロール回路190の出力に応じて、高電圧発生回路130、データ書き込みおよび読み出し回路140、および、レディ/ビジーレジスタ(Ready/Busy)210を制御するものである。動作ロジックコントロール回路190は、外部より供給される、チップイネーブル信号CEB、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、書き込みイネーブル信号WEB、読み出しイネーブル信号REBなどの外部制御信号を取り込み、動作モードに応じた内部制御信号を発生する。内部制御信号は、入出力バッファ160でのデータラッチ、転送などの制御に用いられるとともに、制御回路110による動作制御に供される。
高電圧発生回路130は、制御回路110の制御のもと、動作モードに応じた電圧を生成し、それをメモリセルアレイ100、ロウデコーダ120、および、データ書き換えおよび読み出し回路140に供給する。
レディ/ビジーレジスタ210は、制御回路110の制御のもと、チップ(NAND型フラッシュメモリ)がレディ状態(R)にあるか、ビジー状態(BB)にあるかを、外部に知らせるためのものである。
なお、VCCはチップに与えられる電源電圧で、たとえば3V、VCCQはインターフェース(I/O)電圧で、たとえば1.8V、VSSは接地電圧で、たとえば0Vとなっている。
VDDは、たとえば1.8V〜2.2Vの内部電源電圧(内部降圧電圧)で、入出力バッファ160および動作ロジックコントロール回路190などを構成する、遅延回路の動作用電圧として与えられる。
図2は、本発明の第1の実施形態にしたがった、オペアンプを用いた遅延回路(半導体集積回路装置)の構成例を示すものである。なお、ここでは、NAND型フラッシュメモリの、動作ロジックコントロール回路190で用いられる遅延回路を例に説明する。
この遅延回路10は、入力ノードINに供給される、たとえば外部制御信号(論理信号)の立ち上がりエッジを所望の遅延量に応じて遅延させるもので、2つの遅延素子部11,12とカレントミラー型のオペアンプ回路13とを有して構成されている。2つの遅延素子部11,12を外部制御信号にもとづいて相補的に動作させるために、入力ノードINには2つのインバータINV1,INV2が直列に接続されている。
また、インバータINV1の出力端には、遅延素子部11を構成するPMOS(p型MOS)トランジスタ11aおよびNMOS(n型MOS)トランジスタ11bの各ゲートが接続されている。PMOSトランジスタ11aのソースには、内部電源電圧VDDが供給されている。PMOSトランジスタ11aのドレインには、抵抗素子R1の一端が接続されている。抵抗素子R1の他端は、NMOSトランジスタ11bのドレインに接続されている。NMOSトランジスタ11bのソースは、接地されている。また、抵抗素子R1の他端とNMOSトランジスタ11bのドレインとの接続点には、キャパシタC1の一方の電極、および、オペアンプ回路13の一方の入力端(入力ノードN1)が接続されている。
一方、インバータINV2の出力端には、遅延素子部12を構成するPMOSトランジスタ12aおよびNMOSトランジスタ12bの各ゲートが接続されている。PMOSトランジスタ12aのソースには、内部電源電圧VDDが供給されている。PMOSトランジスタ12aのドレインには、抵抗素子R2の一端が接続されている。抵抗素子R2の他端は、NMOSトランジスタ12bのドレインに接続されている。NMOSトランジスタ12bのソースは、接地されている。また、抵抗素子R2の一端とPMOSトランジスタ12aのドレインとの接続点には、キャパシタC2の一方の電極、および、オペアンプ回路13の他方の入力端(入力ノードN2)が接続されている。
なお、キャパシタC1,C2はともに容量値が同じディプレーション型であり、他方の電極はいずれも接地されている。
オペアンプ回路13は、ドライバ用のNMOSトランジスタ13a,13bと、カレントミラー負荷を構成するPMOSトランジスタ13c,13dとを有して構成されている。NMOSトランジスタ13aはゲートが上記入力ノードN1に接続され、ドレインが上記PMOSトランジスタ13cのドレインに接続されている。NMOSトランジスタ13bはゲートが上記入力ノードN2に接続され、ドレインが上記PMOSトランジスタ13dのドレインに接続されている。NMOSトランジスタ13a,13bのソースは互いに接続され、その共通ソース(制御ノードN01)には活性化用のNMOSトランジスタ13eのドレインが接続されている。NMOSトランジスタ13eのゲートは制御端子(図示していない)に接続され、ソースは接地されている。
PMOSトランジスタ13c,13dのソースには、それぞれ、内部電源電圧VDDが供給されている。PMOSトランジスタ13c,13dはゲートが互いに接続されるとともに、その共通ゲートがトランジスタ13b,13dの共通ドレインに接続されている。そして、トランジスタ13a,13cの共通ドレインが遅延出力Voutとして外部に取り出される。
本実施形態の場合、たとえば、抵抗素子R1,R2の抵抗値の比率を非対称(R1<R2)とすることによって、内部電源電圧VDDの低電圧化によらず、所望の遅延量が得られるようにしている。すなわち、抵抗素子R1の抵抗値が抵抗素子R2の抵抗値よりも小さくなるように設定する。すると、キャパシタC1の充電時間(LOW to HIGH)が早くなるとともに、キャパシタC2の放電時間(HIGH to LOW)が遅くなる。こうして、キャパシタC1の充電レベルとキャパシタC2の放電レベルとのクロスポイントCPのレベルが、内部電源電圧VDDの1/2(VDD/2)よりも大きくなるように調整する。こうすることにより、たとえ内部電源電圧VDDの低電圧化にともなって、オペアンプ回路13のNMOSトランジスタ13a,13bの入力電圧が低下したとしても、NMOSトランジスタ13a,13bのゲート−ソース間電圧Vgs1,Vgs2が、NMOSトランジスタ13a,13bのしきい値に近くなって、NMOSトランジスタ13a,13bが正常に動作せずに、所望の遅延量を作り出すことができないといった不具合を改善できるようになる。
次に、図3を参照して、上記した遅延回路10の動作について説明する。ここでは、内部電源電圧VDDを1.4Vとし、抵抗素子R1,R2の抵抗値をそれぞれ56KΩ,70KΩとした場合について説明する。なお、同図(a)は本実施形態の場合のシミュレーション結果であり、同図(b)は抵抗素子R1,R2の抵抗値の比率を同じにした従来の場合のシミュレーション結果を示すものである。
まず、本実施形態の説明をする前に、図2に示した構成において、たとえば抵抗素子R1,R2の抵抗値をともに50KΩ(比率を1:1)とした従来の場合について説明する。内部電源電圧VDDが2.5V〜2.7Vであれば、オペアンプ回路13は正常に動作するため、所望の遅延量を作り出せないといった問題はない。
これに対し、内部電源電圧VDDが1.4Vまで低下すると、たとえば図3(b)に示すように、NMOSトランジスタ13bのゲート−ソース間電圧Vgs2がしきい値以下となって、NMOSトランジスタ13bがカットオフする。これは、NMOSトランジスタ13bが正常に動作するための十分なゲート−ソース間電圧Vgs2がとれなくなって、NMOSトランジスタ13bが動作していないことと同じである。このため、遅延出力Voutは、NMOSトランジスタ13aのゲート−ソース間電圧Vgs1が、NMOSトランジスタ13aのしきい値を超えるまでオフとなる。このように、内部電源電圧VDDが低電圧下すると、NMOSトランジスタ13a,13bが通常の(正常な)動作をしなくなる。
そこで、NMOSトランジスタ13bのゲート−ソース間電圧Vgs2を、最低でも、NMOSトランジスタ13bのしきい値以上に保つために、クロスポイントCPのレベルを内部電源電圧VDDの1/2(この例の場合、0.7V)よりも高くする必要が生じる。つまり、クロスポイントCPのレベルをあげることにより、十分なNMOSトランジスタ13bのゲート−ソース間電圧Vgs2を得ることが可能となる。
十分なゲート−ソース間電圧Vgs2を得るために、本実施形態においては、抵抗素子R1の抵抗値を56KΩに、抵抗素子2の抵抗値を70KΩに、それぞれ設定する。これにより、たとえば図3(a)に示すように、キャパシタC1の充電が早く、キャパシタC2の放電が遅くなるように、それぞれ調整する。こうして、抵抗値の比率を非対称とすることによって、クロスポイントCPのレベルが内部電源電圧VDDの1/2よりも高くなるように制御する。その結果、たとえ内部電源電圧VDDが1.4Vまで低電圧下したとしても、オペアンプ回路13は正常に動作するため、遅延出力Voutとして、所望の遅延量、たとえば30nsecを作り出すことが可能となる。
上記したように、内部電源電圧VDDの低電圧下にともなって、オペアンプ回路のNMOSトランジスタの入力電圧が低下したとしても、所望の遅延量を作り出すことができるようになる。すなわち、遅延回路に用いられる、オペアンプ回路の一対の抵抗素子の抵抗値の比率を非対称とし、相補的に動作する、一方のキャパシタの充電が早く、他方のキャパシタの放電が遅くなるように、それぞれ調整するようにしている。これにより、キャパシタの充電と放電のクロスポイントCPのレベルが内部電源電圧VDDの1/2よりも高くなるように制御できるようになるため、NMOSトランジスタが通常動作するのに十分な、しきい値以上のゲート−ソース間電圧を確保することが可能となる。したがって、オペアンプ回路を低電圧時でも正常に動作させることができ、所望の遅延量を作り出すことが可能となるものである。その結果、たとえばNAND型フラッシュメモリでの読み出しの動作に時間を要するといった問題を解消できる。
なお、上記した第1の実施形態においては、十分なゲート−ソース間電圧Vgs2を得るために、抵抗素子R1の抵抗値を56KΩに、抵抗素子2の抵抗値を70KΩに、それぞれ設定するようにした場合を例に説明したが、抵抗値の比率は、これに限定されるものではない。
たとえば、抵抗素子R1,R2の抵抗値の関係は、それぞれ、「14KΩ:70KΩ」、「28KΩ:70kΩ」、「42KΩ:70KΩ」などとすることもできる。ただし、抵抗値の比率が「1:1」のときの問題点については先に説明したが、逆に、抵抗値の比率が大きく異なるような場合(たとえば、14KΩ:70KΩ)、充放電のバランスが崩れ、所望の遅延量を得ることができなくなる。このことから、抵抗値の比率はどうでも良いわけではなく、クロスポイントCPのレベルが1/2VDD以上で、しかも、充放電のバランスを考慮しなければならない。特に、抵抗値の比率が「1:5」となる組み合わせ(14KΩ:70KΩ)の場合、キャパシタの値にもよるが、シミュレーションでは「1:5」まで比率をアンバランスにしてしまうと、充放電のバランスが崩れ、VDD依存が現れることも確認された。
また、本実施形態においては、同一の抵抗値(この例の場合、7KΩ)を有する複数の抵抗素子の接続/非接続を選択的に切り換えて、所望の抵抗値(同、56KΩ,70KΩ)を得るようにしている。そのため、抵抗素子R1,R2の抵抗値の関係が、抵抗値の差分の整数倍(同、7KΩ×2)となっている。抵抗素子R1,R2の抵抗値の関係は、最終的には、キャパシタC1の充電レベルとキャパシタC2の放電レベルとのクロスポイントCPのレベルを、内部電源電圧VDDの1/2よりも高くなるように制御できるものであればよい。要するに、必要な遅延量が得られるように、適宜、抵抗素子R1,R2の抵抗値の比率は設定することが可能である。
また、第1の実施形態においては、抵抗素子R1,R2の抵抗値の比率を変えることによって、クロスポイントCPのレベルを制御するようにした場合を例に説明したが、これに限らず、たとえばキャパシタC1をディプレーション型からエンハンスメント型のキャパシタに置き換えることによっても、クロスポイントCPのレベルの制御は可能であり、ほぼ同様の効果が得られる。つまり、エンハンスメント型のキャパシタを使用することで、ディプレーション型よりも速やかに充電させることができる。
また、ディプレーション型およびエンハンスメント型にかかわらず、キャパシタC1,C2の容量値の比率を異ならせることによっても、クロスポイントCPのレベルの制御は可能であり、ほぼ同様の効果が得られる。
また、抵抗素子の抵抗値の比率、キャパシタの型、および、キャパシタの容量値の比率のいずれか、少なくとも2つを組み合わせることによっても、クロスポイントCPのレベルの制御は可能であり、ほぼ同様の効果が得られる。
さらに、上記の実施形態においては、NAND型フラッシュメモリの動作ロジックコントロール回路に用いられる遅延回路を例に説明したが、これに限らず、たとえばDRAM、CPU、ロジックLSIなどの、デジタルデータを扱うすべての回路(製品)に適用することができる。
その他、本願発明は、上記(各)実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記(各)実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、(各)実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題(の少なくとも1つ)が解決でき、発明の効果の欄で述べられている効果(の少なくとも1つ)が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
本発明にかかる、不揮発性半導体記憶装置(NAND型フラッシュメモリ)の構成例を示すブロック図。 本発明の第1の実施形態にしたがった遅延回路(半導体集積回路装置)の構成例を示す回路図。 遅延回路のシミュレーション結果について、従来回路と対比して示す図。
符号の説明
10…遅延回路、11,12…遅延素子部、11a,12a…PMOSトランジスタ、11b,12b…NMOSトランジスタ、13…オペアンプ回路、VDD…内部電源電圧、R1,R2…抵抗素子、C1,C2…キャパシタ。

Claims (5)

  1. 入力信号にしたがって、第1のキャパシタを充電させる、第1の抵抗素子を有する第1の遅延部と、
    前記第1の遅延部と相補的に動作し、第2のキャパシタを放電させる、第2の抵抗素子を有する第2の遅延部と、
    前記第1のキャパシタの充電レベルと前記第2のキャパシタの放電レベルとに応じて所望の遅延量を出力するオペアンプと
    を具備した半導体集積回路装置であって、
    前記第1のキャパシタの充電レベルと前記第2のキャパシタの放電レベルとのクロスポイントのレベルが、前記オペアンプに与えられる内部降圧電圧の1/2よりも高くなるように制御する手段を設けたことを特徴とする半導体集積回路装置。
  2. 前記クロスポイントのレベルが、前記内部降圧電圧の1/2よりも高くなるように制御する手段が、前記第1の抵抗素子と前記第2の抵抗素子との抵抗値の比率を非対称とするものであることを特徴とする請求項1に記載の半導体集積回路装置。
  3. 前記クロスポイントのレベルが、前記内部降圧電圧の1/2よりも高くなるように制御する手段が、前記第1のキャパシタをエンハンスメント型、前記第2のキャパシタをディプレーション型とするものであることを特徴とする請求項1に記載の半導体集積回路装置。
  4. 前記クロスポイントのレベルが、前記内部降圧電圧の1/2よりも高くなるように制御する手段が、前記第1のキャパシタと前記第2のキャパシタとの容量値の比率を非対称とするものであることを特徴とする請求項1に記載の半導体集積回路装置。
  5. 前記クロスポイントのレベルが、前記内部降圧電圧の1/2よりも高くなるように制御する手段が、
    前記第1の抵抗素子と前記第2の抵抗素子との抵抗値の比率を非対称とするもの、
    前記第1のキャパシタをエンハンスメント型、前記第2のキャパシタをディプレーション型とするもの、
    または、前記第1のキャパシタと前記第2のキャパシタとの容量値の比率を非対称とするもののうち、
    少なくとも、いずれか2以上の組み合わせであることを特徴とする請求項1に記載の半導体集積回路装置。
JP2007276797A 2007-10-24 2007-10-24 半導体集積回路装置 Pending JP2009105760A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007276797A JP2009105760A (ja) 2007-10-24 2007-10-24 半導体集積回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007276797A JP2009105760A (ja) 2007-10-24 2007-10-24 半導体集積回路装置

Publications (1)

Publication Number Publication Date
JP2009105760A true JP2009105760A (ja) 2009-05-14

Family

ID=40707009

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007276797A Pending JP2009105760A (ja) 2007-10-24 2007-10-24 半導体集積回路装置

Country Status (1)

Country Link
JP (1) JP2009105760A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015126346A (ja) * 2013-12-26 2015-07-06 株式会社メガチップス 遅延装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015126346A (ja) * 2013-12-26 2015-07-06 株式会社メガチップス 遅延装置

Similar Documents

Publication Publication Date Title
TW559815B (en) Semiconductor memory device having memory cell arrays capable of accomplishing random access
KR101931408B1 (ko) 레벨 시프트 회로, 반도체 장치
US9190415B2 (en) Memory having a voltage switch circuit with one bias voltage changed in each state of conditioning
US7372739B2 (en) High voltage generation and regulation circuit in a memory device
US8077493B2 (en) Semiconductor memory device
CN106158018B (zh) 非易失性记忆胞结构及其装置
US6791878B2 (en) Word line decoder in nand type flash memory device
TWI696999B (zh) 位準移位器與半導體裝置
JP2005050421A (ja) 半導体記憶装置
US20100085814A1 (en) Semiconductor integrated circuit device
US10749527B2 (en) Level shifting circuit
JP2008262669A (ja) 半導体記憶装置
US6738292B2 (en) Nonvolatile semiconductor storage device
US6603700B2 (en) Non-volatile semiconductor memory device having reduced power requirements
JP2019145189A (ja) 半導体装置
US8873312B2 (en) Decoder circuit of semiconductor storage device
US8264274B2 (en) Non-volatile memory device and charge pump circuit for the same
JP2009105760A (ja) 半導体集積回路装置
US6430093B1 (en) CMOS boosting circuit utilizing ferroelectric capacitors
KR20170038258A (ko) 이이피롬의 센싱회로 및 데이터버스 회로
JP2006216147A (ja) 不揮発性メモリ回路
US8331191B2 (en) Semiconductor integrated circuit device
JP5426250B2 (ja) 不揮発性半導体メモリの放電回路
CN107045885B (zh) 锁存电路以及半导体存储器装置
KR100560769B1 (ko) 고전압 펌핑 회로