JP2015126346A - 遅延装置 - Google Patents

Abstract

【課題】 出力信号の電圧波形の鈍りを抑制しつつ、該信号を遅延させることができる遅延装置を提供する。【解決手段】 本発明は、電源線と接地線とに接続され、相補の関係にある一対の入力信号を所定の利得に従って増幅し、一対の出力信号として出力するオペアンプと、前記一対の出力信号に基づいて出力コモン信号を生成し出力する出力コモン信号生成回路と、前記一対の出力信号と前記出力コモン信号とに基づいて電荷容量を形成する一対のＭＯＳトランジスタと、を備える遅延装置である。【選択図】 図１

Description

本発明は、遅延装置に関し、特に、差動増幅器を用いた遅延装置に関する。

半導体集積回路内で必要な信号のタイミングを調整するために一般的に遅延装置が用いられる。遅延装置は、例えば、チェーン接続された複数段のインバータと、各インバータ間の接続ノードにゲートが接続され、ソース及びドレインが接地線に接続されたＮ型ＭＯＳトランジスタとを含んで構成され、そこを流れる信号の電圧変化に応じて、該Ｎ型ＭＯＳトランジスタが電荷容量を形成し、これによって、該信号の位相を遅延させる。

特許文献１は、電源電圧が低下しても遅延時間が過剰に増加せず、遅延時間の増加を抑制することが可能な遅延装置を開示する。即ち、特許文献１は、ローレベル及びハイレベルの論理レベルを有する論理信号ＳＩＮを遅延させる遅延装置において、論理信号ＳＩＮの論理レベルがローレベルの場合とハイレベルの場合とで遅延時間が異なる遅延特性を有し、ローレベル及びハイレベルの論理レベルのうち、遅延時間が短い方の論理レベルを遅延対象とするようにした、遅延装置を開示する。より具体的には、遅延経路の各ノードに対し、各ノードに現れる信号の遷移領域において、オフ状態からオン状態に変化するＮ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタがＭＯＳキャパシタとして設けられる。

また、特許文献２は、制御信号により設定された遅延時間だけ入力信号を遅延させて出力する遅延装置であって、該入力信号を所定のレベルに保持して出力するバッファと、該バッファの出力側に接続され、該制御信号のレベルに応じて、容量が設定される容量素子とを有するデジタル遅延装置を開示する。より具体的には、特許文献２に開示された遅延装置は、バッファ及びその出力端子に接続されているＮ型ＭＯＳトランジスタからなる可変容量素子により構成されるｎ段の遅延段を含み、そのソース及びドレインがバッファの出力端子に共通に接続され、ゲートが制御信号の所定のビットに接続されており、入力ビットに応じて、トランジスタのサイズを設定し、各遅延段の遅延時間を重み付けることにより、制御信号に応じて遅延時間を設定する。

さらに、特許文献３は、インバータ回路の出力ノードに容量素子が接続され、該出力ノードの電圧に応じて負荷容量が変化する可変遅延装置を開示する。特許文献３の可変遅延装置では、インバータ回路の出力ノードと容量素子との間に制御信号の電圧値に応じてスイッチングのタイミングが変わるスイッチングトランジスタが設けられる。

特開２００２−１２４８５８号公報 特開平１０−１６３８２２号公報 特開平０８−１０２６４３号公報

上記各文献にあるような、負荷容量として機能するＮ型ＭＯＳトランジスタがインバータの出力ノードに接続された構成を含む遅延装置においては、該出力ノードを流れる信号の電圧は、出力抵抗と出力容量との積である時定数τに従って、時間的に遷移し、これにより遅延量を調整することができる。遅延装置による遅延時間を大きくするために負荷容量を増やした場合、該信号の電圧波形に鈍り（スルー）が発生し、振幅（電圧値）の低下や信号の消失を招くおそれがある。このため、所望の遅延を与えるために波形が鈍った信号は、十分にバッファリングされた上で、スルーが立つように（即ち、スルーレートが小さくなるように）十分に増幅される必要があった。しかしながら、高周波の信号の場合には、インバータが必要とする電流は非常に大きいため、一旦、波形が鈍った信号を増幅して矯正することは現実的でない。

また、特許文献１においては、Ｎ型ＭＯＳトランジスタの電荷容量は、そこを流れる信号の電圧の鈍りが遷移途中から遷移完了にかけて大きくなるため、遅延装置による該信号の波形が鈍ってしまうという問題がある。

また、特許文献２においては、Ｎ型ＭＯＳトランジスタがチャネルを形成していない状態からチャネルを形成している状態に遷移する場合、そこを流れる信号の電圧の鈍りは、特許文献１と同様に、遷移途中から遷移終了にかけて大きくなり、また、Ｎ型ＭＯＳトランジスタがチャネルを形成している状態からチャネルが形成していない状態に遷移する場合、そこを流れる信号の電圧の鈍りは、遷移開始から遷移途中にかけて大きくなる。つまり、特許文献２においては、遅延装置による該信号の波形が鈍ってしまうという問題がある。

さらに、特許文献３においては、可変遅延装置の遅延量に応じた制御信号を生成するため、そのための回路構成が必要になる。

そこで、本発明は、出力信号の電圧波形の鈍りを抑制しつつ、該信号を遅延させることができる遅延装置を提供することを目的とする。

より具体的には、本発明は、出力信号電圧の遷移途中の期間で急峻なスルーを実現することで、該信号の電圧波形を鈍らせることなく、該信号を遅延させることができる遅延装置を提供することを目的とする。

上記課題を解決するための本発明は、以下の技術的特徴乃至は発明特定事項を含んで構成される。

即ち、ある観点に従う本発明は、電源線と接地線とに接続され、相補の関係にある一対の入力信号を所定の利得に従って増幅し、一対の出力信号として出力するオペアンプと、前記一対の出力信号に基づいて出力コモン信号を生成し出力する出力コモン信号生成回路と、前記一対の出力信号と前記出力コモン信号とに基づいて電荷容量を形成する一対のＭＯＳトランジスタとを、備える遅延装置である。

ここで、前記一対のＭＯＳトランジスタにおいて、該ＭＯＳトランジスタのドレインとソースとが接続され、前記一対のＭＯＳトランジスタの一方は、前記一対の出力信号を伝送する一対の出力線の一方と前記出力コモン信号を伝送する出力コモン信号線とに接続され、前記ＭＯＳトランジスタの他方は、前記一対の出力線の他方と前記出力コモン信号線とに接続されるように構成されても良い。

また、前記出力コモン信号生成回路は、前記一対の出力信号間の電位差を分圧することによって、前記出力コモン信号を生成しても良い。

ここで、前記出力コモン信号生成回路は、前記電位差を分圧するための少なくとも２つの抵抗を含み得る。

また、前記出力コモン信号生成回路は、前記電源線と前記接地線との間の電位差を分圧することによって、前記出力コモン信号を生成しても良い。

ここで、前記出力コモン信号生成回路は、前記電位差を分圧するための少なくとも１つの抵抗及び電流源を含み得る。

また、本発明は、前記一対の出力信号及び前記出力コモン信号に基づいて、前記出力コモン信号の電位と前記一対の出力信号の中間電位とが一致するように、前記オペアンプを制御する、出力コモン電圧帰還回路をさらに含み得る。

ここで、前記オペアンプは、前記一対の出力信号の電位を制御する出力電圧制御端子を含み得る。

さらにここで、前記出力コモン電圧帰還回路は、前記一対の出力信号を受ける一対の第１のトランジスタと、前記出力コモン信号を受ける第２のトランジスタとを含み、前記一対の第１のトランジスタは、前記電源線と前記接地線との間に並列的に接続され、前記一対の第１のトランジスタと前記第２のトランジスタは、前記電源線と前記接地線との間に並列的に接続されても良い。

さらに、前記出力コモン電圧帰還回路は、前記一対の第１のトランジスタを流れる電流量の合計と、前記第２のトランジスタを流れる電流量との差に基づく信号電位を、前記オペアンプの出力電圧制御端子に出力するように構成されても良い。

本発明によれば、遅延装置は、出力信号の電圧波形の鈍りを抑制しつつ、該信号を遅延させることができるようになる。

本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。

本発明の一実施形態に係る遅延装置の構成の一例を示す回路図である。 本発明における一実施形態に係る遅延装置のＭＯＳトランジスタにおける印加電圧と電荷容量との関係を数値シミュレーションにより示したグラフである。 本発明の一実施形態に係る遅延装置における入力信号電圧ＳＩＮＰと出力信号電圧ＳＯＵＴＮとの関係を数値計算シミュレーションにより示した図である。 本発明の一実施形態に係る遅延装置の他の例を示す図である。 本発明の一実施形態に係る遅延装置のさらなる他の例を示す図である。 本発明の一実施形態に係る遅延装置のさらなる他の例を示す図である。 本発明の一実施形態に係る遅延装置の構成の一例を示す図である。 本発明の一実施形態に係る遅延装置の構成の一例を示す図である。

次に、本発明の実施の形態について、図面を参照しつつ説明する。

図１は、本発明の一実施形態に係る遅延装置の構成の一例を示す回路図である。同図に示すように、遅延装置１は、例えば、オペアンプ１０と、出力コモン信号生成回路２０と、一対のＭＯＳトランジスタ３０及び４０とを含んで構成される。

オペアンプ１０は、バッファ回路として機能し、例えば、トランジスタ１１と、トランジスタ１２と、抵抗１３及び１４と、電流源１５とを含んで構成される。即ち、オペアンプ１０は、一対の差動入力端子ＩＮＰ及びＩＮＮを介して、互いに相補（差動）の関係にある一対の入力信号ＳＩＮＰ及びＳＩＮＮを受け、所定の利得に従って信号電流の増幅を行い、一対の出力線ＯＵＴＰ及びＯＵＴＮに一対の出力信号ＳＯＵＴＰ及びＳＯＵＴＮを出力する。

トランジスタ１１及び１２は、電圧電流変換素子として機能し、例えばＮ型ＭＯＳトランジスタを含んで構成される。即ち、トランジスタ１１のドレインＤ１１は出力線ＯＵＴＮ及び抵抗１３に接続され、ソースＳ１１は電流源１５に接続され、ゲートＧ１１は入力線ＩＮＮに接続される。これによって、トランジスタ１１は、出力線ＯＵＴＮの電位の極性を、入力線ＩＮＰの電位の極性に遷移させる。また、トランジスタ１２のドレインＤ１２は出力線ＯＵＴＰ及び抵抗１４に接続され、ソースＳ１２は電流源１５に接続され、ゲートＧ１２は入力ＩＮＰに接続される。これによって、トランジスタ１２は、出力線ＯＵＴＰの電位の極性を、入力線ＩＮＮの電位の極性に遷移させる。

抵抗１３及び１４は、プルアップとして機能する例えばポリシリコン抵抗や拡散抵抗である。抵抗１３は電源線ＶＤＤと出力線ＯＵＴＮ及びトランジスタ１１との間に設けられるが、これらに限られるものではない。また、抵抗１４は電源線ＶＤＤと出力線ＯＵＴＰ及びトランジスタ１２との間に設けられる。

電流源１５は、例えばＮ型ＭＯＳトランジスタであり、出力線ＯＵＴＰ及びＯＵＴＮに所定の電流を供給する。電流源１５はトランジスタ１１のソースＳ１１及びトランジスタ１２のソースＳ１２と、接地線ＧＮＤとの間に設けられる。

かかる構成のオペアンプ１０において、出力線ＯＵＴＮ及びＯＵＴＰの電位は、電源線ＶＤＤの電位からそれぞれ抵抗１３及び１４による電圧降下が差引かれることで示され、また、抵抗１３及び１４に流れる電流は、電流源１５が供給する電流がそれぞれトランジスタ１１及び１２におけるゲート１１及び１２の電位に基づいて分流されることで生成される。

従って、差動入力端子ＩＮＰ及びＩＮＮに、それぞれ差動入力信号の電位の高い側、即ち“Ｈ”及び該信号の電位の低い側、即ち“Ｌ”が入力されている場合、トランジスタ１１のゲート１１の電位はトランジスタ１２のゲート１２の電位より低いため、抵抗１３に流れる電流は抵抗１４に流れる電流より小さい。従って、出力線ＯＵＴＮの電位は出力線ＯＵＴＰの電位より高い状態となる。ここで、差動入力信号ＳＩＮＰ及びＳＩＮＮの電位が、それぞれ“Ｈ”と“Ｌ”の中間電位に遷移する場合、トランジスタ１１及び１２におけるゲート１１の電位の上昇及びゲート１２の電位の低下に伴って、抵抗１３に流れる電流は増大し、抵抗１４に流れる電流は減少する。従って、出力線ＯＵＴＮの電位は低下する一方、出力線ＯＵＴＰの電位は上昇し、トランジスタ１１及び１２におけるゲート１１及び１２の電位が等しくなるとき、出力線ＯＵＴＰ及びＯＵＴＮの電位もまた等しくなる。さらに、差動入力信号ＳＩＮＰ及びＳＩＮＮの電位が、中間電位からそれぞれ“Ｌ”と“Ｈ”に遷移する場合、同様にトランジスタ１１及び１２におけるゲート１１の電位の上昇及びゲート１２の電位の低下に伴って、出力線ＯＵＴＮの電位は低下する一方、出力線ＯＵＴＰの電位は上昇し、これにより、出力線ＯＵＴＮの電位は出力線ＯＵＴＰの電位より低い状態となる。

また、差動入力端子ＩＮＰ及びＩＮＮに、それぞれ“Ｌ”及び“Ｈ”が入力されている場合、上述した通り、出力線ＯＵＴＮの電位は出力線ＯＵＴＰの電位より低い状態である。ここで、差動入力信号ＳＩＮＰ及びＳＩＮＮの電位が、それぞれ“Ｌ”と“Ｈ”の中間電位に遷移する場合、トランジスタ１１及び１２におけるゲート１１の電位の低下及びゲート１２の電位の上昇に伴って、抵抗１３に流れる電流は減少し、抵抗１４に流れる電流は増大する。従って、出力線ＯＵＴＮの電位は上昇する一方、出力線ＯＵＴＰの電位は低下し、トランジスタ１１及び１２におけるゲート１１及び１２の電位が等しくなるとき、出力線ＯＵＴＰ及びＯＵＴＮの電位も等しくなる。さらに、差動入力信号ＳＩＮＰ及びＳＩＮＮの電位が、中間電位からそれぞれ“Ｈ”と“Ｌ”に遷移する場合、同様にトランジスタ１１及び１２におけるゲート１１の電位の低下及びゲート１２の電位の上昇に伴って、出力線ＯＵＴＮの電位は上昇する一方、出力線ＯＵＴＰの電位は低下し、これにより、出力線ＯＵＴＮの電位は出力線ＯＵＴＰの電位より高い状態となる。

出力コモン信号生成回路２０は、出力線ＯＵＴＰと出力線ＯＵＴＮとの間に設けられ、例えば抵抗２１及び２２とを含んで構成される。出力コモン信号生成回路２０は、出力コモン信号ＳＣＯＭを生成し、出力コモン信号線ＣＯＭを介して、これをＭＯＳトランジスタ３０及び４０に出力する。

抵抗２１及び２２は、例えばポリシリコン抵抗や拡散抵抗であるが、これらに限られるものではない。抵抗２１は、抵抗２２、ＭＯＳトランジスタ３０及び４０と、出力線ＯＵＴＮとの間に設けられる。一方、抵抗２２は、抵抗２１、ＭＯＳトランジスタ３０及び４０と、出力線ＯＵＴＰとの間に設けられる。また、抵抗２１及び抵抗２２を接続する信号線上にはノードＲが存在する。即ち、出力コモン信号生成回路２０は、抵抗２１と抵抗２２とによって出力線ＯＵＴＰと出力線ＯＵＴＮとの間の電位差を分圧することで、出力コモン信号ＳＣＯＭを生成し、該信号をＭＯＳトランジスタ３０及び４０に出力する。

ＭＯＳトランジスタ３０及び４０は、例えばＮ型ＭＯＳトランジスタを含んで構成される。ＭＯＳトランジスタ３０及び４０のそれぞれは、出力線ＯＵＴＰ及びＯＵＴＮと、出力コモン信号線ＣＯＭとの間に設けられる。ＭＯＳトランジスタ３０及び４０のそれぞれは、オペアンプ１０から出力される出力信号ＳＯＵＴＰ及びＳＯＵＴＮに対して、該信号波形のスルーの増加を抑えつつ所定の時間分遅延させる。即ち、ＭＯＳトランジスタ３０のドレインＤ３０及びソースＳ３０はノードＲに接続され、ゲートＧ３０は出力線ＯＵＴＮに接続される。また、ＭＯＳトランジスタ４０のドレインＤ４０及びソースＳ４０はノードＲに接続され、ゲートＧ４０は出力線ＯＵＴＰに接続される。

かかる構成を有する遅延装置１は、後述するように、出力信号ＳＯＵＴＰ及びＳＯＵＴＮの遷移開始時と遷移終了時においてのみ、該信号の遅延をより増大させ、遷移途中においては、該信号の遅延に顕著な影響を及ぼさないようになる。これにより、遅延装置１は、出力信号に対して、該信号波形のスルーの増加を抑えつつ、信号遅延を実現することができるようになる。

図２は、本発明における一実施形態に係る遅延装置のＭＯＳトランジスタ３０及び４０における印加電圧と電荷容量との関係を数値シミュレーションにより示したグラフである。即ち、横軸は、ＭＯＳトランジスタ３０のゲートＧ３０からドレインＤ３０及びソースＳ３０に印加される電圧“ＶＧＳ”、又はＭＯＳトランジスタ４０におけるゲートＧ４０からドレインＤ４０及びソースＳ４０に印加される電圧“ＶＧＳ”を示し、縦軸は、電荷容量を示す。なお、同図において、ＭＯＳトランジスタ３０及び４０が大きな電荷容量を形成し、かつ電圧“ＶＧＳ”の向きが負方向である場合の電圧“ＶＧＳ”の範囲を「蓄積範囲」と定義し、電圧“ＶＧＳ”が蓄積範囲にある状態を「蓄積状態」と定義する。また、ＭＯＳトランジスタ３０及び４０が大きな電荷容量を形成し、かつ電圧“ＶＧＳ”の向きが正方向である場合の電圧“ＶＧＳ”の範囲を「反転範囲」と定義し、電圧“ＶＧＳ”が反転範囲にある状態を「反転状態」と定義する。さらに、ＭＯＳトランジスタ３０及び４０が大きな電荷容量を形成しない電圧“ＶＧＳ”の範囲を「空乏範囲」と定義し、“ＶＧＳ”が空乏範囲にある状態を「空乏状態」と定義する。

同図から明らかなように、ＭＯＳトランジスタ３０及び４０が空乏状態にある場合、ＭＯＳトランジスタ３０及び４０の電荷容量は小さくなる。また、ＭＯＳトランジスタ３０及び４０が反転状態又は蓄積状態にある場合、ＭＯＳトランジスタ３０及び４０の電荷容量は大きくなる。

ＭＯＳトランジスタ３０及び４０は、それぞれ出力線ＯＵＴＰ及びＯＵＴＮに接続されているため、該出力線の電位が出力コモン信号線ＣＯＭの電位に近い場合、ＭＯＳトランジスタ３０及び４０は空乏状態となる。また、該出力線の電位が出力コモン信号線ＣＯＭの電位から遠く、例えば“Ｈ”である場合ＭＯＳトランジスタ３０及び４０はそれぞれ反転状態となり、例えば“Ｌ”である場合ＭＯＳトランジスタ３０及び４０はそれぞれ蓄積状態となる。

図３は、本発明の一実施形態に係る遅延装置１における入力信号電圧ＳＩＮＰと出力信号電圧ＳＯＵＴＮとの関係を数値計算シミュレーションにより示した図である。図中、比較のため、従来構成の遅延装置における入力信号電圧と出力信号電圧との関係も示している（太い破線）。従来構成の遅延装置は、ＭＯＳトランジスタ３０及び４０の代わりに、例えば容量セルやセラミックコンデンサを含んで構成される。

即ち、本発明の一実施形態に係る遅延装置１においては、例えば、図３のように、出力信号ＳＯＵＴＮの電位が“Ｈ”から“Ｌ”に遷移する場合、図２において示されたように、ＭＯＳトランジスタ３０は、反転状態から空乏状態を経て蓄積状態に至るため、出力信号ＳＯＵＴＮに対して、該信号波形のスルーの増加を抑制しつつ、信号遅延を実現させる。

より具体的には、出力信号ＳＯＵＴＮが遷移を開始する時、即ち、出力信号ＳＯＵＴＮの電位が“Ｈ”に近い状態においては、ＭＯＳトランジスタ３０は反転状態であるため、ＭＯＳトランジスタ３０は大きな電荷容量を形成し、出力信号ＳＯＵＴＮの信号波形を鈍らせる。また、出力信号ＳＯＵＴＮが遷移の途中である時、即ち出力信号ＳＯＵＴＮの電位が出力コモン信号ＳＣＯＭの電位に近い状態においては、ＭＯＳトランジスタ３０は空乏状態であるため、ＭＯＳトランジスタ３０は大きな電荷容量を形成せず、出力信号ＳＯＵＴＮに顕著な影響を及ぼさない。そして、出力信号ＳＯＵＴＮが遷移を終了する時、即ち出力信号ＳＯＵＴＮの電位が“Ｌ”に近い状態においては、ＭＯＳトランジスタ３０は蓄積状態であるため、ＭＯＳキャパシタ３０は再び大きな電荷容量を形成し、出力信号ＳＯＵＴＮの信号波形を鈍らせる。

このように、ＭＯＳトランジスタ３０及び４０は、それぞれ出力信号ＳＯＵＴＰ及びＳＯＵＴＮに対して、該信号の遷移開始時と遷移終了時においてのみ、該信号の遅延をより増大させ、遷移途中においては、該信号の遅延に顕著な影響を及ぼさない。従って、ＭＯＳトランジスタ３０及び４０は、該信号に対して、該信号波形のスルーの増加を抑えつつ、信号遅延を実現することができるようになる。

従って、本実施形態の遅延装置１によれば、出力線ＯＵＴＮと抵抗２１及び２２の間に、ＭＯＳトランジスタ３０が設けられているので、出力信号ＳＯＵＴＮの信号波形のスルーの増加を抑制しつつ、所定の信号遅延を実現することができるようになる。

なお本例では、ＭＯＳトランジスタ３０及び４０は、Ｎ型ＭＯＳトランジスタにより構成されているが、これに限られるものではなく、Ｐ型ＭＯＳトランジスタであっても良い。また、ＭＯＳトランジスタ３０及び４０は、出力線ＯＵＴＰ及びＯＵＴＮと出力コモン信号線ＣＯＭとに対する、ゲートとドレイン及びソースの接続の方向を入れ替えてもいい。

図４Ａは、本発明の一実施形態に係る遅延装置の構成の他の例を示す図である。即ち、本変形例の遅延装置１Ａは、上記実施形態の構成において、出力線ＯＵＴＰ及びＯＵＴＮと出力コモン信号線ＣＯＭに対する、ＭＯＳトランジスタ３０のゲートＧ３０とドレインＤ３０及びソースＳ３０の接続の方向が入れ替わり、また、該信号線に対する、ＭＯＳトランジスタ４０のゲートＧ４０とドレインＤ４０及びソースＳ４０の接続の方向が入れ替わった構成を示している。

即ち、本変形例でも同様に、遅延装置１Ａは、出力信号ＳＯＵＴＰ及びＳＯＵＴＮに対して、該信号波形のスルーの増加を抑えつつ、信号遅延を実現することができる。

図４Ｂは、本発明の他の実施形態に係る遅延装置の構成のさらなる他の例を示す図である。即ち、本変形例の遅延装置１Ｂは、Ｎ型ＭＯＳトランジスタのＭＯＳトランジスタ３０及び４０に代えてＰ型ＭＯＳトランジスタのＭＯＳトランジスタ３２及び４２を含んで構成される。

即ち、本変形例でも同様に、遅延装置１Ｂは、出力信号ＳＯＵＴＰ及びＳＯＵＴＮに対して、該信号波形のスルーの増加を抑えつつ、信号遅延を実現することができるように構成されている。

図４Ｃは、本発明の一実施形態に係る遅延装置の構成のさらなる他の例を示す図である。即ち、本変形例の遅延装置１Ｃは、Ｎ型ＭＯＳトランジスタのＭＯＳトランジスタ３０及び４０に代えてＰ型ＭＯＳトランジスタのＭＯＳトランジスタ３２及び４２を含んで構成される。さらに、本変形例の遅延装置１Ｃは、出力線ＯＵＴＰ及びＯＵＴＮと出力コモン信号線ＣＯＭに対する、ＭＯＳトランジスタ３２のゲートＧ３２とドレインＤ３２及びソースＳ３２の接続の方向が入れ替わり、また、該信号線に対する、ＭＯＳトランジスタ４２のゲートＧ４２とドレインＤ４２及びソースＳ４２の接続の方向が入れ替った構成を示している。

即ち、本変形例でも同様に、遅延装置１Ｃは、出力信号ＳＯＵＴＰ及びＳＯＵＴＮに対して、該信号波形のスルーの増加を抑えつつ、信号遅延を実現することができるように構成されている。

本実施形態の出力コモン信号生成回路２０は、図１等に示した構成に限られず、種々変形が可能である。図５は、本発明の一実施形態に係る遅延装置１の一例を示す図である。即ち、本実施形態に係る遅延装置１Ｄは、出力コモン信号生成回路２０に代えて、出力コモン信号生成回路２０Ｄを含んで構成される。

出力コモン信号生成回路２０Ｄは、電源線ＶＤＤと接地線ＧＮＤの間に設けられ、抵抗２３と、電流源２４とを含んで構成される。出力コモン信号生成回路２０Ｄは、出力コモン信号ＳＣＯＭを生成し、該信号をＭＯＳトランジスタ３０及び４０へ出力する。

抵抗２３は、プルアップとして機能する例えばポリシリコン抵抗や拡散抵抗であるが、これらに限られるものではない。抵抗２３は、電流源２４、ＭＯＳトランジスタ３０及び４０と電源線ＶＤＤとの間に設けられる。また、電流源２４は、例えばＮ型ＭＯＳトランジスタであり、抵抗２３、ＭＯＳトランジスタ３０及び４０と接地線ＧＮＤの間に設けられ、該抵抗及びＭＯＳトランジスタに所定の電流を供給する。

即ち、出力コモン信号生成回路２０Ｄは、抵抗２３と電流源２４とによって電源線ＶＤＤと接地線ＧＮＤの電位を分圧することで出力コモン信号ＳＣＯＭを生成し、該信号をＭＯＳトランジスタ３０及び４０へ出力する。出力コモン信号生成回路２０Ｄは、電源線ＶＤＤと接地線ＧＮＤとの電位を分圧することによって、入力信号ＳＩＮＰ及びＳＩＮＮが遅延装置１Ｄに入力されていない状態においても、出力コモン信号線ＣＯＭの電位を一定に保つことができる。

図６は、本発明の一実施形態に係る遅延装置１の一例を示す図である。即ち、本実施形態に係る遅延装置１Ｅは、上述した遅延装置１Ｄの構成において、オペアンプ１０に代えてオペアンプ１０Ｅを含んで構成される。また、遅延装置１Ｅは、上述した遅延装置１Ｄの構成に対して、出力コモン電圧帰還回路５０が付加された構成となっている。

オペアンプ１０Ｅは、オペアンプ１０との比較において、電流源１５に代えてトランジスタ１６を含んで構成される。オペアンプ１０Ｅは、入力信号ＳＩＮＰ及びＳＩＮＮを受け、後述する出力コモン電圧帰還回路５０から出力される出力電圧制御信号ＳＶＦＥＤに従って、信号電流の増幅を行い、出力信号ＳＯＵＴＰ及びＳＯＵＴＮを出力する。

トランジスタ１６は、電流源として機能し、例えばＮ型ＭＯＳトランジスタを含んで構成される。即ち、トランジスタ１６のドレインＤ１６はトランジスタ１１のソースＳ１１及びトランジスタ１２のソースＳ１２に接続され、ソースＳ１６は接地線ＧＮＤに接続され、ゲートＧ１６は出力電圧制御端子ＶＦＥＤに接続される。これによって、トランジスタ１６は、後述する出力コモン電圧帰還回路５０から出力される出力電圧制御信号ＳＶＦＥＤに従って、出力線ＯＵＴＰ及びＯＵＴＮに所定の電流を供給する。

トランジスタ１１、トランジスタ１２、並びに抵抗１３及び１４のそれぞれの機能及び構成に関しては、前記実施形態と同じであるため、説明を省略する。

オペアンプ１０Ｅにおいて、出力線ＯＵＴＰ及びＯＵＴＮの電位は、後述する出力コモン電圧帰還回路５０から出力される、出力電圧制御信号ＳＶＦＥＤによって制御される。出力電圧制御信号ＳＶＦＥＤの電位が高い場合、トランジスタ１６のドレインＤ１６とソースＳ１６との間の電位差の増加と、抵抗１３及び１４における電圧降下量の増加によって、出力線ＯＵＴＰ及びＯＵＴＮの電位は低下する。また、出力電圧制御信号ＳＶＦＥＤの電位が低い場合、トランジスタ１６のドレインＤ１６とソースＳ１６との間の電位差の減少と、抵抗１３及び１４における電圧降下量の減少によって、出力線ＯＵＴＰ及びＯＵＴＮの電位は上昇する。

出力コモン電圧帰還回路５０は、オペアンプ１０Ｅと、出力線ＯＵＴＰ及びＯＵＴＮと、ＭＯＳトランジスタ３０及び４０との間に設けられ、電流源５１と、一対のトランジスタ５２及び５３と、トランジスタ５４、５５及び５６とを含んで構成される。出力コモン電圧帰還回路５０は、オペアンプ１０Ｅから出力される出力信号ＳＯＵＴＰ及びＳＯＵＴＮを、それぞれトランジスタ５２及び５３で、また、出力信号生成回路２０Ｄから出力される出力コモン信号ＳＣＯＭをトランジスタ５４で受け、出力電圧制御信号ＳＶＦＥＤを生成し、オペアンプ１０Ｅへ出力する。即ち、出力コモン電圧帰還回路５０は、出力線ＯＵＴＰと出力線ＯＵＴＮの中間電位、即ち出力コモン電圧ＶＣＭを、出力コモン信号線ＣＯＭの電位と一致させるように、オペアンプ１０Ｅに流れる電流量を制御する。

電流源５１は、例えばＰ型ＭＯＳトランジスタであり、出力コモン電圧帰還回路５０全体に所定の電流を供給する。電流源５１は、トランジスタ５２のソースＳ５２、トランジスタ５３のソースＳ５３及びトランジスタ５４のソースＳ５４と、電源線ＶＤＤとの間に設けられる。

トランジスタ５２は、能動負荷（負荷ＭＯＳ及びスイッチＭＯＳ）として機能し、例えばＰ型ＭＯＳトランジスタを含んで構成される。即ち、トランジスタ５２のソースＳ５２は電流源５１に接続され、ドレインＤ５２はトランジスタ５５のゲートＧ５５及びトランジスタ５６のゲートＧ５６と、トランジスタ５６のドレインＤ５６に接続され、ゲートＧ５２は出力線ＯＵＴＮに接続される。

トランジスタ５３もまた、能動負荷（負荷ＭＯＳ及びスイッチＭＯＳ）として機能し、例えばＰ型ＭＯＳトランジスタを含んで構成される。即ち、トランジスタ５３のソースＳ５３は電流源５１に接続され、ドレインＤ５３はトランジスタ５５のゲートＧ５５及びトランジスタ５６のゲートＧ５６と、トランジスタ５６のドレインＤ５６に接続され、ゲートＧ５３は出力線ＯＵＴＰに接続される。

トランジスタ５４もまた、能動負荷（負荷ＭＯＳ及びスイッチＭＯＳ）として機能し、例えばＰ型ＭＯＳトランジスタを含んで構成される。即ち、トランジスタ５４のドレインＤ５４はトランジスタ５５のドレインＤ５５と、オペアンプ１０Ｅにおける出力電圧制御端子ＶＦＥＤに接続され、ソースＳ５４は電流源５１に接続され、ゲートＧ５４はＭＯＳトランジスタ３０及び４０と、出力コモン信号生成回路における抵抗２３及び電流源２４に接続される。

トランジスタ５５は、電圧電流変換素子として機能し、例えばＮ型ＭＯＳトランジスタを含んで構成される。即ち、トランジスタ５５のドレインＤ５５はトランジスタ５４のドレインＤ５４及びオペアンプ１０Ｅにおける出力電圧制御端子ＶＦＥＤに接続され、ソースＳ５５は接地線ＧＮＤに接続され、ゲートＧ５５はトランジスタ５２のドレインＤ５２、トランジスタ５３のドレインＤ５３、トランジスタ５６のドレインＤ５６及びゲートＧ５６に接続される。

トランジスタ５６は、電圧電流変換素子として機能し、例えばＮ型ＭＯＳトランジスタを含んで構成される。即ち、トランジスタ５６のドレインＤ５６は、トランジスタ５２のドレインＤ５２、トランジスタ５３のドレインＤ５３、トランジスタ５６のゲートＧ５６及びトランジスタ５５のゲートＧ５５に接続される。トランジスタ５６のソースＳ５６は接地線ＧＮＤに接続され、トランジスタ５６のゲートＧ５６は、トランジスタ５２のドレインＤ５２、トランジスタ５３のドレインＤ５３、トランジスタ５６のドレインＤ５６に接続される。

かかる構成の出力コモン電圧帰還回路５０において、出力コモン電位ＶＣＭが、出力コモン信号線ＣＯＭの電位より高い場合、トランジスタ５２のゲートＧ５２及びトランジスタ５３のゲートＧ５３の電位は上昇し、該トランジスタのドレインＤ５２及びＤ５３とソースＳ５２及びＳ５３の間に流れる電流は減少する。すると、トランジスタ５５のゲートＧ５５及びトランジスタ５６のゲートＧ５６の電位は低下し、該トランジスタのドレインＤ５５及びＤ５６とソースＳ５５及びＳ５６との間に流れる電流は減少する。これにより、オペアンプ１０Ｅへ出力される出力電圧制御信号ＳＶＦＥＤの電位は上昇する。

また、かかる構成の出力コモン電圧帰還回路５０において、出力コモン電位ＶＣＭが、出力コモン信号線ＣＯＭの電位より低い場合、トランジスタ５２のゲートＧ５２及びトランジスタ５３のゲートＧ５３の電位は低下し、該トランジスタのドレインＤ５２及びＤ５３とソースＳ５２及びＳ５３の間に流れる電流は増加する。すると、トランジスタ５５のゲートＧ５５及びトランジスタ５６のゲートＧ５６の電位は上昇し、該トランジスタのドレインＤ５５及びＤ５６とソースＳ５５及びＳ５６との間に流れる増加は減少する。これにより、オペアンプ１０Ｅへ出力される出力電圧制御信号ＳＶＦＥＤの電位は低下する。

即ち、出力コモン電圧帰還回路５０は、出力コモン電位ＶＣＭと出力コモン信号線ＣＯＭの電位との比較を行い、出力コモン電圧ＶＣＭが出力コモン信号線ＣＯＭの電位より高い場合、出力電圧制御信号ＳＶＦＥＤの電位を上昇させる。また、出力コモン電圧帰還回路５０は、出力コモン電圧ＶＣＭが出力コモン信号線ＣＯＭの電位より低い場合、出力電圧制御信号ＳＶＦＥＤの電位を低下させる。

従って、本実施形態に係る遅延装置１Ｅにおいて、出力線ＯＵＴＰ及びＯＵＴＮの出力コモン電位ＶＣＭが出力コモン信号線ＣＯＭの電位より高い場合、出力コモン電圧帰還回路５０は、出力電圧制御信号ＳＶＦＥＤの電位を上昇させ、該信号をオペアンプ１０Ｅへ出力する。オペアンプ１０Ｅは該信号に従い、出力線ＯＵＴＰ及びＯＵＴＮの電位を低下させる。また、出力線ＯＵＴＰ及びＯＵＴＮの出力コモン電位ＶＣＭが出力コモン信号線ＣＯＭの電位より低い場合、出力コモン電圧帰還回路５０は、出力電圧制御信号ＳＶＦＥＤの電位を低下させ、該信号をオペアンプ１０Ｅへ出力する。オペアンプ１０Ｅは、該信号に従い、出力線ＯＵＴＰ及びＯＵＴＮの電位を上昇させる。

これにより、本実施形態に係る遅延装置１Ｅは、前述した実施形態における遅延装置１Ｄが有する機能に加えて、出力コモン電圧帰還回路５０と、オペアンプ１０Ｅとで負帰還を構成することで、出力線ＯＵＴＰ及びＯＵＴＮの出力コモン電圧ＶＣＭを、出力信号生成回路２０Ｄで生成される出力コモン信号ＳＣＯＭの電位に補正することができる。

出力コモン信号生成回路２０Ｄ、ＭＯＳトランジスタ３０及び４０の機能及び構成に関しては、上記実施形態と同じであるため、説明を省略する。

なお本実施形態においては、出力コモン信号ＳＣＯＭの生成は、出力コモン信号生成回路２０Ｄによって行われているが、これに限られるものではなく、出力コモン信号生成回路２０によって行われても良いし、或いは全く別の手段によって行われても良い。

上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。

例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。

また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を、適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。

本発明は、半導体集積回路の分野に広く利用することができる。

１…遅延装置
１０…オペアンプ
１１，１２…トランジスタ
１３，１４…抵抗
１５…電流源
２０…出力コモン信号生成回路
２１，２２，２３…抵抗
２４…電流源
３０，３２，４０，４２…ＭＯＳトランジスタ
５０…出力コモン電圧帰還回路
５１…電流源
５２，５３，５４，５５，５６…トランジスタ

Claims (8)

1. 電源線と接地線とに接続され、相補の関係にある一対の入力信号を所定の利得に従って増幅し、一対の出力信号として出力するオペアンプと、
   前記一対の出力信号に基づいて出力コモン信号を生成し出力する出力コモン信号生成回路と、
   前記一対の出力信号と前記出力コモン信号とに基づいて電荷容量を形成する一対のＭＯＳトランジスタと、
   を備える遅延装置。
2. 前記一対のＭＯＳトランジスタのそれぞれにおいて、該ＭＯＳトランジスタのドレインとソースとが接続され、
   前記一対のＭＯＳトランジスタの一方は、前記一対の出力信号を伝送する一対の出力線の一方と前記出力コモン信号を伝送する出力コモン信号線とに接続され、
   前記ＭＯＳトランジスタの他方は、前記一対の出力線の他方と前記出力コモン信号線とに接続される、
   請求項１記載の遅延装置。
3. 前記出力コモン信号生成回路は、前記一対の出力信号間の電位差を分圧することによって、前記出力コモン信号を生成する、請求項１乃至２記載の遅延装置。
4. 前記出力コモン信号生成回路は、前記電位差を分圧するための少なくとも２つの抵抗を含む、請求項３記載の遅延装置。
5. 前記出力コモン信号生成回路は、前記電源線と前記接地線との間の電位差を分圧することによって、前記出力コモン信号を生成する、請求項１乃至２記載の遅延装置。
6. 前記出力コモン信号生成回路は、前記電位差を分圧するための少なくとも１つの抵抗及び電流源を含む、請求項５記載の遅延装置。
7. 前記一対の出力信号及び前記出力コモン信号に基づいて、前記出力コモン信号の電位と前記一対の出力信号の中間電位とが一致するように、前記オペアンプを制御する出力コモン電圧帰還回路をさらに備える、請求項１乃至６記載の遅延装置。
8. 前記オペアンプは、前記一対の出力信号の電位を制御する出力電圧制御端子を含み、
   前記出力コモン電圧帰還回路は、
   前記一対の出力信号を受ける一対の第１のトランジスタと、前記出力コモン信号を受ける第２のトランジスタとを含み、
   前記一対の第１のトランジスタは、前記電源線と前記接地線との間に並列的に接続され、
   前記一対の第１のトランジスタと前記第２のトランジスタは、前記電源線と前記接地線との間に並列的に接続され、
   前記出力コモン電圧帰還回路は、
   前記一対の第１のトランジスタを流れる電流量の合計と、前記第２のトランジスタを流れる電流量との差に基づく信号電位を、前記オペアンプの出力電圧制御端子に出力するように構成される、
   請求項７記載の遅延装置。