KR100972317B1 - 반도체 회로 - Google Patents

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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

복수의 단계들에서 차동 클럭 신호들을 버퍼링하는 종래의 회로에서는, 회로를 구성하는 트랜지스터들의 변이에 의한 듀티비 (duty ratio) 들의 악화가 보상되지 않았다. 또한, 듀티비들을 보상하는 효과를 증가시키려는 시도가 증가하는 경우, 회로의 사이즈가 증가하며 소모되는 회로 전류 또한 따라서 증가한다. 본 발명에 따른 반도체 회로는, 입력 차동 신호들을 수신하는 차동 입력부, 차동 입력부로의 전압 입력에 따라 출력 차동 신호를 출력하는 차동 신호 출력 단자들, 차동 신호 출력 단자들로부터 출력된 신호들의 DC 성분들을 추출하는 로우-패스 필터, 및 차동 입력부에 접속된 부하 저항부는를 포함하고, 저항 값들은 로우-패스 필터로 추출된 신호들의 DC 성분들에 기초하여 결정된다.
반도체, 회로, 듀티비, 트랜지스터

Description

반도체 회로{SEMICONDUCTOR CIRCUIT}
본 발명은 반도체 회로에 관한 것이며, 더욱 상세하게는, 출력 차동 신호의 듀티비의 악화를 보상하는 반도체 회로에 관한 것이다.
최근에, 고속 신호들의 송신 시스템으로서, 전류 모드 논리 (CML; Current Mode Logic) 에 관심이 집중된다. 차동 신호 송신 시스템은 CML 에서의 신호들의 송신을 위해 이용된다. 또한, 작은 진폭의 신호 레벨 (이하, CML 레벨로서 지칭됨) 이 CML 에서 이용되고, 큰 진폭의 신호 레벨 (이하, 인가 전압으로부터 접지 전압까지의 범위인 MOS 레벨로서 지칭됨) 은 신호들이 송신되는 내부 회로에서 이용된다.
여기서, 도 15 는, CML 레벨의 작은 신호들로서 차동 클럭 신호들을 입력하고, 차동 클럭 신호들을 CMOS 레벨 신호들과 같은 큰 진폭의 차동 클럭 신호들로 변환하여, 큰 진폭의 차동 클럭 신호들을 분산한다. 도 15 에 도시된 바와 같이, 회로 (1500) 에서는, 우선, CML 레벨의 작은 신호들로서의 차동 클럭 신호들 IT1 및 IB1 가, 복수의 스테이지 차동 증폭기들 (1511 및 1512) 로 구성된 차동 버퍼링 회로 (1510) 에 의해 CMOS 레벨의 차동 클럭 신호들 IT2 및 IB2 로 증폭되어 변환된다. 연속적으로, 차동 클럭 신호들 IT2 및 IB2 가 복수의 스테이지들의 CMOS 인버터들 (1521) 로 구성된 멀티스테이지 버퍼링 회로 (1520) 로 입력되어, 차동 클럭 신호들 OT 및 OB 가 출력된다.
차동 증폭기 (1511 및 1512) 각각으로서, 도 16 에 도시된 바와 같은 트랜지스터들 (1601 내지 1606) 로 구성된 차동 증폭기 (1600), 트랜지스터들 (1607 내지 1610) 및 트랜지스터 게이트 (1611) 를 차동 증폭기 (1600) 에 부가함으로써 형성된 차동 증폭기 (1700) 등이 이용된다.
멀티스테이지 버퍼링 회로 (1520) 는 그 각각이 도 18 에 도시된 CMOS 인버터들 (1521) 을 포함한다. 이러한 멀티스테이지 버퍼링 회로 (1520) 는, 입력 차동 클럭 신호들 IT2 및 IB2 의 듀티비가 악화되는 경우 듀티비의 악화를 보상하는 기능을 갖지 않는다.
반면, 입력 차동 클럭 신호들의 듀티비들의 악화를 보상하기 위해, 교차-커플링된 CMOS 인버터들 (이하, CMOS 인버터 교차-커플링 회로로 지칭됨) 로 구성된 회로를 갖는 회로가 미국 특허 번호 제 5,621,340 호에 개시된다. 그러나, CMOS 인버터 교차-커플링 회로를 이용한 회로에서는, 듀티비의 악화가 몇몇 케이스들에서에서 보상될 수도 있고, 이외의 케이스들에서는 보상되지 않을 수도 있다. 이하, CMOS 인버터 교차-커플링 회로를 이용하는 멀티스테이지 버퍼링 회로 (1920) 에서, 듀티비의 악화가 보상될 수도 있는 케이스 및 듀티비의 악화가 보상될 수 없을 수도 있는 케이스에 대해 설명한다.
여기서, 도 20a 의 시간 챠트에서 도시된 바와 같은 이러한 입력 차동 클럭 신호들 IT2 및 IB2 가 멀티스테이지 버퍼링 회로 (1920) 로 입력된다. 입력 차동 신호들 IT2 (포지티브 위상) 및 IB2 (네거티브 위상) 모두 짧은 하이 레벨 및 긴 로우 레벨의 듀티비들의 악화들을 나타낸다. 이러한 입력 차동 클럭 신호들 IT2 및 IB2 가 멀티스테이지 버퍼링 회로 (1920) 에 입력되는 경우, CMOS 인버터 교차-커플링 회로 (1921) 는 신호 파형들의 상승 에지들 및 하강 에지들을 둔화 (dull) 시킨다. 결과적으로, 도 20b 에 도시된 바와 같은 이러한 출력 차동 클럭 신호들 OT 및 OB 가 멀티스테이지 버퍼링 회로 (1920) 로부터 출력된다. 출력 차동 클럭 신호들 OT 및 OB 에서, 듀티비들의 악화들은 도 20b 로부터 이해되는 바와 같이 보상된다. 입력 차동 클럭 신호들 IT2 (포지티브 위상) 및 IB2 (네거티브 위상) 모두가 상기 케이스와는 대조적으로 긴 하이 레벨 및 짧은 로우 레벨을 나타내는 경우, 멀티스테이지 버퍼링 회로 (1920) 는 동일한 방식으로 듀티비들의 악화들을 보상한다.
연속적으로, 도 21a 의 시간 챠트에 도시된 바와 같은 이러한 차동 클럭 신호들 IT2 및 IB2 가 멀티스테이지 버퍼링 회로 (1920) 에 입력된다. 입력 차동 신호들 IT2 (포지티브 위상) 및 IB2 (네거티브 위상) 는, IT2 (포지티브 위상) 의 하이 레벨은 짧고 IB2 (네거티브 위상) 의 로우 레벨은 긴 듀티비들의 악화들을 나타낸다. 이러한 경우, 멀티스테이지 버퍼링 회로 (1920) 는 입력 차동 클럭 신호들 IT2 및 IB2 의 듀티비들의 악화들을 보상할 수 없다. 그 이유는, 클럭 신호 IT2 및 클럭 신호 IB2 의 차이는 위상이 반전된 것 뿐이며, 따라서, 클럭 신호 IT2 및 클럭 신호 IB2 의 위상들로부터 반전된 위상들을 갖는 신호들이 또한 CMOS 인버터 교차-커플링 회로 (1921) 의 단자들 모두에 출력된다. 결과적으로, 도 21b 에 도시된 바와 같은 악화된 듀티비들을 갖는 차동 클럭 신호들 OT 및 OB 가 멀티스테이지 버퍼링 회로 (1920) 로부터 출력된다. 또한, IT2 (포지티브 위상) 의 하이 레벨은 길고 IB2 (네거티브 위상) 의 로우 레벨은 짧은 입력 차동 클럭 신호들 IT2 및 IB2 에 관해서도, 듀티비들의 악화들이 보상될 수 없다.
여기서, 멀티스테이지 버퍼링 회로 (1920) 로 입력된 입력 차동 클럭 신호들은 전술한 차동 버퍼링 회로 (1510) 로부터 출력된 신호인 IT2 및 IB2 이다. 여기서, 악화된 듀티비들을 갖는 입력 차동 클럭 신호들 IT1 및 IB1 이 차동 버퍼링 회로 (1510) 로 입력되거나, 차동 버퍼링 회로 (1510) 가 입력 오프셋을 갖는 경우, 도 22 에 도시된 바와 같은 악화된 듀티비들을 갖는 이러한 차동 신호들이 출력된다. 악화된 듀티비들을 갖는 이러한 차동 클럭 신호들은, CMOS 레벨의 차동 클럭 신호들로 변환되는 경우, 도 21a 에 도시된 바와 같이 IT2 (포지티브 위상) 의 하이 레벨은 짧고 IB2 (네거티브 위상) 의 로우 레벨은 긴 악화된 듀티비들을 갖는 클럭 신호들이 된다. 결과적으로, 이러한 신호들이 멀티스테이지 버퍼링 회로 (1920) 와 같은 이러한 회로에 입력되는 경우, 문제는 출력 클럭 신호들의 듀티비들의 악화들이 보상될 수 없다는 것이다.
또한, 멀티스테이지 버퍼링 회로 (1920) 에서 듀티비들의 악화들이 상기 언급된 바와 같은 CMOS 인버터 교차-커플링된 회로 (1921) 로 보상된다. 결과적으로, CMOS 인버터 교차-커플링 회로 (1921) 가 접속된 노드 이후의 회로에서 발생하는 듀티비들의 악화들은 보상되지 않는다. 결과적으로, 듀티비들의 악화들을 보상하는 효과는, CMOS 인버터 교차-커플링 회로 (1921) 가 멀티스테이지 버퍼링 회로에 후속하는 스테이지에 접속된 경우 획득된다. 그러나, 멀티스테이지 버퍼링 회로에 후속하는 회로의 사이즈가 크기 때문에, 후속 스테이지에 접속된 CMOS 인버터 교차-커플링 회로 (1921) 의 회로 사이즈도 또한 크다. 그 후, 수반되는 문제는 회로의 소모된 전기적 전류가 또한 증가한다는 것이다.
또한, 멀티스테이지 버퍼링 회로 (1920) 을 구성하는 트랜지스터들의 상대적인 변화들에 의한 출력 차동 클럭 신호들 OT 및 OB 의 듀티비들이 또한 악화된다. 그러나, 이러한 케이스에서의 듀티비들의 악화들은 멀티스테이지 버퍼링 회로 (1920) 로 보상될 수 없다.
한편, JP-A 제 평 11 (1999) - 274902 호는 차동 수신기의 차동 출력에 로우-패스 필터를 접속하고, 로우-패스 필터의 출력에서의 차이를 증폭하여, 그 차이를 차동 수신기의 입력에 피드백함으로써 듀티비들을 보상하는 기술을 개시한다. 그러나, 이 기술의 문제는, 보상을 위한 차동 증폭기를 구성하는 트랜지스터들과 같은 엘리먼트들이 변화들을 갖는 경우, 입력 오프셋은 보상될 수 없어 입력 차동 신호들의 듀티비들이 악화된다는 점이다.
종래 기술에 따른 멀티스테이지 버퍼링 회로는 회로를 구성하는 트랜지스터들의 변화들에 의한 듀티비들의 악화들, 또는 예를 들어, 도 12a 에 도시된 바와 같은 반전되기만 한 입력 차동 클럭 신호들 등의 듀티비들의 악화들을 보상할 수 없다.
본 발명에 따른 반도체 회로는, 입력 차동 신호들을 수신하는 차동 입력부, 차동 입력부로의 전압 입력에 따라 출력 차동 신호를 출력하는 차동 신호 출력 단자들, 차동 신호 출력 단자들로부터 출력된 신호들의 DC 성분들을 추출하는 로우-패스 필터, 및 차동 입력부에 접속된 부하 저항부는를 포함하고, 저항 값들은 로우-패스 필터로 추출된 신호들의 DC 성분들에 기초하여 결정된다.
본 발명에 따른 반도체 회로에서, 로우-패스 필터로 추출되고, 차동 신호 출력 단자들로부터 출력되며, 듀티비들의 악화들을 갖는 신호들의 DC 전압 성분들은, 입력 차동 신호들을 수신하는 차동 입력부에 접속된 부하 저항부로 피드백된다. 부하 저항부의 저항 값들이 피드백된 DC 전압 성분들에 의해 결정될 수도 있도록 피드백 루프가 구성된다. 그 결과, 차동 신호 출력 단자들로부터 출력된 차동 신호들에서의 듀티비들의 악화들이 피드백 루프를 구성하는 회로에 의해 보상된다.
본 발명은 간단한 회로로, 회로를 구성하는 트랜지스터들의 변화들에 의한 듀티비들의 악화들, 및 종래 멀티스테이지 버퍼링 회로에서 보상되지 않은 단순히 반전된 입력 차동 클럭 신호들의 듀티비들의 악화들을 보상하는 것을 가능하게 한다.
제 1 실시형태
본 발명에 따른 제 1 실시형태를 도면들을 참조하여 이하 상세히 설명한다. 제 1 실시형태에서, 본 발명이 멀티스테이지 버퍼링 회로 (100) 에 적용된다.
제 1 실시형태에 따른 멀티스테이지 버퍼링 회로 (100) 의 회로 구조의 예가 도 1 에 도시된다. 멀티스테이지 버퍼링 회로 (100) 는 CMOS 인버터 회로들 (110a 및 110b), 부하 저항들 (120a 및 120b), CMOS 인버터 회로들 (130a 및 130b), CMOS 인버터 회로들 (140a 및 140b), 로우-패스 필터 (150), 및 CMOS 인버터 교차-커플링 회로 (160) 를 가진다.
CMOS 인버터 회로들 (110a 및 110b) 은 입력 차동 신호들 IT 및 IB 를 수신 및 버퍼링하여, 차동 신호들 PB 및 PT 를 출력한다.
CMOS 인버터 회로 (110a) 는 부하 트랜지스터로서 CMOS 트랜지스터 (P111a) 및 구동 트랜지스터로서 NMOS 트랜지스터 (N111a) 를 갖는다. 입력 차동 신호들 IT 및 IB 중 하나인 신호 IT (이하, IT 로서 지칭됨) 가 PMOS 트랜지스터 (P111a) 및 NMOS 트랜지스터 (N111a) 의 게이트들 모두에 입력된다. 또한 PMOS 트랜지스터 (P111a) 의 드레인과 NMOS 트랜지스터 (N111a) 의 드레인이 노드 A1 에서 서로 접속된다. 이에 의해, CMOS 인버터 회로 (110a) 는 신호 IT 를 버퍼링 하여 반전된 차동 신호들 PT 및 PB 중 하나인 신호 PB (이하, PB 로서 지칭됨) 를 노드 A1 으로 출력한다.
마찬가지로, CMOS 인버터 회로 (110b) 는 부하 트랜지스터로서 PMOS 트랜지스터 (P111b) 및 구동 트랜지스터로서 NMOS 트랜지스터 (N111b) 를 갖는다. 입력 차동 신호들 IT 및 IB 중 다른 하나인 신호 IB (이하, IB 로서 지칭됨) 가 PMOS 트랜지스터 (P111b) 및 NMOS 트랜지스터 (N111b) 의 게이트들 모두에 입력된다. 또한, PMOS 트랜지스터 (P111b) 의 드레인과 NMOS 트랜지스터 (N111b) 의 드레인이 노드 A2 에서 서로 접속된다. 이에 의해 CMOS 인버터 회로 (110b) 는 신호 IB 를 버퍼링하여 반전된 차동 신호들 PT 및 PB 중 다른 하나인 신호 PT (이하, PT 로서 지칭됨) 가 노드 A2 로 출력된다.
여기서, CMOS 인버터 회로들 (110a 및 110b) 은 본 발명에서 언급된 차동 입력부로서 기능한다. 또한, 노드들 (A1 및 A2) 은 본 발명에서 언급된 차동 출력 단자들로서 기능한다.
부하 저항들 (120a 및 120b) 은 CMOS 인버터 회로 (110a 및 110b) 에 각각 직렬로 접속된다. 부하 저항 (120a) 은 PMOS 트랜지스터 (P121a) 및 NMOS 트랜지스터 (N121a) 를 갖는다. 로우 패스 팰터 (150) 로부터 출력된 DC 신호들 RT 및 RB 중 하나인 신호 RB (이하, RB 로서 지칭됨) 가 PMOS 트랜지스터 (P121a) 및 NMOS 트랜지스터 (N121a) 의 게이트들 모두에 입력된다. 또한, PMOS 트랜지스터 (P121a) 의 소스는 인가 전압 단자에 접속되고, PMOS 트랜지스터 (P121a) 의 드레인은 PMOS 트랜지스터 (P111a) 의 소스에 접속된다. NMOS 트랜지스터 (N121a) 의 드레인은 NMOS 트랜지스터 (N111a) 의 소스에 접속되고, NMOS 트랜지스터 (N121a) 의 소스는 접지 단자에 접속된다.
부하 저항 (120b) 은 PMOS 트랜지스터 (P121b) 및 NMOS 트랜지스터 (N121b) 를 갖는다. 로우 패스 필터 (150) 로부터 출력된 DC 신호들 RT 및 RB 중 다른 하나인 신호 RT (이하, RT 로서 지칭됨) 가 PMOS 트랜지스터 (P121b) 및 NMOS 트랜지스터 (N121b) 의 게이트들 모두에 입력된다 또한, PMOS 트랜지스터 (P121b) 의 소스는 인가 전압 단자에 접속되고, PMOS 트랜지스터 (P121b) 의 드레인은 PMOS 트랜지스터 (P111b) 의 소스에 접속된다. NMOS 트랜지스터 (N121b) 의 드레인은 NMOS 트랜지스터 (N111b) 의 소스에 접속되고, NMOS 트랜지스터 (N121b) 의 소스는 접지 단자에 접속된다.
CMOS 인버터 회로들 (130a 및 130b) 이 차동 신호들 PB 및 PT 을 버퍼링하고 반전하여 이들을 차동 신호들 QT 및 QB 로서 각각 노드들 (B1 및 B2) 로 출력한다.
CMOS 인버터 회로들 (140a 및 140b) 은 차동 신호들 QT 및 QB 을 버퍼링하고 반전하여 이들을 차동 신호들 OB 및 OT 로서 각각 노드들 (C1 및 C2) 에 출력한다. 여기서, 차동 신호들 OB 및 OT 는 멀티스테이지 버퍼링 회로 (100) 의 최종 출력 차동 신호들이다.
로우-패스 필터 (150) 는 차동 신호들 OB 및 OT 를 수신하여 부하 저항들 (120a 및 120b) 에 각각의 신호들의 DC 성분들인 전압 신호들 RB 및 RT 를 출력한다. 로우-패스 필터 (150) 는 트랜스퍼 게이트들 (151a 및 151b) 및 게이트 캐패시터부 (152) 를 구성하는 PMOS 트랜지스터들 (P152a 및 P152b) 을 갖는다. 트랜스퍼 게이트 (151a) 와 트랜스퍼 게이트 (151b) 의 결합은 본 발명에서 언급된 저항부를 구성하고, 게이트 캐패시터부 (152) 는 본 발명에서 언급된 캐패시터부이다. 트랜스퍼 게이트 (151a 및 151b) 는 노드들 (C1 및 D1) 및 노드들 (C2 및 D2) 에 각각 접속된다. 게이트 캐패시터부 (152) 를 구성하는 PMOS 트랜지스터 (P152a) 에서, 게이트는 노드 (D2) 에 접속되고 소스 및 드레인은 노드 (D1) 에 접속된다. 마찬가지로, 게이트 캐패시터부 (152) 를 구성하는 PMOS 트랜지스터 (P152b) 에서, 게이트는 노드 (D1) 에 접속되고 소스 및 드레인은 노드 (D2) 에 접속된다.
여기서, 트랜지스터 게이트들 (151a 및 151b) 은 로우-패스 필터 (150) 의 저항성 소자들로서 이용된다. PMOS 트랜지스터들 (P152a 및 P152b) 에서, 트랜지스터들의 게이트 캐패시터들은 로우-패스 필터 (150) 의 용량성 소자들로서 이용된다. 즉, RC 로우-패스 필터는 트랜스퍼 게이트들 (151a 및 151b) 의 저항들 및 PMOS 트랜지스터들 (P152a 및 152b) 의 게이트 캐패시턴스들로 형성된다. 그렇게 함으로써, 로우패스 필터 (150) 는 신호들 RB 및 RT 로서 멀티스테이지 버퍼링 회로 (100) 의 최종 출력인 차동 신호들 OB 및 OT 로부터 추출된 DC 성분들의 전압을 출력할 수 있다.
CMOS 인버터 교차-커플링 회로 (160) 는 CMOS 인버터들 (161a 및 161b) 을 갖는다. CMOS 인버터 (161a) 의 입력과 CMOS 인버터 (161b) 의 출력이 노드 (A1) 에 접속된다. 마찬가지로, CMOS 인버터 (161a) 의 출력과 CMOS 인버터 (161b) 의 입력이 노드 (A2) 에 접속된다. CMOS 인버터 교차-커플링 회로 (160) 는 노드들 (A1 및 A2) 에 인가된 차동 신호들 PB 및 PT 의 파형의 상승 에지 및 하강 에지를 둔화한다.
이하, 도 1 에 도시된 멀티스테이지 버퍼링 회로 (100) 의, 도 2 에 도시된 파형 챠트들에 기반하여 동작들은 설명한다. 도면에 도시된 CMOS 레벨의 입력 차동 신호들 IT 및 IB 는, 종래 기술의 도 21a 에서 도시된 바와 같은 IT (포지티브 위상) 의 하이 레벨은 짧고 IB (네거티브 위상) 의 로우 레벨은 긴 차동 클럭 신호들이다.
첫째, 입력 차동 신호들 IT 및 IB 가 멀티스테이지 버퍼링 회로 (1OO) 에서 제 1 스테이지 버퍼링 회로들인 CMOS 인버터들 (110a 및 110b) 로 각각 입력된다. 입력 차동 신호들 IT 및 IB 은 각각 CMOS 인버터들 (110a 및 110b) 에서 버퍼링되어 차동 신호들 PB 및 PT 로 반전된다. 차동 신호들 PB 및 PT 의 파형의 상승 에지 및 하강 에지들이 CMOS 인버터 교차-커플링 회로 (160) 에 의해 둔화된다. 연속적으로, 차동 신호들 PB 및 PT 는 각각 제 2 스테이지 버퍼링 회로들인 CMOS 인버터들 (13Oa 및 130b) 로 입력된다. 차동 신호들 PB 및 PT 가 각각 CMOS 인버터들 (130a 및 130b) 로 버퍼링되어 차동 신호들 QT 및 QB 로 반전된다. 또한, 차동 신호들 QT 및 QB 는 각각 제 3 스테이지 버퍼링 회로들인 CMOS 인버터들 (140a 및 140b) 로 입력된다. 차동 신호들 QT 및 QB 는 각각 CMOS 인버터들 (140a 및 140b) 에서 버퍼링되어 출력 차동 신호들 OB 및 OT 로 반전된다. 출력 차동 신호들 OB 및 OT 는 멀티스테이지 버퍼링 회로 (100) 로부터 최종적으로 출력된 차동 클럭 신호들이다.
또한, 출력 차동 신호들 OB 및 OT 는 로우-패스 필터 (150) 에 의해 평활화되고, 그 즉시 DC 전압 성분들이 추출되어, 성분들은 DC 전압의 신호들 RB 및 RT 로서 각각 출력된다. 여기서, 출력 차동 신호들 OB 및 OT 에서 듀티비들의 악화들이 존재하는 경우, DC 전압 형태에서의 신호들 RB 및 RT 의 전위들이 듀티비들의 악화들의 진폭에 따라 상승하거나 하강한다.
예를 들어, 도 2 에 도시된 입력 차동 신호들 IT 및 IB 는, 전술한 바와 같이 IT (포지티브 위상) 의 하이 레벨은 짧고 IB (네거티브 위상) 의 로우 레벨은 긴 차동 클럭 신호들이며, 듀티비들은 악화된다. 그 결과, 멀티스테이지 버퍼링 회로 (100) 로부터 최종적으로 출력된 출력 차동 신호들 OB 및 OT 가 또한 악화된 듀티비들을 갖는 신호들이다. 그 결과, 도 2 에 도시된 바와 같이, 로우-패스 필터 (150) 로부터의 출력인 신호 OB 를 평활화함으로써, 즉, 신호 OB 의 DC 전압 성분을 추출함으로써 생성된 신호 RB 는, 신호 OT 를 평활화함으로써, 즉, 신호 OT 의 DC 전압 성분을 추출함으로써 생성된 신호 RT 보다 높은 전위로 출력된다.
신호들 RB 및 RT 는 각각 제 1 스테이지 버퍼링 회로들인 CMOS 인버터들 (110a 및 110b) 에 접속된 부하 저항들 (120a 및 120b) 에 피드백된다. 그 후, 신호들 RB 및 RT 로, 부하 저항들 (120a 및 120b) 는 차동 입력부들 (110a 및 110b) 에서의 입력의 오프셋들을 각각 조정한다. 조정에 의해, 신호 IT 의 입력의 오프셋은 감소하고, CMOS 인버터 (110a) 로부터 출력된 신호 PB 의 전위는 낮아지며, 신호 IB 의 입력의 오프셋은 증가하고, CMOS 인버터 (110b) 로부터 출력된 신호 PT 의 전위는 상승한다. 이것은, CMOS 인버터들 (110a 및 110b) 의 각각 의 출력 신호들인 차동 신호들 PB 및 PT 의 수직 진폭들이 제어되고, 듀티비들의 악화들이 보상됨을 의미한다. 그 결과, 제 2 스테이지 버퍼링 회로들로서 CMOS 인버터들 (130a 및 130b) 의 각각의 출력들인 차동 신호들 QT 및 QB 에서의 듀티비들이 악화들이 또한 보상된다. 마찬가지로, 제 3 스테이지 버퍼링 회로들로서 CMOS 인버터들 (140a 및 140b) 의 각각의 출력들인 차동 신호들 OB 및 OT 에서의 듀티비들이 악화들이 또한 보상된다.
보상의 효과는, 멀티스테이지 버퍼링 회로 (100) 의 최종 출력들인 각각의 출력 차동 신호들 OB 및 OT 에 대응하는 신호들 RB 및 RT 를 각각 제 1 스테이지 CMOS 인버터들 (110a 및 110b) 로 피드백하도록, 멀티스테이지 버퍼링 회로 (100) 가 구성된다는 사실로부터 획득된다. 그 결과, 멀티스테이지 버퍼링 회로 (100) 는 입력 차동 신호들 IT 및 IB 에서의 듀티비들의 악화들뿐만 아니라, CMOS 인버터들 (130a 및 130b) 및 CMOS 인버터들 (140a 및 140b) 을 구성하는 트랜지스터들의 상대적인 변화들에 의한 듀티비들의 악화들을 효과적으로 개선한다.
예를 들어, 듀티비들의 악화들을 갖지 않는 입력 차동 신호들 IT 및 IB 가 입력되지만, 출력 차동 신호들 OB 및 OT 에서의 듀티비들은, CMOS 인버터들 (110a 및 110b 내지 140a 및 140b) 을 구성하는 트랜지스터들의 상대적인 변화들로 인해 악화되는 케이스를 가정한다. 이러한 경우, 로우-패스 필터 (150) 에 의해 출력 차동 신호들 OB 및 OT 로부터 추출된 신호 RB 및 RT 는 CMOS 인버터들 (110a 및 110b 내지 140a 및 140b) 에 의한 오프셋들에 따라 상승하거나 하강한다. 그 결과, CMOS 인버터들 (110a 및 110b) 에 각각 피드백된 신호들 RB 및 RT 는 오프셋 들을 감소시키도록 각각 부하 저항들 (120a 및 120b) 을 제어한다.
상기 결과로부터, 도 21a 에 도시된 바와 같은 IT (포지티브 위상) 의 하이 레벨은 짧고, IB2 (네거티브 위상) 의 로우 레벨은 긴, 악화된 듀티비들을 갖는 차동 클럭 신호들이 입력되는 경우 종래 기술은 보상 효과를 갖지 않지만, 멀티스테이지 버퍼링 회로 (100) 는 출력 신호들에서 듀티비들의 악화들을 보상하는 효과를 갖는다. 또한, 종래 기술은 회로들을 구성하는 트랜지스터들의 상대적인 변화들에 의한 듀티비들의 악화들을 보상하는 효과를 갖지 않지만, 멀티스테이지 버퍼링 회로 (100) 는 출력 신호들에서의 듀티비들의 악화들을 보상하는 효과를 갖는다.
또한, 본 발명에 부가된 회로들은 로우-패스 필터 (150) 및 부하 저항들 (120a 및 120b) 만이어서, 회로 사이즈의 증가가 작다. 또한, 본 발명의 부가적인 이점은, 로우-패스 필터 (150) 및 부하 저항들 (120a 및 120b) 의 부가로 인한 전력 소모의 증가가 거의 무시할 만큼 작다는 것이다.
여기서, CMOS 인버터 교차-커플링 회로 (160) 가 제 1 실시형태에 따른 멀티스테이지 버퍼링 회로 (100) 에서 이용되는 경우에 획득된 효과들이 이하 설명된다. 멀티스테이지 버퍼링 회로 (300) 가 본 발명의 수정된 예로서 도 3 에 도시된다. 또한, 멀티스테이지 버퍼링 회로 (300) 가 멀티스테이지 버퍼링 회로 (100) 와 비교되면서, CMOS 교차-커플링 회로 (160) 를 이용한 효과들이 또한 설명된다. 멀티스테이지 버퍼링 회로 (300) 는 CMOS 인버터 교차-커플링 회로 (160) 가 캐패시터들 (C300a 및 C300b) 로 대체된 회로 구조를 갖는다. 또한, 멀티스테이지 버퍼링 회로 (300) 의 동작에서의 파형들이 도 4 에 도시된다.
멀티스테이지 버퍼링 회로 (100 또는 300) 에서, 듀티비들의 악화들은, 신호들 RB 및 RT 에 따라 CMOS 인버터들 (110a 및 110b) 의 출력 신호들 PB 및 PT 의 전위들을 상승하거나 낮게 함으로써, 및 PB 및 PT 의 파형들에서의 상승 에지들 및 하강 에지들을 시간에 따라 둔화시킴으로써 보상된다. 파형에서의 상승 에지 및 하강 에지를 둔화하는 회로로서, 캐패시터들로 구성된 로우-패스 필터 (150) 가 도 3 에 도시된 바와 같이 일반적으로 이용된다. 결과적으로, 도 3 에 도시된 멀티스테이지 버퍼링 회로 (300) 에서, 전술한 둔화 파형들은 용량성 소자들로서 캐패시터들 (C300a 및 C300b) 을 이용하고 로우-패스 필터의 기능을 이용함으로써 형성된다.
멀티스테이지 버퍼링 회로 (100) 에서, 전술한 둔화 파형들은 상기 언급된 바와 같은 CMOS 인버터 교차-커플링 회로 (160) 로 형성된다. 예를 들어, 노드 A1 에서, CMOS 인버터 교차-커플링 회로 (160) 가 유지한 전위 및 인버터 (110a) 로부터의 출력은, 인버터들 (161a 및 161b) 의 임계 전압들까지 버스 충돌 (bus fight) 을 유발하여, 이에 의해 PB 의 파형이 둔화된다. 그러나, 일단, 인버터들 (161a 및 161b) 의 임계 전압들이 초과하면, 버스 충돌은 사라지고 PB 의 파형이 급격하게 상승하거나 하강한다. 파형이 캐패시터들을 이용한 로우-패스 필터로 둔화되는 경우 이러한 특징은 획득되지 않는다. 동일한 현상이 노드 A2 에서 또한 나타난다.
결과적으로, 도 4 의 차동 신호들 PT 및 PB 의 파형이 도 2 의 차동 신호들 PT 및 PB 의 파형들과 비교되는 경우, 도 2 의 차동 신호들 PT 및 PB 의 파형들의 진폭들은 도 4 의 차동 신호들 PT 및 PB 의 파형들의 진폭보다 크며, 다음 스테이지 CMOS 인버터들 (130a 및 130b) 의 임계 전압들, 예를 들어, VDD/2 근처의 파형들의 기울기가 가파르다.
상기 결과들로부터, 파형의 지터 (jitter) 들이 적어지고, 동작들이 더욱 안정해지며, 듀티비의 악화의 보상 범위는 멀티스테이지 버퍼링 회로 (300) 의 경우보다 멀티스테이지 버퍼링 회로 (100) 의 경우에서 확장될 수 있다. 따라서, 멀티스테이지 버퍼링 회로 (100) 의 회로 구조가 더 우수하다.
대조적으로, 멀티스테이지 버퍼링 회로 (300) 에서, 회로 동작들의 안정성 및 듀티비의 악화를 보상하는 효과는 멀티스테이지 버퍼링 회로 (100) 보다 열등하지만, 캐패시터들의 설치만이 요구되고 교차-커플 CMOS 인버터들에 대한 복잡한 회로 구조가 이용되지 않는다. 그 결과, 멀티스테이지 버퍼링 회로 (300) 는 그 구조가 간단화 될 수 있다는 이점을 갖는다.
로우-패스 필터 (150) 의 다른 구조 예들이 이하 도 5, 도 6 및 도 7 에 도시된다. 도 5 에 도시된 바와 같이, 로우-패스 필터 (150) 는, RC 로우-패스 필터의 게이트 캐패시터부 (152) 를 구성하는 PMOS 트랜지스터들 (P152a 및 P152b) 의 소스들 및 드레인들을 접지 단자들에 접속하도록 구성될 수도 있다. 그렇지 않은 경우, 도 6 에 도시된 바와 같이, 용량성 소자 (C154) 가 PMOS 트랜지스터들로 구성된 게이트 캐패시터부 (152) 대신에 이용될 수도 있다. 그러나 도 7 에 도시된 바와 같이, 저항성 소자들 (R155a 및 R155b) 이 트랜스퍼 게이트들 (151a 및 151b) 대신에 이용될 수도 있다. 또한, 게이트 캐패시터 부를 구성하는 PMOS 트랜지스터들이 NMOS 트랜지스터들로 대체될 수도 있다. 또한, 상기 복수의 구조들은 결합되어 이용될 수도 있고, 예를 들어, 저항성 소자들 (R155a 및 R155b) 은 트랜스퍼 게이트 (151a 및 151b) 대신에 이용되고, 또한, 용량성 소자 (154) 는 게이트 패캐시터부 (152) 대신에 이용된다.
또한, 제 1 스테이지 CMOS 인버터들 (110a 및 110b) 과 부하 저항들 (120a 및 120b) 사이의 접속들이 도 8 내지 도 14 에 도시된 바와 같이 구성될 수도 있다.
도 1 에서, 부하 저항들 (120a 및 120b) 이 CMOS 인버터들 (110a 및 110b) 과 각각 직렬로 접속되지만, 부하 저항들 (120a 및 120b) 은 도 8 에 도시된 바와 같이 CMOS 인버터들 (110a 및 110b) 과 병렬로 접속될 수도 있다. 즉, 부하 저항들 (120a 및 120b) 을 구성하는 PMOS 트랜지스터들 (P121a 및 P121b) 은 노드들 (A1 및 A2) 과 전원 전압 단자들 사이에 접속되고, NMOS 트랜지스터들 (N121a 및 N121b) 은 노드들 (A1 및 A2) 과 접지 단자들 사이에 접속된다. 도 8 에 도시된 회로 구조에 의해, 도 1 에 도시된 회로 구조에 의해 획득된 것들과 유사한 듀비티들의 악화들을 보상하는 동작들 및 효과가 획득된다. 그러나, 도 8 에 도시된 회로 구조에서, 전원 전압 단자와 접지 단자 사이의 트랜지스터들의 수직으로 쌓인 스테이지들의 수가 도 1 에 도시된 회로 구조의 경우보다 작아, 소모된 전류가 바람직하지 않게 증가하지만, 낮은 공급 전압으로도 동작될 수가 있다.
도 9 에서, 부하 저항들 (120a 및 120b) 은 NMOS 트랜지스터들 (N121a 및 N121b) 만으로 각각 구성되고 CMOS 인버터들 (110a 및 110b) 과 접지 단자들 사이에서 직렬로 접속된다. 도 10 에서, 부하 저항들 (120a 및 120b) 은 PMOS 트랜지스터들 (P121a 및 P121b) 만으로 각각 구성되고 CMOS 인버터들 (110a 및 110b) 과 전원 전압 단자들 사이에서 직렬로 접속된다. 도 11 에서, 부하 저항들 (120a 및 120b) 은 NMOS 트랜지스터 (N121a 및 N121b) 만으로 각각 구성되고 CMOS 인버터들 (110a 및 110b) 로서 노드들 (A1 및 A2) 과 접지 단자들 사이에서 접속된다. 도 12 에서, 부하 저항들 (120a 및 120b) 은 PMOS 트랜지스터들 (P121a 및 P121b) 만으로 각각 구성되고 CMOS 인버터들 (110a 및 110b) 의 출력으로서 노드들 (A1 및 A2) 과 전원 전압 단자들 사이에서 접속된다. 또한, 도 13 에 도시된 바와 같이, 도 10 및 도 11 에 도시된 복수의 회로들을 결합함으로써 형성된 구조가 이용될 수도 있다.
또한, CMOS 인버터들 (110a 및 110b) 은 입력 차동 신호들 IT 및 IB 의 쌍을 수신할뿐만 아니라 차동 신호들의 복수의 쌍도 수신한다. 예를 들어, 도 14 에 도시된 바와 같이, 회로 구조는, 입력 차동 신호들 I1T 및 I1B 가 CMOS 인버터들 (110a1 및 110b1) 로 각각 입력될 수도 있고, 입력 차동 신호들 I2T 및 I2B 가 CMOS 인버터들 (110a2 및 110b2) 로 각각 입력될 수도 있도록, 구성될 수도 있다. 그 후, 회로 구조는, 제어 신호 S1 및 S2 로 트랜지스터들 P1400a1, P1400b1, P1400a2, P1400b2, N1400a1, N1400b1, N1400a2, 및 N1400b2 의 스위치들을 턴 온 또는 턴 오프함으로써 2 개의 입력 차동 신호들 중 하나을 선택하기 위해 회로가 제어될 수도 있도록 회로 구조가 구조될 수도 있다.
여기서, 본 발명은 상기 실시형태에 제한되지 않으며, 본 발며의 취지로부터 벗어나지 않는 범위 내에서 임의로 수정될 수도 있다. 예를 들어, 도 1 에 도시된 바와 같은 CMOS 인버터들 (110a, 110b, 130a, 130b, 140a, 및 140b) 을 접속함으로써 형성된 3 개 스테이지 구조뿐만 아니라, CMOS 인버터 (110a 및 110b) 만으로 구성된 단일의 스테이지 구조도 채택될 수도 있다. 그렇지 않은 경우, CMOS 인버터들이 3 개 이상의 홀수의 스테이지들로 구성된 멀티스테이지 구조가 채택될 수도 있다. 이러한 멀티스테이지 구조를 채택함으로써, 입력 차동 클럭 신호들의 진폭이 더 작은 경우, 또는 더 큰 출력 부하가 구동되는 경우를 처리하는 것이 가능하다. 또한, 회로는, 트랜지스터들의 도전성 유형이 반전되도록 구성될 수도 있다.
도 1 은 제 1 실시형태에 따라 멀티스테이지 버퍼링 회로의 구조를 도시하는 다이어그램.
도 2a, 도 2b, 도 2c, 및 도 2d 는 제 1 실시형태에 따라 멀티스테이지 버퍼링 회로의 동작들에서의 파형들을 도시하는 챠트들.
도 3 은 제 1 실시형태에 따라 또 다른 멀티스테이지 버퍼링 회로의 구조를 도시하는 다이어그램.
도 4a, 도 4b, 도 4c 및 도 4d 는 제 1 실시형태에 따라 또 다른 멀티스테이지 버퍼링 회로의 동작들에서의 파형들을 도시하는 챠트들.
도 5 는 제 1 실시형태에 따라 멀티스테이지 버퍼링 회로에서의 또 다른 로우-패스 필터의 회로 구조를 도시하는 다이어그램.
도 6 은 제 1 실시형태에 따라 멀티스테이지 버퍼링 회로에서의 또 다른 로우-패스 필터의 회로 구조를 도시하는 다이어그램.
도 7 은 제 1 실시형태에 따라 멀티스테이지 버퍼링 회로에서의 또 다른 로우-패스 필터의 회로 구조를 도시하는 다이어그램.
도 8 은 제 1 실시형태에 따라 멀티스테이지 버퍼링 회로에서의 부하 저항부과 제 1 스테이지의 CMOS 인버터 사이의 접속의 또 다른 구조를 도시하는 다이어그램.
도 9 는 제 1 실시형태에 따라 멀티스테이지 버퍼링 회로에서의 부하 저항부과 제 1 스테이지의 CMOS 인버터 사이의 접속의 또 다른 구조를 도시하는 다이어그 램.
도 10 은 제 1 실시형태에 따라 멀티스테이지 버퍼링 회로에서의 부하 저항부과 제 1 스테이지의 CMOS 인버터 사이의 접속의 또 다른 구조를 도시하는 다이어그램.
도 11 은 제 1 실시형태에 따라 멀티스테이지 버퍼링 회로에서의 부하 저항부과 제 1 스테이지의 CMOS 인버터 사이의 접속의 또 다른 구조를 도시하는 다이어그램.
도 12 는 제 1 실시형태에 따라 멀티스테이지 버퍼링 회로에서의 부하 저항부과 제 1 스테이지의 CMOS 인버터 사이의 접속의 또 다른 구조를 도시하는 다이어그램.
도 13 은 제 1 실시형태에 따라 멀티스테이지 버퍼링 회로에서의 부하 저항부과 제 1 스테이지의 CMOS 인버터 사이의 접속의 또 다른 구조를 도시하는 다이어그램.
도 14 는 제 1 실시형태에 따라 멀티스테이지 버퍼링 회로에서의 부하 저항부과 제 1 스테이지의 CMOS 인버터 사이의 접속의 또 다른 구조를 도시하는 다이어그램.
도 15 는 종래 기술에 따른 반도체 회로의 일반적인 회로 구조를 도시하는 다이어그램.
도 16 은 종래 기술에 따른 반도체 회로의 차동 증폭기의 회로 구조를 도시하는 다이어그램.
도 17 은 종래 기술에 따른 반도체 회로의 또 다른 차동 증폭기의 회로 구조를 도시하는 다이어그램.
도 18 은 통상의 CMOS 인버터의 구조를 도시하는 다이어그램.
도 19 는 종래 기술에 따른 멀티스테이지 버퍼링 회로의 일반적인 구조를 도시하는 다이어그램.
도 20a 및 도 20b 는 종래 기술에 따른 멀티스테이지 버퍼링 회로의 I/O 차동 클럭 신호들을 도시하는 챠트들.
도 21a 및 도 21b 는 종래 기술에 따른 멀티스테이지 버퍼링 회로의 I/O 차동 클럭 신호들을 도시하는 챠트들. 및
도 22 는 종래 기술에 따른 반도체 회로의 차동 증폭기로부터 출력된 차동 신호들을 도시하는 챠트.
※ 도면의 주요 부분에 대한 부호의 설명 ※
1511, 1512 : 차동 증폭기들 1520 : 멀티스테이지 버퍼링 회로
1921 : CMOS 인버터 교차-커플링 회로 110a, 110b : CMOS 인버터 회로들
120a, 120b : 부하 저항들 150 : 로우-패스 필터

Claims (20)

  1. 입력 차동 신호들을 수신하는 차동 입력부;
    상기 차동 입력부로 입력된 전압들에 따라, 출력 차동 신호들을 출력하는 차동 신호 출력 단자들;
    상기 차동 신호 출력 단자들로부터 출력된 신호들의 DC 성분들을 추출하는 로우-패스 필터; 및
    상기 차동 입력부에 접속된 부하 저항부를 포함하며,
    상기 로우-패스 필터에 의해 추출된 상기 신호들의 DC 성분들에 기반하여 저항값이 결정되고,
    상기 로우-패스 필터는 저항부 및 캐패시터부를 갖고,
    상기 저항부는 제 1 트랜스퍼 게이트 및 제 2 트랜스퍼 게이트를 포함하고,
    상기 캐패시터부는 제 1 트랜지스터의 게이트 캐패시터 및 제 2 트랜지스터의 게이트 캐패시터를 포함하고,
    상기 차동 신호 출력 단자들로부터 출력된 차동 신호들 중 하나는 상기 제 1 트랜스퍼 게이트의 단자들 중 하나로 입력되고, 다른 단자는 제 1 노드에 접속되고,
    상기 제 1 트랜지스터의 드레인 및 소스는 상기 제 1 노드에 접속되고, 상기 제 1 트랜지스터의 게이트는 제 2 노드에 접속되고,
    상기 차동 신호 출력 단자들로부터 출력된 차동 신호들 중 다른 하나는 상기 제 2 트랜스퍼 게이트의 단자들 중 하나로 입력되고, 다른 단자는 상기 제 2 노드에 접속되며,
    상기 제 2 트랜지스터의 드레인 및 소스는 상기 2 노드에 접속되고, 상기 제 2 트랜지스터의 게이트는 상기 제 1 노드에 접속되는, 반도체 회로.
  2. 입력 차동 신호들을 수신하는 차동 입력부;
    상기 차동 입력부로 입력된 전압들에 따라, 출력 차동 신호들을 출력하는 차동 신호 출력 단자들;
    상기 차동 신호 출력 단자들로부터 출력된 신호들의 DC 성분들을 추출하는 로우-패스 필터; 및
    상기 차동 입력부에 접속된 부하 저항부를 포함하며,
    상기 로우-패스 필터에 의해 추출된 상기 신호들의 DC 성분들에 기반하여 저항값이 결정되고,
    상기 로우-패스 필터는 저항부 및 캐패시터부를 갖고,
    상기 저항부는 제 1 트랜스퍼 게이트 및 제 2 트랜스퍼 게이트를 포함하고,
    상기 캐패시터부는 제 1 트랜지스터의 게이트 캐패시터 및 제 2 트랜지스터의 게이트 캐패시터를 포함하고,
    상기 차동 신호 출력 단자들로부터 출력된 차동 신호들 중 하나는 상기 제 1 트랜스퍼 게이트의 단자들 중 하나로 입력되고, 다른 단자는 제 1 노드에 접속되고,
    상기 제 1 트랜지스터의 드레인 및 소스는 접지 단자에 접속되고, 상기 제 1 트랜지스터의 게이트는 상기 제 1 노드에 접속되고,
    상기 차동 신호 출력 단자들로부터 출력된 차동 신호들 중 다른 하나는 상기 제 2 트랜스퍼 게이트의 단자들 중 하나로 입력되고, 다른 단자는 제 2 노드에 접속되며,
    상기 제 2 트랜지스터의 드레인 및 소스는 상기 접지 단자에 접속되고, 상기 제 2 트랜지스터의 게이트는 상기 제 2 노드에 접속되는, 반도체 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 차동 신호 출력 단자들에 교차-커플링된 CMOS (Complementary Metal Oxide Semiconductor) 인버터들이 접속되는, 반도체 회로.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 차동 신호 출력 단자들과 상기 로우-패스 필터 사이에서 복수의 스테이지들로 버퍼들이 접속되는, 반도체 회로.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 부하 저항부는 상기 차동 입력부에 직렬로 접속되는, 반도체 회로.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 부하 저항부는 상기 차동 입력부에 병렬로 접속되는, 반도체 회로.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 차동 입력부는 CMOS 인버터들을 포함하는, 반도체 회로.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 차동 입력부는 제 3 트랜지스터들 및 제 4 트랜지스터들을 가지며,
    상기 차동 신호 출력 단자들은 각각 상기 제 3 트랜지스터들과 상기 제 4 트랜지스터들 사이에 배치되는, 반도체 회로.
  9. 제 8 항에 있어서,
    상기 부하 저항부는 제 5 트랜지스터들 및 제 6 트랜지스터들을 포함하고,
    상기 제 5 트랜지스터들은 접지 단자들과 상기 제 3 트랜지스터들 사이에 각각 접속되며,
    상기 제 6 트랜지스터들은 전원 전압 단자들과 상기 제 4 트랜지스터들 사이에 각각 접속되는, 반도체 회로.
  10. 제 8 항에 있어서,
    상기 부하 저항부는 제 5 트랜지스터들을 포함하며,
    상기 제 5 트랜지스터들은 접지 단자들과 상기 제 3 트랜지스터들 사이에 각각 접속되는, 반도체 회로.
  11. 제 8 항에 있어서,
    상기 부하 저항부는 제 6 트랜지스터들을 포함하며,
    상기 제 6 트랜지스터들은 전원 전압 단자들과 상기 제 4 트랜지스터들 사이에 각각 접속되는, 반도체 회로.
  12. 제 8 항에 있어서,
    상기 부하 저항부는 제 5 트랜지스터들 및 제 6 트랜지스터들을 포함하고,
    상기 제 6 트랜지스터들은 전원 전압 단자들과 상기 차동 신호 출력 단자들 사이에 각각 접속되며,
    상기 제 5 트랜지스터들은 접지 단자들과 상기 차동 신호 출력 단자들 사이에 각각 접속되는, 반도체 회로.
  13. 제 8 항에 있어서,
    상기 부하 저항부는 제 5 트랜지스터들을 포함하며,
    상기 제 5 트랜지스터들은 접지 단자들과 상기 차동 신호 출력 단자들 사이에 각각 접속되는, 반도체 회로.
  14. 제 8 항에 있어서,
    상기 부하 저항부는 제 6 트랜지스터들을 포함하며,
    상기 제 6 트랜지스터들은 전원 전압 단자들과 상기 차동 신호 출력 단자들 사이에 각각 접속되는, 반도체 회로.
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