TWI384754B - 半導體電路 - Google Patents

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Description

半導體電路
本發明係有關於一種半導體電路，尤有關於一種用以補償輸出差動信號之負荷比的惡化的半導體電路。
近年來，作為高速信號的傳送系統，CML(電流模式邏輯)受到高度注目。在CML中信號的傳送使用差動信號傳送系統。此外，在CML中使用小振幅的信號位準(以下稱為「CML位準」)，且在傳送信號的內部電路中使用範圍是電源電壓到接地電壓的大振幅信號位準(以下稱為「CMOS位準」)。
於此，圖15顯示電路1500之概略圖，其輸入差動時脈信號作為CML位準之小信號，將此等信號轉換成如CMOS位準信號之大振幅的差動時脈信號，並分配此等信號。如圖15所示，在電路1500中，首先，利用以複數級差動放大器1511及1512組成的差動緩衝電路1510，放大作為CML位準之小信號的差動時脈信號IT1及IB1，然後再轉換成CMOS位準之差動時脈信號IT2及IB2。接著，差動時脈信號IT2及IB2輸入由複數級之CMOS反相器1521組成之多級緩衝電路1520，並輸出差動時脈信號OT及OB。
作為差動放大器1511及1512之各者，使用如圖16所示之由電晶體1601到1606組成之差動放大器1600，或者如圖17所示，再加入電晶體1607到1610及傳輸閘1611到差動放大器1600中而形成的差動放大器1700，或其他類似電路。
多級緩衝電路1520包含CMOS反相器1521，各CMOS反相器1521如圖18所示。此種多級緩衝電路1520在輸入差動時脈信號IT2及IB2的負荷比之惡化時，不具有補償負荷比之惡化的功能。
同時，美國專利第5621340號揭示一種電路，其由交叉耦合的CMOS反相器組成(以下稱為CMOS反相器交叉耦合電路)，用以補償輸入差動時脈信號之負荷比的惡化。然而，在使用CMOS反相器交叉耦合電路的電路中，某些情況中可以補償負荷比的惡化，而在其他情況中則無法補償負荷比的惡化。以下將解釋使用CMOS反相器交叉耦合電路之多級緩衝電路1920中負荷比之惡化得到補償的情況，及無法補償負荷比之惡化的情況。
於此，如圖20A之時序圖所示之輸入差動時脈信號IT2及IB2輸入多級緩衝電路1920。輸入差動時脈信號IT2(正相)及IB2(負相)分別顯示短而高位準、及長而低位準的負荷比之惡化。當此種輸入差動時脈信號IT2及IB2輸入多級緩衝電路1920時，CMOS反相器交叉耦合電路1921使信號波形的上升緣及下降緣鈍化。因此，如圖20B所示之輸出差動時脈信號OT及OB從多級緩衝電路1920輸出。在輸出差動時脈信號OT及OB中，可從圖20B了解負荷比之惡化得到補償。當輸入差動時脈信號IT2(正相)及IB2(負相)皆顯示與上述情況相反之長而高位準、及短而低位準的負荷比之惡化時，多級緩衝電路1920以相同方式補償負荷比之惡化。
接著，圖21A之時序圖所示之輸入差動時脈信號IT2及IB2輸入多級緩衝電路1920。輸入差動時脈信號IT2(正相)及IB2(負相)顯示負荷比之惡化，其中IT2(正相)的高位準是短的，IB2(負相)的低位準是長的。在此情況中，多級緩衝電路1920無法補償輸入差動時脈信號IT2及IB2的負荷比之惡化。原因是因為時脈信號IT2與時脈信號IB2之間的差異僅為相位反過來，因此，具有與時脈信號IT2及時脈信號IB2之相位相反的信號亦被輸出至CMOS反相器交叉耦合電路1921之兩個端子。故具有如圖21B所示之惡化的負荷比之差動時脈信號OT及OB從多級緩衝電路1920輸出。此外，就輸入差動時脈信號IT2及IB2，其中IT2(正相)的高位準是長的，IB2(負相)的低位準是短的情況而言，負荷比的惡化亦無法補償。
於此，輸入多級緩衝電路1920之輸入差動時脈信號是從前述的差動緩衝電路1510輸出的信號IT2及IB2。其中，若具有惡化的負荷比之輸入差動時脈信號IT1及IB1輸入差動緩衝電路1510，或是差動緩衝電路1510具有輸入偏移量，則輸出具有如圖22所示之惡化的負荷比之差動信號。此種具有惡化的負荷比之差動信號，當被轉換成CMOS位準的差動時脈信號時，變成具有惡化的負荷比之時脈信號，其中IT2(正相)的高位準是短的，IB2(負相)的低位準是長的，如圖21A所示。因此，當此種信號輸入如多級緩衝電路1920之電路時，會有無法補償輸出時脈信號之負荷比惡化的問題。
此外，多級緩衝電路1920之負荷比的惡化可利用上述CMOS反相器交叉耦合電路1921來補償。結果，發生在連接於CMOS反相器交叉耦合電路1921之節點後面的電路中的負荷比之惡化不能加以補償。因此當CMOS反相器交叉耦合電路1921連接於多級緩衝電路之下一級時，可得到補償負荷比之惡化的效果。然而，由於在多級緩衝電路之下一級的電路尺寸很大，因此連接於下一級的CMOS反相器交叉耦合電路1921的尺寸也很大。伴隨而來的問題是，電路之消耗電流亦會增加。
此外，構成多級緩衝電路1920之電晶體之相對變動造成的輸出差動時脈信號OT及OB之負荷比亦會惡化。然而，在此情況中負荷比之惡化不能以多級緩衝電路1920來補償。
日本專利公開公報：特開平11(1999)-274902號揭示一種補償負荷比的技術：將低通濾波器連接於差動接收器之差動輸出；放大低通濾波器之輸出的差值；及反饋該差值至該差動接收器之輸入。然而，此種技術的問題是，當補償用元件(例如構成差動放大器之電晶體)具有變動時，無法補償輸入偏移量，且輸出差動信號的負荷比會惡化。
根據先前技術之多級緩衝電路無法補償構成電路之電晶體的變動所造成的負荷比之惡化，例如圖21A所示般，僅反轉輸入差動時脈信號等的負荷比之惡化係無法補償。
根據本發明之半導體電路包含：一差動輸入部，接收輸入差動信號；差動信號輸出端子，根據輸入差動輸入部之電壓輸入而輸出輸出差動信號；一低通濾波器，從差動信號輸出端子輸出的信號擷取直流成分；及一負載電阻部，連接於差動輸入部，其中，電阻值根據由低通濾波器擷取的信號之直流成分而決定。
在根據本發明之半導體電路中，以低通濾波器擷取、從差動信號輸出端子輸出、具有負荷比惡化之信號的直流電壓成分，被反饋至連接於差動輸入部之負載電阻部，以接收輸入差動信號。反饋迴路用以使負載電阻部之電阻值可藉由反饋直流電壓成分而決定。因此，由差動信號輸出端子輸出的差動信號中的負荷比惡化可由構成反饋迴路之電路而加以補償。
本發明利用簡單的電路構造來補償以下情況：構成電路之電晶體的變動所造成的負荷比之惡化；及在習知的多級緩衝電路中無法補償、僅僅反相的輸入差動時脈信號的負荷比之惡化。
 第一實施例
以下將參照圖式詳細解釋本發明之第一實施例。在第一實施例中，本發明係應用於多級緩衝電路100。
根據第一實施例之多級緩衝電路之電路構造例係示於圖1。多級緩衝電路100具有CMOS反相器電路110a及110b；負載電阻120a及120b；CMOS反相器電路130a及130b；CMOS反相器電路140a及140b；低通濾波器150；及CMOS反相器交叉耦合電路160。
CMOS反相器電路110a及110b：用於接收及緩衝輸入差動信號IT及IB；然後輸出差動信號PB及PT。
CMOS反相器電路110a具有作為負載電晶體之PMOS電晶體P111a；及作為驅動電晶體之NMOS電晶體N111a。輸入差動信號IT及IB之一信號IT(以下稱為IT)輸入PMOS電晶體P111a的閘極及NMOS電晶體N111a的閘極。此外，PMOS電晶體P111a的汲極及NMOS電晶體N111a的汲極在節點A1互相連接。藉此，CMOS反相器電路110a緩衝信號IT，並輸出反相的差動信號PT及PB之一信號PB(以下稱為PB)至節點A1。
同樣的，CMOS反相器電路110b具有作為負載電晶體之PMOS電晶體P111b；及作為驅動電晶體之NMOS電晶體N111b。輸入差動信號IT及IB之另一信號IB(以下稱為IB)輸入PMOS電晶體P111b的閘極及NMOS電晶體N111b的閘極。此外，PMOS電晶體P111b的汲極及NMOS電晶體N111b的汲極在節點A2互相連接。藉此，CMOS反相器電路110b緩衝信號IB，並輸出反相的差動信號PT及PB之另一信號PT(以下稱為PT)至節點A2。
於此，CMOS反相器電路110a及110b作用為本發明中所述之差動輸入部。此外，節點A1及A2作用為本發明中所述之差動輸出端子。
負載電阻120a及120b分別串聯連接於CMOS反相器電路110a及110b。負載電阻120a具有PMOS電晶體P121a及NMOS電晶體N121a。從低通濾波器150輸出之直流信號RT及RB之一信號RB(以下稱為RB)輸入PMOS電晶體P121a的閘極及NMOS電晶體N121a的閘極。此外，PMOS電晶體P121a的源極連接於電源電壓端子，其汲極連接於PMOS電晶體P111a之源極。NMOS電晶體N121a之汲極連接於NMOS電晶體N111a之源極，其源極連接於接地端子。
負載電阻120b具有PMOS電晶體P121b及NMOS電晶體N121b。從低通濾波器150輸出之直流信號RT及RB之另一信號RT(以下稱為RT)輸入PMOS電晶體P121b的閘極及NMOS電晶體N121b的閘極。此外，PMOS電晶體P121b的源極連接於電源電壓端子，其汲極連接於PMOS電晶體P111b之源極。NMOS電晶體N121b之汲極連接於NMOS電晶體N111b之源極，其源極連接於接地端子。
CMOS反相器電路130a及130b緩衝並將差動信號PB及PT反相，並將其分別輸出至節點B1及B2作為差動信號QT及QB。
CMOS反相器電路140a及140b緩衝並將差動信號QT及QB反相，並將其分別輸出至節點C1及C2作為差動信號OB及OT。其中，差動信號OB及OT是多級緩衝電路100之最終輸出差動信號。
低通濾波器150接收差動信號OB及OT並輸出為各信號之直流成分的電壓信號RB及RT至負載電阻120a及120b。低通濾波器150具有傳輸閘151a及151b；及構成閘極電容部152之PMOS電晶體P152a及P152b。傳輸閘151a及151b的組合構成本發明中所述之電阻部，且閘極電容部152為本發明中所述之電容部。傳輸閘151a及151b分別連接於節點C1及D1、及節點C2及D2。在構成閘極電容部152之PMOS電晶體P152a中，閘極連接於節點D2，源極及汲極連接於節點D1。相同的，在構成閘極電容部152之PMOS電晶體P152b中，閘極連接於節點D1，源極及汲極連接於節點D2。
於此，傳輸閘151a及151b係作為低通濾波器150之電阻性元件。在PMOS電晶體P152a及P152b中，電晶體之閘極電容係作為低通濾波器150之電容性元件。亦即，RF低通濾波器係由傳輸閘151a及151b之電阻、及PMOS電晶體P152a及P152b之閘極電容形成。藉由如此構成，低通濾波器150可輸出從差動信號OB及OT(即多級緩衝電路100之最終輸出)擷取之直流成分之電壓作為信號RB及RT。
CMOS反相器交叉耦合電路160具有CMOS反相器161a及161b。CMOS反相器161a之輸入及CMOS反相器161b之輸出連接於節點A1。相同的，CMOS反相器161a之輸出及CMOS反相器161b之輸入連接於節點A2。CMOS反相器交叉耦合電路160使加於節點A1及A2之差動信號PB及PT之波形的上升緣及下降緣鈍化。
以下將根據圖2所示之波形圖來解釋圖1所示之多級緩衝電路100之操作。圖中所示之CMOS位準的輸入差動信號IT及IB是差動時脈信號，其中，IT(正相)的高位準是短的，IB(負相)的低位準是長的，如圖21A之習知技術所示。
首先，輸入差動信號IT及IB分別輸入CMOS反相器110a及110b，該CMOS反相器110a及110b為多級緩衝電路100之第一級緩衝電路。輸入差動信號IT及IB在CMOS反相器110a及110b中被緩衝，且分別被反相而成為差動信號PB及PT。差動信號PB及PT之波形之上升緣及下降緣被CMOS反相器交叉耦合電路160鈍化。接著，差動信號PB及PT分別輸入CMOS反相器130a及130b，該CMOS反相器130a及130b為第二級緩衝電路。差動信號PB及PT在CMOS反相器130a及130b中被緩衝，且分別被反相而成為差動信號QT及QB。此外，差動信號QT及QB分別輸入CMOS反相器140a及140b，該CMOS反相器140a及140b為第三級緩衝電路。差動信號QT及QB在CMOS反相器140a及140b中被緩衝，且分別被反相而成為輸出差動信號OB及OT。輸出差動信號OB及OT是多級緩衝電路100最終輸出之差動時脈信號。
此外，以低通濾波器150使輸出差動信號OB及OT平緩化，隨即擷取直流電壓成分，然後分別輸出該成分作為直流電壓之信號RB及RT。於此，若在輸出差動信號OB及OT中存在負荷比之惡化，為直流電壓形式之信號RB及RT之電位會隨著負荷比惡化的大小而上升或是下降。
舉例而言，圖2所示之輸入差動信號IT及IB是差動時脈信號，其中IT(正相)的高位準是短的，IB(負相)的低位準是長的，如上述，且負荷比會惡化。因此，為多級緩衝電路100之最終輸出的輸出差動信號OB及OT亦為具有惡化的負荷比之信號。結果，如圖2所示，藉由使低通濾波器150之輸出信號OB平緩化(亦即藉由擷取其直流電壓成分)所產生的信號RB，其所具有的電位高於藉由使低通濾波器150之輸出信號OT平緩化(亦即藉由擷取其直流電壓成分)所產生的信號RT之電位。
信號RB及RT被反饋至負載電阻120a及120b，該負載電阻120a及120b分別連接於為第一級緩衝電路之CMOS反相器110a及110b。藉由信號RB及RT，負載電阻120a及120b分別調整差動輸入部110a及110b之輸入偏移量。藉由此種調整，信號IT之輸入偏移量減少，從CMOS反相器110a輸出之信號PB之電位降低，信號IB之輸入偏移量增加，從CMOS反相器110b輸出之信號PT之電位上升。此意味著CMOS反相器110a及110b之各輸出信號的差動信號PB及PT之垂直振幅受到控制，且負荷比之惡化得到補償。因此，作為第二級緩衝電路之CMOS反相器130a及130b的各輸出信號之差動信號QT及QB之負荷比惡化亦得到補償。同樣的，作為第三級緩衝電路之CMOS反相器140a及140b之各輸出信號的差動信號OB及OT之負荷比惡化亦得到補償。
由多級緩衝電路100被設計成可對應於多級緩衝電路100之最終輸出的各輸出差動信號OB及OT，而將信號RB及RT分別反饋至該第一級CMOS反向器110a及110b之事實，可知補償效果確實可以得到。因此，多級緩衝電路100不僅能有效地改善輸入差動信號IT及IB之負荷比的惡化，亦能有效地改善由構成CMOS反相器130a及130b、及CMOS反相器140a及140b之電晶體的相對變動所造成的負荷比之惡化。
舉例而言，討論輸入不具有負荷比惡化之輸入差動信號IT及IB、但輸出差動信號OB及OT具有因為構成CMOS反相器110a及110b到140a及140b之電晶體的相對變動造成之負荷比惡化的情況。在此情況中，低通濾波器150從輸出差動信號OB及OT擷取的信號RB及RT會依CMOS反相器110a及110b到140a及140b造成的偏移量而上升或是下降。結果，反饋至CMOS反相器110a及110b之信號RB及RT會分別控制負載電阻120a及120b，以減少偏移量。
從上述結果可看出，當具有惡化的負荷比之差動時脈信號(如圖21A所示，其中IT(正相)的高位準是短的，且IB(負相)的低位準是長的，或是相反情況)輸入時，習知技術不具有補償效果。然而，多級緩衝電路100對於輸出信號之負荷比惡化具有補償效果。此外，習知技術對於由構成電路的電晶體之相對變動造成的負荷比惡化沒有補償效果，但多級緩衝電路100對於輸出信號之負荷比惡化則具有補償效果。
此外，在本發明中僅加入低通濾波器150及負載電阻120a及120b，因此，電路尺寸增加的很少。更進一步，還有一額外優點：加入低通濾波器150及負載電阻120a及120b所造成的電功率消耗增加量很小，幾乎可忽略。
以下將解釋根據第一實施例，在多級緩衝電路100中使用CMOS反相器交叉耦合電路160之效果。圖3所示之多級緩衝電路300作為本實施例之變更例。此外，當比較多級緩衝電路300與多級緩衝電路100時，亦說明使用CMOS反相器交叉耦合電路160的效果。多級緩衝電路300具有以下電路構造：CMOS反相器交叉耦合電路160以電容器C300a及C300b加以取代。更進一步，多級緩衝電路300之操作波形示於圖4。
在多級緩衝電路100或是300中，藉由以下方式補償負荷比之惡化：根據信號RB及RT提高或是降低CMOS反相器110a及110b之輸出信號PB及PT的電位；沿時間方向使PB及PT之波形的上升緣及下降緣鈍化。作為使波形之上升緣及下降源鈍化的電路，通常使用以電容器組成的低通濾波器，如圖3所示。因此，在圖3所示之多級緩衝電路300中，藉由使用電容器C300a及C300b作為電容性元件，並使用低通濾波器的功能，以形成鈍化的波形。
在多級緩衝電路100中，前述的鈍化波形係利用上述的CMOS反相器交叉耦合電路160形成。例如在節點A1，迄於反相器161a及161b之閾電壓，CMOS反相器交叉耦合電路160保持的電位與反相器110a的輸出造成匯流排競爭，藉此使PB之波形鈍化。然而，一旦超過反相器161a及161b之閾電壓，匯流排競爭就消失，且PB之波形會急遽上升或是下降，而當以使用電容器的低通濾波器來使波形鈍化，則無法得到此特性。相同現象亦見於節點A2。
因此，當圖4之差動信號PT及PB之波形與圖2之差動信號PT及PB相比時，圖2之差動信號PT及PB之波形的振幅大於圖4之差動信號PT及PB之波形的振幅，而下一級CMOS反相器130a及130b之閾電壓，例如VDD/2，附近的波形之斜度很大。
從上述結果可看出，在多級緩衝電路100中，比起多級緩衝電路300而言，波形中的抖動更少，操作更穩定，且負荷比惡化的補償範圍加寬。因此，吾人可知多級緩衝電路100之電路構造較為優良。
相比之下，在多級緩衝電路300中，儘管電路操作穩定性及補償負荷比惡化之效果不如多級緩衝電路100，但僅需要使用電容器，而不需使用複雜的電路構造(例如交叉耦合CMOS反相器)。因此，多級緩衝電路300具有可以簡化構造的優點。
以下在圖5、6、7中顯示低通濾波器150之其他構造例。如圖5所示，低通濾波器150可用以將RC低通濾波器中構成閘極電容部152之PMOS電晶體P152a及P152b的源極及汲極連接到接地端子。或者如圖6所示，可使用電容性元件C154來取代由PMOS電晶體組成的閘極電容部152。又或者如圖7所示，可使用電阻性元件R155a及R155b來取代傳輸閘151a及151b。此外，可使用NMOS電晶體來取代構成閘極電容部的PMOS電晶體。更進一步，可將上述複數構造加以組成，例如使用電阻性元件R155a及R155b來取代傳輸閘151a及151b，並使用電容性元件C154來取代閘極電容部152。
此外，第一級CMOS反相器110a及110b與負載電阻120a及120b之間的連接可為如圖8到14所示之構成。
鑒於在圖1中，負載電阻120a及120b係分別串聯連接CMOS反相器110a及110b，負載電阻120a及120b可並聯連接於CMOS反相器110a及110b，如圖8所示。亦即，構成負載電阻120a及120b之PMOS電晶體P121a及P121b係分別連接於節點A1與A2之間，且電源電壓端子與NMOS電晶體N121a及N121b係連接於節點A1及A2與接地端子之間。藉著圖8所示之電路構造，可得到類似於圖1之電路構造的負荷比惡化之補償操作及效果。然而，在圖8所示之電路構造中，在電源電壓端子及接地端子之間垂直堆疊的電晶體級數少於圖1所示之電路構造的電晶體級數，因此，所消耗的電流會增加，此係其缺點；然而，其優點是在較低的電源電壓下仍能夠操作。
在圖9中，負載電阻120a及120b係分別僅由NMOS電晶體N121a及N121b組成，並串聯連接於CMOS反相器110a及110b與接地端子之間。在圖10中，負載電阻120a及120b係分別僅由PMOS電晶體P121a及P121b組成，且串聯連接於CMOS反相器110a及110b與電源電壓端子之間。在圖11中，負載電阻120a及120b係分別僅由NMOS電晶體N121a及N121b組成，且連接於節點A1及A2(其為CMOS反相器110a及110b之輸出)與接地端子之間。在圖12中，負載電阻120a及120b係分別僅由PMOS電晶體P121a及P121b組成，且連接於節點A1及A2(其為CMOS反相器110a及110b之輸出)與電源電壓端子之間。此外，如圖13所示，可以使用圖10及11之複數電路的組合而形成的構造。
此外，CMOS反相器110a及110b不僅可接收一對輸入差動信號IT及IB，亦可接收複數對差動信號。例如圖4所示，電路構造可設計成使輸入差動信號I1T及I1B分別輸入CMOS反相器110a1及110b1，並使輸入差動信號I2T及I2B分別輸入CMOS反相器110a2及110b2。然後，電路構造可設計成使電路受控，以利用控制信號S1及S2開啟或是關閉電晶體開關P1400a1、P1400b1、P1400a2、P1400b2、N1400a1、N1400b1、N1400a2、N1400b2，而選擇兩輸入差動信號其中之一。
於此，本發明並不限於上述實施例，且可在不偏離本發明的精神之下任意改變本發明。例如，不僅可藉由連接CMOS反相器110a、110b、130a、130b、140a、140b來形成圖1所示之三級構造，亦可僅使用CMOS反相器110a、110b之單一級構造。或者，可以形成CMOS反相器之數量為奇數的多級(不少於三)構造。藉由採用此種多級構造，可以因應輸入差動時脈信號之振幅較小的情況、或是要驅動較大輸出負載的情況。此外，電路可設計成電晶體之導電型態反過來。
100．．．多級緩衝電路
110a．．．CMOS反相器電路
110b．．．CMOS反相器電路
110a1．．．CMOS反相器
110b1．．．CMOS反相器
110a2．．．CMOS反相器
110b2．．．CMOS反相器
N111a．．．NMOS電晶體
N111b．．．NMOS電晶體
P111a．．．PMOS電晶體
P111b．．．PMOS電晶體
120a．．．負載電阻
120b．．．負載電阻
N121a．．．NMOS電晶體
N121b．．．NMOS電晶體
P121a．．．PMOS電晶體
P121b．．．PMOS電晶體
130a．．．CMOS反相器電路
130b．．．CMOS反相器電路
140a．．．CMOS反相器電路
140b．．．CMOS反相器電路
150．．．低通濾波器
151a．．．傳輸閘
151b．．．傳輸閘
P152a．．．PMOS電晶體
P152b．．．PMOS電晶體
152．．．閘極電容部
C154．．．電容性元件
R155a．．．電阻性元件
R155b．．．電阻性元件
160．．．CMOS反相器交叉耦合電路
161a．．．CMOS反相器
161b．．．CMOS反相器
300．．．多級緩衝電路
C300a．．．電容器
C300b．．．電容器
1500．．．電路
1510．．．差動緩衝電路
1511．．．差動放大器
1512．．．差動放大器
1520．．．多級緩衝電路
1521．．．CMOS反相器
1600．．．差動放大器
1601．．．電晶體
1602．．．電晶體
1603．．．電晶體
1604．．．電晶體
1605．．．電晶體
1606．．．電晶體
1607．．．電晶體
1608．．．電晶體
1609．．．電晶體
1610．．．電晶體
1611．．．傳輸閘
1700．．．差動放大器
1920．．．多級緩衝電路
1921．．．CMOS反相器交叉耦合電路
A1．．．節點
A2．．．節點
B1．．．節點
B2．．．節點
C1．．．節點
C2．．．節點
IB．．．輸入差動時脈信號
IT．．．輸入差動時脈信號
IB2．．．差動時脈信號
IT2．．．差動時脈信號
OB．．．輸出差動時脈信號
OT．．．輸出差動時脈信號
PB．．．差動時脈信號
PT．．．差動時脈信號
QB．．．差動信號
QT．．．差動信號
RB．．．直流信號
RT．．．直流信號
圖1顯示根據第一實施例的多級緩衝電路之構造圖；
圖2A、2B、2C、2D顯示根據第一實施例的多級緩衝電路之操作波形圖；
圖3顯示根據第一實施例的另一多級緩衝電路之構造圖；
圖4A、4B、4C、4D顯示根據第一實施例的另一多級緩衝電路之操作波形圖；
圖5顯示根據第一實施例的多級緩衝電路中之另一低通濾波器之電路構造；
圖6顯示根據第一實施例的多級緩衝電路中之又另一低通濾波器之電路構造；
圖7顯示根據第一實施例的多級緩衝電路中之再另一低通濾波器之電路構造；
圖8顯示根據第一實施例的多級緩衝電路中之第一級CMOS反相器與負載電阻部之間的連接的另一構造；
圖9顯示根據第一實施例的多級緩衝電路中之第一級CMOS反相器與負載電阻部之間的連接的另一構造；
圖10顯示根據第一實施例的多級緩衝電路中之第一級CMOS反相器與負載電阻部之間的連接的又另一構造；
圖11顯示根據第一實施例的多級緩衝電路中之第一級CMOS反相器與負載電阻部之間的連接的更另一構造；
圖12顯示根據第一實施例的多級緩衝電路中之第一級CMOS反相器與負載電阻部之間的連接的更另一構造；
圖13顯示根據第一實施例的多級緩衝電路中之第一級CMOS反相器與負載電阻部之間的連接的又更另一構造；
圖14顯示根據第一實施例的多級緩衝電路中之第一級CMOS反相器與負載電阻部之間的連接的再更另一構造；
圖15顯示根據習知技術的半導體電路之一般電路構造；
圖16顯示根據習知技術的半導體電路中之差動放大器之電路構造；
圖17顯示根據習知技術的半導體電路中之另一差動放大器之電路構造；
圖18顯示普通CMOS反相器之構造圖；
圖19顯示根據習知技術的多級緩衝電路之一般構造圖；
圖20A及20B顯示根據習知技術的多級緩衝電路之I/O差動時脈信號圖；
圖21A及21B顯示根據習知技術的多級緩衝電路之I/O差動時脈信號圖；及
圖22顯示根據習知技術的半導體電路中之差動放大器輸出之差動信號輸出圖。
100．．．多級緩衝電路
110a．．．CMOS反相器電路
110b．．．CMOS反相器電路
110a1．．．CMOS反相器
110b1．．．CMOS反相器
110a2．．．CMOS反相器
110b2．．．CMOS反相器
N111a．．．NMOS電晶體
N111b．．．NMOS電晶體
P111a．．．PMOS電晶體
P111b．．．PMOS電晶體
120a．．．負載電阻
120b．．．負載電阻
N121a．．．NMOS電晶體
N121b．．．NMOS電晶體
P121a．．．PMOS電晶體
P121b．．．PMOS電晶體
130a．．．CMOS反相器電路
130b．．．CMOS反相器電路
140a．．．CMOS反相器電路
140b．．．CMOS反相器電路
150．．．低通濾波器
151a．．．傳輸閘
151b．．．傳輸閘
P152a．．．PMOS電晶體
P152b．．．PMOS電晶體
152．．．閘極電容部
160．．．CMOS反相器交叉耦合電路
161a．．．CMOS反相器
161b．．．CMOS反相器
A1．．．節點
A2．．．節點
B1．．．節點
B2．．．節點
C1．．．節點
C2．．．節點
IB．．．輸入差動時脈信號
IT．．．輸入差動時脈信號
D1．．．節點
D2．．．節點
OB．．．輸出差動時脈信號
OT．．．輸出差動時脈信號
PB．．．差動時脈信號
PT．．．差動時脈信號
QB．．．差動信號
QT．．．差動信號
RB．．．直流信號
RT．．．直流信號

Claims (19)

  1. 一種半導體電路，包含：一差動輸入部，接收輸入差動信號；差動信號輸出端子，根據輸入該差動輸入部之電壓輸入而輸出輸出差動信號；低通濾波器，從該差動信號輸出端子所輸出的信號擷取直流成分；及一負載電阻部，連接於該差動輸入部，其中，電阻值係基於該低通濾波器擷取之該信號之直流成分而決定，其中，交叉耦合CMOS反相器係連接於該差動信號輸出端子。
  2. 一種半導體電路，包含：一差動輸入部，接收輸入差動信號；差動信號輸出端子，根據輸入該差動輸入部之電壓輸入而輸出輸出差動信號；低通濾波器，從該差動信號輸出端子所輸出的信號擷取直流成分；及一負載電阻部，連接於該差動輸入部，其中，電阻值係基於該低通濾波器擷取之該信號之直流成分而決定，其中，緩衝器係以複數級連接於該差動信號輸出端子與該低通濾波器之間。
  3. 一種半導體電路，包含：一差動輸入部，接收輸入差動信號；差動信號輸出端子，根據輸入該差動輸入部之電壓輸入而輸出輸出差動信號；低通濾波器，從該差動信號輸出端子所輸出的信號擷取直流成分；及一負載電阻部，連接於該差動輸入部，其中，電阻值係基於該低通濾波器擷取之該信號之直流成分而決定， 其中，該負載電阻部係串聯連接於該差動輸入部。
  4. 一種半導體電路，包含：一差動輸入部，接收輸入差動信號；差動信號輸出端子，根據輸入該差動輸入部之電壓輸入而輸出輸出差動信號；低通濾波器，從該差動信號輸出端子所輸出的信號擷取直流成分；及一負載電阻部，連接於該差動輸入部，其中，電阻值係基於該低通濾波器擷取之該信號之直流成分而決定，其中，該差動輸入部包含CMOS反相器。
  5. 如申請專利範圍第1至4項中任一項之半導體電路，其中，該負載電阻部係並聯連接於該差動輸入部。
  6. 如申請專利範圍第1至4項中任一項之半導體電路，其中，該差動輸入部具有第一電晶體及第二電晶體；及其中，該差動信號輸出端子係分別配置於該第一電晶體與該第二電晶體之間。
  7. 如申請專利範圍第6項之半導體電路，其中，該負載電阻部包含第三電晶體及第四電晶體；其中，該第三電晶體係分別連接於接地端子與該第一電晶體之間；及其中，該第四電晶體係分別連接於電源電壓端子與該第二電晶體之間。
  8. 如申請專利範圍第6項之半導體電路，其中，該負載電阻部包含第三電晶體；及其中，該第三電晶體係分別連接於接地端子與該第一電晶體 之間。
  9. 如申請專利範圍第6項之半導體電路，其中，該負載電阻部包含第四電晶體；及其中，該第四電晶體係分別連接於電源電壓端子與該第二電晶體之間。
  10. 如申請專利範圍第6項之半導體電路，其中，該負載電阻部包含第三電晶體及第四電晶體；其中，該第四電晶體係分別連接於電源電壓端子與該差動信號輸出端子之間；其中，該第三電晶體係分別連接於接地端子與該差動信號輸出端子之間。
  11. 如申請專利範圍第6項之半導體電路，其中，該負載電阻部包含第三電晶體；及其中，該第三電晶體係分別連接於接地端子與該差動信號輸出端子之間。
  12. 如申請專利範圍第6項之半導體電路，其中，該負載電阻部包含第四電晶體；及其中，該第四電晶體係分別連接於電源電壓端子與該差動信號輸出端子之間。
  13. 如申請專利範圍第1至4項中任一項之半導體電路，其中，該低通濾波器具有一電阻部及一電容部。
  14. 如申請專利範圍第13項之半導體電路，其中，該電阻部包含傳輸閘。
  15. 如申請專利範圍第13項之半導體電路，其中，該電阻部包含電阻性元件。
  16. 如申請專利範圍第13項之半導體電路，其中，該電容部包含電晶體之閘極電容。
  17. 如申請專利範圍第13項之半導體電路，其中，該電阻部包含一第一傳輸閘及一第二傳輸閘；其中，該電容部包含一第五電晶體之閘極電容及一第六電晶體之閘極電容；其中，從該差動信號輸出端子輸出之該差動信號之一係輸入該第一傳輸閘之一端子，且另一端子係連接於一第一節點；其中，該第五電晶體之汲極及源極係連接於該第一節點，且其閘極係連接於一第二節點；其中，從該差動信號輸出端子輸出之另一差動信號係輸入該第二傳輸閘之一端子，且另一端子係連接於該第二節點；及其中，該第六電晶體之汲極及源極係連接於該第二節點，且其閘極係連接於該第一節點。
  18. 如申請專利範圍第13項之半導體電路，其中，該電阻部包含一第一傳輸閘及一第二傳輸閘；其中，該電容部包含一第五電晶體之閘極電容及一第六電晶體之閘極電容；其中，從該差動信號輸出端子輸出之該差動信號之一係輸入該第一傳輸閘之一端子，且另一端子係連接於一第一節點；其中，該第五電晶體之汲極及源極係連接於一接地端子，且其閘極係連接於該第一節點；其中，從該差動信號輸出端子輸出之該另一差動信號係輸入該第二傳輸閘之一端子，且另一端子係連接於一第二節點；及其中，該第六電晶體之汲極及源極係連接於該接地端子，且 其閘極係連接於該第二節點。
  19. 如申請專利範圍第1至4項中任一項之半導體電路，其中，電容器係連接於該差動信號輸出端子。
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