JP3805769B2 - 差動対回路及び演算増幅回路 - Google Patents
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Description
本発明は差動対回路及び演算増幅回路に関する。
差動対回路としては、差動信号が夫々のゲートに入力されるトランジスタ対と、テール
電流源トランジスタとで構成される回路が知られている（非特許文献１参照）。この回路
ではトランジスタはソースドレイン間電圧に対する出力電流が飽和領域で使用され、この
回路に接続される負荷を考慮すると最低でも３個のトランジスタが電源グランド間に縦積
みされることになり、低電圧動作には不向きな回路となる。
電流源トランジスタとで構成される回路が知られている（非特許文献１参照）。この回路
ではトランジスタはソースドレイン間電圧に対する出力電流が飽和領域で使用され、この
回路に接続される負荷を考慮すると最低でも３個のトランジスタが電源グランド間に縦積
みされることになり、低電圧動作には不向きな回路となる。
またテール電流源トランジスタのバイアス電圧用の回路が別途必要になり、回路規模が
大きくなってしまうという問題もある。
大きくなってしまうという問題もある。
また、ソース接地されたトランジスタ対を用いる差動対回路も知られている（非特許文
献２参照）。この回路ではテール電流源トランジスタを用いない分、低電圧動作には適し
たものとなる一方、バイアス電流とトランスコンダクタを独立に設定できないという問題
をもつ。
献２参照）。この回路ではテール電流源トランジスタを用いない分、低電圧動作には適し
たものとなる一方、バイアス電流とトランスコンダクタを独立に設定できないという問題
をもつ。
さらにこの回路だと差動利得と同相利得が等しいので、同相除去比（ＣＭＲＲ：Ｃｏｍ
ｍｏｎ−ｍｏｄｅ ｒｅｊｅｃｔｉｏｎ ｒａｔｉｏ）が低いという問題もある。
Ａｌｅｓａｎｄｒｏ Ｄｅｚｚａｎｉ，"Ａ １．２−Ｖ Ｄｕａｌ−Ｍｏｄｅ ＷＣＤＭＡ／ＧＰＲＳ ΣΔ Ｍｏｄｕｌａｔｏｒ"，ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ５８−５９，Ｆｅｂｒｕａｒｙ ２００３． Ｇｅｒｍａｎｏ Ｎｉｃｏｌｉｎｉ，"Ｈｉｇｈ−Ｆｒｅｑｕｅｎｃｙ Ｆｕｌｌｙ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｆｉｌｔｅｒ Ｕｓｉｎｇ Ｏｐｅｒａｔｉｏｎａｌ Ａｍｐｌｉｆｉｅｒｓ Ｗｉｔｈｏｕｔ Ｃｏｍｍｏｎ−Ｍｏｄｅ Ｆｅｅｄｂａｃｋ"，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｐｐ８０３−８１３，Ｊｕｎｅ １９８９
ｍｏｎ−ｍｏｄｅ ｒｅｊｅｃｔｉｏｎ ｒａｔｉｏ）が低いという問題もある。
Ａｌｅｓａｎｄｒｏ Ｄｅｚｚａｎｉ，"Ａ １．２−Ｖ Ｄｕａｌ−Ｍｏｄｅ ＷＣＤＭＡ／ＧＰＲＳ ΣΔ Ｍｏｄｕｌａｔｏｒ"，ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ５８−５９，Ｆｅｂｒｕａｒｙ ２００３． Ｇｅｒｍａｎｏ Ｎｉｃｏｌｉｎｉ，"Ｈｉｇｈ−Ｆｒｅｑｕｅｎｃｙ Ｆｕｌｌｙ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｆｉｌｔｅｒ Ｕｓｉｎｇ Ｏｐｅｒａｔｉｏｎａｌ Ａｍｐｌｉｆｉｅｒｓ Ｗｉｔｈｏｕｔ Ｃｏｍｍｏｎ−Ｍｏｄｅ Ｆｅｅｄｂａｃｋ"，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｐｐ８０３−８１３，Ｊｕｎｅ １９８９
差動対回路は、演算増幅器（Ｏｐｅｒａｔｉｏｎａｌ Ａｍｐｌｉｆｉｅｒ），平衡型
増幅器，サンプルホールド回路，フィルタなど各種回路に用いられる回路である。集積回
路への搭載を考慮した場合、低電圧駆動への要望は高く、差動対回路においても例外では
ない。
増幅器，サンプルホールド回路，フィルタなど各種回路に用いられる回路である。集積回
路への搭載を考慮した場合、低電圧駆動への要望は高く、差動対回路においても例外では
ない。
また各種回路に対応するため回路設計の自由度は高いことが要求され、差動対回路のバ
イアス電流とトランスコンダクタが独立に制御できることが望ましい。
イアス電流とトランスコンダクタが独立に制御できることが望ましい。
このように差動対回路には、回路設計の自由度が高く、かつ、低電圧駆動の実現が求め
られている。
られている。
本発明は以上の点を考慮してなされたもので、回路設計の自由度が高く、かつ、低電圧
駆動を実現する差動対回路の提供を目的とする。
駆動を実現する差動対回路の提供を目的とする。
本発明の第１の態様は：差動入力電圧が入力される第１及び第２の入力端子と；前記第１の入力端子にゲートが接続された第１及び第２のＦＥＴと；前記第２の入力端子にゲートが接続された第３及び第４のＦＥＴとを備え；前記第１及び第３のＦＥＴのソース及び前記第２及び第４のＦＥＴのドレインとが接続され；前記第２及び第４のＦＥＴのソースはグランドに接続され；前記第２及び第４のＦＥＴは線形領域で動作する差動対回路である。
本発明の第２の態様は：差動入力電圧が入力される第１及び第２の入力端子と；前記第１の入力端子にゲートが接続された第１のＦＥＴと；前記第１の入力端子にゲートが接続され、前記第１のＦＥＴと同極性である第２及び第５のＦＥＴと；前記第２の入力端子にゲートが接続された第３，第４及び第６のＦＥＴとを備え；前記第１のＦＥＴのソースと前記第２のＦＥＴのドレインとが接続され；前記第３のＦＥＴのソースと前記第４のＦＥＴのドレインとが接続され；前記第５のＦＥＴは、そのソース及びドレインで前記第１及び第３のＦＥＴのソース間を接続するように接続され；前記第６のＦＥＴは、そのソース及びドレインで前記第１及び第３のＦＥＴのソース間を接続するように接続され；前記第２及び第４のＦＥＴのソースはグランドに接続され；前記第２，第４，第５及び第６のＦＥＴは線形領域で動作する差動対回路である。
本発明の第３の態様は：差動入力電圧が入力される第１及び第２の入力端子と；前記第１の入力端子にゲートが接続された第１のＦＥＴと；前記第１の入力端子にゲートが接続され、前記第１のＦＥＴと同極性である第４及び第５のＦＥＴと；前記第２の入力端子にゲートが接続された第２，第３及び第６のＦＥＴとを備え；前記第１のＦＥＴのソースと前記第２のＦＥＴのドレインとが接続され；前記第３のＦＥＴのソースと前記第４のＦＥＴのドレインとが接続され；前記第５のＦＥＴのソース及びドレインは、前記第１及び第３のＦＥＴのソース間を接続するように接続され；前記第６のＦＥＴのソース及びドレインは、前記第１及び第３のＦＥＴのソース間を接続するように接続され；前記第２及び第４のＦＥＴのソースはグランドに接続され；前記第２，第４，第５及び第６のＦＥＴは線形領域で動作する差動対回路である。
本発明の第４の態様は：差動入力電圧が入力される第１及び第２の入力端子と；前記第１の入力端子にゲートが接続された第１のＦＥＴと；前記第１の入力端子にゲートが接続され、前記第１のＦＥＴと同極性である第２，第５及び第８のＦＥＴと；前記第２の入力端子にゲートが接続された第３，第４，第６及び第７のＦＥＴとを備え；前記第１のＦＥＴのソースと前記第２のＦＥＴのドレインとが接続され；前記第３のＦＥＴのソースと前記第４のＦＥＴのドレインとが接続され；前記第５のＦＥＴは、そのソース及びドレインで前記第１及び第３のＦＥＴのソース間を接続するように接続され；前記第６のＦＥＴは、そのソース及びドレインで前記第１及び第３のＦＥＴのソース間を接続するように接続され；前記第７のＦＥＴはそのソースが前記第２のＦＥＴのソースと接続され、そのドレインが前記第２のＦＥＴのドレインと接続され；前記第８のＦＥＴはそのソースが前記第４のＦＥＴのソースと接続され、そのドレインが前記第４のＦＥＴのドレインと接続され；前記第２，第４，第７及び第８のＦＥＴのソースはグランドに接続され；前記第２，第４，第５，第６，第７及び第８のＦＥＴは線形領域で動作する差動対回路である。
このような差動対回路は演算増幅器に用いることができる。またこの演算増幅器をサン
プルホールド回路，フィルタなどへ適用できる。
プルホールド回路，フィルタなどへ適用できる。
本発明による差動対回路は、差動入力信号を受ける差動対トランジスタに、テール電流
源として、この差動入力信号がゲートに入力され、線形動作領域で駆動されるトランジス
タ対を設けることを基本構成としている。
源として、この差動入力信号がゲートに入力され、線形動作領域で駆動されるトランジス
タ対を設けることを基本構成としている。
テール電流源トランジスタは線形動作領域での駆動であるため、このトランジスタ対の
ドレイン・ソース間に必要な電圧は、飽和領域での使用に比較して小さくなる。従って、
負荷接続を考慮しても、電源−グラウンド間はトランジスタ縦積み２個とほぼ同程度であ
り、
低電圧駆動を実現することができる。
ドレイン・ソース間に必要な電圧は、飽和領域での使用に比較して小さくなる。従って、
負荷接続を考慮しても、電源−グラウンド間はトランジスタ縦積み２個とほぼ同程度であ
り、
低電圧駆動を実現することができる。
また後述の実施の形態で詳細に説明するように、トランスコンダクタンスとバイアス電
流を独立に設定することが可能であり、回路設計の自由度が大である。
流を独立に設定することが可能であり、回路設計の自由度が大である。
また、テール電流源のトランジスタ対のバイアス電圧信号は差動入力信号を用いるため
、あらためてテール電流源のバイアス電圧発生回路を設ける必要がないので、回路規模の
低減を図ることもできる。
、あらためてテール電流源のバイアス電圧発生回路を設ける必要がないので、回路規模の
低減を図ることもできる。
このように、本発明によれば、回路設計の自由度が高くかつ低電圧駆動を実現できる差
動対回路及びこれを用いた演算増幅器を得ることができる。
動対回路及びこれを用いた演算増幅器を得ることができる。
本発明の実施形態を説明する。
図１は本発明の実施形態である差動対回路を示す回路図である。
入力端子ＩＮ１，ＩＮ２には差動入力信号が入力される。
トランジスタＭ１，Ｍ２のゲート端子は入力端子Ｎ１に接続され、トランジスタＭ３，
Ｍ４のゲート端子は入力端子Ｎ２に接続されている。
Ｍ４のゲート端子は入力端子Ｎ２に接続されている。
トランジスタＭ１，Ｍ３のソース端子は共通に接続されている。トランジスタＭ２，Ｍ
４のドレイン端子は共通に接続されている。トランジスタＭ２，Ｍ４のソース端子はグラ
ウンドに接続されている。
４のドレイン端子は共通に接続されている。トランジスタＭ２，Ｍ４のソース端子はグラ
ウンドに接続されている。
トランジスタＭ１，Ｍ３のドレイン端子は負荷を介して電源Ｖｄｄに接続されている。
差動入力信号を受ける差動対トランジスタＭ１，Ｍ３と、テール電流源トランジスタ対
Ｍ２，Ｍ４が縦積みされた構成を採ることになる。
Ｍ２，Ｍ４が縦積みされた構成を採ることになる。
ただし、トランジスタ対を構成するトランジスタＭ２，Ｍ４は線形領域で動作するよう
設計されている。
設計されている。
従って、このトランジスタＭ２，Ｍ４のドレイン・ソース間に必要な電圧は、飽和領域
で動作させる場合に比べ低くなるため、低電圧駆動を実現することができる。
で動作させる場合に比べ低くなるため、低電圧駆動を実現することができる。
トランジスタＭ１及びＭ２が同じトランジスタで構成されているとすると、図１におけ
るａ点（トランジスタＭ１，Ｍ３の共通ソース）は差動成分に対して仮想接地点となる。
トランジスタＭ１及びＭ３がともに飽和領域で動作するとき、差動入力成分に対するトラ
ンスコンダクタンスＧｍは、下記式（１）で示すことができる。
Ｇｍ＝ｇｍ１＝２1/2・（Ｉｄ・β１）1/2 ・・・（１）
ただし、
ｇｍ１：トランジスタＭ１（またはＭ３）のトランスコンダクタンス；
Ｉｄ ：各トランジスタＭ１，Ｍ３に流れるバイアス電流
β１＝Ｋ１・Ｗ１／Ｌ１
Ｋ１ ：トランジスタＭ１（またはＭ３）の伝達コンダクタンスパラメータ
Ｗ１ ：トランジスタＭ１（またはＭ３）のゲート幅
Ｌ１ ：トランジスタＭ１（またはＭ３）のゲート長
である。
るａ点（トランジスタＭ１，Ｍ３の共通ソース）は差動成分に対して仮想接地点となる。
トランジスタＭ１及びＭ３がともに飽和領域で動作するとき、差動入力成分に対するトラ
ンスコンダクタンスＧｍは、下記式（１）で示すことができる。
Ｇｍ＝ｇｍ１＝２1/2・（Ｉｄ・β１）1/2 ・・・（１）
ただし、
ｇｍ１：トランジスタＭ１（またはＭ３）のトランスコンダクタンス；
Ｉｄ ：各トランジスタＭ１，Ｍ３に流れるバイアス電流
β１＝Ｋ１・Ｗ１／Ｌ１
Ｋ１ ：トランジスタＭ１（またはＭ３）の伝達コンダクタンスパラメータ
Ｗ１ ：トランジスタＭ１（またはＭ３）のゲート幅
Ｌ１ ：トランジスタＭ１（またはＭ３）のゲート長
である。
トランジスタＭ１，Ｍ３が等しく、またトランジスタＭ２，Ｍ４が等しく、トランジス
タＭ１，Ｍ３は飽和領域で動作し、トランジスタＭ２，Ｍ４は線形領域で動作するとき、
以下の関係が成り立つ。
Ｉｄ＝β２［（Ｖcom−Ｖth2）・Ｖｄ2−（1/2）・Ｖｄ2 2］
＝（1/2）・β１・（Ｖcom―Ｖｄ2−Ｖth1）2 ・・・（２）
ただし、
β２＝Ｋ２・Ｗ２／Ｌ２
Ｋ２ ：トランジスタＭ２（またはＭ４）の伝達コンダクタンスパラメータ
Ｗ２ ：トランジスタＭ２（またはＭ４）のゲート幅
Ｌ２ ：トランジスタＭ２（またはＭ４）のゲート長
Ｖｃｏｍ：入力コモンモード電圧
Ｖｔｈ１：トランジスタＭ１（またはＭ３）のスレッショルド電圧
Ｖｔｈ２：トランジスタＭ２（またはＭ４）のスレッショルド電圧
Ｖｄ２ ：ａ点の電位
である。
タＭ１，Ｍ３は飽和領域で動作し、トランジスタＭ２，Ｍ４は線形領域で動作するとき、
以下の関係が成り立つ。
Ｉｄ＝β２［（Ｖcom−Ｖth2）・Ｖｄ2−（1/2）・Ｖｄ2 2］
＝（1/2）・β１・（Ｖcom―Ｖｄ2−Ｖth1）2 ・・・（２）
ただし、
β２＝Ｋ２・Ｗ２／Ｌ２
Ｋ２ ：トランジスタＭ２（またはＭ４）の伝達コンダクタンスパラメータ
Ｗ２ ：トランジスタＭ２（またはＭ４）のゲート幅
Ｌ２ ：トランジスタＭ２（またはＭ４）のゲート長
Ｖｃｏｍ：入力コモンモード電圧
Ｖｔｈ１：トランジスタＭ１（またはＭ３）のスレッショルド電圧
Ｖｔｈ２：トランジスタＭ２（またはＭ４）のスレッショルド電圧
Ｖｄ２ ：ａ点の電位
である。
（１）（２）式よりβ１、β２を求めると
β１=Gm2／2ld
β２=2ld・Gm2・［（Vcom-Vth1）・Gm-2ld］-1・［（Vcom-2Vth2+Vth1）・Gm+2ld］-1
・・・（３）
となる
すなわち所望のトランスコンダクタＧｍ，バイアス電流に対しβ１，β２が求まる。こ
れはＧｍ及びＩｄが独立に設定可能であることを意味し、回路設計自由度の高い差動対回
路を得ることができる。
β１=Gm2／2ld
β２=2ld・Gm2・［（Vcom-Vth1）・Gm-2ld］-1・［（Vcom-2Vth2+Vth1）・Gm+2ld］-1
・・・（３）
となる
すなわち所望のトランスコンダクタＧｍ，バイアス電流に対しβ１，β２が求まる。こ
れはＧｍ及びＩｄが独立に設定可能であることを意味し、回路設計自由度の高い差動対回
路を得ることができる。
また、本実施形態によれば、テール電流源となるトランジスタＭ２，Ｍ４のバイアス電
圧は差動信号入力端子から供給を受けるため、改めてバイアス電圧発生回路を必要としな
いので、回路規模の低減を図ることもできる。
圧は差動信号入力端子から供給を受けるため、改めてバイアス電圧発生回路を必要としな
いので、回路規模の低減を図ることもできる。
本実施形態における差動対回路のＣＭＲＲは、トランジスタＭ２（またはＭ４）のドレ
イン・ソース間の等価抵抗をＲｔａｉｌとすると下記式で表わされる。
ＣＭＲＲ＝１＋ｇｍ１・Ｒtail ・・・（４）
ｇｍ１・Ｒｔａｉｌは通常１より大きい値をとるので、ＣＭＲＲは１より十分大きくなる
。従って、本実施形態によれば、十分なＣＭＭＲを有し、回路規模を大きくすること無く
、Ｇｍ及びＩｄを独立に設定可能な差動対回路を得ることができる。
イン・ソース間の等価抵抗をＲｔａｉｌとすると下記式で表わされる。
ＣＭＲＲ＝１＋ｇｍ１・Ｒtail ・・・（４）
ｇｍ１・Ｒｔａｉｌは通常１より大きい値をとるので、ＣＭＲＲは１より十分大きくなる
。従って、本実施形態によれば、十分なＣＭＭＲを有し、回路規模を大きくすること無く
、Ｇｍ及びＩｄを独立に設定可能な差動対回路を得ることができる。
なお、各トランジスタのスレッショルド電圧Ｖｔｈが等しいとし、入力のバイアス電圧
をＶｃｍとすると、図1中のa点の電位Ｖａは下記式で表わされる。
Ｖａ＝Ｖｃｍ−Ｖｔｈ−Δ＜Ｖｃｍ−Ｖｔｈ ・・・（５）
となる（ただしΔはオーバードライブ電圧）。一方、下側のトランジスタＭ２，Ｍ４が線
形領域で動作する条件は：
Ｖａ＜Ｖｃｍ−Ｖｔｈである。したがって、（５）よりトランジスタＭ２，Ｍ４が線形領
域で動作することが分かる。
をＶｃｍとすると、図1中のa点の電位Ｖａは下記式で表わされる。
Ｖａ＝Ｖｃｍ−Ｖｔｈ−Δ＜Ｖｃｍ−Ｖｔｈ ・・・（５）
となる（ただしΔはオーバードライブ電圧）。一方、下側のトランジスタＭ２，Ｍ４が線
形領域で動作する条件は：
Ｖａ＜Ｖｃｍ−Ｖｔｈである。したがって、（５）よりトランジスタＭ２，Ｍ４が線形領
域で動作することが分かる。
図２は本発明の他の実施形態である差動対回路を示す回路図である。
図１で示した差動対回路においてトランジスタＭ１，Ｍ３の共通ソースをトランジスタ
Ｍ５，Ｍ６で置き換えた構成を採用している。図１と同じ構成部分の説明は省略する。
Ｍ５，Ｍ６で置き換えた構成を採用している。図１と同じ構成部分の説明は省略する。
トランジスタＭ１，Ｍ３のソース端子は、トランジスタＭ５のドレイン／ソース端子、
及びトランジスタＭ６のドレイン／ソース端子と共通に接続されている。トランジスタＭ
５のゲートは入力端子ＩＮ１に接続され、トランジスタＭ６のゲートは入力端子ＩＮ２に
接続されている。
及びトランジスタＭ６のドレイン／ソース端子と共通に接続されている。トランジスタＭ
５のゲートは入力端子ＩＮ１に接続され、トランジスタＭ６のゲートは入力端子ＩＮ２に
接続されている。
このトランジスタＭ５，Ｍ６は線形領域で動作し、差動対回路の縮退抵抗として作用す
る。
る。
トランジスタＭ１のソース側ａ点とトランジスタＭ３のソース側ｂ点との間の等価抵抗
をＲｄとすると、差動入力成分に対するトランスコンダクタンスＧｍは下記の式で表わさ
れる。
Ｇｍ＝ｇｍ１／（１＋ｇｍ１・Ｒｓ） ・・・（６）
ただし Ｒｓ＝Ｒtail／／（Rｄ／２） ・・・（７）
この（７）式はRｓがＲtailとRｄ／２との並列抵抗であることを表わしている。
をＲｄとすると、差動入力成分に対するトランスコンダクタンスＧｍは下記の式で表わさ
れる。
Ｇｍ＝ｇｍ１／（１＋ｇｍ１・Ｒｓ） ・・・（６）
ただし Ｒｓ＝Ｒtail／／（Rｄ／２） ・・・（７）
この（７）式はRｓがＲtailとRｄ／２との並列抵抗であることを表わしている。
図１で示した差動対回路に比較し、GmをＲｓによって調整することができ、より回路設
計の自由度が増すという利点がある。
計の自由度が増すという利点がある。
図３は本発明の他の実施形態である差動対回路を示す回路図である。
図２で示した差動対回路においてテール電流源トランジスタＭ２，Ｍ４のゲートに接続
される入力端子が入れ替えられている。
される入力端子が入れ替えられている。
すなわちトランジスタＭ２のゲートが入力端子ＩＮ２に接続され、トランジスタＭ４の
ゲートが入力端子ＩＮ１に接続されている。
ゲートが入力端子ＩＮ１に接続されている。
仮にＩＮ１に印加される信号電圧がプラスに、ＩＮ２がマイナスであったとすると、ト
ランジスタＭ１のドレイン電流はトランジスタＭ３のドレイン電流に比較して大きくなり
、トランジスタＭ４のドレイン電流はトランジスタＭ２のドレイン電流に比較して大きく
なる。
ランジスタＭ１のドレイン電流はトランジスタＭ３のドレイン電流に比較して大きくなり
、トランジスタＭ４のドレイン電流はトランジスタＭ２のドレイン電流に比較して大きく
なる。
従って図２に示した差動対回路に比べ、トランジスタＭ１，Ｍ２の電流変化分がより多
くトランジスタＭ５，Ｍ６に流れることになり、等価的にトランジスタＭ２，Ｍ４のドレ
イン・ソース間抵抗Ｒｔａｉｌが大きく見える。
くトランジスタＭ５，Ｍ６に流れることになり、等価的にトランジスタＭ２，Ｍ４のドレ
イン・ソース間抵抗Ｒｔａｉｌが大きく見える。
上記（７）式においてＲｔａｉｌ＞＞ＲｄならばＲｓ＝Ｒｄ／２となることから、上記
（６）式により差動対回路のトランスコンダクタンスＧｍは下記のとおりとなる。
Ｇｍ＝ｇｍ１／（１＋ｇｍ１・（Ｒｄ／２）） ・・・（８）
ここでｇｍ１・（Ｒｄ／２）＞＞１とすれば（８）式は下記のとおりとなる。
Ｇｍ＝２／Ｒｄ ・・・（９）
従ってトランスコンダクタＧｍは縮退抵抗の値のみによって決定することができ、回路設
計が容易となる。
（６）式により差動対回路のトランスコンダクタンスＧｍは下記のとおりとなる。
Ｇｍ＝ｇｍ１／（１＋ｇｍ１・（Ｒｄ／２）） ・・・（８）
ここでｇｍ１・（Ｒｄ／２）＞＞１とすれば（８）式は下記のとおりとなる。
Ｇｍ＝２／Ｒｄ ・・・（９）
従ってトランスコンダクタＧｍは縮退抵抗の値のみによって決定することができ、回路設
計が容易となる。
図４は本発明の他の実施形態である差動対回路を示す回路図である。
図２で示した差動対回路においてトランジスタＭ７，Ｍ８が追加されている。トランジ
スタＭ７のゲートは入力端子ＩＮ２に接続され、ソースはグラウンドに接続され、ドレイ
ンはトランジスタＭ１のソースと接続されている。トランジスタＭ８のゲートは入力端子
ＩＮ１に接続され、ソースはグラウンドに接続され、ドレインはトランジスタＭ３のソー
スと接続されている。
スタＭ７のゲートは入力端子ＩＮ２に接続され、ソースはグラウンドに接続され、ドレイ
ンはトランジスタＭ１のソースと接続されている。トランジスタＭ８のゲートは入力端子
ＩＮ１に接続され、ソースはグラウンドに接続され、ドレインはトランジスタＭ３のソー
スと接続されている。
小振幅差動入力信号に対しトランジスタＭ２とＭ７，Ｍ４とＭ８の並列接続によるドレ
イン・ソース間抵抗は常に一定であるので、ａ点またはｂ点とグラウンドとの間の等価抵
抗Ｒｔａｉｌは常に一定となる。
イン・ソース間抵抗は常に一定であるので、ａ点またはｂ点とグラウンドとの間の等価抵
抗Ｒｔａｉｌは常に一定となる。
従って（７）式におけるＲｓの値が一定となることから、（９）式におけるＧｍも一定
となる。すなわち、入力信号に関わらずＧｍを一定に保つことができる。
となる。すなわち、入力信号に関わらずＧｍを一定に保つことができる。
図５は本発明の他の実施形態である１段構成の平衡型演算増幅回路を示す回路図である
。
。
図２で示した差動対回路を用い、負荷としてトランジスタＭ７，Ｍ８が接続されている
。トランジスタＭ７のドレインがトランジスタＭ１のドレインと接続され、ソースが電源
Ｖｄｄに接続されており、トランジスタＭ８のドレインがトランジスタＭ３のドレインと
接続され、ソースが電源Ｖｄｄに接続されている。
。トランジスタＭ７のドレインがトランジスタＭ１のドレインと接続され、ソースが電源
Ｖｄｄに接続されており、トランジスタＭ８のドレインがトランジスタＭ３のドレインと
接続され、ソースが電源Ｖｄｄに接続されている。
トランジスタＭ１のドレインから出力ＯＵＴ１を、トランジスタＭ３のドレインから出
力ＯＵＴ２を取り出す。
力ＯＵＴ２を取り出す。
コモンモードフィードバック回路（ＣＭＦＢ）の入力は出力ＯＵＴ１，ＯＵＴ２に接続
され、ＣＭＦＢ回路の出力はトランジスタＭ７，Ｍ８のゲートにフィードバックされ、出
力ＯＵＴ１，ＯＵＴ２のコモンモード電圧を一定の値に保っている。
され、ＣＭＦＢ回路の出力はトランジスタＭ７，Ｍ８のゲートにフィードバックされ、出
力ＯＵＴ１，ＯＵＴ２のコモンモード電圧を一定の値に保っている。
このように本発明に係る差動対回路とＣＭＦＢ回路とを組み合わせることで、平衡型演
算増幅回路を構成することができる。
算増幅回路を構成することができる。
なおＣＭＦＢ回路としては各種のものを用いることが可能である。例えば、ＣＭＦＢ回
路としては、例えばC.-C. Shin et al., 'Reference Refreshing Cyclic Analog-to-Digi
tal and Digital-to-Analog Converters', IEEE Journal of Solid-State Circuits, Vol
.21, no.4, pp. 544-554, August 1986記載のものを用いることができる。
路としては、例えばC.-C. Shin et al., 'Reference Refreshing Cyclic Analog-to-Digi
tal and Digital-to-Analog Converters', IEEE Journal of Solid-State Circuits, Vol
.21, no.4, pp. 544-554, August 1986記載のものを用いることができる。
図６は本発明の他の実施形態である２段構成の平衡型演算増幅回路を示す回路図である
。
。
図２で示した差動対回路を用い、負荷としてトランジスタＭ７，Ｍ８が接続されている
点は図５と同様である。さらに２段目の増幅段としてトランジスタＭ９及びＭ１１を備え
ている。トランジスタＭ１のドレインはトランジスタＭ９のゲートに、トランジスタＭ３
のドレインはトランジスタＭ１１のゲートに接続されている。トランジスタＭ９，Ｍ１１
の負荷としてトランジスタＭ１０，Ｍ１２が接続されている。負荷となるトランジスタＭ
１０，Ｍ１２のゲートにはバイアス電圧Ｖｂｉａｓが供給される。
点は図５と同様である。さらに２段目の増幅段としてトランジスタＭ９及びＭ１１を備え
ている。トランジスタＭ１のドレインはトランジスタＭ９のゲートに、トランジスタＭ３
のドレインはトランジスタＭ１１のゲートに接続されている。トランジスタＭ９，Ｍ１１
の負荷としてトランジスタＭ１０，Ｍ１２が接続されている。負荷となるトランジスタＭ
１０，Ｍ１２のゲートにはバイアス電圧Ｖｂｉａｓが供給される。
トランジスタＭ１０のドレインがトランジスタＭ９のドレインと接続され、ソースが電
源Ｖｄｄに接続されており、トランジスタＭ１２のドレインがトランジスタＭ１１のドレ
インと接続され、ソースが電源Ｖｄｄに接続されている。
源Ｖｄｄに接続されており、トランジスタＭ１２のドレインがトランジスタＭ１１のドレ
インと接続され、ソースが電源Ｖｄｄに接続されている。
トランジスタＭ９のドレインから出力ＯＵＴ１を、トランジスタＭ１１のドレインから
出力ＯＵＴ２を取り出す。
出力ＯＵＴ２を取り出す。
コモンモードフィードバック回路（ＣＭＦＢ）の入力は出力ＯＵＴ１，ＯＵＴ２に接続
され、ＣＭＦＢ回路の出力はトランジスタＭ７，Ｍ８のゲートにフィードバックされ、出
力ＯＵＴ１，ＯＵＴ２のコモンモード電圧を一定の値に保っている。
され、ＣＭＦＢ回路の出力はトランジスタＭ７，Ｍ８のゲートにフィードバックされ、出
力ＯＵＴ１，ＯＵＴ２のコモンモード電圧を一定の値に保っている。
本実施形態の２段目の増幅段はソース接地回路であり、電源・グラウンド間に縦積みさ
れるトランジスタは２個である。従って、本発明に係る差動対回路と同様に２段目の増幅
段も低電圧での動作が可能となる。
れるトランジスタは２個である。従って、本発明に係る差動対回路と同様に２段目の増幅
段も低電圧での動作が可能となる。
また１段構成の場合に比較し利得を高くすることができる。
図７は本発明の他の実施形態である２段構成の平衡型演算増幅回路を示す回路図であり
、図８はそのブロック図である。
、図８はそのブロック図である。
差動対回路及び２段構成の増幅段を構成する回路（トランジスタＭ１乃至Ｍ１２）は図
６に示したものと同一でありその説明は省略する。
６に示したものと同一でありその説明は省略する。
トランジスタＭ１３乃至Ｍ１８でＣＭＦＢ回路を構成している。
トランジスタＭ１３はソースがグラウンドに接続され、ゲートはトランジスタＭ９のゲ
ートに接続されている。トランジスタＭ１３のドレインは、ソースが電源Ｖｄｄに接続さ
れたトランジスタＭ１４のドレインに接続され、このトランジスタＭ１４のゲートはトラ
ンジスタＭ１０と同じくバイアス電圧Ｖｂｉａｓが供給されている。
ートに接続されている。トランジスタＭ１３のドレインは、ソースが電源Ｖｄｄに接続さ
れたトランジスタＭ１４のドレインに接続され、このトランジスタＭ１４のゲートはトラ
ンジスタＭ１０と同じくバイアス電圧Ｖｂｉａｓが供給されている。
同様にトランジスタＭ１５はソースがグラウンドに接続され、ゲートはトランジスタＭ
１１のゲートに接続されている。トランジスタＭ１５のドレインは、ソースが電源Ｖｄｄ
に接続されたトランジスタＭ１６のドレインに接続され、このトランジスタＭ１６のゲー
トはトランジスタＭ１２と同じくバイアス電圧Ｖｂｉａｓが供給されている。
１１のゲートに接続されている。トランジスタＭ１５のドレインは、ソースが電源Ｖｄｄ
に接続されたトランジスタＭ１６のドレインに接続され、このトランジスタＭ１６のゲー
トはトランジスタＭ１２と同じくバイアス電圧Ｖｂｉａｓが供給されている。
トランジスタＭ１３，Ｍ１４，Ｍ１５，Ｍ１６のドレインは互いに接続され、ソースが
グラウンドに接続されたトランジスタＭ１７のゲートに接続されている。トランジスタＭ
１７のドレインには、ソースが電源Ｖｄｄに接続されダイオード接続されたトランジスタ
Ｍ１８のドレインが接続されている。
グラウンドに接続されたトランジスタＭ１７のゲートに接続されている。トランジスタＭ
１７のドレインには、ソースが電源Ｖｄｄに接続されダイオード接続されたトランジスタ
Ｍ１８のドレインが接続されている。
このトランジスタＭ１８のドレインからの出力がトランジスタＭ７，Ｍ８のゲートに供
給されている。
給されている。
すなわち、トランジスタＭ１乃至Ｍ１２で構成される差動対回路の負荷であるトランジ
スタＭ７，Ｍ８のドレイン電圧を入力とし、トランジスタＭ７，Ｍ８のゲート電圧にフィ
ードバック制御をかけている回路構成となっている。
スタＭ７，Ｍ８のドレイン電圧を入力とし、トランジスタＭ７，Ｍ８のゲート電圧にフィ
ードバック制御をかけている回路構成となっている。
ついで図８に示すブロック図を用いて回路動作を説明する。図８において、Ａ１はトラ
ンジスタＭ１乃至Ｍ８で構成される差動対回路を示しており、4つの入力端子（ＩＮ１，
ＩＮ２およびＣＭＦＢ端子）及び２つの出力端子を持つ。２つの出力端子は増幅器Ａ２−
１，Ａ２−２の入力端子と夫々接続される。Ａ２−１はトランジスタＭ９，Ｍ１０，Ｍ１
３，Ｍ１４で構成される１入力２出力の増幅器であり、Ａ２−２はトランジスタＭ１１，
Ｍ１２，Ｍ１５，Ｍ１６で構成される1入力2出力の増幅器をそれぞれ示す。Ａ２−１の2
つの出力端子からは、等しい電流Ｉｏｕｔ１が、Ａ２−２の２つの出力端子からは、等し
い電流Ｉｏｕｔ２がそれぞれ出力される。一方のＩｏｕｔ１及びＩｏｕｔ２は夫々出力端
子ＯＵＴ１，ＯＵＴ２から出力され、他方のＩｏｕｔ１及びＩｏｕｔ２は互いに接続され
て増幅器Ａ３の入力となる。
ンジスタＭ１乃至Ｍ８で構成される差動対回路を示しており、4つの入力端子（ＩＮ１，
ＩＮ２およびＣＭＦＢ端子）及び２つの出力端子を持つ。２つの出力端子は増幅器Ａ２−
１，Ａ２−２の入力端子と夫々接続される。Ａ２−１はトランジスタＭ９，Ｍ１０，Ｍ１
３，Ｍ１４で構成される１入力２出力の増幅器であり、Ａ２−２はトランジスタＭ１１，
Ｍ１２，Ｍ１５，Ｍ１６で構成される1入力2出力の増幅器をそれぞれ示す。Ａ２−１の2
つの出力端子からは、等しい電流Ｉｏｕｔ１が、Ａ２−２の２つの出力端子からは、等し
い電流Ｉｏｕｔ２がそれぞれ出力される。一方のＩｏｕｔ１及びＩｏｕｔ２は夫々出力端
子ＯＵＴ１，ＯＵＴ２から出力され、他方のＩｏｕｔ１及びＩｏｕｔ２は互いに接続され
て増幅器Ａ３の入力となる。
Ａ３は、トランジスタＭ１７，Ｍ１８で構成される増幅器を示している。Ａ３において
は、トランジスタＭ１８がダイオード接続されているため、利得は低い。例えば、トラン
ジスタＭ１７，Ｍ１８のトランスコンダクタンスが等しいときは、電圧利得は1倍となる
。
は、トランジスタＭ１８がダイオード接続されているため、利得は低い。例えば、トラン
ジスタＭ１７，Ｍ１８のトランスコンダクタンスが等しいときは、電圧利得は1倍となる
。
いま仮に、差動対回路Ａ１の出力のコモンモード電圧が定常状態よりも上がったとする
。このとき、Ａ１にフィードバックされるＣＭＦＢ電圧Ｖｆｂは上がるから、全体として
Ａ１の出力のコモンモード電圧が下がる方向にフィードバックが働くことになる。したが
って、Ａ１出力のコモンモード電圧はフィードバックにより安定化される。
差動対回路Ａ１の出力電圧Ｖｏ１Ｖｏ２を、次式のように差動電圧Ｖｄと同相電圧Ｖｃｍ
を用いて表す
Ｖｏ１＝Ｖｄ／２＋Ｖｃｍ ・・・（１０）
Ｖｏ２＝−Ｖｄ／２＋Ｖｃｍ ・・・（１１）
このとき、増幅器Ａ２−１，Ａ２−２の出力電流Ｉｏｕｔ１，Ｉｏｕｔ２は次式のように
表わされる。
Ｉｏｕｔ１＝ｇｍ２・Ｖｏ１＝ｇｍ２（Ｖｄ／２＋Ｖｃｍ） ・・・（１２）
Ｉｏｕｔ２＝ｇｍ２・Ｖｏ２＝ｇｍ２（−Ｖｄ／２＋Ｖｃｍ） ・・・（１３）
ただし、ｇｍ２は増幅器Ａ２−１またはＡ２−２のトランスコンダクタンスである。増幅
器Ａ２−１，Ａ２−２の出力は増幅器Ａ３の入力端子において互いに接続されているので
Ｉｏｕｔ１とＩｏｕｔ２とは加算され、差動電流成分はキャンセルされ、同相成分のみが
残る。
。このとき、Ａ１にフィードバックされるＣＭＦＢ電圧Ｖｆｂは上がるから、全体として
Ａ１の出力のコモンモード電圧が下がる方向にフィードバックが働くことになる。したが
って、Ａ１出力のコモンモード電圧はフィードバックにより安定化される。
差動対回路Ａ１の出力電圧Ｖｏ１Ｖｏ２を、次式のように差動電圧Ｖｄと同相電圧Ｖｃｍ
を用いて表す
Ｖｏ１＝Ｖｄ／２＋Ｖｃｍ ・・・（１０）
Ｖｏ２＝−Ｖｄ／２＋Ｖｃｍ ・・・（１１）
このとき、増幅器Ａ２−１，Ａ２−２の出力電流Ｉｏｕｔ１，Ｉｏｕｔ２は次式のように
表わされる。
Ｉｏｕｔ１＝ｇｍ２・Ｖｏ１＝ｇｍ２（Ｖｄ／２＋Ｖｃｍ） ・・・（１２）
Ｉｏｕｔ２＝ｇｍ２・Ｖｏ２＝ｇｍ２（−Ｖｄ／２＋Ｖｃｍ） ・・・（１３）
ただし、ｇｍ２は増幅器Ａ２−１またはＡ２−２のトランスコンダクタンスである。増幅
器Ａ２−１，Ａ２−２の出力は増幅器Ａ３の入力端子において互いに接続されているので
Ｉｏｕｔ１とＩｏｕｔ２とは加算され、差動電流成分はキャンセルされ、同相成分のみが
残る。
したがって増幅器Ａ２−１，Ａ２−２，Ａ３を使用することで同相成分のみを抽出する
ことができ、ＣＭＦＢ回路として用いることができる。
ことができ、ＣＭＦＢ回路として用いることができる。
なお、増幅器Ａ３の入力インピーダンスは非常に高く、電流が流れ込むことはできない
から、本実施形態における平衡型増幅器では、Ｉｏｕｔ１＋Ｉｏｕｔ２＝０となるように
帰還がかかる。すなわち、出力電流に同相成分は現れないことになる。
から、本実施形態における平衡型増幅器では、Ｉｏｕｔ１＋Ｉｏｕｔ２＝０となるように
帰還がかかる。すなわち、出力電流に同相成分は現れないことになる。
本実施形態ではＣＭＦＢ回路においても電源・グラウンド間に縦積みされるトランジス
タは２個である。従って、平衡型演算増幅回路全体としても低電圧動作が可能となる。
タは２個である。従って、平衡型演算増幅回路全体としても低電圧動作が可能となる。
本発明に係る演算増幅器は各種の用途に用いることができる。一例としてサンプルホー
ルド回路，フィルタへ適用した実施態様を説明する。
ルド回路，フィルタへ適用した実施態様を説明する。
図９および図１０は、本発明の演算増幅回路を用いた本発明の実施形態であるサンプル
ホールド回路を示している。
ホールド回路を示している。
サンプルホールド回路は、書き込み時では、図９に示されるようにスイッチＳＷ１乃至
ＳＷ６は閉成され、スイッチＳＷ７乃至ＳＷ１０が開成される。この状態において、入力
信号ＩＮ１，ＩＮ２が入力されると、入力信号がキャパシタＣ１，Ｃ２に蓄積される。即
ち、入力信号が記憶される。読み出し時には、図１０に示されるようにスイッチＳＷ１乃
至ＳＷ６が開成され，スイッチＳＷ７乃至ＳＷ１０が閉成される。このとき、キャパシタ
Ｃ１，Ｃ２に蓄積された信号が演算増幅回路ＯＰＡに入力される。この演算増幅回路ＯＰ
Ａに上述のごとくの本発明に係る演算増幅回路を用いる。
ＳＷ６は閉成され、スイッチＳＷ７乃至ＳＷ１０が開成される。この状態において、入力
信号ＩＮ１，ＩＮ２が入力されると、入力信号がキャパシタＣ１，Ｃ２に蓄積される。即
ち、入力信号が記憶される。読み出し時には、図１０に示されるようにスイッチＳＷ１乃
至ＳＷ６が開成され，スイッチＳＷ７乃至ＳＷ１０が閉成される。このとき、キャパシタ
Ｃ１，Ｃ２に蓄積された信号が演算増幅回路ＯＰＡに入力される。この演算増幅回路ＯＰ
Ａに上述のごとくの本発明に係る演算増幅回路を用いる。
上記のようなサンプルホールド回路では、スイッチはＭＯＳトランジスタによって構成
され、ＭＯＳトランジスタはオンオフするときにチャンネル形成がある。このチャンネル
形成のとき電荷成分が同相で入ってくる。そのため、チャンネル部分で電圧が上昇し、こ
の電圧上昇を抑えないと、サンプルホールド回路が飽和状態となってしまう。
され、ＭＯＳトランジスタはオンオフするときにチャンネル形成がある。このチャンネル
形成のとき電荷成分が同相で入ってくる。そのため、チャンネル部分で電圧が上昇し、こ
の電圧上昇を抑えないと、サンプルホールド回路が飽和状態となってしまう。
この実施形態では、同相成分が演算増幅回路ＯＰＡにおいて相殺されるので、同相利得
が低減するとともに、サンプルホールド回路の低電源電圧化が実現できる。
が低減するとともに、サンプルホールド回路の低電源電圧化が実現できる。
図１１は、本発明の演算増幅回路を用いた本発明の実施形態であるフィルタを示してい
る。
る。
フィルタは積分器で構成される。本実施形態のフィルタは５次のリープフロッグフィル
タであり、多入力の積分器Ｉｎｔ１，Ｉｎｔ２，Ｉｎｔ３，Ｉｎｔ４及びＩｎｔ５から構
成される。この積分器は図１２に示されるように増幅器Ａｍｐ１と抵抗Ｒ１乃至Ｒ４と容
量Ｃ１，Ｃ２により構成される。この増幅器Ａｍｐ１に本発明に係る演算増幅回路が用い
られる。従って低電圧での駆動が可能となる。
タであり、多入力の積分器Ｉｎｔ１，Ｉｎｔ２，Ｉｎｔ３，Ｉｎｔ４及びＩｎｔ５から構
成される。この積分器は図１２に示されるように増幅器Ａｍｐ１と抵抗Ｒ１乃至Ｒ４と容
量Ｃ１，Ｃ２により構成される。この増幅器Ａｍｐ１に本発明に係る演算増幅回路が用い
られる。従って低電圧での駆動が可能となる。
本実施形態ではＬＰＦ（Low Pass Filter）を想定しているが、本発明に係る平衡型増
幅器を用いたフィルタ回路はこれに限らず、フィルタ回路の構成を変えることでＨＰＦ（
High Pass Filter）やＢＰＦ（Band Pass Filter）を作ることも可能である。
幅器を用いたフィルタ回路はこれに限らず、フィルタ回路の構成を変えることでＨＰＦ（
High Pass Filter）やＢＰＦ（Band Pass Filter）を作ることも可能である。
本実施形態のフィルタはリープフロッグ構成を採用したが、本発明の平衡型増幅器を用
いたフィルタ回路はこれに限らない。また、フィルタの特性に関しても例えば本実施例で
用いた積分器の特性を変えることで、バタワース、チェビシェフ、ベッセル等、様々な特
性を有する回路を構成することも可能である。
いたフィルタ回路はこれに限らない。また、フィルタの特性に関しても例えば本実施例で
用いた積分器の特性を変えることで、バタワース、チェビシェフ、ベッセル等、様々な特
性を有する回路を構成することも可能である。
なお本発明は上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範
囲での種々の変形，構成要素の追加が可能である。
囲での種々の変形，構成要素の追加が可能である。
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８，Ｍ９，Ｍ１０，Ｍ１１，Ｍ１２，Ｍ
１３，Ｍ１４，Ｍ１５，Ｍ１６，Ｍ１７，Ｍ１８ ・・・ トランジスタ
１３，Ｍ１４，Ｍ１５，Ｍ１６，Ｍ１７，Ｍ１８ ・・・ トランジスタ
Claims (6)
- 差動入力電圧が入力される第１及び第２の入力端子と；
前記第１の入力端子にゲートが接続された第１及び第２のＦＥＴと；
前記第２の入力端子にゲートが接続された第３及び第４のＦＥＴとを備え；
前記第１及び第３のＦＥＴのソースと前記第２及び第４のＦＥＴのドレインとが接続され；
前記第２及び第４のＦＥＴのソースはグランドに接続され；
前記第２及び第４のＦＥＴは線形領域で動作することを特徴とする差動対回路。 - 差動入力電圧が入力される第１及び第２の入力端子と；
前記第１の入力端子にゲートが接続された第１のＦＥＴと；
前記第１の入力端子にゲートが接続され、前記第１のＦＥＴと同極性である第２及び第５のＦＥＴと；
前記第２の入力端子にゲートが接続され、前記第１のＦＥＴと同極性である第３，第４及び第６のＦＥＴとを備え；
前記第１のＦＥＴのソースと前記第２のＦＥＴのドレインとが接続され；
前記第３のＦＥＴのソースと前記第４のＦＥＴのドレインとが接続され；
前記第５のＦＥＴは、そのソース及びドレインで前記第１及び第３のＦＥＴのソース間を接続するように接続され；
前記第６のＦＥＴは、そのソース及びドレインで前記第１及び第３のＦＥＴのソース間を接続するように接続され；
前記第２及び第４のＦＥＴのソースはグランドに接続され；
前記第２，第４，第５及び第６のＦＥＴは線形領域で動作することを特徴とする差動対回路。 - 差動入力電圧が入力される第１及び第２の入力端子と；
前記第１の入力端子にゲートが接続された第１のＦＥＴと；
前記第１の入力端子にゲートが接続され、前記第１のＦＥＴと同極性である第４及び第５のＦＥＴと；
前記第２の入力端子にゲートが接続され、前記第１のＦＥＴと同極性である第２，第３及び第６のＦＥＴとを備え；
前記第１のＦＥＴのソースと前記第２のＦＥＴのドレインとが接続され；
前記第３のＦＥＴのソースと前記第４のＦＥＴのドレインとが接続され；
前記第５のＦＥＴのソース及びドレインは、前記第１及び第３のＦＥＴのソース間を接続するように接続され；
前記第６のＦＥＴのソース及びドレインは、前記第１及び第３のＦＥＴのソース間を接続するように接続され；
前記第２及び第４のＦＥＴのソースはグランドに接続され；
前記第２，第４，第５及び第６のＦＥＴは線形領域で動作することを特徴とする差動対回路。 - 差動入力電圧が入力される第１及び第２の入力端子と；
前記第１の入力端子にゲートが接続された第１のＦＥＴと；
前記第１の入力端子にゲートが接続され、前記第１のＦＥＴと同極性である第２，第５及び第８のＦＥＴと；
前記第２の入力端子にゲートが接続され、前記第１のＦＥＴと同極性である第３，第４，第６及び第７のＦＥＴとを備え；
前記第１のＦＥＴのソースと前記第２のＦＥＴのドレインとが接続され；
前記第３のＦＥＴのソースと前記第４のＦＥＴのドレインとが接続され；
前記第５のＦＥＴは、そのソース及びドレインで前記第１及び第３のＦＥＴのソース間を接続するように接続され；
前記第６のＦＥＴは、そのソース及びドレインで前記第１及び第３のＦＥＴのソース間を接続するように接続され；
前記第７のＦＥＴはそのソースが前記第２のＦＥＴのソースと接続され、そのドレインが前記第２のＦＥＴのドレインと接続され；
前記第８のＦＥＴはそのソースが前記第４のＦＥＴのソースと接続され、そのドレインが前記第４のＦＥＴのドレインと接続され；
前記第２，第４，第７及び第８のＦＥＴのソースはグランドに接続され；
前記第２，第４，第５，第６，第７及び第８のＦＥＴは線形領域で動作することを特徴とする差動対回路。 - 請求項１乃至４記載のいずれか１項記載の差動対回路と、この差動対回路の出力電流を受ける負荷を備えたことを特徴とする演算増幅回路。
- 前記差動対回路の差動対出力のコモンモード電圧を一定にするためのコモンモードフィードバック回路を備えたことを特徴とする請求項５記載の演算増幅回路。
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