CN112994697B - 一种比较器 - Google Patents

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Abstract

本发明提供一种比较器，所述比较器包括：输入对管，包括正端输入管及负端输入管，用于输入待比较的正端信号及负端信号；迟滞控制模块，连接所述正端输入管的源极及所述负端输入管的源极，用于在所述输入对管为NMOS管时，通过对所述正端输入管的源极或所述负端输入管的源极注入设定电流来控制迟滞电压；在所述输入对管为PMOS管时，通过对所述正端输入管的源极或所述负端输入管的源极抽取设定电流来控制迟滞电压。通过本发明提供的比较器，解决了现有比较器迟滞精度低的问题。

Description

一种比较器
技术领域
本发明属于集成电路设计领域，特别是涉及一种比较器。
背景技术
比较器既可作为绝大部分模数转换器的一个子模块，也可单独作为一个功能模块用在模拟控制领域，因此其可作为一个重要的功能模块集成在MCU中。
比较器迟滞是指比较器输出从高跳变到低与从低跳变到高所对应的输入阈值之差，其是比较器最重要指标之一，常规应用可为0，但是一般在较为关键的控制领域都要求能精确控制迟滞，并且不为0。因为迟滞为0，此时如果输入变化缓慢且有随机噪声抖动会导致输出反复在高和低之间来回切换，这种情况会导致控制端抓不到具体状态，严重的会导致系统运转混乱。可见，准确的迟滞可控制比较器精准地翻转，同时对输入信号的微小波动进行整形，输出一个干净稳定的信号，保证了系统的运转正常。
比较器的迟滞设计一般是通过在比较器负载端引入一个交叉耦合的二极管形式连接的正反馈环路，通过设计MOS管的尺寸比例差来得到不同迟滞，但这种设计得到的迟滞非常不准，容易受制造失配和电源电压的影响，且设定了某一固定值就很难再更改，故通常应用在要求较低的领域。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种，用于解决现有比较器迟滞精度低的问题。
为实现上述目的及其他相关目的，本发明提供一种比较器，所述比较器包括：
输入对管，包括正端输入管及负端输入管，用于输入待比较的正端信号及负端信号；
迟滞控制模块，连接所述正端输入管的源极及所述负端输入管的源极，用于在所述输入对管为NMOS管时，通过对所述正端输入管的源极或所述负端输入管的源极注入设定电流来控制迟滞电压；在所述输入对管为PMOS管时，通过对所述正端输入管的源极或所述负端输入管的源极抽取设定电流来控制迟滞电压。
可选地，所述迟滞控制模块包括：选通开关及调控电阻，所述选通开关的第一连接端连接所述正端输入管的源极，所述选通开关的第二连接端连接所述负端输入管的源极，所述选通开关的第三连接端连接设定电流，所述调控电阻的一端连接所述正端输入管的源极，所述调控电阻的另一端连接所述负端输入管的源极。
可选地，所述迟滞电压的大小等于所述设定电流与所述调控电阻的乘积，通过调整所述设定电流的大小来控制所述迟滞电压的大小。
可选地，所述设定电流由外部提供或由所述比较器内部产生。
可选地，所述设定电流由所述比较器内部的带隙基准电压通过一设定电阻来产生。
可选地，所述比较器还包括：负载模块及电流偏置模块；在所述输入对管为NMOS管时，所述负载模块连接于电源电压和所述输入对管的漏极之间，所述电流偏置模块连接于所述输入对管的源极和地之间；在所述输入对管为PMOS管时，所述负载模块连接于所述输入对管的漏极和地之间，所述电流偏置模块连接于电源电压和所述输入对管的源极之间。
可选地，在所述输入对管为NMOS管时，所述负载模块包括：第一PMOS负载管及第二PMOS负载管，所述第一PMOS负载管的源极及所述第二PMOS负载管的源极均连接电源电压，所述第一PMOS负载管的漏极连接其栅极及所述正端输入管的漏极，所述第一PMOS负载管的栅极连接所述第二PMOS负载管的栅极，所述第二PMOS负载管的漏极连接所述负端输入管的漏极；所述电流偏置模块包括：第一NMOS电流偏置管及第二NMOS电流偏置管，所述第一NMOS电流偏置管的源极及所述第二NMOS电流偏置管的源极均接地，所述第一NMOS电流偏置管的漏极连接所述正端输入管的源极，所述第一NMOS电流偏置管的栅极连接所述第二NMOS电流偏置管的栅极并连接偏置电压，所述第二NMOS电流偏置管的漏极连接所述负端输入管的源极；
在所述输入对管为PMOS管时，所述负载模块包括：第一NMOS负载管及第二NMOS负载管，所述第一NMOS负载管的源极及所述第二NMOS负载管的源极均接地，所述第一NMOS负载管的漏极连接其栅极及所述正端输入管的漏极，所述第一NMOS负载管的栅极连接所述第二NMOS负载管的栅极，所述第二NMOS负载管的漏极连接所述负端输入管的漏极；所述电流偏置模块包括：第一PMOS电流偏置管及第二PMOS电流偏置管，所述第一PMOS电流偏置管的源极及所述第二PMOS电流偏置管的源极均连接电源电压，所述第一PMOS电流偏置管的漏极连接所述正端输入管的源极，所述第一PMOS电流偏置管的栅极连接所述第二PMOS电流偏置管的栅极并连接偏置电压，所述第二PMOS电流偏置管的漏极连接所述负端输入管的源极。
本发明还提供了一种比较器，所述比较器包括：第一比较单元及第二比较单元，所述第一比较单元包括：NMOS输入对管及第一迟滞控制模块，所述第二比较单元包括：PMOS输入对管及第二迟滞控制模块，其中，
所述NMOS输入对管包括正端NMOS输入管及负端NMOS输入管，用于输入待比较的正端信号及负端信号；
所述第一迟滞控制模块连接所述正端NMOS输入管的源极及所述负端NMOS输入管的源极，用于通过对所述正端NMOS输入管的源极或所述负端NMOS输入管的源极注入设定电流来控制迟滞电压；
所述PMOS输入对管包括正端PMOS输入管及负端PMOS输入管，用于输入待比较的正端信号及负端信号；
所述第二迟滞控制模块连接所述正端PMOS输入管的源极及所述负端PMOS输入管的源极，用于通过对所述正端PMOS输入管的源极或所述负端PMOS输入管的源极抽取设定电流来控制迟滞电压。
可选地，所述第一迟滞控制模块及所述第二迟滞控制模块的电路结构相同，均包括：选通开关及调控电阻；
在所述第一比较单元中，所述选通开关的第一连接端连接所述正端NMOS输入管的源极，所述选通开关的第二连接端连接所述负端NMOS输入管的源极，所述选通开关的第三连接端连接设定电流，所述调控电阻的一端连接所述正端NMOS输入管的源极，所述调控电阻的另一端连接所述负端NMOS输入管的源极；
在所述第二比较单元中，所述选通开关的第一连接端连接所述正端PMOS输入管的源极，所述选通开关的第二连接端连接所述负端PMOS输入管的源极，所述选通开关的第三连接端连接设定电流，所述调控电阻的一端连接所述正端PMOS输入管的源极，所述调控电阻的另一端连接所述负端PMOS输入管的源极。
可选地，所述迟滞电压的大小等于所述设定电流与所述调控电阻的乘积，通过调整所述设定电流的大小来控制所述迟滞电压的大小。
可选地，所述设定电流由外部提供或由所述比较器内部产生。
可选地，所述设定电流由所述比较器内部的带隙基准电压通过一设定电阻来产生。
可选地，所述第一比较单元还包括：第一负载模块及第一电流偏置模块，其中，所述第一负载模块连接于电源电压和所述NMOS输入对管的漏极之间，所述第一电流偏置模块连接于所述NMOS输入对管的源极和地之间；所述第二比较单元还包括：第二负载模块及第二电流偏置模块，其中，所述第二负载模块连接于所述PMOS输入对管的漏极和地之间，所述第二电流偏置模块连接于电源电压和所述PMOS输入对管的源极之间。
可选地，所述第一负载模块包括：第一PMOS负载管及第二PMOS负载管，所述第一PMOS负载管的源极及所述第二PMOS负载管的源极均连接电源电压，所述第一PMOS负载管的漏极连接所述正端NMOS输入管的漏极，所述第一PMOS负载管的栅极连接所述第二PMOS负载管的栅极并连接第一P型偏置电压，所述第二PMOS负载管的漏极连接所述负端NMOS输入管的漏极；
所述第一电流偏置模块包括：第一NMOS电流偏置管及第二NMOS电流偏置管，所述第一NMOS电流偏置管的源极及所述第二NMOS电流偏置管的源极均接地，所述第一NMOS电流偏置管的漏极连接所述正端NMOS输入管的源极，所述第一NMOS电流偏置管的栅极连接所述第二NMOS电流偏置管的栅极并连接第一N型偏置电压，所述第二NMOS电流偏置管的漏极连接所述负端NMOS输入管的源极；
所述第二负载模块包括：第一NMOS负载管及第二NMOS负载管，所述第一NMOS负载管的源极及所述第二NMOS负载管的源极均接地，所述第一NMOS负载管的漏极连接所述正端PMOS输入管的漏极，所述第一NMOS负载管的栅极连接所述第二PMOS负载管的栅极并连接第一N型偏置电压，所述第二NMOS负载管的漏极连接所述负端PMOS输入管的漏极；
所述第二电流偏置模块包括：第一PMOS电流偏置管及第二PMOS电流偏置管，所述第一PMOS电流偏置管的源极及所述第二PMOS电流偏置管的源极均连接电源电压，所述第一PMOS电流偏置管的漏极连接所述正端PMOS输入管的源极，所述第一PMOS电流偏置管的栅极连接所述第二PMOS电流偏置管的栅极并连接第一P型偏置电压，所述第二PMOS电流偏置管的漏极连接所述负端PMOS输入管的源极。
可选地，所述第一比较单元还包括：第三负载模块，其中，所述第三负载模块连接所述NMOS输入对管的漏极和地之间；所述第二比较单元还包括：第四负载模块，其中，所述第四负载模块连接电源电压和所述PMOS输入对管的漏极之间。
可选地，所述第三负载模块包括：第一PMOS堆叠管、第二PMOS堆叠管、第三NMOS负载管、第四NMOS负载管、第五NMOS负载管及第六NMOS负载管，所述第一PMOS堆叠管的源极连接所述正端NMOS输入管的漏极，所述第二PMOS堆叠管的源极连接所述负端NMOS输入管的漏极，所述第一PMOS堆叠管的栅极连接所述第二PMOS堆叠管的栅极并连接第二P型偏置电压，所述第一PMOS堆叠管的漏极连接于所述第三NMOS负载管的漏极及其栅极、所述第四NMOS负载管的漏极及所述第五NMOS负载管的栅极，并产生第一中间输出信号，所述第二PMOS堆叠管的漏极连接所述第四NMOS负载管的栅极、所述第五NMOS负载管的漏极及所述第六NMOS负载管的漏极及其栅极，并产生第二中间输出信号，所述第三NMOS负载管的源极、所述第四NMOS负载管的源极、所述第五NMOS负载管的源极及所述第六NMOS负载管的源极均接地；
所述第四负载模块包括：第一NMOS堆叠管、第二NMOS堆叠管、第三PMOS负载管、第四PMOS负载管、第五PMOS负载管及第六PMOS负载管，所述第一NMOS堆叠管的源极连接所述正端PMOS输入管的漏极，所述第二NMOS堆叠管的源极连接所述负端PMOS输入管的漏极，所述第一NMOS堆叠管的栅极连接所述第二NMOS堆叠管的栅极并连接第二N型偏置电压，所述第一NMOS堆叠管的漏极连接于所述第三PMOS负载管的漏极及其栅极、所述第四PMOS负载管的漏极及所述第五PMOS负载管的栅极，并产生第三中间输出信号，所述第二NMOS堆叠管的漏极连接所述第四PMOS负载管的栅极、所述第五PMOS负载管的漏极及所述第六PMOS负载管的漏极及其栅极，并产生第四中间输出信号，所述第三PMOS负载管的源极、所述第四PMOS负载管的源极、所述第五PMOS负载管的源极及所述第六PMOS负载管的源极均连接电源电压。
可选地，所述比较器还包括：输出单元，连接所述第三负载模块的输出端及所述第四负载模块的输出端，用于根据四个中间输出信号产生一最终输出信号。
可选地，所述输出单元包括：第一PMOS输出管、第二PMOS输出管、第三PMOS输出管、第四PMOS输出管、第一NMOS输出管、第二NMOS输出管、第三NMOS输出管、第四NMOS输出管及反相器，所述第一PMOS输出管的源极、所述第二PMOS输出管的源极、所述第三PMOS输出管的源极及所述第四PMOS输出管的源极均连接电源电压，所述第一NMOS输出管的源极、所述第二NMOS输出管的源极、所述第三NMOS输出管的源极及所述第四NMOS输出管的源极均接地，所述第一PMOS输出管的漏极连接所述第一NMOS输出管的漏极，所述第二PMOS输出管的漏极连接所述第二NMOS输出管的漏极，所述第三PMOS输出管的漏极连接所述第三NMOS输出管的漏极，所述第四PMOS输出管的漏极连接所述第四NMOS输出管的漏极，所述第一PMOS输出管的栅极连接其漏极及所述第三PMOS输出管的栅极，所述第二PMOS输出管的栅极连接第四中间输出信号，所述第四PMOS输出管的栅极连接第三中间输出信号，所述第一NMOS输出管的栅极连接第一中间输出信号，所述第二NMOS输出管的栅极连接其漏极及所述第三NMOS输出管的栅极，所述第四NMOS输出管的栅极连接第二中间输出信号，所述第三PMOS输出管的漏极连接所述第四PMOS输出管的漏极及所述反相器的输入端，所述反相器的输出端产生最终输出信号。
如上所述，本发明的一种比较器，通过对输入对管中一MOS管的源极注入或抽取设定电流来控制迟滞电压，从而实现比较器的高迟滞精度控制及迟滞电压及迟滞方向的可调控。本发明还通过折叠式电路结构的设计，在实现高迟滞精度的同时，还实现了轨到轨的共模输入范围，既满足了比较器的高迟滞精度，同时又能保证其迟滞精度在轨到轨的共模输入范围内不退化。
附图说明
图1显示为本发明实施例一所述比较器的一种电路结构示意图，其中，输入对管为NMOS管。
图2显示为本发明实施例一所述比较器的另一种电路结构示意图，其中，输入对管为PMOS管。
图3显示为本发明实施例二所述比较器的电路结构示意图。
图4显示为本发明实施例二所述输出单元的电路结构示意图。
图5显示为本发明实施例二所述选通开关的电路结构示意图。
元件标号说明：101输入对管，102迟滞控制模块，103负载模块，104电流偏置模块，200第一比较单元，201 NMOS输入对管，202第一迟滞控制模块，203第一负载模块，204第一电流偏置模块，205第三负载模块，300第二比较单元，301 PMOS输入对管，302第二迟滞控制模块，303第二负载模块，304第二电流偏置模块，305第四负载模块，400输出单元。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
如图1和2所示，本实施例提供一种比较器，所述比较器包括：
输入对管101，包括正端输入管M1及负端输入管M2，用于输入待比较的正端信号IN+及负端信号IN-；
迟滞控制模块102，连接所述正端输入管M1的源极及所述负端输入管M2的源极，用于在所述输入对管101为NMOS管时，通过对所述正端输入管M1的源极或所述负端输入管M2的源极注入设定电流Ix来控制迟滞电压；在所述输入对管101为PMOS管时，通过对所述正端输入管M1的源极或所述负端输入管M2的源极抽取设定电流Ix来控制迟滞电压。
作为示例，如图1和2所示，所述比较器还包括：负载模块103及电流偏置模块104；在所述输入对管101为NMOS管时，所述负载模块103连接于电源电压VDD和所述输入对管101的漏极之间，所述电流偏置模块104连接于所述输入对管101的源极和地之间；在所述输入对管101为PMOS管时，所述负载模块103连接于所述输入对管101的漏极和地之间，所述电流偏置模块104连接于电源电压VDD和所述输入对管101的源极之间。
具体的，在所述输入对管101为NMOS管时，所述负载模块103包括：第一PMOS负载管M3及第二PMOS负载管M4，所述第一PMOS负载管M3的源极及所述第二PMOS负载管M4的源极均连接电源电压VDD，所述第一PMOS负载管M3的漏极连接其栅极及所述正端输入管M1的漏极，所述第一PMOS负载管M3的栅极连接所述第二PMOS负载管M4的栅极，所述第二PMOS负载管M4的漏极连接所述负端输入管M2的漏极，并作为所述比较器的输出端（如图1所示）；在所述输入对管101为PMOS管时，所述负载模块103包括：第一NMOS负载管M3及第二NMOS负载管M4，所述第一NMOS负载管M3的源极及所述第二NMOS负载管M4的源极均接地，所述第一NMOS负载管M3的漏极连接其栅极及所述正端输入管M1的漏极，所述第一NMOS负载管M3的栅极连接所述第二NMOS负载管M4的栅极，所述第二NMOS负载管M4的漏极连接所述负端输入管M2的漏极，并作为所述比较器的输出端（如图2所示）。
具体的，在所述输入对管101为NMOS管时，所述电流偏置模块104包括：第一NMOS电流偏置管M5及第二NMOS电流偏置管M6，所述第一NMOS电流偏置管M5的源极及所述第二NMOS电流偏置管M6的源极均接地，所述第一NMOS电流偏置管M5的漏极连接所述正端输入管M1的源极，所述第一NMOS电流偏置管M5的栅极连接所述第二NMOS电流偏置管M6的栅极并连接偏置电压Vb，所述第二NMOS电流偏置管M6的漏极连接所述负端输入管M2的源极；在所述输入对管101为PMOS管时，所述电流偏置模块104包括：第一PMOS电流偏置管M5及第二PMOS电流偏置管M6，所述第一PMOS电流偏置管M5的源极及所述第二PMOS电流偏置管M6的源极均连接电源电压VDD，所述第一PMOS电流偏置管M5的漏极连接所述正端输入管M1的源极，所述第一PMOS电流偏置管M5的栅极连接所述第二PMOS电流偏置管M6的栅极并连接偏置电压Vb，所述第二PMOS电流偏置管M6的漏极连接所述负端输入管M2的源极（如图2所示）。
作为示例，如图1和2所示，所述迟滞控制模块102包括：选通开关Kx及调控电阻Rx，所述选通开关Kx的第一连接端连接所述正端输入管M1的源极，所述选通开关Kx的第二连接端连接所述负端输入管M2的源极，所述选通开关Kx的第三连接端连接设定电流Ix，所述调控电阻Rx的一端连接所述正端输入管M1的源极，所述调控电阻Rx的另一端连接所述负端输入管M2的源极。
本示例中，通过选通开关Kx来控制设定电流Ix连接正端输入管M1的源极或负端输入管M2的源极，以此控制迟滞电压的大小及迟滞方向。对于输入对管101为NMOS管，若设定电流Ix连接正端输入管M1的源极，即设定电流Ix注入节点x1，此设定电流Ix会使得节点x1处的电压比节点x2处的电压高出Ix*Rx，假设输入的负端信号IN-为一固定中间电平，此时，正端信号IN+从低电平扫描到高电平（电源），要使得比较器从0翻转到1，正端信号IN+的电平需要比负端信号IN-的电平高出Ix*Rx；类似的，若设定电流Ix连接负端输入管M2的源极，即设定电流Ix注入节点x2，此设定电流Ix会使得节点x2处的电压比节点x1处的电压高出Ix*Rx，假设输入的负端信号IN-为一固定中间电平，此时，正端信号IN+从高电平扫描到低电平，要使得比较器从1翻转到0，正端信号IN+的电平需要比负端信号IN-的电平低出Ix*Rx。而对于输入对管101为PMOS管，若设定电流Ix连接正端输入管M1的源极，即从节点x1抽取设定电流Ix，此设定电流Ix会使得节点x1处的电压比节点x2处的电压低出Ix*Rx，假设输入的负端信号IN-为一固定中间电平，此时，正端信号IN+从高电平扫描到低电平（电源），要使得比较器从1翻转到0，正端信号IN+的电平需要比负端信号IN-的电平低出Ix*Rx；类似的，若设定电流Ix连接负端输入管M2的源极，即从节点x2抽取设定电流Ix，此设定电流Ix会使得节点x2处的电压比节点x1处的电压低出Ix*Rx，假设输入的负端信号IN-为一固定中间电平，此时，正端信号IN+从低电平扫描到高电平，要使得比较器从0翻转到1，正端信号IN+的电平需要比负端信号IN-的电平高出Ix*Rx。由此，单边迟滞电压的大小可以完全由Rx和Ix确定，迟滞方向则通过选通开关Kx控制设定电流Ix的注入点或抽取点（x1或x2）来决定。
具体的，所述选通开关Kx采用两个开关来实现，其中，一开关的第一连接端连接所述正端输入管M1的源极，另一开关的第一连接端连接所述负端输入管M2的源极，两开关的第二连接端彼此相连并连接设定电流Ix。
具体的，所述迟滞电压的大小等于所述设定电流与所述调控电阻的乘积，即|Vhyst|=Rx*Ix，通过调整所述设定电流Ix的大小来控制所述迟滞电压的大小。由于迟滞电压的大小是由Ix和Rx的乘积确定，故迟滞精度是依赖于Ix和Rx；所述设定电流Ix可以选择外部提供或由所述比较器内部产生，外部提供当然可以做到高精度，若由所述比较器内部产生，该设定电流Ix则可以由所述比较器内部的带隙基准电压VBG通过一设定电阻RBG来产生，即设定电流Ix=VBG/RBG（当然，如果比较器内部电源精度比较高，该设定电流Ix也可以由比较器内部电源通过设定电阻来产生），此时，Ix*Rx=VBG*Rx/RBG，由于Rx和RBG在比较器内部实现，故可以使用同种类型、同种尺寸、不同数目的电阻来实现，便于在版图上做好匹配，以此抵消温度系数和工艺角偏差，从而将其精度做得非常高，而VBG是带隙基准电压，其精度也非常高，这样就可以做到精准控制迟滞电压，从而获得较高的迟滞精度。更具体的，所述设定电阻RBG采用多个电阻串联及/或并联的方式实现，通过控制多个电阻串联及/或并联的数量来调整所述设定电阻RBG的阻值，以此来调整所述设定电流Ix的大小，从而控制所述迟滞电压的大小。
实施例二
如图3所示，本实施例提供一种比较器，所述比较器包括：第一比较单元200及第二比较单元300，所述第一比较单元200包括：NMOS输入对管201及第一迟滞控制模块202，所述第二比较单元300包括：PMOS输入对管301及第二迟滞控制模块302，其中，
所述NMOS输入对管201包括正端NMOS输入管MN1及负端NMOS输入管MN2，用于输入待比较的正端信号IN+及负端信号IN-；
所述第一迟滞控制模块202连接所述正端NMOS输入管MN1的源极及所述负端NMOS输入管MN2的源极，用于通过对所述正端NMOS输入管MN1的源极或所述负端NMOS输入管MN2的源极注入设定电流Ix来控制迟滞电压；
所述PMOS输入对管301包括正端PMOS输入管MP5及负端PMOS输入管MP6，用于输入待比较的正端信号IN+及负端信号IN-；
所述第二迟滞控制模块302连接所述正端PMOS输入管MP5的源极及所述负端PMOS输入管MP6的源极，用于通过对所述正端PMOS输入管MP5的源极或所述负端PMOS输入管MP6的源极抽取设定电流Ix来控制迟滞电压。
本示例中，利用NMOS输入对管201及PMOS输入对管301构成的折叠式电路结构，实现轨到轨的输入共模范围，同时还能保证迟滞精度。
作为示例，如图3所示，所述第一比较单元200还包括：第一负载模块203及第一电流偏置模块204，其中，所述第一负载模块203连接于电源电压VDD和所述NMOS输入对管201的漏极之间，所述第一电流偏置模块204连接于所述NMOS输入对管201的源极和地之间；所述第二比较单元300还包括：第二负载模块303及第二电流偏置模块304，其中，所述第二负载模块303连接于所述PMOS输入对管301的漏极和地之间，所述第二电流偏置模块304连接于电源电压VDD和所述PMOS输入对管301的源极之间。
具体的，所述第一负载模块203包括：第一PMOS负载管MP1及第二PMOS负载管MP2，所述第一PMOS负载管MP1的源极及所述第二PMOS负载管MP2的源极均连接电源电压VDD，所述第一PMOS负载管MP1的漏极连接所述正端NMOS输入MN1管的漏极，所述第一PMOS负载管MP1的栅极连接所述第二PMOS负载管MP2的栅极并连接第一P型偏置电压Vbp1，所述第二PMOS负载管MP2的漏极连接所述负端NMOS输入管MN2的漏极（如图3所示）。
具体的，所述第二负载模块303包括：第一NMOS负载管MN9及第二NMOS负载管MN10，所述第一NMOS负载管MN9的源极及所述第二NMOS负载管MN10的源极均接地，所述第一NMOS负载管MN9的漏极连接所述正端PMOS输入管MP5的漏极，所述第一NMOS负载管MN9的栅极连接所述第二NMOS负载管MN10的栅极并连接第一N型偏置电压Vbn1，所述第二NMOS负载管MN10的漏极连接所述负端PMOS输入管MP6的漏极（如图3所示）。
具体的，所述第一电流偏置模块204包括：第一NMOS电流偏置管MN3及第二NMOS电流偏置管MN4，所述第一NMOS电流偏置管MN3的源极及所述第二NMOS电流偏置管MN4的源极均接地，所述第一NMOS电流偏置管MN3的漏极连接所述正端NMOS输入管MN1的源极，所述第一NMOS电流偏置管MN3的栅极连接所述第二NMOS电流偏置管MN4的栅极并连接第一N型偏置电压Vbn1，所述第二NMOS电流偏置管MN4的漏极连接所述负端NMOS输入管MN2的源极（如图3所示）。
具体的，所述第二电流偏置模块304包括：第一PMOS电流偏置管MP7及第二PMOS电流偏置管MP8，所述第一PMOS电流偏置管MP7的源极及所述第二PMOS电流偏置管MP8的源极均连接电源电压VDD，所述第一PMOS电流偏置管MP7的漏极连接所述正端PMOS输入管MP5的源极，所述第一PMOS电流偏置管MP7的栅极连接所述第二PMOS电流偏置管MP8的栅极并连接第一P型偏置电压Vbp1，所述第二PMOS电流偏置管MP8的漏极连接所述负端PMOS输入管MP6的源极（如图3所示）。
作为示例，如图3所示，所述第一比较单元200还包括：第三负载模块205，其中，所述第三负载模块205连接所述NMOS输入对管201的漏极和地之间；所述第二比较单元300还包括：第四负载模块305，其中，所述第四负载模块305连接电源电压VDD和所述PMOS输入对管301的漏极之间。
具体的，所述第三负载模块205包括：第一PMOS堆叠管MP3、第二PMOS堆叠管MP4、第三NMOS负载管MN5、第四NMOS负载管MN6、第五NMOS负载管MN7及第六NMOS负载管MN8，所述第一PMOS堆叠管MP3的源极连接所述正端NMOS输入管MN1的漏极，所述第二PMOS堆叠管MP4的源极连接所述负端NMOS输入管MN2的漏极，所述第一PMOS堆叠管MP3的栅极连接所述第二PMOS堆叠管MP4的栅极并连接第二P型偏置电压Vbp2，所述第一PMOS堆叠管MP3的漏极连接于所述第三NMOS负载管MN5的漏极及其栅极、所述第四NMOS负载管MN6的漏极及所述第五NMOS负载管MN7的栅极，并产生第一中间输出信号A，所述第二PMOS堆叠管MP4的漏极连接所述第四NMOS负载管MN6的栅极、所述第五NMOS负载管MN7的漏极及所述第六NMOS负载管MN8的漏极及其栅极，并产生第二中间输出信号B，所述第三NMOS负载管MN5的源极、所述第四NMOS负载管MN6的源极、所述第五NMOS负载管MN7的源极及所述第六NMOS负载管MN8的源极均接地（如图3所示）。
具体的，所述第四负载模块305包括：第一NMOS堆叠管MN11、第二NMOS堆叠管MN12、第三PMOS负载管MP9、第四PMOS负载管MP10、第五PMOS负载管MP11及第六PMOS负载管MP12，所述第一NMOS堆叠管MN11的源极连接所述正端PMOS输入管MP5的漏极，所述第二NMOS堆叠管MN12的源极连接所述负端PMOS输入管MP6的漏极，所述第一NMOS堆叠管MN11的栅极连接所述第二NMOS堆叠管MN12的栅极并连接第二N型偏置电压Vbn2，所述第一NMOS堆叠管MN11的漏极连接于所述第三PMOS负载管MP9的漏极及其栅极、所述第四PMOS负载管MP10的漏极及所述第五PMOS负载管MP11的栅极，并产生第三中间输出信号C，所述第二NMOS堆叠管MN12的漏极连接所述第四PMOS负载管MP10的栅极、所述第五PMOS负载管MP11的漏极及所述第六PMOS负载管MP12的漏极及其栅极，并产生第四中间输出信号D，所述第三PMOS负载管MP9的源极、所述第四PMOS负载管MP10的源极、所述第五PMOS负载管MP11的源极及所述第六PMOS负载管MP12的源极均连接电源电压VDD（如图3所示）。
本示例中，利用负载管（MN5-MN8、MP9-MP12）形成的正反馈结构可提高比较器的增益，但其不作为迟滞设计使用；利用堆叠管（MP3-MP4、MN11- MN12）屏蔽负载电压快速变化所带来的影响。
作为示例，如图4所示，所述比较器还包括：输出单元400，连接所述第三负载模块205的输出端及所述第四负载模块305的输出端，用于根据四个中间输出信号A、B、C、D产生一最终输出信号OUT。
具体的，所述输出单元400包括：第一PMOS输出管MP13、第二PMOS输出管MP14、第三PMOS输出管MP15、第四PMOS输出管MP16、第一NMOS输出管MN13、第二NMOS输出管MN14、第三NMOS输出管MN15、第四NMOS输出管MN16及反相器IINV，所述第一PMOS输出管MP13的源极、所述第二PMOS输出管MP14的源极、所述第三PMOS输出管MP15的源极及所述第四PMOS输出管MP16的源极均连接电源电压VDD，所述第一NMOS输出管MN13的源极、所述第二NMOS输出管MN14的源极、所述第三NMOS输出管MN15的源极及所述第四NMOS输出管MN16的源极均接地，所述第一PMOS输出管MP13的漏极连接所述第一NMOS输出管MN13的漏极，所述第二PMOS输出管MP14的漏极连接所述第二NMOS输出管MN14的漏极，所述第三PMOS输出管MP15的漏极连接所述第三NMOS输出管MN15的漏极，所述第四PMOS输出管MP16的漏极连接所述第四NMOS输出管MN16的漏极，所述第一PMOS输出管MP13的栅极连接其漏极及所述第三PMOS输出管MP15的栅极，所述第二PMOS输出管MP14的栅极连接第四中间输出信号D，所述第四PMOS输出管MP16的栅极连接第三中间输出信号C，所述第一NMOS输出管MN13的栅极连接第一中间输出信号A，所述第二NMOS输出管MN14的栅极连接其漏极及所述第三NMOS输出管MN15的栅极，所述第四NMOS输出管MN16的栅极连接第二中间输出信号B，所述第三PMOS输出管MP15的漏极连接所述第四PMOS输出管MP16的漏极及所述反相器INV的输入端，所述反相器INV的输出端产生最终输出信号OUT（如图4所示）。
作为示例，如图3所示，所述第一迟滞控制模块202及所述第二迟滞控制模块302的电路结构相同，均包括：选通开关Kx及调控电阻Rx；在所述第一比较单元200中，所述选通开关Kx的第一连接端连接所述正端NMOS输入管MN1的源极，所述选通开关Kx的第二连接端连接所述负端NMOS输入管MN2的源极，所述选通开关Kx的第三连接端连接设定电流Ix，所述调控电阻Rx的一端连接所述正端NMOS输入管MN1的源极，所述调控电阻Rx的另一端连接所述负端NMOS输入管MN2的源极；在所述第二比较单元300中，所述选通开关Kx的第一连接端连接所述正端PMOS输入管MP5的源极，所述选通开关Kx的第二连接端连接所述负端PMOS输入管MP6的源极，所述选通开关Kx的第三连接端连接设定电流Ix，所述调控电阻Rx的一端连接所述正端PMOS输入管MP5的源极，所述调控电阻Rx的另一端连接所述负端PMOS输入管MP6的源极。本示例中，通过对设定电流Ix的注入和抽取进行联动控制，即节点x1处的开关和节点x3处的开关同开同关，节点x2处的开关和节点x4处的开关同开同关，来控制迟滞电压的大小及迟滞方向，以此保证轨到轨输入共模范围内的高迟滞精度。
具体的，所述第一迟滞控制模块202中的选通开关及所述第二迟滞控制模块302中的选通开关均采用两个开关来实现；在第一迟滞控制模块202中，一开关的第一连接端连接所述正端NMOS输入管MN1的源极，另一开关的第一连接端连接所述负端NMOS输入管MN2的源极，两开关的第二连接端彼此相连并连接设定电流Ix；在第二迟滞控制模块302中，一开关的第一连接端连接所述正端PMOS输入管MP5的源极，另一开关的第一连接端连接所述负端PMOS输入管MP6的源极，两开关的第二连接端彼此相连并连接设定电流Ix；其中，所述第一迟滞控制模块202中连接所述正端NMOS输入管的开关及所述第二迟滞控制模块302中连接所述正端PMOS输入管的开关由最终输出信号OUT的反相信号来控制，所述第一迟滞控制模块202中连接所述负端NMOS输入管的开关及所述第二迟滞控制模块302中连接所述负端PMOS输入管的开关则由最终输出信号OUT来控制（如图5所示）。
具体的，对于任一比较单元，所述迟滞电压的大小等于所述设定电流与所述调控电阻的乘积，即|Vhyst|=Rx*Ix，通过调整所述设定电流Ix的大小来控制所述迟滞电压的大小。由于迟滞电压的大小是由Ix和Rx的乘积确定，故迟滞精度是依赖于Ix和Rx；所述设定电流Ix可以选择外部提供或由所述比较器内部产生，外部提供当然可以做到高精度，若由所述比较器内部产生，该设定电流Ix则可以由所述比较器内部的带隙基准电压VBG通过一设定电阻RBG来产生，即设定电流Ix=VBG/RBG（当然，如果比较器内部电源精度比较高，该设定电流Ix也可以由比较器内部电源通过设定电阻来产生），此时，Ix*Rx=VBG*Rx/RBG，由于Rx和RBG在比较器内部实现，故可以使用同种类型、同种尺寸、不同数目的电阻来实现，便于在版图上做好匹配，以此抵消温度系数和工艺角偏差，从而将其精度做得非常高，而VBG是带隙基准电压，其精度也非常高，这样就可以做到精准控制迟滞电压，从而获得较高的迟滞精度。更具体的，所述设定电阻RBG采用多个电阻串联及/或并联的方式实现，通过控制多个电阻串联及/或并联的数量来调整所述设定电阻RBG的阻值，以此来调整所述设定电流Ix的大小，从而控制所述迟滞电压的大小。可选地，第一迟滞控制模块202中的设定电流与第二迟滞控制模块302中的设定电流采用同一源头电流来实现，以此保证偏差较小。
综上所述，本发明的一种比较器，通过对输入对管中一MOS管的源极注入或抽取设定电流来控制迟滞电压，从而实现比较器的高迟滞精度控制及迟滞电压及迟滞方向的可调控。本发明还通过折叠式电路结构的设计，在实现高迟滞精度的同时，还实现了轨到轨的共模输入范围，既满足了比较器的高迟滞精度，同时又能保证其迟滞精度在轨到轨的共模输入范围内不退化。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (14)

1.一种比较器，其特征在于，所述比较器包括：
输入对管，包括正端输入管及负端输入管，用于输入待比较的正端信号及负端信号；
迟滞控制模块，连接所述正端输入管的源极及所述负端输入管的源极，用于在所述输入对管为NMOS管时，通过对所述正端输入管的源极或所述负端输入管的源极注入设定电流来控制迟滞电压；在所述输入对管为PMOS管时，通过对所述正端输入管的源极或所述负端输入管的源极抽取设定电流来控制迟滞电压；
所述比较器还包括：负载模块及电流偏置模块；在所述输入对管为NMOS管时，所述负载模块连接于电源电压和所述输入对管的漏极之间，所述电流偏置模块连接于所述输入对管的源极和地之间；在所述输入对管为PMOS管时，所述负载模块连接于所述输入对管的漏极和地之间，所述电流偏置模块连接于电源电压和所述输入对管的源极之间；其中，
在所述输入对管为NMOS管时，所述负载模块包括：第一PMOS负载管及第二PMOS负载管，所述第一PMOS负载管的源极及所述第二PMOS负载管的源极均连接电源电压，所述第一PMOS负载管的漏极连接其栅极及所述正端输入管的漏极，所述第一PMOS负载管的栅极连接所述第二PMOS负载管的栅极，所述第二PMOS负载管的漏极连接所述负端输入管的漏极；所述电流偏置模块包括：第一NMOS电流偏置管及第二NMOS电流偏置管，所述第一NMOS电流偏置管的源极及所述第二NMOS电流偏置管的源极均接地，所述第一NMOS电流偏置管的漏极连接所述正端输入管的源极，所述第一NMOS电流偏置管的栅极连接所述第二NMOS电流偏置管的栅极并连接偏置电压，所述第二NMOS电流偏置管的漏极连接所述负端输入管的源极；
在所述输入对管为PMOS管时，所述负载模块包括：第一NMOS负载管及第二NMOS负载管，所述第一NMOS负载管的源极及所述第二NMOS负载管的源极均接地，所述第一NMOS负载管的漏极连接其栅极及所述正端输入管的漏极，所述第一NMOS负载管的栅极连接所述第二NMOS负载管的栅极，所述第二NMOS负载管的漏极连接所述负端输入管的漏极；所述电流偏置模块包括：第一PMOS电流偏置管及第二PMOS电流偏置管，所述第一PMOS电流偏置管的源极及所述第二PMOS电流偏置管的源极均连接电源电压，所述第一PMOS电流偏置管的漏极连接所述正端输入管的源极，所述第一PMOS电流偏置管的栅极连接所述第二PMOS电流偏置管的栅极并连接偏置电压，所述第二PMOS电流偏置管的漏极连接所述负端输入管的源极。
2.根据权利要求1所述的比较器，其特征在于，所述迟滞控制模块包括：选通开关及调控电阻，所述选通开关的第一连接端连接所述正端输入管的源极，所述选通开关的第二连接端连接所述负端输入管的源极，所述选通开关的第三连接端连接设定电流，所述调控电阻的一端连接所述正端输入管的源极，所述调控电阻的另一端连接所述负端输入管的源极。
3.根据权利要求2所述的比较器，其特征在于，所述迟滞电压的大小等于所述设定电流与所述调控电阻的乘积，通过调整所述设定电流的大小来控制所述迟滞电压的大小。
4.根据权利要求1所述的比较器，其特征在于，所述设定电流由外部提供或由所述比较器内部产生。
5.根据权利要求4所述的比较器，其特征在于，所述设定电流由所述比较器内部的带隙基准电压通过一设定电阻来产生。
6.一种比较器，其特征在于，所述比较器包括：第一比较单元及第二比较单元，所述第一比较单元包括：NMOS输入对管及第一迟滞控制模块，所述第二比较单元包括：PMOS输入对管及第二迟滞控制模块，其中，
所述NMOS输入对管包括正端NMOS输入管及负端NMOS输入管，用于输入待比较的正端信号及负端信号；
所述第一迟滞控制模块连接所述正端NMOS输入管的源极及所述负端NMOS输入管的源极，用于通过对所述正端NMOS输入管的源极或所述负端NMOS输入管的源极注入设定电流来控制迟滞电压；
所述PMOS输入对管包括正端PMOS输入管及负端PMOS输入管，用于输入待比较的正端信号及负端信号；
所述第二迟滞控制模块连接所述正端PMOS输入管的源极及所述负端PMOS输入管的源极，用于通过对所述正端PMOS输入管的源极或所述负端PMOS输入管的源极抽取设定电流来控制迟滞电压；
所述第一比较单元还包括：第一负载模块及第一电流偏置模块，所述第一负载模块连接于电源电压和所述NMOS输入对管的漏极之间，所述第一电流偏置模块连接于所述NMOS输入对管的源极和地之间；所述第二比较单元还包括：第二负载模块及第二电流偏置模块，所述第二负载模块连接于所述PMOS输入对管的漏极和地之间，所述第二电流偏置模块连接于电源电压和所述PMOS输入对管的源极之间；其中，
所述第一负载模块包括：第一PMOS负载管及第二PMOS负载管，所述第一PMOS负载管的源极及所述第二PMOS负载管的源极均连接电源电压，所述第一PMOS负载管的漏极连接所述正端NMOS输入管的漏极，所述第一PMOS负载管的栅极连接所述第二PMOS负载管的栅极并连接第一P型偏置电压，所述第二PMOS负载管的漏极连接所述负端NMOS输入管的漏极；
所述第一电流偏置模块包括：第一NMOS电流偏置管及第二NMOS电流偏置管，所述第一NMOS电流偏置管的源极及所述第二NMOS电流偏置管的源极均接地，所述第一NMOS电流偏置管的漏极连接所述正端NMOS输入管的源极，所述第一NMOS电流偏置管的栅极连接所述第二NMOS电流偏置管的栅极并连接第一N型偏置电压，所述第二NMOS电流偏置管的漏极连接所述负端NMOS输入管的源极；
所述第二负载模块包括：第一NMOS负载管及第二NMOS负载管，所述第一NMOS负载管的源极及所述第二NMOS负载管的源极均接地，所述第一NMOS负载管的漏极连接所述正端PMOS输入管的漏极，所述第一NMOS负载管的栅极连接所述第二PMOS负载管的栅极并连接第一N型偏置电压，所述第二NMOS负载管的漏极连接所述负端PMOS输入管的漏极；
所述第二电流偏置模块包括：第一PMOS电流偏置管及第二PMOS电流偏置管，所述第一PMOS电流偏置管的源极及所述第二PMOS电流偏置管的源极均连接电源电压，所述第一PMOS电流偏置管的漏极连接所述正端PMOS输入管的源极，所述第一PMOS电流偏置管的栅极连接所述第二PMOS电流偏置管的栅极并连接第一P型偏置电压，所述第二PMOS电流偏置管的漏极连接所述负端PMOS输入管的源极。
7.根据权利要求6所述的比较器，其特征在于，所述第一迟滞控制模块及所述第二迟滞控制模块的电路结构相同，均包括：选通开关及调控电阻；
在所述第一比较单元中，所述选通开关的第一连接端连接所述正端NMOS输入管的源极，所述选通开关的第二连接端连接所述负端NMOS输入管的源极，所述选通开关的第三连接端连接设定电流，所述调控电阻的一端连接所述正端NMOS输入管的源极，所述调控电阻的另一端连接所述负端NMOS输入管的源极；
在所述第二比较单元中，所述选通开关的第一连接端连接所述正端PMOS输入管的源极，所述选通开关的第二连接端连接所述负端PMOS输入管的源极，所述选通开关的第三连接端连接设定电流，所述调控电阻的一端连接所述正端PMOS输入管的源极，所述调控电阻的另一端连接所述负端PMOS输入管的源极。
8.根据权利要求7所述的比较器，其特征在于，所述迟滞电压的大小等于所述设定电流与所述调控电阻的乘积，通过调整所述设定电流的大小来控制所述迟滞电压的大小。
9.根据权利要求6所述的比较器，其特征在于，所述设定电流由外部提供或由所述比较器内部产生。
10.根据权利要求9所述的比较器，其特征在于，所述设定电流由所述比较器内部的带隙基准电压通过一设定电阻来产生。
11.根据权利要求6-10任一项所述的比较器，其特征在于，所述第一比较单元还包括：第三负载模块，其中，所述第三负载模块连接所述NMOS输入对管的漏极和地之间；所述第二比较单元还包括：第四负载模块，其中，所述第四负载模块连接电源电压和所述PMOS输入对管的漏极之间。
12.根据权利要求11所述的比较器，其特征在于，所述第三负载模块包括：第一PMOS堆叠管、第二PMOS堆叠管、第三NMOS负载管、第四NMOS负载管、第五NMOS负载管及第六NMOS负载管，所述第一PMOS堆叠管的源极连接所述正端NMOS输入管的漏极，所述第二PMOS堆叠管的源极连接所述负端NMOS输入管的漏极，所述第一PMOS堆叠管的栅极连接所述第二PMOS堆叠管的栅极并连接第二P型偏置电压，所述第一PMOS堆叠管的漏极连接于所述第三NMOS负载管的漏极及其栅极、所述第四NMOS负载管的漏极及所述第五NMOS负载管的栅极，并产生第一中间输出信号，所述第二PMOS堆叠管的漏极连接所述第四NMOS负载管的栅极、所述第五NMOS负载管的漏极及所述第六NMOS负载管的漏极及其栅极，并产生第二中间输出信号，所述第三NMOS负载管的源极、所述第四NMOS负载管的源极、所述第五NMOS负载管的源极及所述第六NMOS负载管的源极均接地；
所述第四负载模块包括：第一NMOS堆叠管、第二NMOS堆叠管、第三PMOS负载管、第四PMOS负载管、第五PMOS负载管及第六PMOS负载管，所述第一NMOS堆叠管的源极连接所述正端PMOS输入管的漏极，所述第二NMOS堆叠管的源极连接所述负端PMOS输入管的漏极，所述第一NMOS堆叠管的栅极连接所述第二NMOS堆叠管的栅极并连接第二N型偏置电压，所述第一NMOS堆叠管的漏极连接于所述第三PMOS负载管的漏极及其栅极、所述第四PMOS负载管的漏极及所述第五PMOS负载管的栅极，并产生第三中间输出信号，所述第二NMOS堆叠管的漏极连接所述第四PMOS负载管的栅极、所述第五PMOS负载管的漏极及所述第六PMOS负载管的漏极及其栅极，并产生第四中间输出信号，所述第三PMOS负载管的源极、所述第四PMOS负载管的源极、所述第五PMOS负载管的源极及所述第六PMOS负载管的源极均连接电源电压。
13.根据权利要求12所述的比较器，其特征在于，所述比较器还包括：输出单元，连接所述第三负载模块的输出端及所述第四负载模块的输出端，用于根据四个中间输出信号产生一最终输出信号。
14.根据权利要求13所述的比较器，其特征在于，所述输出单元包括：第一PMOS输出管、第二PMOS输出管、第三PMOS输出管、第四PMOS输出管、第一NMOS输出管、第二NMOS输出管、第三NMOS输出管、第四NMOS输出管及反相器，所述第一PMOS输出管的源极、所述第二PMOS输出管的源极、所述第三PMOS输出管的源极及所述第四PMOS输出管的源极均连接电源电压，所述第一NMOS输出管的源极、所述第二NMOS输出管的源极、所述第三NMOS输出管的源极及所述第四NMOS输出管的源极均接地，所述第一PMOS输出管的漏极连接所述第一NMOS输出管的漏极，所述第二PMOS输出管的漏极连接所述第二NMOS输出管的漏极，所述第三PMOS输出管的漏极连接所述第三NMOS输出管的漏极，所述第四PMOS输出管的漏极连接所述第四NMOS输出管的漏极，所述第一PMOS输出管的栅极连接其漏极及所述第三PMOS输出管的栅极，所述第二PMOS输出管的栅极连接第四中间输出信号，所述第四PMOS输出管的栅极连接第三中间输出信号，所述第一NMOS输出管的栅极连接第一中间输出信号，所述第二NMOS输出管的栅极连接其漏极及所述第三NMOS输出管的栅极，所述第四NMOS输出管的栅极连接第二中间输出信号，所述第三PMOS输出管的漏极连接所述第四PMOS输出管的漏极及所述反相器的输入端，所述反相器的输出端产生最终输出信号。
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