JPH01205788A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH01205788A
JPH01205788A JP63030441A JP3044188A JPH01205788A JP H01205788 A JPH01205788 A JP H01205788A JP 63030441 A JP63030441 A JP 63030441A JP 3044188 A JP3044188 A JP 3044188A JP H01205788 A JPH01205788 A JP H01205788A
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JP
Japan
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mode
address
signal
circuit
signal input
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Application number
JP63030441A
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English (en)
Inventor
Haruki Toda
春希 戸田
Shigeo Oshima
成夫 大島
Tatsuo Igawa
井川　立雄
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Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
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Publication date
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    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ダイナミック型ランダム・アクセス・メモリ
（以下、ＤＲＡＭと記す。）を内蔵する半導体集積回路
において、　ＲＡＳ　（１：Ｉウアドレススト党−ブ）
信号入力前にω（カラムアドレスストローブ）信号を入
力してＤＲＡＭの動作モードを設定する回路に係り、特
に−像用メモリ集積回路などに使用されるものである。
（従来の技術） 最近、１つのメモリ集積回路に多くの機能を持たせる多
モード化が進みつつある。たとえばＸ１ビツト構成のＤ
ＲＡＭ集積回路の場合、制御信号入力はＲＡＳ　、　Ｃ
ＡＢ　、　Ｗ　Ｂ　（ライトイネ−ｆル）であシ、これ
らの制御信号の組合せで動作モードを設定しようとする
と、ＲＡＳ立ち下げ時のＣＡＳ　、　ＷＥの状態を用い
てその後のメモリの動作モードを訣めることか可能であ
る。この場合、理論的には２２；４種類の七−ド指定が
可能であるが、　ＤＲＡＭ特有の問題として次に述べる
ようなことを考える必要がある。即ち、ＲＡＳ立ち下げ
時にＣＡＢが低レベル（活性レベル）であるモードは、
一般的にオートリ７レツシエ七−ドとして利用されてお
夛、メモリ内部のカウンタから発生するロウアドレスに
基いて動作を行う。このリフレッシェモードでは、カラ
ムアドレスを必要とせず、　ＣＡＳによる外部アドレス
の取り込みが必要でない。したがりて、−般には、　Ｃ
ＡＳが低レベルにおいて外部からのロウアドレスを必要
とするモード、およびカラムアドレスを必要とするモー
ドの指定は困難である。
しかし、近年１画線処理用メモリ集積回路として、シリ
アルな連続入出力ポートを持ったメモリが実現されるの
に伴い、カラムアドレスの指定を必要としないモードも
多くなってきた。たとえばシリアル入出力部とメモリ部
とのデータ転送は、１つのロウアドレスに相当するメモ
リセル群の内容を一括して行うのでカラムアドレスを必
要とせず、また画面の高速クリア等に相当するフラッジ
エライトモードでは、１つのロウアドレスに相当するメ
モリセル群の内容を同時に書き込むのでカラムアドレス
を必要としない。したがって、ＲＡＳ入力前にＣＡＳを
入力する（所謂、　ＣＡＳビフォアＲＡＳ　）のモード
も、前記オートリ７レツシエ七外に使用される可能性が
ちシ、多モードのメモリでありてカラムアドレスを使用
しないモードではドレスを必要とする七−ドのためにＣ
ＡＢが高レベルのモードの部分は残しておきたい。この
ときに問題となるのが、メモリ内部のカウンタから発生
するロウアドレスと外部から入力するロウアドレスとの
タイミング関係である。以下、この問題点を具体的に説
明する。
第１２図に示すように、アドレスバッファ１２５に外部
アドレスおよび内部アドレス（内部カウンタにより発生
したアドレス）を入力し、このアドレスバッファ１２５
の制御信号としてＲＡＳおよびＣＡＳを入力し、このア
ドレスバッファ１２５の出力をワード線選択および駆動
系１２６に入力する場合を考えるものとする。第１３図
に示すように、ＲＡＳ立ち下げ時に外部アドレスのロウ
アドレスを取り込む際、外部アドレスのセットアツプ時
間ｔａｌとホールド時間ｔ８□はｉ立ち下げタイミング
に対して厳密に決められている。したがりて。
内部アドレスを取り込むオートリフレッシ島モード、に
おいては、上記セットアツプ時間ｔ、□とホールド時間
ｔｌＡｌｌとの間に外部アドレスと内部アドレスとがき
ちんと切シ換わるようにする必要がある。
このための方法として、鼾ビフォアＲＡＳを設定すると
きのＣＡＳのセットアツプ時間ｔｃｓｉを前記外部アド
レスのセットアツプ時間ｔｌ１ｍの最小値ｔ＊ｇｍｍｌ
ｎよりも大きくシ、ロウアドレスの取り込み前にオート
リフレッシ為モードが否かの判断が可能になるようＫし
ている。これによって、第１２図におけるアドレスノぐ
ツファ１２５が前記”Ａｌ１ａ。
ｔＳ□ヨ時間中に外部アドレスを取り込むか内部アドレ
スを取り込むかの切シ換えができる上に、オートリフレ
ッシ為モードがないメモリシステムに在べてアドレスバ
ッファ１２５からワード線選択および駆動系までの時間
が余分にかかる仁ともない。
しかし、　ＣＡＳビフォアＲＡＳによりてオートリフレ
ッシ為モード以外の外部アドレスを必要とするモードを
指定するときには、ＣＡＳの高レベル、低レベルの区別
だけではモードの指定ができないので、第１４図に示す
ような回路を構成しての以外のモード指定信号を用いる
ことが考えられる。
即ち、外部アドレスをアドレスバッファ１４１に入力し
、　ＣＡＳをバッファ１４３に入力し、動作モード指定
信号（たとえばＷＥ等）をバッファ１４２に入力し、こ
れらのアドレスバッファ１４１およびバッファ１４２，
１４３をＲＡＳにより制御する。
そして、上記アドレスバッファ１４１の出力および内部
アドレスをアドレススイッチ１４４に入力し、前記バッ
ファ１４２，１４３の各出力をモード選択回路１４５に
入力し、このモード選択回路１４５の出力により前記ア
ドレススイッチ１４４を制御し、このアドレススイッチ
１４４の出力をワード線選択および駆動系１４６に入力
する。上記第１４図の回路において、ＲＡＳの立ち下げ
で外部アドレスをアドレスバッファ１４１に取り込むと
同時に、上記外部アドレスと同じセットアツプ時間ｔＡ
ｇｌの最小値ｔＡｓｉｍｉ。内で前記ｗＥ等をバッファ
１４２に取り込み、ＣＡＲをバッファ１４３に取り込む
。このように取り込んだＷＥとＣＡＢの高レベル、低レ
ベルとに応じてそ−ド選択回路１４５でトド選択を行い
、モード選択出力に基いてアドレスバッファ１４１から
の外部アドレスまたは内部アドレスをアドレススイッチ
１４４にょシ選択し、この選択出力をワード線選択およ
び駆動系１４６へ送る。しかし、このようにワード線選
択および駆動系１４６の前段側にアドレススイッチノ４
４が介在することは、第１２図に示した回路に比べてワ
ード線選択までの動作に余分な時間がかかるので、ＲＡ
Ｓのサイクルタイム等の時間が余分に必要になるという
問題がある。
以上、要約すると、近年の画線処理用メモリ等のように
ＤＲＡＭに多くの動作そ−ドが要求てれておシ、カラム
アドレスを必要としない動作モードをＣＡＳビフォアＲ
ＡＳで設定する必要が生じている。
このとき、　ＣＡＳビフォアＲＡＳでオートリフレッシ
Ｓ−Ｅニード以外のモード設定を行おうとする場合。
ＣＡＳ以外のモード設定に必要な信号のセットアツプ時
間を外部アドレスのセットアツプ時間と等しくしておく
と、モードが確定するまでワード線選択・駆動系の回路
を動かすことは不可能で１）、そ−ドの選択を待ってア
ドレスが確定するまでのモード確定時間分だけ余分に動
作時間がかかシ、高速動作が必要なメモリにとりて不利
になる。
上記したような問題は、　ＣＡＳビフォアＲＡＳでのオ
ートリフレッシュ以外のモード設定動作の高速化を必要
とするＤＲＡＭを内蔵する半導体集積回路（ＤＲＡＭ集
積回路、画像処理用メモリ集積回路など）に共通の問題
である。
（発明が解決しようとする課題） 本発明は、上記したようにＣＡＳビフォアＲＡＳでオー
トリフレッシュ以外のそ−ド設定のために余分の時間を
必要とするという問題点を解決するためＫなされたもの
で、上記余分に必要とされる時間がなくてもＣＡＳビフ
ォアＲＡＳでのオートリフレッシュ以外のモード設定が
可能になシ、高速動作が可能な半導体集積回路を提供す
ることを目的とする。
［発明の構成コ （課題を解決するための手段） 本発明（特定発明）は、カラムアドレススト四−プ信号
入力がロウアトスト日−プ信号入力より前に活性化する
動作モードでオートリフレッシュ以外のモードを指定す
るためのモード指定用外部制御信号入力を使用する半導
体集積回路において、上記モード指定用外部制御信号入
力は上記ロウアドレスストローブ信号入力の活性化前に
セットアツプされ、かつロウアドレスストローラ（１人
力の活性化タイミングに対する上記セットアツプの余裕
時間ｔ８が外部ロウアドレス信号入力の七′ットアップ
余裕時間ｔＡａＢの最小値ｔＡｇｍｍｉｎに対してｔ＋
ｓ　＞　ｔＡｇｍｍｉｎの関係に設定されており、この
モード指定用外部制御信号入力を前記ロウアドレススト
ローブ信号入力の活性時に内部回路に取り込み、この取
り込んだ信号を用いて動作モードの選択制御を行うよう
にしてなることを特徴とする。
また１本発明（関連発明）は、前記そ−ド指定用外部制
御信号入力を取り込むための内部回路は、ロウアドレス
ストローブ信号入力の非活性状態期間とこのロウストロ
−！信号入力が活性状態になってから一定時間の期間と
にデータ取り込みが可能であシ、前記動作モードの選択
に際して外部アドレスか内部カウンタからの内部アドレ
スかの一方のみを選択的に取り込んで内部ロウアドレス
として出力するアドレスバッファ回路は、前記ロウアド
レスストローブ信号入力の活性時にアドレスデータを取
り込み、一定時間後にアドレスデータの取り込みを止め
ることを特徴とする。
（作用） 前記特定発明の半導体集積回路においては。
６１ビフオア弁でのモード選択に際して所定モード設定
用外部制御信号入力のセットアツプが外部ロウアドレス
入力のセットアツプより早いので、ロウアドレスを取り
込むまでに動作モードの確定が可能である。換言すれば
、アドレスバッファ回路に取り込むアドレスを外部アド
レスとするか内部アドレスとするかを早く選択しておく
ことが可能になシ、モード設定時間にアドレス切シ換え
のための時間を余分に必要とせず、高速な動作が可能に
なる。
また、関連発明の半導体集積回路においては、春ビフォ
アＲＡＳモードでない場合に、従来のＤＲＡＭと適合性
のあるタイζフグ設定が可能であシ、そうしておくこと
によって従来のＤＲＡＭのモードが拡張てれたＤＲＡＭ
として実現することができる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第１図は画像処理用集積回路におけるＤＲＡＭ部の一部
を示しておシ、このＤＲＡＭ部は面ビフォアＲＡＳモー
ドでオートリフレツシエモードおよびそれ以外の所定モ
ードの設定が可能なように所定モード設定用外部制御信
号（代表的にＷＥ傷信号表わしているが、他の信号でも
よく、複数個の信号でありてもよい）が入力するように
なっている。
このｉ信号入力はバッファ回路１に導かれてお、９、Ｃ
ＡＳ信号はバッファ回路２に導かれている。
３はそ−ド選択回路であって、ＲＡＳ入力が活性化した
ときに上記バッファ回路１の出力およびバッファ回路２
の出力に基いてモード選択信号を出力する。４はロウア
ドレス用のアドレスバッファ回路でアシ、上記モード選
択信号に基いて外部アドレス（ロウアドレス）入力と内
部ロウアドレス入力（内部のアドレスカウンタから出力
するアドレス）とのいずれか一方のみを選択し、前記画
信号によって入力の取り込みが制御されるものであシ、
このアドレスバッファ回路４の出力はワード線駆動およ
び選択系回路５に入力するようになっている。６は後述
する各種信号を発生する制御信号発生回路である。
入力のタイミング関係の一例を第２図に示している。Ｒ
ＡＳ信号に対するＣＡＳ信号のセットアツプ時間をｔｃ
ｇ＋ａ　＃　Ｗ　Ｅ信号のセットアツプ時間をｔａ、そ
のホールド時間をｔＨ１外部アドレスのセットアツプ時
間をｔＡｍＲ％そのホールド時間をｔｌＡＨで表わすも
のとすれば、従来と同様に％　ｔｃａＲはｔＡａｍｌの
最小値！Ａｓ１ｍ１ｎより大きく設定されている。さら
に。
本実施例では、ｔ、の最小値！ｓｍｉユはｔｃｓｎの最
小値ｊｃｓｉｍｉｎに等しく　（ｔｓｍｉｎ　＝　ｔｃ
ｓｉｍｉｎ）設定されているが、もう少し緩やかな条件
としてｔ、はｔＡＩｌの最小値ｊａｓｍｍｉｎより大き
く　（ｔｓ＞　ｔＡｓｍｍｉｎ　）設定てれていればよ
い。
上記構成のＤＲＡＭにおいては、アドレス信号をアドレ
ス・ぐツファ回路４に取り込む以前にモード設定信号ｗ
ｇを確定させてモードを設定しておくことができる。即
ち、ＲＡＳの立ち下げから始まる一連の動作でＷＥおよ
びＣＡＳの状態がバッファ回路１．２を経てモード選択
回路３に入力し、このモード選択回路３から出力するモ
ード選択信号によって外部アドレスまたは内部アドレス
が選択されてアドレスバッファ回路４に取り込まれる。
したがりて、ＲＡＳの立ち下げからアドレスラッチまで
の間にモード確定のための時間を余分に必要としないの
で、高速動作が可能になる。
なお、　ＣＡＳビフォアＲＡＳでないときのモード設定
を通常のＤＲＡＭのタイミングと同様のタイミングで行
わせるためには、このときアドレスバッファ回路４は外
部アドレスのみ取り込むので、アドレスバッファ回路４
の切り換えは必要なく、ｗＥのセットアツプ時間ｔ８に
対する条件（ｔｓ　＞　ｔＡｓＲｍｉｎ）は必要なく　
ｓ　ｔｇ　ｔｉ’Ａ１１ｌｌと同程度で良い。これらの
タイミングに柔軟性を持たせるため、第３図に示すよう
に各バッファの信号アクセプト期間（斜線で示す）を設
定すればよい、即ち、アドレスバッファ回路４のアドレ
スアクセプト期間は、　ＲＡＳの立ち下げから始まシ、
ｔ８□８の最小値ｔＳ□ｍｍ１ｎ以内に終了してｔＲＡ
Ｈのタイミングを満足するようになりている。また、こ
の期間以外はＲＡＳが活性状態であればアクセプトした
アドレスをラッチしている。
一方、ＣＡＳ、　Ｗ　Ｅなどモード設定に関係ある信号
のバッファ回路のアクセプト期間は、　ＲＡＳの立ち下
げから始ｔ、６、ｔＨの最小値ｔｇｍｌ。以内に終了し
てｔＨのタイミングを満足するようになっているが。
罷が立ち上がると常にデータアクセプト状態となってお
ｊ５．ＣＡＳビフォアＲＡＳモードのように官の立ち下
げ以前にモードを確定しなければならない場合に備えて
いる。
即ち、上記したようなりＲＡＭ部によれば、ＣＡＳビフ
ォア罷モードのとき１．）１□ｌｌＲｍ１ｎに設定され
ているので、　ＲＡＳの立ち下げからアドレスラッチま
での間にモード確定のための時間を余分に必要とせず、
第１４図中に示したようなアドレススイッチ１４４が不
必要になるので、回路構成が簡単化てれると共に高速化
に有利になる。また、ＣＡＳビフォアｍモードでないと
きには、従来のＤＲＡＭと適合性のあるタイミング設定
（ｔａｍｉｎ＝１Ａ□ｍ１ｎ）が可能であるので、従来
のＤＲＡＭのモードの拡張としてＣＡＳビフォアＲＡＳ
を利用できる。
なお、前記バッファ回路１，２は、それぞれたとえば第
４図（、）に示すように構成嘔れている。即ち、ＴＴＬ
レベルのモード制御信号入力ＣＡＢ　（またはＷＥ、ま
たは出力イネ−ツル信号ＯＥ）は、レベル変換回路４１
によ＃）ＣＭＯＳレベルに変換されたのちインノぐ一夕
４２〜４４群によって相補的な内部信号ＣＩＮ　、　Ｃ
ＩＮ　（ｔたはＷＩＮ　、　ＷＩＮまたｄ　ＯＩＮ。
ＯＩＮ　）となる。第４図（ｂ）は第４図（＆）の回路
の真理値表を示している。
前記モード選択回路３は、たとえば第５図（、）に示す
ような回路が上記内部信号（ＣＩＮ又はＣＩＮ　）。
（ＷＩＮ又はＷ函）　＊　（ＯＩＮ又はのＮ）のレベル
の組合せによって最大８組設けられている。即ち。
ＣＩＮ　（またはｄ大）　、　ＷＩＮ　（または示）。
ＯＩＮ　（またはＯＩＮ　）信号は第１のナントゲート
５１に入力し、このナントゲート５１の出力は第２のナ
ントゲート５２の一方の入力となる。ｉた。
ラッチ信号ＬＴＣ（第１１図のタイミング参照）はイン
バータ５３に入力し、このインノ々−夕５３の出力は上
記第２のナントゲート５２の他方の入力となる。前記第
２のナンドｐ−）　５　ｊの出力はＣＭＯＳインバータ
５４０入力となシ、このＣＭＯＳインバータ５４の接地
端側にはＮチャネルのＭＯＳ　）ランジスタ５５．５６
が並列に挿入されており、その一方のＭＯＳ　）ランジ
スタ５５のダートに前記インバータ５３の出力が入力し
ている。上記ＣＭＯＳインバータ５４の出力はインバー
タ６７に入力し、このインバータ５１の出力Ｔｌは前記
ＭＯＢ　）ランジスタ５６のダートに入力している。さ
らに％　ＶＤＤ電源ノードと前記ＣＭＯＳインバータ５
４の出力端との間にＰチャネルＭＯ８）ランジスタ５８
．５９が直列に挿入されており、その各ダートに対応し
て前記インバータ５７．５３の出力が入力している。
上記第５図（、）のモード選択回路において、ＬＴＣ信
号はＲＡＳの立ち下げによって１”レベルになるもので
ある。いま、ＬＴＣ信号が″０２レベルのとき、インバ
ータ５３の出力“１”レベルによってＭＯＳ　）ランジ
スタ５５はオン、ＭＯＳ　）ランジスタ５９はオフにな
っている。このとき、出力Ｔｉは３つの入力信号のレベ
ルの組合せによって定まっている。
Ｉ、ＴＣ信号が′＠１′になると、その時点でのＴｉ出
力がラッチされ、ＬＴＣ信号が１１”である限シＴｌ出
力は変化しない。即ち、Ｔｉ出力が′０″のときにＬＴ
Ｃ信号が１１＃になると、イン／々−夕５３の出力″′
Ｏ”によってトランジスタ５９がオン、トランジスタ５
５がオフになり、Ｔｌ出力＠′０＃によってトランジス
タ５８がオン、トランジスタ５６がオフになっているの
で、インバータ５７０入力端電位はオン状態のトランジ
スタ５１１．５９によって！ルアツブされた状態にラッ
チされる。上記とは逆に、Ｔｉ出力が′１″のときにＬ
ＴＣ信号が１１”になると、インノＪ−タ５３の出力“
０”によってトランジスタ５９がオン、トランジスタ５
５がオフになるが、Ｔ１出力″１＃によりてトランジス
タ５６がオン、トランジスタ５８がオフになるので、イ
ンバータ５７０入力端電位はＣＭＯＳインバータ５４Ｏ
Ｎチヤネルトランジスタ（オン状態）およびオン状態の
トランジスタ５６によってプルダウンされた状態にラッ
テ石れる。
したがって、ＲＡＳの立ち下げ時におけるＣＡＳ　。
ｗｇ　、ｏｇのレベルの組合せ（最大８個）に対応して
Ｔｉ出力（ｉは１〜最犬８）のレベルが定まることにな
る。第５図（、）の回路の真理値表を第５図価）Ｋ示し
ている。
なお、上記Ｔｉ出力と実際の動作モードとの対応関係は
、集積回路の仕様によって定められるが、たとえば第６
図に示すように定められる。ここで。
オートリ７レツシエモードは、第７図に示すように、Ｔ
、出力とＴ３出力とをノアゲート７１およびインバータ
７２によって論理和処理を行ったＡＲ倍信号よって選択
される。このオートリ７レツシエモードは、外部アドレ
スと内部アドレスとの切換えを含むモードであるので、
前記Ｔ１出力またはＴ５出力によりて直ちにＡＲ倍信号
発生させる必要がある。一方、上記オートリフレッシ為
モード以外の通常のリード／ライトモード、特殊機能１
モード、特殊機能２モード、特殊機能３：ｒニードは、
それぞれ図示のＴｌ出力に基いて生成される信号Ｎ。
ＳＦＩ、ＳＦ２．８Ｆ３によって選択されるものである
が、それぞれＴ１出力が確定して不変となる前（ＬＴＣ
信号が立ち上がる前）にはいずれの動作モードにも入ら
ないようにする必要がちｊｌ）、ＬＴＣ信号が’１”Ｋ
なったのち上記信号Ｎ等が″１”になるようにしている
。そのための回路として、たとえばＳＦＩ信号出力回路
は第８図に示すように構成されている。即ち、Ｔ２出力
とＴ５出力とはノアｒ−）８ノに入力してお）、このノ
アダート８１の接地端側にはスイッチ用のＮチャネルト
ランジスタ８２が挿入されており、上記ノアダート８１
の出力端にインバータ８３が接続されると共にゾルアッ
プ用のＰチャネルトランジスタ８４が接続されている。
そして、上記トランジスタ８２，１１４の各ｆ−）にＩ
、ＴＣ信号が与えられている。したがって、ＬＴＣ信号
がＯ＃のときはトランジスタ８２がオフ、トランジスタ
８４がオンになっておシ、インバータ８３の入力端電位
は１＃であシ、その出力ＳＦＩは“０”である。ＬＴＣ
信号が“１”になると、トランジスタ８２がオン、トラ
ンジスタ８４がオフになってお）、ノアｙ−トｓｉの出
力がインバータ８３により反転てれ、１２人力と７５人
力との論理和出力８Ｆ１が得られる。
なお、前記信号Ｎも上記第８図と同様な回路により生成
でき、前記ＳＦ２．ＳＦ３信号も上記第８図に準じた回
路によりてＬＴＣ信号が′１”になりたときにＴ４出力
またはＴ８出力を取り出すことができる。
前記アドレスバッファ回路４０１ピット分を代表的に第
９図（ａ）　、　（ｂ）に示しておシ、第９図（、）は
外部アドレス取込部、第９図（ｂ）はアドレス切換部（
オートリ７レツシエモードであるか否かによって内部ア
ドレスカウンタからの内部アドレスまたは上記外部アド
レス取込部からの外部アドレスＡ、Ａを切換選択して出
力する）を示している。
上記第９図（、）の外部アドレス取込部は、図示の如く
トランジスタ９１〜９８、差動増幅回路９９が接続てれ
てなシ、ＨＬＤ信号が′１”レベルのときに外部アドレ
スビットおよび基準電位ｖｒ、ｆを取り込み、ＡＣＰ信
号が′１＃のときに上記２人力を差動増幅回路９９に入
力し、　ＡＬＴＣ個゛号が１Ｏｍになったときに差動増
幅回路９９がセンス増幅して相対的なアドレス信号Ａ、
Ａを出力するものである。また、前記第９図（ｂ）のア
ドレス切換部は、図示の如くトランジスタ１０１〜１０
４、ラッチ回路１０５゜１０６およびプルダウン回路１
０７が接続されてなｊｉ）、ＮＡＣ信号″′１＃により
て上記アドレス信号Ａ。
Ａを取り込み、またはＲＥＦ信号によって内部アドレス
を取り込み、この取り込んだ信号をラッチ回路１０５，
１０６にニジラッチし、このラッチ出力Ｂ、Ｂを前記ワ
ード線選択および駆動系５のロウデコーダに与える。こ
の場合、ラッチ回路１０６゜１０６の出力Ｂ、Ｈのうち
、低レベル側はプルダウン回路１０’ｌによりて＠″０
”レベルにプルダウンされる。
なお、前記各信号ＨＬＤ　、　ＡＣＰ　、　ＡＬＴＣ、
ＮＡＲ、ＲＥＦは、第１０図に示すような制御信号発生
回路６において、春の立ち下げに同期して発生する負パ
ルス入力と前記ＡＲ倍信号に基いて生成される。
ここで、１１１〜１１９はインバータ、１２０はナント
ゲート、１２１はノアダートである。
第１１図は上記第１０図の信号およびＬＴＣ信号のタイ
ミング関係の一例を示している。ここで、ＡＣＰ信号、
画信号は前記アドレスバッファ回路４に与えられ、ＡＣ
Ｐ信号の立ち上げおよびＨＬＤ信号の立ち下げのタイミ
ングが外部アドレスのセットアツプおよびホールドの時
間を決めている。また、外部アドレスのホールド時間ｔ
ｌＡｌｌとモード指定信号のホールド時間ｔＨとを合わ
せるために、πｊ信号の立ち下げとモード選択回路３で
使用されるＬＴＣ信号の立ち上げとを同じタイミングに
設定している。
［発明の効果］ 上述したように本発明の半導体集積回路によれば、　Ｃ
ＡＳビフォアｉでＤＲＡＭ部をオートリフレッシュ以外
のそ一部に設定する際、高速設定が可能になるので、高
速動作が必要とされる画像用メモリ集積回路などに適用
して極めて効果的である。
また、ＣＡＳビフォアＲＡＳモードでない場合には。
従来のＤＲＡＭ集積回路と適合性のあるタイミング設定
が可能であシ、そうしておくことによって従来のＤＲＡ
Ｍ集積回路のモードが拡張されたＤＲＡＭ集積回路とし
て実現することができる。
【図面の簡単な説明】
第１図は本発明の一実施例に係る画像処理用集積回路に
おけるＤＲＡＭ部の一部を示すブロック図、第２図は第
１図中の各信号のタイミング関係の一例を示す図、第３
図は第１図中の各バッファの信号アクセゾト期間を示す
タイミング図、第４図（、）は第１図中の７９１７７回
路の一例を示す回路図、第４図（ｂ）は第４図（、）の
回路の動作を示す真理値表、第５図（、）は第１図中の
そ−ド選択回路の一例を示す回路図、第５図（ｂ）は第
５図（、）の回路の動作を示す真理値表、第６図は第５
図（、）の回路の出力Ｔｉとモード選択信号とモードと
の対応関係を示す表、第７図は第６図中のＡＲ倍信号生
成する回路を示す回路図、第８図は第６図中のＳＦＩ信
号を生成する回路を示す回路図、第９図（ａ）　＃　（
ｂ）は第１図中のアドレスバッファ回路の一例を示す回
路図、第１０図は第９図（、）　、　（ｂ）のアドレス
バッファ回路で使用される信号を生成する第１図中の制
御信号発生回路を示す回路図、第１１図は第１０図の回
路で生成される各信号と第５図（、）のモード選択回路
などで使用てれるＬＴＣｉ号とＲＡＳ信号入力とのタイ
ミング関係の一例を示す図、第１２図は従来のＤＲＡＭ
集積回路の一部を示すブロック図、第１３図は第１２図
中の各信号のタイミング関係を示す図、第１４図はＤＲ
ＡＭ集積回路にＣＡＳビフォアＲＡＳモードでオートリ
フレッシュ以外のモードを持たせようとする場合に従来
考えられるアドレス選択部を示すブロック図である。 １．２・・・バッファ回路、３・・・モード選択信号。 ４・・・アドレスノぐツファ回路、５・・・ワード線選
択系および駆動系、６・・・制御信号発生回路、　ＲＡ
１３・・・ロウアドレスストローブ信号、　ＣＡＳ・・
・カラムアドレスストローブ信号、Ｗｌ・・・モード指
定信号（ライトイネーブル信号）「ト・・モード指定信
号（出力イネーブル信号）。 出願人代理人　　弁理士　鈴　江　武　彦第　１　ト１ 第２因 第３図 第４図（ａ） 第４　図（ｂ）

Claims (2)

    【特許請求の範囲】
  1. （１）ダイナミック型ランダムアタセスメモリを内蔵し
    、カラムアドレスストローブ信号がロウアドレスストロ
    ーブ信号より前に活性化する動作モードでオートリフレ
    ッシュ以外の所定モードを指定するためのモード指定用
    外部制御信号入力を使用する半導体集積回路において、
    上記モード指定用外部制御信号入力は前記ロウアドレス
    ストローブ信号入力の活性化前にセットアップされ、か
    つロウアドレスストローブ信号入力の活性化タイミング
    に対する上記セットアップの余裕時間ｔ＿Ｓが外部ロウ
    アドレス信号入力のセットアップ余裕時間ｔ＿Ａ＿Ｓ＿
    Ｒの最小値ｔ＿Ａ＿Ｓ＿Ｒ＿ｍ＿ｉ＿ｎに対してｔ＿Ｓ
    ＞ｔ＿Ａ＿Ｓ＿Ｒ＿ｍ＿ｉ＿ｎの関係に設定されており
    、このモード指定用外部制御信号入力を前記ロウアドレ
    スストローブ信号入力の活性時に内部回路に取り込み、
    この取り込んだ信号を用いて動作モードの選択制御を行
    うようにしてなることを特徴とする半導体集積回路。
  2. （２）前記モード指定用外部制御信号入力を取り込むた
    めの内部回路は、前記ロウアドレスストローブ信号入力
    の非活性状態期間と、このロウアドレスストローブ信号
    入力が活性状態になってから一定時間の期間とにデータ
    取り込みが可能であり、前記動作モードの選択に際して
    外部アドレスか内部カウンタからの内部アドレスかの一
    方のみを選択的に取り込んで内部ロウアドレスとして出
    力するアドレスバッファ回路は、前記ロウアドレススト
    ローブ信号入力の活性時にアドレスデータを取り込み、
    一定時間後にアドレスデータの取り込みを止めることを
    特徴とする請求項１記載の半導体集積回路。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7705688B2 (en) 2007-09-03 2010-04-27 Hynix Semiconductor Inc. Period signal generator of semiconductor integrated circuit
US7859931B2 (en) 2007-12-14 2010-12-28 Hynix Semiconductor Inc. Refresh period signal generator with digital temperature information generation function
US8169846B2 (en) 2009-03-13 2012-05-01 Hynix Semiconductor Inc. Refresh control circuit and method for semiconductor memory apparatus

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5036495A (en) * 1989-12-28 1991-07-30 International Business Machines Corp. Multiple mode-set for IC chip
EP0509058A4 (en) * 1990-01-05 1993-11-18 Maspar Computer Corporation Router chip with quad-crossbar and hyperbar personalities
JP2744115B2 (ja) * 1990-05-21 1998-04-28 株式会社東芝 疑似スタティックｒａｍの制御回路
US5313623A (en) * 1990-07-03 1994-05-17 Digital Equipment Corporation Method and apparatus for performing diagnosis scanning of a memory unit regardless of the state of the system clock and without affecting the store data
US5255381A (en) * 1990-07-03 1993-10-19 Digital Equipment Corporation Mode switching for a memory system with diagnostic scan
US5299203A (en) * 1990-08-17 1994-03-29 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with a flag for indicating test mode
EP0511397B1 (en) * 1990-11-16 1998-09-16 Fujitsu Limited Semiconductor memory having high-speed address decoder
JP2556208B2 (ja) * 1991-03-19 1996-11-20 富士通株式会社 レベル変換回路
DE4114744C1 (ja) * 1991-05-06 1992-05-27 Siemens Ag, 8000 Muenchen, De
US5262998A (en) * 1991-08-14 1993-11-16 Micron Technology, Inc. Dynamic random access memory with operational sleep mode
TW212243B (ja) * 1991-11-15 1993-09-01 Hitachi Seisakusyo Kk
US5379261A (en) * 1993-03-26 1995-01-03 United Memories, Inc. Method and circuit for improved timing and noise margin in a DRAM
US5457659A (en) * 1994-07-19 1995-10-10 Micron Technology, Inc. Programmable dynamic random access memory (DRAM)
KR0119886B1 (ko) * 1994-07-27 1997-10-17 김광호 반도체 메모리 장치의 모드설정회로 및 그 방법
KR100192568B1 (ko) * 1995-01-25 1999-06-15 윤종용 반도체 메모리장치의 어드레스 버퍼회로
US5657293A (en) * 1995-08-23 1997-08-12 Micron Technology, Inc. Integrated circuit memory with back end mode disable
KR100218734B1 (ko) * 1996-05-06 1999-09-01 김영환 싱크로노스 메모리의 내부펄스 신호발생 방법 및 그장치
JP3725270B2 (ja) * 1996-12-13 2005-12-07 富士通株式会社 半導体装置
JP4077295B2 (ja) 2002-10-23 2008-04-16 株式会社東芝 同期型半導体記憶装置及びその動作方法
US7557604B2 (en) * 2005-05-03 2009-07-07 Oki Semiconductor Co., Ltd. Input circuit for mode setting
JP4412508B2 (ja) * 2007-10-04 2010-02-10 Ｎｅｃエレクトロニクス株式会社 半導体回路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60115094A (ja) * 1983-11-16 1985-06-21 Fujitsu Ltd ダイナミツクランダムアクセスメモリ装置
JPS6212991A (ja) * 1985-07-10 1987-01-21 Fujitsu Ltd 半導体記憶装置
JPH0736269B2 (ja) * 1985-08-30 1995-04-19 株式会社日立製作所 半導体記憶装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7705688B2 (en) 2007-09-03 2010-04-27 Hynix Semiconductor Inc. Period signal generator of semiconductor integrated circuit
US7859931B2 (en) 2007-12-14 2010-12-28 Hynix Semiconductor Inc. Refresh period signal generator with digital temperature information generation function
US8169846B2 (en) 2009-03-13 2012-05-01 Hynix Semiconductor Inc. Refresh control circuit and method for semiconductor memory apparatus

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DE68910994T2 (de) 1994-05-05
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