KR100192568B1 - 반도체 메모리장치의 어드레스 버퍼회로 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

반도체 메모리장치.

2. 발명이 해결하려고 하는 기술적 과제

두 개 이상의 어드레스신호를 입력하는 어드레스 버퍼회로에서 각 어드레스신호들의 입력 패스를 분리하여 개별적으로 제어함.

3. 발명의 해결 방법의 요지

노말모드 및 리프레시모드를 수행하는 다이내믹 랜덤 억세스 메모리장치의 어드레스 버퍼회로가, 외부어드레스신호를 입력하며 외부어드레스입력개시신호 발생시 외부 어드레스를 제1노드에 출력하고 외부어드레스종료신호에 의해 외부어드레스를 차단하는 제1입력부와, 리프레시 어드레스입력제어신호 발생시 내부에서 발생되는 리프레시 어드레스신호를 제1노드에 출력하는 제2입력부와, 외부어드레스의 입력 마진을 설정하는 외부어드레스활성화신호를 입력하는 제1스위칭소자 및 리프레시 어드레스의 입력 마진을 설정하는 리프레시어드레스활성화신호를 입력하는 제2스위칭소자를 구비하며 노말모드시 제1스위칭소자가 온되어 외부어드레스활성화신호를 선택출력하고 리프레시모드시 제2스위칭소자가 온되어 리프레시어드레스활성화신호를 선택출력하는 어드레스 선택부와, 제1노드의 어드레스를 래치하며 설정된 모드에 대응되는 어드레스 활성화신호 발생시 래치 중인 대응되는 모드의 어드레스를 출력하는 출력부로 구성된다.

4. 발명의 중요한 용도

어드레스 버퍼회로에서 각 모드의 특성에 따라 어드레스 입력 속도를 개별적으로 제어하여 고속의 반도체 메모리장치를 구현함.

Description

반도체 메모리장치의 어드레스 버퍼회로

제1도는 종래의 반도체 메모리장치의 어드레스 버퍼회로의 구성도.

제2도는 본 발명에 따른 반도체 메모리장치의 어드레스 버퍼회로의 구성도.

제3도는 제2도 각부의 동작 특성을 나타내는 파형도.

본 발명은 반도체 메모리장치의 어드레스 버퍼회로에 관한 것으로, 특히 다수개의 어드레스신호를 선택적으로 입력할 수 있는 어드레스 버퍼회로에 관한 것이다.

일반적으로 반도체 메모리장치는 고집적화와 함께 고속을 요구하는 추세이다. 그리고 고집적화를 구현하면서 내부의 동작전압도 낮아지고 있다. 이런 경우 입력신호에 대한 반응속도가 상대적으로 늦어져 저전압으로 동작하는 어드레스 버퍼회로에 고속으로 구현이 어려워진다. 또한 반도체 메모리장치에서는 다수의 모드에 따라 각각 다른 어드레스들을 사용할 수 있다. 예를 들어 다이내믹 랜덤 억세스 메모리장치(Dynamic Random Access Memory device)와 같은 경우 노말모드(normal mode : read mode write mode)와 CBR모드(CAS Before RAS mode, CAS ; Column Address Strobe, RAS ; Row Address Strobe)를 구비하고, 각 모드의 특성에 따라 각각 다른 종류의 어드레스들을 입력하여 메모리셀들을 선택한다. 즉, 상기 노말모드에서는 반도체 메모리장치의 외부로부터 어드레스를 입력하여 대응되는 메모리셀들을 선택하는 리드/라이트 모드를 의미하며, 노말모드에서는 상기 RAS신호가 활성화된 후 CAS신호가 활성화된다. 상기 CBR모드에서는 상기 리드/라이트 모드 이외의 다른 모드를 수행하는 모드로서, 리프레시모드 등이 있다. 상기 리프레시모드에서는 내부의 카운터로부터 발생되는 리프레시어드레스들을 입력하여 메모리셀들을 선택한다. 이때 종래의 어드레스 버퍼회로에서는 모드에 관계없이 동일한 주기로 어드레스들을 발생하게 되므로써 고속 동작을 저해하는 문제점이 야기되었다.

제1도는 종래의 다이내믹 랜덤 억세스 메모리장치의 어드레스 버퍼회로를 도시하고 있으며, 여기서는 노말모드와 리프레시모드를 예로하여 살펴본다.

저항22는 전원전압 Vcc에 연결된다. 피모오스트랜지스터11은 상기 저항 21의 하단과 노드 N11 사이에 연결되고 게이트전극이 외부어드레스신호 A1에 연결된다. 엔모오스트랜지스터 12는 노드 N11과 노드 N12 사이에 연결되고 게이트전극이 외부어드레스입력개시신호 PRAE에 연결된다. 엔모오스트랜지스터 13은 노드 N12와 노드 N13 사이에 연결되고 게이트전극이 상기 외부어드레스신호 A1에 연결된다. 엔모오스트랜지스터 14는 상기 노드 N13과 접지전압 Vss 사이에 연결되고 게이트전극이 외부어드레스 입력종료신호 PRASB에 연결된다. 피모오스트랜지스터 15는 상기 전원전압 Vcc와 노드 N11 사이에 연결되며 게이트전극이 상기 외부어드레스입력개시신호 PRAE에 연결된다. 피모오스트랜지스터 16은 상기 전원전압 Vcc와 노드 N11 사이에 연결되며 게이트 전극이 상기 외부어드레스입력종료신호 PRASB에 연결된다. 인버터 21은 상기 외부어드레스입력신호 PRASB를 반전 출력한다. 피모오스트랜지스터 17은 전원전압 Vcc와 노드 N14 사이에 연결되고 게이트전극이 상기 인버터 21의 출력단에 연결된다. 피모오스트랜지스터 18은 노드 N14와 노드 N1 사이에 연결되고 게이트전극이 상기 노드 N11에 연결된다. 엔모오스트랜지스터 19는 상기 노드 N1과 노드 N15 사이에 연결되고 게이트전극이 상기 노드 N11에 연결된다. 엔모오스트랜지스터 20은 상기 노드 N15 및 접지전압 Vss 사이에 연결되고 게이트 전극이 상기 외부어드레스입력종료신호 PRASB에 연결된다. 상기와 같은 구성은 노말모드에서 외부어드레스신호 A1를 입력하는 제1입력수단이 된다.

상기 제1입력수단의 동작을 살펴보면, 상기 외부어드레스입력제어신호인 PRAE 및 PRASB 신호에 의해 상기 외부어드레스신호 A1의 입력 마진이 설정된다. 즉, 초기 상태인 경우 상기 외부어드레스입력개시신호는 로우 논리 상태이고 상기 외부어드레스입력종료신호 PRASB는 하이 논리상태가 된다. 이런 경우 상기 엔모오스트랜지스터 12가 오프되고 피모오스트랜지서트 15가 온된 상태이므로 상기 노드 N11은 전원전압 Vcc 레벨로 선충전(precharge)된다. 따라서 상기 엔모오스트랜지스터 12가 오프된 상태이므로 외부어드레스신호 A1는 입력되지 않는다. 또한 상기 외부어드레스입력종료신호 PRASB는 하이 논리상태로 입력되므로 피모오스트랜지스터 16은 오프되고 엔모오스트랜지스터 20은 온되며, 인버터 21에 게이트전극이 연결된 피모오스트랜지스터 17도 온된 상태이므로 노드 N1에는 전원전압 Vcc 레벨의 전위가 나타난다. 이와 같은 상태에서 상기 외부어드레스입력개시신호 PRAE가 하이 논리 상태로 천이되면, 상기 엔모오스트랜지스터 12는 온되고 피모오스트랜지스터 15는 오프된다. 따라서 상기 외부어드레스신호 A1의 입력 통로가 형성된다. 이때 상기 외부어드레스신호 A1가 하이 논리 상태로 입력되면 피모오스트랜지스터 11이 오프되고 엔모오스트랜지스터 13이 온되므로, 노드 N11에는 로우 전위의 레벨이 나타난다. 그러면 상기 노드 N11에 게이트전극이 공통으로 연결되는 피모오스트랜지스터 18이 온되고 엔모오스트랜지스터 19가 오프되므로 노드 N1에는 전원전압 Vcc 레벨의 전위가 발생된다. 또한 상기 외부어드레스신호 A1가 로우 논리 상태로 입력되면 피모오스트랜지스터 11이 온되고 엔모오스트랜지스터 13이 오프되므로, 노드 N11에는 전원전압 Vcc 레벨의 전위가 발생된다. 그러면 상기 노드 N11에 게이트전극이 공통 연결되는 피모오스트랜지스터 18이 오프되고 엔모오스트랜지스터 19가 온되므로 노드 N1에는 접지전압 Vss 레벨의 로우 전위가 발생된다. 따라서 상기 외부어드레스입력개시신호 PRAE가 하이 논리로 천이되면 상기 제1입력수단이 활성화되어 입력되는 외부어드레스신호 A1의 논리에 따라 노드 N1에 대응되는 논리신호를 출력한다. 이후 상기 외부어드레스입력종료신호 PRASB가 로우 논리로 천이되면 엔모오스트랜지스터 14가 오프되고 피모오스트랜지스터 16이 온되므로, 상기 외부어드레스신호 A1의 입력 통로가 차단되며, 상기 노드 N11에는 전원전압 Vcc 레벨로 선충전된다. 또한 엔모오스트랜지스터 20이 오프되고 인버터 21에 의해 피모오스트랜지스터 17도 오프되므로, 상기 제1입력수단과 노드 N1의 통로도 차단된다. 따라서 상기 외부어드레스신호 A1의 입력은 상기 외부어드레스입력개시신호 PRAE가 하이 논리 상태로 천이되는 시점에서 상기 외부어드레스입력종료신호 PRASB가 로우 논리 상태로 천이되는 시점까지 활성화되며, 이런 주기는 외부어드레스신호 A1의 입력 구간이 된다.

인버터 31은 리프레시어드레스입력제어신호 PRCNT를 반전하여 노드 N21로 출력한다. 전달게이트 32는 리프레시어드레스신호 CNT의 입력단과 노드 N22 사이에 연결되는 엔모오스트랜지스터 및 피모오스트랜지스터로 구성되며, 상기 엔모오스트랜지스터의 게이트전극이 상기 노드 N21에 연결되고 상기 피모오스트랜지스터의 게이트전극이 상기 리프레시어드레스입력제어신호 PRCNT에 연결된다. 따라서 상기 전달게이트 32는 상기 리프레시어드레스입력제어신호 PRCNT가 로우 논리 상태를 유지할 시 온되어 상기 리프레시어드레스신호 CNT를 상기 노드 N22로 전달한다. 인버터 33은 상기 노드 N22 및 노드 N23 사이에 연결되며, 인버터 34는 상기 노드 N23 및 노드 N22 사이에 연결된다. 상기 인버터 33 및 인버터 34는 상기 노드 N22의 논리를 래치하는 수단이 된다. 전달게이트 35은 노드 N23과 노드 N1 사이에 연결되는 엔모오스트랜지스터 및 피모오스트랜지스터구 구성되며, 상기 피모오스트랜지스터의 게이트전극이 상기 노드 N21에 연결되고 상기 엔모오스트랜지스터의 게이트전극이 상기 리프레시어드레스입력제어신호 PRCNT에 연결된다. 따라서 상기 전달게이트 35는 상기 리프레시어드레스입력제어신호 PRCNT가 하이 논리 상태를 유지할 시 온되어 상기 노드 N23에 래치중인 리프레시어드레스신호 CNT를 상기 노드 N1로 전달한다. 상기 구성은 리프레시어드레스신호 CNT를 입력하는 제2입력수단이 된다.

상기 제2입력수단의 동작을 살펴보면, 상기 리프레시어드레스입력제어신호 PRCNT가 로우 논리신호로 입력되면, 상기 전달게이트 32가 온되고 전달게이트 35는 오프된다. 따라서 상기 리프레시어드레스입력제어신호 PRCNT가 로우 논리 상태이면 상기 전달게이트 32가 입력되는 리프레시어드레스신호 CNT를 노드 N22로 전달하며, 인버터 33 및 인버터34는 상기 노드N22로 전달된리프레시어드레스신호 CNT를 노드N23으로 래치한다.이때 상기 전달게이트 35는 오프 상태이므로, 노드N23에 래치된 리프레시어드레스신호 CNT는 차단되어 상기 노드 N1로 전달되지 못한다. 이후 상기 리프레시어드레스입력제어신호 PRCNT가 하이 논리신호로 입력되면, 상기 전달게이트 32가 오프되고 전달게이트 35는 온된다. 따라서 상기 리프레시어드레스입력제어신호 PRCNT가 하이 논리 상태이면 상기 전달게이트 32가 입력되는 리프레시어드레스신호 CNT를 차단하며, 상기 전달게이트 35는 노드 N23에 래치된 리프레시어드레스신호 CNT를 상기 노드 N1로 전달한다.

인버터 51은 상기 노드 N1과 노드 N31 사이에 연결되며, 인버터 52는 상기 노드 N31과 노드 N1 사이에 연결된다. 상기 인버터 51 및 인버터 52는 래치수단으로서, 상기 노드 N1의 어드레스신호를 노드 N31로 래치한다. 낸드게이트 54는 상기 노드 N31의 어드레스신호와 어드레스활성화신호 PRAR을 입력하여 부논리곱 출력한다. 인버터 53은 상기 노드 N31의 어드레스신호를 반전 출력한다. 낸드게이트 55는 상기 인버터 53의 출력과 상기 어드레스활성화신호 PRAR을 입력하여 부논리곱 출력한다. 인버터 56은 상기 낸드게이트 54의 반전하여 제2출력어드레스신호 RAIB로 출력한다. 인버터 57은 상기 낸드게이트 55의 출력을 반전하여 제1출력어드레스신호 RAI로 출력한다. 상기 구성은 어드레스출력수단이 된다.

상기 어드레스출력수단의 동작을 살펴보면, 상기 노드 N1로 입력되는 상기 외부어드레스신호 A1 또는 리프레시어드레스신호 CNT는 인버터 51 및 52에 의해 노드 N31로 래치된다. 이때 상기 래치된 노드 N31의 어드레스신호는 상기 어드레스활성화신호 PRAR에 의해 출력이 제어된다. 즉, 상기 어드레TM활성화신호 PRAR이 로우 논리로 입력되면, 상기 낸드게이트 54 및 낸드게이트 55가 노드 N31의 어드레스신호에 관계없이 하이 논리신호를 출력하게 된다. 즉, 상기 어드레스활성화신호 PRAR이 하이 논리상태가 아닌 경우 상기 노드 N31의 어드레스신호는 출력되지 않는다. 그리고 상기 어드레스활성화신호 PRAR이 하이 논리 상태로 천이되면 상기 낸드게이트 54 및 55는 상기 노드 N31의 어드레스신호 및 인버터 53에서 반전기킨 어드레스신호의 논리에 따른 결과신호를 출력한다. 이때 상기 노드 N1의 어드레스신호가 하이 논리신호이면, 인버터 51은 이를 반전하여 노드 N31에 로우 논리신호로 출력하며, 낸드게이트 54는 노드 N31의 어드레스신호를 하이 논리 상태의 어드레스활성화신호 PRAR과 부논리곱 출력하므로 하이 논리신호로 반전하고, 인버터 56은 상기 낸드게이트 56의 출력을 다시 반전하여 로우 논리 상태의 제2출력어드레스신호 RAIB로 출력한다. 위와 같은 방법으로 인버터 57을 출력하는 제1출력어드레스신호 RAI는 하이 논리 상태의 제1출력어드레스신호 RAI가 된다. 따라서 상기 제1출력어드레스신호 RAI 및 제2출력어드레스신호 RAIB는 서로 상보적인 논리를 갖는 어드레스신호임을 알 수 있다.

상기와 같은 구성을 갖는 종래의 어드레스 버퍼회로는 입력되는 어드레스신호를 모두 동일한 주기로 출력하게 된다. 즉, 상기 어드레스신호의 출력은 어드레스활성화신호 PRAR의 주기에 따라 결정됨을 알 수 있다. 따라서 상기 어드레스활성화신호 PRAR이 하이 논리 상태로 유지되는 동안 상기 제1출력어드레스 및 제2출력어드레스가 활성화되며, 따라서 상기 외부어드레스신호 A1나 리프레시어드레스신호 CNT가 출력되는 주기가 모두 동일함을 알 수 있다. 이때 통상적으로 다이내믹 랜덤 억세스 메모리장치의 경우, 노말모드에서 입력되는 외부어드레스신호 A1의 마진을 짧게하여 고속 동작을 추구하며, 상대적으로 리프레시모드에서 입력되는 리프레시어드레스신호 CNT의 마진을 길게하여 메모리셀의 리프레시 동작을 수행한다. 즉, 리프레시모드의 어드레스 마진이 노말모드의 어드레스 마진 보다 길어야 한다. 그러나 상기와 같은 어드레스 버퍼회로는 노말모드의 마진과 리프레시모드의 마진을 동일하게 설정하여 운용하여야한다. 이런 경우 상기 어드레스활성화신호 PRAR의 주기를 느린 속도를 가지는 상기 리프레시모드의 마진으로 설정하여야 하므로, 상대적으로 노말모드에서의 외부어드레스 마진을 감축시킬 수 없었으며, 이로인해 고속으로 메모리셀을 억세스하는데 제한이 되는 문제점이 있었다.

따라서 본 발명의 목적은 다수개의 모드를 수행하기 위한 다수개의 어드레스 신호들을 사용하는 반도체 메모리장치에서 서로 다른 모드의 어드레스들을 입력할 수 있는 어드레스 버퍼회로를 제공함에 있다.

본 발명의 다른 목적은 노말모드와 CBR모드를 수행하느 다이내믹 랜덤 억세스 메모리장치에서 노말모드의 어드레스신호 및 CBR모드의 어드레스신호를 각각 서로 다른 마진으로 입력할 수 있는 어드레스 버퍼회로를 제공함에 있다.

본 발명의 또 다른 목적은 노말모드와 리프레시모드를 수행하는 다이내믹 랜덤 억세스 메모리장치에서 노말모드의 어드레스신호 및 CBR모드의 어드레스신호를 각각 서로 다른 마진으로 입력할 수 있는 어드레스 버퍼회로를 제공함에 있다.

이러한 본 발명의 목적들을 달성하기 위하여 본 발명의 실시예에 따른 노말모드 및 리프레시모드를 수행하는 다이내믹 랜덤 억세스 메모리장치의 어드레스 버퍼회로가, 외부어드레스신호를 입력하며 외부어드레스입력개시신호 발생시 상기 외부 어드레스를 제1노드에 출력하고 상기 외부어드레스종료신호에 의해 상기 외부어드레스를 차단하는 제1입력부와, 리프레시 어드레스입력제어신호 발생시 내부에서 발생되는 리프레시 어드레스신호를 상기 제1노드에 출력하는 제2입력부와, 상기 외부어드레스의 입력 마진을 설정하는 외부어드레스활성화신호를 입력하는 제1스위칭소자 및 리프레시 어드레스의 입력 마진을 설정하는 리프레시어드레스활성화신호를 입력하는 제2스위칭소자를 구비하며 노말모드시 상기 제1스위칭소자가 온되어 상기 외부어드레스활성화신호를 선택출력하고 리프레시모드시 상기 제2스위칭소자가 온되어 상기 리프레시어드레스활성화신호를 선택출력하는 어드레스 선택부와, 상기 제1노드의 어드레스를 래치하며, 설정된 모드에 대응되는 어드레스 활성화신호 발생시 상기 래치 중인 대응되는 모드의 어드레스를 출력하는 출력부로 구성된 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다. 도면들중 동일한 부품들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

본 발명의 실시예는 다이내믹 랜덤 억세스 메모리장치에서 노말모드와 리프레시모드의 어드레스를 입력하는 버퍼회로를 예로하여 설명한다. 따라서 하기에서 설명할 어드레스 버퍼회로는 다이내믹 랜덤 억세스 메모리장치의 로우 어드레스 버퍼회로(row address buffer circuit)이지만, 여기에 국한되는 것이 아님은 이 분야에 통상의 지식을 가진 자에게는 당연할 것이다.

또한 하기에서 사용되는 용어들은 하기와 같이 정의된다. AI(Address Input)는 메모리셀을 선택하기 위해 외부로부터 입력되는 어드레스신호로서 제1어드레스 신호가 된다. PRAE(Row Address Enable signal)는 로우 어드레스를 활성화시키는 신호로서, 제1논리에서 상기 제1어드레스신호의 입력단을 프리차지시키고 제2논리에서 상기 제1어드레스신호의 입력단을 프리차지상태에서 해제시키는 기능을 수행한다. 상기 PRAE는 제1논리로 천이되는 시점에서 상기 제1어드레스신호의 입력을 활성화시키는 제1어드레스입력개시신호가 된다. PRASB(Row Address Strobe signal)는 로우 어드레스 스트로브신호로써, 제1논리에서 상기 제1어드레스신호를 내부로 입력하기 위한 통로를 형성하며 제2논리에서 상기 제1어드레스신호의 입력 통로를 차단하는 제1어드레스입력종료신호이다. 상기 PRASB는 상기 PRAE가 제1논리 상태로 천이된 후 상기 PRASB가 제1논리로 유지되는 동안 상기 제1어드레스신호의 입력을 활성화시키는 주기(제1어드레스 input margin)를 설정하는 신호로서 동작된다. PRARB(Row Address Reset signal)는 제1논리에서 상기 제1어드레스신호를 차단하고 제2논리 주기 동안 제1어드레스신호의 출력을 활성화시키는 제1어드레스활성화이다. 상기 PRARB는 제2논리로 유지되는 주기 동안 상기 제1어드레스신호의 출력을 활성화시키는 신호이다. PRARB-CBR(Row Address Reset signal-CBR mode) 제1논리에서 제2어드레스신호의 출력을 차단하고 제2논리 주기 동안 제2어드레스신호의 출력을 활성화시키는 제2어드레스활성화신호이다. 상기 PRARB-CBR은 제2논리로 유지되는 주기 동안 상기 제2어드레스의 출력을 활성화시키는 신호이다. PRFHB(REFRESH signal)는 리프레시모드신호로서 제1논리 주기에서 제1어드레스신호를 선택하기 위한 통로를 형성하고 제2논리 주기에서 제2어드레스신호를 선택하기 위한 통로를 형성하는 어드레스선택신호이다. 상기 PRFHB는 어드레스 모드에 따라 제1어드레스신호 또는 제2어드레스신호를 선택 출력하기 위한 신호이다. PRCNT(Row Count)는 제2논리에서 제2어드레스신호의 입력을 활성화시키고 출력을 차단하며 제1논리에서 제2어드레스신호의 입력을 차단하고 출력을 활성화시키는 제2어드레스입력제어신호이다. RAI(first Row Address input)는 제1내부어드레스신호이다. RAIB(second Row Address Input) 제2내부어드레스신호로서 상기 제1내부어드레스신호와 상보적인 논리를 가지는 어드레스신호이다. CNT(counter output)는 카운터로부터 출력되는 리프레시 어드레스신호로서 제2어드레스신호가 된다. 상기 용어들에서 B자로 종료되는 신호들은 로우 논리에서 활성화되는 신호(low active)이며, 이외의 신호들은 하이 논리에서 액기브되는 신호이다.

제2도는 본 발명에 따른 어드레스 버퍼회로의 구성도로서, 제1입력부 및 제2입력부의 구성은 동일하며, 참조 부호도 동일한다.

인버터 71은 출력단이 노드 N41에 연결되며, 입력되는 어드레스모드선택신호 PRFHB를 반전하여 상기 노드 N41로 출력한다. 인버터 72는 입력되는 외부어드레스활성화신호 PRARB를 반전 출력한다. 인버터 73은 입력되는 리프레시어드레스활성화신호 PRARB-CRB를 반전 출력한다. 전달게이트 74는 상기 인버터 72의 출력단과 노드 N2 사이에 연결되는 엔모오스트랜지스터 및 피모오스트랜지스터로 구성되며, 상기 엔모오스트랜지스터의 게이트전극이 상기 어드레스모드선택신호 PRFHB에 연결되고 상기 피모오스트랜지스터의 게이트전극이 상기 인버터 71의 출력단에 연결된다. 전달게이트 75는 상기 인버터 73의 출력단과 노드 N2 사이에 연결되는 피모오스트랜지스터 및 엔모오스트랜지스터로 구성되며, 상기 피모스트랜지스터의 게이트전극이 상기 어드레스모드선택신호 PRFHBDP 연결되고 상기 엔모오스트랜지스터의 게이트전극이 상기 인버터 71의 출력단에 연결된다. 상기 구성은 어드레스의 모드를 선택하는 동시에 선택된 어드레스모드의 어드레스 출력 주기를 설정하는 기능을 수행하는 어드레스 선택부가 된다.

인버터 51은 상기 노드 N1과 노드 N31 사이에 연결되며, 인버터 52는 상기 노드 N31과 노드 N1 사이에 연결된다. 상기 인버터 51 및 인버터 52는 래치수단으로서, 상기 노드 N1의 어드레스신호를 노드 N31로 래치한다. 낸드게이트 54는 상기 노드 N31의 어드레스신호와 노드 N2의 선택된 어드레스활성화신호를 입력하여 부논리곱 출력한다. 인버터 53은 상기 노드 N31의 어드레스신호를 반전 출력한다. 낸드게이트 55는 상기 인버터 53의 출력과 상기 노드 N2의 선택된 어드레스활성화신호를 입력하여 부논리곱 출력한다. 인버터 56은 상기 낸드게이트 54의 출력을 반전하여 제2출력어드레스 신호 RAIB로 출력한다. 인버터 57은 상기 낸드게이트55의 출력을 입력하여 제1출력어드레스신호 RAI로 출력한다. 상기 구성은 어드레스 출력부에 대응된다.

제3도는 상기 제2도의 각 부 동작 특성을 도시하는 파형도로서, 노말모드시의 동작 특성과 리프레시모드의 동작 특성을 도시하고 있다.

상기 제2도의 구성에 의거 본 발명의 어드레스 버퍼회로의 동작을 상기 제3도의 동작 파형도를 참조하여 노말모드 및 일반모드의 동작을 살펴본다.

먼저 노말모드에서 외부어드레스신호 AI를 입력하는 과정을 살펴보면, 노말모드시 제3도의 316과 같이 리프레시어드레스입력제어신호 PRCNT가 로우 논리 상태이므로, 전달게이트 32는 온 상태가 되고 전달게이트 35는 오프상태가 된다. 따라서 상기 노드 N23에는 상기 리프레시어드레스신호 CNT가 래치된 상태이지만, 전달게이트 35가 오프 상태이므로 상기 리프레시어드레스신호 CNT는 노드 N1로 전달되지 못한다. 따라서 노말모드시 상기 리프레시어드레스신호 CNT의 통로는 차단된 상태를 유지한다. 또한 노말모드시 상기 어드레스모드선택신호 PRFHB는 제3도의 315와 같이 하이 논리 상태로 입력된다. 그리고 인버터 71은 상기 어드레스모드선택신호 PRFHB를 반전하여 노드 N41에 로우 논리 상태로 만든다. 따라서 상기 전달게이트 74가 온되고 전달게이트 75는 오프 상태가 되므로, 상기 외부어드레스활성화신호 PRARB가 노드 N2로 전달되며 리프레시어드레스신호 CNT의 통로는 차단된다. 이때 상기 외부어드레스활성화신호 PRARB는 제3도의 313과 같이 하이 논리 상태를 유지한다. 따라서 상기 노드 N2에는 인버터 72를 통해 반전된 로우 논리 신호가 나타나며, 따라서 낸드게이트 54 및 55가 모두 하이 논리신호를 출력하게 되어 제1출력어드레스신호 RAI 및 제2출력어드레스신호 RAIB는 하이 임피던스 상태로 출력된다.

이와 같은 상태에서 상기 외부어드레스입력개시신호 PRAE는 제3도의 311과 같이 로우 논리 상태이고 상기 외부어드레스입력종료신호 PRASB는 상기 312와 같이 하이 논리상태가 된다. 그러면 311과 같은 로우 논리 상태의 외부어드레스입력개시신호 PRAE에 의해 상기 엔모오스트랜지스터 12가 오프되고 피모오스트랜지스터 15가 온되므로, 상기 노드 N11은 전원전압 Vcc 레벨로 선충전(precharge)된다. 그리고 상기 엔모오스트랜지스터 12가 오프된 상태이므로 외부어드레스신호 AI는 입력되지 못한다. 또한 상기 외부어드레스입력종료신호 PRASB는 제3도의 312와 같이 하이 논리상태로 입력되므로 피모오스트랜지스터 16은 오프되고 엔모오스트랜지스터 20은 온되며, 인버터 21에 게이트전극이 연결된 피모오스트랜지스터 17도 온된 상태이므로 노드 N1에는 전원전압 Vcc 레벨의 전위가 나타난다.

이후 제3도의 T1 시점에서 상기 외부어드레스입력개시신호 PRAE가 311과 같이 하이 논리 상태로 천이되면, 상기 엔모오스트랜지스터 12는 온되고 피모오스트랜지스터 15는 오프된다. 그러면 상기 외부어드레스신호 Al의 입력 통로가 형성된다. 또한 상기 외부어드레스입력종료신호 PRASB는 제3도의 T1 시점에서 313과 같이 하이 논리 상태를 유지하므로, 피모오스트랜지스터 17 및 엔모오스트랜지스터 20은 온 상태를 유지하고 있다. 즉, 상기 외부어드레스신호 AI가 하이 논리 상태로 입력되면 피모오스트랜지스터 11이 오프되고 엔모오스트랜지스터 13이 온되므로, 노드 N11에는 로우 전위의 레벨이 나타난다. 그러면 상기 노드 N11에 게이트전극이 공통 연결되는 피모오스트랜지스터 18이 온되고 엔모오스트랜지스터 19가 오프되므로 노드 N1에는 전원전압 Vcc 레벨의 전위가 발생된다. 또한 상기 외부어드레스신호 AI가 로우 논리 상태로 입력되면 피모오스트랜지스터 11이 온되고 엔모오스트랜지스터 13이 오프되므로, 노드 N11에는 전원전압 Vcc 레벨의 전위가 발생된다. 그러면 상기 노드 N11에 게이트 전극이 공통 연결되는 피모오스트랜지스터 18이 오프되고 엔모오스트랜지스터 19가 온되므로 노드 N1에는 접지전압 Vss 레벨의 로우 전위가 발생된다. 따라서 상기 외부어드에스입력개시신호 PRAE가 제3도의 311과 같이 하이 논리로 천이되면 상기 제1입력수단이 활성화되어 입력되는 외부어드레스신호 AI의 논리에 따라 노드 N1에 대응되는 논리신호가 발생된다. 그리고 상기 노드 N1의 외부어드레스신호 AI는 인버터 51 및 인버터 52에의해 노드 N31에 래치되지만, 상기한 바와 같이 노드 N2에 외부 어드레스활성화신호 PRARB가 활성화되지 않은 상태이므로, 낸드게이트 54 및 55에 의해 노드 N1의 외부어드레스는 출력되지 못한다.

이후 제3도의 T2시점에서 상기 외부어드레스입력종교신호 PRASB가 312와 같이 로우 논리로 천이되면 엔모오스트랜지스터 14가 오프되고 피모오스트랜지스터 16이 온되므로, 상기 외부어드레스신호 AI의 입력 통로가 차단되고 노드 N11은 전원전압 Vcc 레벨로 선충전된다. 또한 엔모오스트랜지스터 20이 오프되고 인버터 21에 의해 피모오스트랜지스터 17도 오프되므로, 상기 제1입력수단과 노드 N1의 통로도 차단

된다. 따라서 상기 외부어드레스신호 AI의 입력은 상기 외부어드레스입력개시신호 PRAE가 하이 논리 상태로 천이되는 시점에서 상기 외부어드레스입력종료신호 PRASB가 로우 논리 상태로 천이되는 시점 까지 활성화되며, 이런 주기는 오부어드레스신호 AI의 입력 구간이 된다.

상기와 같이 노드 N1로 입력되는 상기 외부어드레스신호 AI는 상기 인버터 51 및 52에 의해 상기 노드 N31로 래치된다. 이때 상기 래치된 노드 N31의 어드레스신호는 상기 노드 N2로 출력되는 외부어드레스활성화신호 PRARB에 의해 출력이 제어된다. 즉, 상기 어드레스활성화신호가 하이 논리로 입력되면, 상기 노드 N2에 로우 논리로 나타나게 되어 상기 낸드게이트 54 및 낸드게이트 55가 노드 N31의 어드레스신호에 관계없이 하이 논리신호를 출력하게 된다. 즉, 상기 외부어드레스활성화신호 PRARB가 하이 논리 상태로 입력되는 경우, 상기 노드 N31의 어드레스신호는 출력되지 않는다. 이런 구간이 제3도의 AIM1으로 도시된 바와 같이 외부어드레스신호 AI의 입력마진이 된다. 이 AIM1 구간은 TTL레벨로 입력되는 외부어드레스신호 AI를 씨모오스레벨의 외부어드레스신호 AI로 변환하기 위한 마진으로, 상기 래치수단인 인버터 51 및 52에 의해 TTL레벨의 신호가 씨모오스레벨의 신호로 변환된다. 이 AIM1 구간에서 상기 외부어드레스신호 AI의 논리가 정확하게 설정되지 않으면, 이후 제3도의 T3 시점에서 313과 같이 로우 논리 상태로 천이되는 시점에서 비정상적인 어드레스(invalid address)가 출력될 수 있다. 따라서 상기 외부어드레스입력마진 AIM1을 적정한 시간으로 설정하여야 한다.

상기 제3도의 T3 시점에서 상기 외부어드레스활성화신호 PRARB가 313과 같이 로우 논리 상태로 천이되면, 인버터 72에서 하이 논리신호 반전된 후 노드 N2로 출력된다. 그러면 상기 낸드게이트 54 및 55는 상기 노드 N31의 어드레스신호 및 인버터 53에서 반전시킨 외부어드레스신호 AI의 논리에 따른 결과신호를 출력한다. 이때 상기 노드 N1의 외부어드레스신호 AI가 하이 논리신호이면, 인버터 51은 이를 반전하여 노드 N31에 로우 논리신호로 출력하며, 낸드게이트 54는 노드 N31의 어드레스신호를 하이 논리 상태의 외부어드레스활성화신호 PRARB와 부논리곱 출력하므로 하이 논리신호로 반전하고, 인버터 56은 상기 낸드게이트 56의 출력을 다시 반전하여 제3도의 318과 같이 로우 논리 상태의 제2출력어드레스신호 RAIB로 출력한다. 위와 같은 방법으로 인버터 57을 출력하는 제1출력어드레스신호 RAI는 제3도의 317과 같이 하이 논리 상태의 제1출력어드레스신호 RAI가 된다. 따라서 상기 제1출력어드레스신호 RAI 및 제2출력어드레스신호 RAIB는 서로 상보적인 논리를 갖는 어드레스신호임을 알 수 있다. 상기 제1출력어드레스신호 RAI 및 제2출력어드레스신호 RAIB는 반도체 메모리 장치의 로우 디코더로 입력된다.

두 번째로 상기 리프레시모드의 동작을 살펴보면, 제3도의 312와 같이 외부어드레스입력종료신호 PRASB가 로우 논리 상태이므로, 피모오스트랜지스터 17 및 엔모오스트랜지스터 20이 오프상태가 된다. 따라서 상기 제1입력수단은 비활성 상태가 되므로, 상기 제1입력수단은 하이 임피던스 상태가 되어 외부어드레스신호 AI의 입력 통로는 차단된 상태가 된다. 또한 노말모드시 상기 어드레스모드선택신호 PRFHB는 제3도의 315와 같이 로우 논리 상태로 입력된다. 그리고 인버터 71은 상기 어드레스모드선택신호 PRFHB를 반전하여 노드 N41을 하이 논리 상태로 만든다. 따라서 상기 전달게이트 75가 온되고 전달게이트 74는 오프상태가 되므로, 상기 리프레시어드 레스활성화신호 PRARB-CRB가 노드 N2로 전달되며 외부어드레스활성화신호 PRARB의 통로는 차단된다. 이때 상기 피르레시어드레스활성화신호 PRARB-CRB는 제3도의 313과 같이 하이 논리 상태를 유지한다. 따라서 상기 노드 N2에는 인버터 72를 통해 반전된 로우 논리신호가 나타나며, 따라서 낸드게이트 54 및 55가 모두 하이 논리신호를 출력하게 되어 제1출력어드레스신호 RAI 및 제2출력어드레스신호 RAIB는 하이 임피던스 상태로 출력된다.

이때 제3도의 t1 시점에서 상기 리프레시어드레스입력제어신호 PRCNT가 316과 같이 로우 논리신호로 입력되면, 상기 전달게이트 32가 온되고 전달게이트 35는 오프된다. 그러므로 상기 전달게이트 32가 입력되는 리프레시어드레스신호 CNT를 노드 N22로 전달하며, 인버터 33 및 인버터 34는 상기 노드 N22로 전달된 리프레시어드레스신호 CNT를 노드 N23으로 래치한다. 이때 상기 전달게이트 35는 오프 상태이므로, 노드 N23에 래치된 리프레시어드레스신호 CNT는 차단되어 상기 노드 N1로 전달되지 못한다. 이후 상기 제3도의 t2 시점에서 상기 리프레시어드레스입력제어신호 PRCNT가 316과 같이 하이 논리 상태로 천이되면, 상기 전달게이트 32가 오프되고 전달게이트 35는 온된다. 그러면 상기 전달게이트 32가 입력되는 리프레시어드레스신호 CNT를 차단하며, 상기 전달게이트 35는 노드 N23에 래치된 리프레시어드레스신호 CNT를 상기 노드 N1로 전달한다. 이때 상기 리프레시어드레스신호 CNT의 입력마진 AIM2는 상기 외부어드레스신호 AI의 입력마진 AIM1 보다 긴 주기를 갖도록 설정한다. 따라서 제3도에 도시한 바와 같이 리프레시어드레스입력제어신호 PRCNT가 로우 논리 상태로 천이된 후 상기 리프레시어드레스활성화신호 PRARB-CRB가 로우 논리 상태로 활성화되는 주기를 조금 더 길게 유지시킨다.

이후 상기 제3도의 t3 시점에서 상기 리프레시어드레스활성화신호 PRARB-CRB가 314와 같이 로우 논리 상태로 천이되면, 인버터 73에서 하이 논리신호 반전된 후 노드 N2로 출력된다. 그러면 상기 낸드게이트 54 및 55는 상기 노드 N31의 어드레스신호 및 인버터 53에서 반전시킨 외부어드레스신호 AI의 논리에 따른 결과신호를 출력한다. 이후의 동작은 상기 노말모드시의 동작과 동일하게 진행된다. 상기 리프레시어드레스신호 CNT의 출력은 상기 리프레시어드레스활성화신호 PRARB-CRB가 로우 논리상태를 유지하는 주기 동안 유지된다.

상술한 바와 같이 본 발명의 어드레스 입력 버퍼회로는 다수개의 모드들을 수행하는 반도체 메모리장치에서 각 모드를 수행하기 위한 어드레스 입력 패스를 분리하여 개별적으로 어드레스신호의 입력속도를 제어할 수 있다. 따라서 모드에 따라 적정한 속도로 어드레스의 입력을 독립적으로 제어할 수 있어 고속으로 반도체 메모리 장치의 동작을 수행할 수 있는 이점이 있다.

Claims (4)

1. 노말모드 및 리프레시모드를 수행하는 다이내믹 랜덤 억세스 메모리장치에 있어서, 외부어드레스신호를 입력하며, 외부어드레스입력개시신호 발생시 상기 외부어드레스를 제1노드에 출력하고, 상기 외부어드레스종료신호에 의해 상기 외부어드레스를 차단하는 제1입력부와, 리프레시 어드레스입력제어신호 발생시 내부에서 발생되는 리프레시 어드레스 신호를 상기 제1노드에 출력하는 제2입력부와, 상기 외부어드레스의 입력마진을 설정하는 외부어드레스활성화신호를 입력하는 제1스위칭소자 및 리프레시 어드레스의 입력 마진을 설정하는 리프레시어드레스활성화신호를 입력하는 제2스위칭소자를 구비하며, 노말모드시 상기 제1스위칭소자가 온되어 상기 외부어드레스활성화신호를 선택출력하고, 리프레시모드시 상기 제2스위칭소자가 온되어 상기 리프레시어드레스활성화신호를 선택출력하는 어드레스 선택부와, 상기 제1노드의 어드레스를 래치하며, 설정된 모드에 대응되는 어드레스 활성화신호 발생시 상기 래치 중인 대응되는 모드의 어드레스를 출력하는 출력부로 구성된 것을 특징으로 하는 어드레스 버퍼회로.
2. 제1항에 있어서, 상기 외부어드레스활성화신호 및 리프레시어드레스활성화신호에 의해 각각 설정되는 상기 외부어드레스의 입력 마진 및 상기 리프레시어드레스의 입력 마진이 서로 다른 주기를 갖는 것을 특징으로 하는 어드레스 버퍼회로.
3. 제2항에 있어서, 상기 외부어드레스입력개시신호가 로우어드레스활성화신호이고, 외부어드레스입력종료신호가 로우어드레스스트로브신호인 것을 특징으로 하는 어드레스 버퍼회로.
4. 제2항에 있어서, 상기 외부어드레스활성화신호가 로우어드레스리세트신호이고, 상기 리프레시어드레스활성화신호가 리프레시 로우어드레스리세트신호인 것을 특징으로 하는 어드레스 버퍼회로.