KR100496784B1 - 반도체메모리장치의mrs - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 MRS를 갖는 반도체 메모리 장치에 관한 것으로서, 외부로부터 인가된 제어 신호들에 응답하여 사용자가 버스트 타입, 버스트 길이 등을 결정하기 위한 JEDEC 모드와 칩을 테스트하기 위한 TEST 모드중 하나를 선택하는 모드 레지스터 셋 장치를 포함하는 반도체 메모리 장치에 있어서, 외부로부터 어드레스 신호를 인가받아 칩 선택을 위한 어드레스 신호를 발생하기 위한 칩 선택 버퍼와; 상기 칩 선택 어드레스 신호를 인가받아 로우 어드레스 스트로브 신호를 발생하는 로우 어드레스 스트로브 버퍼와; 상기 칩 선택 어드레스 신호를 인가받아 칼럼 어드레스 스트로브 신호를 발생하는 칼럼 어드레스 스트로브 버퍼와; 상기 칩 선택 어드레스 신호를 인가받아 기입 인에이블 신호를 발생하기 위한 기입 인에이블 수단과; 상기 칩 선택 어드레스 신호를 인가받아 JEDEC 모드 선택을 위한 제 1 어드레스 신호를 발생하는 제 1 어드레스 버퍼와; 상기 칩 선택 어드레스 신호를 인가받아 TEST모드 선택을 위한 제 2 어드레스 신호를 발생하는 제 2 어드레스 버퍼와; 상기 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 그리고 기입 인에이블 신호를 인가받아 MRS로의 진입을 감지하고, MRS 진입 검출 신호를 발생하기 위한 MRS 진입 검출 수단과; 상기 MRS 진입 검출 신호, 상기 제 1 어드레스 신호, 그리고 상기 제 2 어드레스 신호를 인가받고, MRS의 선택 모드들을 인에이블 하기 위한 제 1 및 제 2 인에이블 신호들을 발생하는 MRS 인에이블 신호 발생 수단과; 상기 제 1 어드레스 신호와 제 1 인에이블 신호를 인가받아 JEDEC모드 선택 신호를 발생하는 JEDEC모드 선택 수단과; 상기 제 2 어드레스 신호, 상기 제 1 인에이블 신호, 그리고 제 2 인에이블 신호들을 인가받고, 상기 제 1 인에이블 신호가 활성화 될 때 비활성화되고, 상기 제 1 인에이블 신호가 비활성화될 때 활성화되는 TEST 모드 선택 신호를 발생하는 TEST 모드 선택 수단을 포함한다.

Description

반도체 메모리 장치의 MRS{mode register set device of semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 모드 레지스터 셋 장치(Mode Register Set)를 포함하는 반도체 메모리 장치에 관한 것이다.
상기 MRS는 동기형 DRAM(dynamic random access memory)이나 SRAM(static random access memory)에 필요한 것으로서, 버스트 타입(burst type), 버스트 길이(burst length)와 칼럼 어드레스 스트로브 신호(CAS)의 잠재(latency)를 설정하기 위하여 칩(chip)을 사용하기 이전에, 모드(mode)를 셋팅(setting)하기 위하여 사용된다. 상기 MRS는 판매자(vendor)가 칩을 검사하기 위한 TEST모드와 사용자(user)가 버스트 타입과 버스트 길이 등을 결정하기 위한 JEDEC 모드를 선택하여 사용한다. 그러므로 상기 MRS의 TEST 모드는 칩을 구매하여 이를 이용하는 사용자들에게는 필요하지가 않다.
도 1은 종래 MRS의 구성을 보여주는 블록도가 개략적으로 도시되어 있다.
MRS는 칩 선택 버퍼(10), 칼럼 어드레스 스트로브 버퍼(20), 로우 어드레스 스트로브 버퍼(30), 기입 인에이블 버퍼(40), 제 1 어드레스 버퍼(50), 제 2 어드레스 버퍼(60), MRS 진입 검출부(70), MRS 인에이블 신호 발생부(80), JEDEC 모드 선택부(90), 그리고 TEST모드 선택부(100)로 구성되어 있다.
상기 칼럼 어드레스 스트로브 버퍼(20), 로우 어드레스 스트로브 버퍼(30), 기입 인에이블 버퍼(40), 제 1 어드레스 버퍼(50), 제 2 어드레스 버퍼(60)들은 상기 칩 선택 버퍼(100)로부터 발생된 제어 신호들을 인가받아 동작하게 된다. 그로 인해 칼럼 어드레스 스트로브 신호와 로우 어드레스 스트로브 신호와 기입 인에이블 신호들은 MRS 진입 검출부(70)에 인가된다. 상기 MRS 진입 검출부(70)는 MRS 진입 검출 신호(ΦWCBR)를 발생하여 MRS 인에이블 신호 발생부(80)에 전달한다. 그리고 상기 MRS 인에이블 신호 발생부(80)는 MRS 진입 검출 신호(ΦWCBR)외에도 제 1 어드레스 버퍼(50)와 제 2 어드레스 버퍼(60)로부터 발생된 어드레스 신호들을 인가받아 MRS 모드 선택을 위한 인에이블 신호들(OUT1, OUT2)을 출력한다. 상기 인에이블 신호들(OUT1, OUT2)은 각각 JEDEC 모드 선택부(90)와 TEST 모드 선택부(100)에 인가되어 원하고자 하는 모드를 선택한다. 이때 상기 모드 선택부들(90, 100)은 상기 제 1 어드레스 버퍼(50)와 제 2 어드레스 버퍼(60)로부터 발생된 어드레스 신호들(address_i, address_j)에 따라 모드 선택부들(90, 100)의 활성화를 결정한다.
도 2A는 JEDEC 모드 선택부의 회로도가 도시되어 있고, 도 2B는 TEST 모드 선택부의 회로도가 도시되어 있다.
도 2A와 도 2B를 참고하면, JEDEC모드 선택 회로(90)와 TEST모드 선택 회로(100)는 동작되기 이전에 " L" 로 초기 상태를 유지한다. 만일 JEDEC 모드로 셋팅(setting)하고자 한다면, 제 1 인에이블 신호(OUT1)는 " H" , 제 2 인에이블 신호(OUT2)는 " L" 가 되어 JEDEC모드 선택 회로(90)와 TEST모드 선택 회로(100)에 인가된다. 상기 JEDEC 모드 선택 회로는 상기 " H" 의 제 1 인에이블 신호(OUT1)에 의해서 트랜지스터들은(93, 94)는 온되며, 상기 제 1 어드레스 버퍼(50)로부터 인가받은 제 1 어드레스 신호(address_i)는 도통된 트랜지스터들(93, 94)을 통해 전달된다. 전달된 상기 제 1 어드레스 신호(address_i)에 의해 래치를 구성하는 인버터(94)의 출력단으로 " H" 의 JEDEC모드 선택 신호(JEDEC_OUT)가 출력된다. 이때, 상기 " L" 의 제 2 인에이블 신호(OUT2)에 의해서, 도 2B의 TEST 모드 선택 회로의 트랜지스터들(103, 104)은 오프된다. 그로 인해 제 2 어드레스 신호(address_j)는 오프된 상기 트랜지스터들(103, 104)을 통하여 전송되지 못함으로써, " L" 의 TEST 모드 선택 신호(TEST_OUT)가 출력된다.
반면에, TEST 모드를 셋팅하고자 한다면, " L" 의 초기 상태를 유지하고 있는 JEDEC 모드 선택 회로와 TEST 모드 선택 회로들에 각각 " L" 의 제 1 인에이블 신호(OUT1)와 " H" 의 제 2 인에이블 신호(OUT2)를 인가한다. 그러면 JEDEC 모드 선택 회로의 트랜지스터들(93, 94)은 오프되고, TEST 모드 선택 회로의 트랜지스터들(103, 104)은 온되어 제 2 어드레스 신호만(address_j)이 전달되고, " H" 의 TEST 모드 선택 신호(TEST_OUT)가 발생됨으로써 셋팅된다.
그러나, 상술한 바와 같은 MRS 장치를 갖는 반도체 메모리 장치는 파워 업(power up)시에 TEST 모드로 진입하도록 하는 어드레스 신호들이 발생하는 경우가 야기된다. 이로 인해 사용자가 원치 않는 TEST 모드가 셋팅된다.
그리고 사용자의 실수로 인하여 원치 않는 TEST 모드로 셋팅될 경우 원하고자 하는 JEDEC 모드를 다시 셋팅하게 되면 TEST 모드와 JEDEC 모드가 동시에 셋팅되어 있기 때문에 반도체 장치에서 동작할 때에는 JEDEC 모드로 셋팅되어 있지 않은 것으로 인식하여 오류(fail)가 발생하게 된다.
그러므로 TEST 모드로 셋팅되고 난후에 JEDEC 모드로 셋팅할때에는 상기 TEST 모드를 리셋(reset)하지 않으면 않되는 문제점이 발생하게 된다.
따라서 본 발명의 목적은 파워업시에 TEST 모드로 셋팅되어도, JEDEC 인에이블 신호로 인해 셋팅된 상기 TEST 모드를 리셋하고, JEDEC 모드를 셋팅하는 MRS를 갖는 반도체 메모리 장치를 제공함에 있다.
(구성)
상술 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 외부로부터 인가된 제어 신호들에 응답하여 사용자가 버스트 타입, 버스트 길이 등을 결정하기 위한 JEDEC 모드와 칩을 테스트하기 위한 TEST 모드중 하나를 선택하는 모드 레지스터 셋 장치를 포함하는 반도체 메모리 장치에 있어서, 외부로부터 어드레스 신호를 인가받아 칩 선택을 위한 어드레스 신호를 발생하기 위한 칩 선택 버퍼와; 상기 칩 선택 어드레스 신호를 인가받아 로우 어드레스 스트로브 신호를 발생하는 로우 어드레스 스트로브 버퍼와; 상기 칩 선택 어드레스 신호를 인가받아 칼럼 어드레스 스트로브 신호를 발생하는 칼럼 어드레스 스트로브 버퍼와; 상기 칩 선택 어드레스 신호를 인가받아 기입 인에이블 신호를 발생하기 위한 기입 인에이블 수단과; 상기 칩 선택 어드레스 신호를 인가받아 JEDEC 모드 선택을 위한 제 1 어드레스 신호를 발생하는 제 1 어드레스 버퍼와; 상기 칩 선택 어드레스 신호를 인가받아 TEST 모드 선택을 위한 제 2 어드레스 신호를 발생하는 제 2 어드레스 버퍼와; 상기 로우어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 그리고 기입 인에이블 신호를 인가받아 MRS로의 진입을 감지하고, MRS 진입 검출 신호를 발생하기 위한 MRS 진입 검출 수단과; 상기 MRS 진입 검출 신호, 상기 제 1 어드레스 신호, 그리고 상기 제 2 어드레스 신호를 인가받고, MRS의 선택 모드들을 인에이블 하기 위한 제 1 및 제 2 인에이블 신호들을 발생하는 MRS 인에이블 신호 발생 수단과; 상기 제 1 어드레스 신호와 제 1 인에이블 신호를 인가받아 JEDEC 모드 선택 신호를 발생하는 JEDEC 모드 선택 수단과; 상기 제 2 어드레스 신호, 상기 제 1 인에이블 신호, 그리고 제 2 인에이블 신호들을 인가받고, 상기 제 1 인에이블 신호가 활성화 될 때 비활성화되고, 상기 제 1 인에이블 신호가 비활성화될 때 활성화되는 TEST 모드 선택 신호를 발생하는 TEST 모드 선택 수단을 포함한다.
바람직한 실시예에 있어서, 상기 JEDEC 모드 선택 수단은 입력단에 상기 제 1 인에이블 신호가 인가되고, 이를 반전시켜 출력하는 제 1 인버터와; 게이트들이 상기 제 1 인버터의 출력단과 입력단에 각각 접속되고 드레인은 드레인끼리 소오스는 소오스끼리 상호 접속되는 NMOS 트랜지스터 및 PMOS 트랜지스터와: 입력단에 상기 제 1 어드레스 신호가 인가되고, 이를 지연시켜 출력하는 제 2 인버터와; 입력단이 상대의 출력단에 접속되고, 출력단이 상대의 입력단에 접속되어 래치를 이루는 제 3 인버터 및 제 4 인버터를 포함한다.
바람직한 실시예에 있어서, 상기 TEST모드 선택 수단은 소정 노드로 챠지되는 제 1 노드와; 상기 제 1 인에이블 신호를 인가받아 이를 반전시켜 출력하는 제 5 인버터와; 상기 제 2 인에이블 신호를 인가받아 이를 반전시켜 출력하는 제 6 인버터와; 상기 제 2 어드레스 신호를 인가받아 이를 지연시켜 출력하는 제 7 인버터와; 게이트들이 상기 제 6 인버터의 입력단과 출력단에 접속되고, 소오스들과 드레인들이 서로 동일한 단자끼리 접속되는 NMOS 트랜지스터 및 PMOS 트랜지스터와; 게이트에 상기 제 5 인버터의 출력단이 연결되고, 소오스에 전원전압이 인가되고, 드레인이 제 1 노드에 접속되는 PMOS 트랜지스터와; 상기 제 1 노드와 출력단 사이에 서로의 입력단과 출력단이 상호 접속되어 래치를 이루는 입력단과 출력단이 상호 접속되어 래치를 이루는 제 8 및 제 9 인버터를 포함한다.
바람직한 실시예에 있어서, 상기 제 1 노드는 JEDEC 모드가 선택될 때는 챠지되어 상기 제 2 어드레스 신호의 전송을 막고, TEST 모드가 선택될 때는 상기 제 2 어드레스 신호의 코딩에 따라 챠지되어 상기 제 2 어드레스 신호를 전송하는 특징을 갖는다.
바람직한 실시예에 있어서, 상기 MRS 진입 검출 수단은 외부로부터 칼럼 어드레스 스트로브 신호와 로우 어드레스 스트로브 신호와 기입 인에이블 신호를 인가 받아야만 MRS를 동작하게 하는 특징을 갖는다.
이와 같은 장치에 의해서, 사용자에게는 불필요한 TEST 모드가 셋팅되어도 이를 리셋하고, JEDEC 모드로 셋팅할 수 있다.
(실시예)
본 발명의 신규성을 갖는 MRS는 사용자가 원치 않는 TEST 모드가 셋팅될 경우에 JEDEC 인에이블 신호로 인해 셋팅된 상기 TEST 모드를 리셋한 후, 원하는 JEDEC 모드를 셋팅할 수 있다.
이하 본 발명의 바람직한 실시예에 따른 참고도면 도 3 내지 도 4A, 도 4B에 의거하여 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 MRS의 구성을 보여주는 블록도가 도시되어 있다.
MRS는 칩 선택 버퍼(110), 칼럼 어드레스 스트로브 버퍼(120), 로우 어드레스 스트로브 버퍼(130), 기입 인에이블 버퍼(140), 제 1 어드레스 버퍼(150), 제 2 어드레스 버퍼(160), MRS 진입 검출부(170), MRS 인에이블 신호 발생부(180), JEDEC 모드 선택부(190), 그리고 TEST 모드 선택부(200)로 구성되어 있다.
상기 칩 선택 버퍼(110)는 외부로부터 어드레스 신호를 인가받아 제어 신호들을 발생한다. 상기 제어 신호들은 칼럼 어드레스 스트로브 버퍼(120), 로우 어드레스 스트로브 버퍼(130), 기입 인에이블 버퍼(140), 제 1 어드레스 버퍼(150), 제 2 어드레스 버퍼(160)에 인가된다. 그리고 상기 칼럼 어드레스 스트로브 버퍼(120)와 로우 어드레스 스트로브 버퍼(130), 기입 인에이블 버퍼(140)로부터 발생된 신호들은 상기 MRS 진입 검출부(170)에 인가된다. 그로 인해 MRS 진입 검출 신호(ΦWCBR)가 발생된다.
그리고 상기 MRS 진입 검출 신호(ΦWCBR)와 제 1 어드레스 버퍼(150)와 제 2 어드레스 버퍼(160)를 인가받아 발생되는 어드레스 신호들(address_i, address_j)은 MRS 인에이블 신호 발생부(170)에 인가됨으로써, 제 1 및 제 2 인에이블 신호(OUT1, OUT2)가 출력된다. 상기 제 1 인에이블 신호(OUT1)는 JEDEC 모드 선택부(190)와 TEST 모드 선택부(200)에 인가되고, 상기 제 2 인에이블 신호(OUT2)는 TEST 모드 선택부(200)에만 인가된다.
상기 JEDEC 모드 선택부(190)와 TEST 모드 선택부(200)는 상기 인에이블 신호들(OUT1, OUT2)외에도 상기 제 1 어드레스 버퍼(150) 및 제 2 어드레스 버퍼(160)로부터 발생되는 어드레스 신호들(address_i, address_j)을 인가받는다. 상기 모드 선택부들(190, 200)은 상기 인에이블 신호들(OUT1, OUT2)에 따라 모드가 결정되고, 상기 어드레스 신호들(address_i, address_j)에 의해 상태(status)가 바뀌게 된다.
도 4A는 JEDEC 모드 선택부의 구성을 상세하게 보여주는 회로도가 도시되어 있다.
JEDEC 모드 선택부는 입력단들에 제 1 인에이블 신호(OUT1)와 제 1 어드레스 신호(address_i)가 인가되는 제 1 및 제 2 인버터들(191, 192)을 구비하고 있다. 그리고 게이트들이 상기 제 1 인버터(191)의 입력단과 출력단에 각각 접속되고, 드레인은 드레인끼리 소오스는 소오스끼리 상호 접속되는 PMOS 트랜지스터(193)와 NMOS 트랜지스터(194)들을 포함하고, 입력단과 출력단이 다른 출력단과 입력단에 각각 접속되는 인버터들(195, 196)을 구비하고 있다.
도 4B는 TEST 모드 선택부의 구성을 상세하게 보여주는 회로도가 도시되어 있다.
상기 TEST모드 선택부는 입력단들에 상기 제 1 인에이블 신호(OUT1), 제 2 인에이블 신호(OUT2), 제 2 어드레스 신호(address_j)들이 인가되는 인버터들(201, 202, 203)을 구비하고 있다. 그리고 상기 인버터(202)의 입력단과 출력단 사이에 게이트들이 상호 접속되고 동일 단자끼리 접속되는 트랜지스터들(204, 205)과, 상기 인버터(201)의 출력단에 게이트가 접속되고, 전원전압(VDD)이 인가되는 전원 단자(1)와 제 1 노드사이에 소오스와 드레인들이 연결되는 트랜지스터(206)와, 상기 제 1 노드와 출력단 사이에 래치를 이루는 인버터들(207, 208)을 구비하고 있다.
상술한 바와 같은 구성을 갖는 MRS의 모드 선택 동작을 참고 도면 도 4A 및 도4B에 의거하여 설명한다.
도 4A와 도 4B를 참고하면, JEDEC 모드 선택부의 선택 신호(JEDEC_OUT)를 "L" 로서 초기 상태를 유지한다. 그런 다음 JEDEC 모드를 선택하여 셋팅하고자 한다면, " H" 의 제 1 인에이블 신호(OUT1)와 " L" 의 제 2 인에이블 신호(OUT2)를 각 회로들에 인가한다. 상기 " H" 의 제 1 인에이블 신호(OUT1)와 인버터를 통해 반전 된 인에이블 신호로 인해 PMOS 트랜지스터(193)와 NMOS 트랜지스터(194)는 온되고, 상기 제 1 어드레스 신호(address_i)는 상기 트랜지스터들(193, 194)이 도통됨에 따라 래치를 이루는 인버터(195)의 출력단으로 상기 제 1 어드레스(address_i)에 해당되는 " H" 의 JEDEC모드 선택 신호(JEDEC_OUT)가 출력된다.
그리고 상기 JEDEC 모드가 셋팅될 때, TEST 모드는 " L" 로 초기 상태를 유지한다. 그리고 상기 제 1 인에이블 신호(OUT1)가 " H" 로 되어 JEDEC 모드가 셋팅될 때, 상기 제 2 인에이블 신호(OUT2)는 " L" 가 되도록 한다. 상기 " H" 의 제 1 인에이블 신호(OUT1)와 " L" 의 제 2 인에이블 신호(OUT2)는 도 4B의 TEST 모드 선택회로에 인가된다. 상기 제 2 인에이블 신호(OUT2)와 인버터(202)를 거쳐 반전된 인에이블 신호는 트랜지스터들(204, 205)에 인가되어 상기 트랜지스터들은 턴-오프된다. 그러므로 인가되는 제 1 어드레스(address_i)는 오프된 상기 트랜지스터들(204, 205)을 통해 전달되지 못한다.
그리고 TEST 모드 선택 회로는 상기 " H" 의 제 1 인에이블 신호(OUT1)가 PMOS 트랜지스터(206)에 인가되어 상기 트랜지스터(206)를 도통시킨다. 그로 인해 제 1 노드는 소정 레벨로 챠지되어 " H" 가 된다. 상기 제 1 노드의 신호는 인버터(207)를 통해 반전되어 " L" 의 TEST 모드 선택 신호(TEST_OUT)가 출력된다. 다시 말하면, 상기 TEST 모드 선택 회로는 JEDEC 모드를 활성화시키는 제 1 인에이블 신호(OUT1)가 인가됨에 따라 되면 TEST 모드는 선택되지 않음을 알 수 있다.
만일에 판매자가 TEST모드로 셋팅하고자 한다면, " L" 의 제 1 인에이블 신호(OUT1)와 " H" 의 제 2 인에이블 신호(OUT2)를 각 모드 선택 회로에 인가한다. 상기 " L" 의 제 1 인에이블 신호(OUT1)로 인해 JEDEC 모드 선택 회로의 트랜지스터들(193, 194)은 오프되어 제 1 어드레스 버퍼(150)로부터 인가되는 제 1 어드레스(adress_i)를 전달하지 못하므로 JEDEC모드 선택 회로는 예전의 상태를 그대로 유지한다. 그리고 TEST 모드 선택 회로는 " L" 의 제 1 인에이블 신호(OUT1)로 인해 반전되어 PMOS 트랜지스터(206)에 인가되고, 상기 PMOS 트랜지스터(206)는 턴-오프된다.
그로 인해 제 1 노드는 더 이상 차지되지 않고 이전의 상태를 유지한다. 상기 " H" 의 제 2 인에이블 신호(OUT2)와 반전된 인에이블 신호는 NMOS 및 PMOS트랜지스터들(204, 205)에 인가되어 전류 패스를 형성한다. 그러므로 제 2 어드레스 버퍼(160)로부터 전달되는 제 2 어드레스 신호(address_j)는 도통된 상기 트랜지스터들(204, 205)을 통하여 제 1 노드로 전달되고, 상기 제 1 노드는 상기 제 2 어드레스 신호(address_j)에 따라 이전의 상태를 바꾸어 인버터(207)의 출력단으로 " H" 의 TEST 모드 선택 신호(TEST_OUT)가 출력되도록 한다.
계속해서, MRS가 TEST모드로 셋팅되어 있다고 하자. 이는 사용하는 자에는 필요없는 것이므로 JEDEC 모드로 셋팅해야만 한다. 상기 JEDEC 모드로 셋팅하기 위하여 " H" 의 제 1 인에이블 신호(OUT1) 인가시 제 2 인에이블 신호(OUT2)는 " L" 로 된다. 셋팅된 TEST모드 선택 회로는 상기 " L" 제 2 인에이블 신호(OUT2)를 인가받은 트랜지스터들(204, 205)이 도통되지 않아 제 2 어드레스 신호(address_i)가 전달되지 못한다. 그리고 " H" 의 상기 제 1 인에이블 신호(OUT1)를 인가받아 트랜지스터(206)를 도통시켜 제 1 노드를 " H" 로 만들고, 이를 반전시켜 " L" 의 TEST 모드 선택 신호(TEST_OUT)가 발생됨으로써 TEST 모드는 셋팅되질 않는다.
그리고 상기 " H" 의 제 1 인에이블 신호(OUT1)를 인가받은 JEDEC 모드 선택회로는 트랜지스터들(193, 194)이 도통됨에 따라 제 1 어드레스 신호(address_i)가 전달되고, 이에 따른 " H" 의 JEDEC 모드 선택 신호(JEDEC_OUT)가 출력되어 JEDEC 모드로 셋팅된다.
또, 이전에 JEDEC 모드로 셋팅되어 있다고 할 때, 다른 JEDEC 모드로 셋팅하고자 한다면, 원하는 제 1 어드레스 신호만(address_i)을 바꾸어 인가함으로써 또 다른 JEDEC 모드로 셋팅할 수 있다. 이때 TEST 모드 선택 회로는 제 1 인에이블 신호(OUT1)가 그대로 " H" 를 유지하고 있으므로 제 2 어드레스 신호(address_j)에 따른 TEST 모드는 선택될 수 없다.
이와 같은 MRS에 의해서, 사용자의 실수로 또는 파워 업 순서에 영향을 받지 않고 셋팅된 TEST 모드는 리셋되고, 선택하고자 하는 JEDEC 모드를 셋팅하여 사용 할 수 있다. 그리고 사용자가 어떤 명령을 주더라도 JEDEC 모드 인에이블 신호가 H로만 유지된다면 동작에 아무런 문제가 발생되지 않는다. 또 파워 업 순서(power up sequence)가 SPEC에 맞지 않더라도 반도체 메모리 장치의 동작을 위한 JEDEC 모드 셋팅에 의하여 사용자가 원하는 모드로 동작하게 된다.
상술한 바와 같은, 반도체 메모리 장치의 MRS에 의해서 원치 않는 TEST 모드로 셋팅되어 있어도 이를 리셋하고, JEDEC 모드로 셋팅하여 파워 업 순서가 SPEC에 맞지 않아도 이에 상관없이 사용자가 원하는 모드로 동작할 수 있는 효과가 있다.
도 1은 종래 실시예에 따른 MRS의 구성을 보여주는 블록도;
도 2A와 도 2B는 도 1의 모드 선택 회로들의 구성을 보여주는 회로도들;
도 3은 본 발명의 실시예에 따른 MRS의 구성을 보여주는 블록도;
도 4A와 도 4B는 도 3의 모드 선택 회로들의 구성을 상세하게 보여주는 회로도들;
*도면의 주요부분에 대한 부호 설명
110 : 칩 선택 버퍼 120 : 칼럼 어드레스 스트로브 버퍼
130 : 로우 어드레스 스트로브 버퍼 140 : 기입 인에이블 버퍼
150 : 제 1 어드레스 버퍼 160 : 제 2 어드레스 버퍼
170 : MRS진입 검출부 180 : MRS 인에이블 신호 발생부
190 : JEDEC 모드 선택부 200 : TEST 모드 선택부

Claims (5)

  1. 외부로부터 인가된 제어 신호들에 응답하여 사용자가 버스트 타입, 버스트 길이 등을 결정하기 위한 JEDEC 모드와 칩을 테스트하기 위한 TEST 모드중 하나를 선택하는 MRS를 포함하는 반도체 메모리 장치에 있어서,
    외부로부터 어드레스 신호를 인가받아 칩 선택을 위한 어드레스 신호를 발생하는 칩 선택 버퍼와;
    상기 칩 선택 어드레스 신호를 인가받아 로우 어드레스 스트로브 신호를 발생하는 로우 어드레스 스트로브 버퍼와;
    상기 칩 선택 어드레스 신호를 인가받아 칼럼 어드레스 스트로브 신호를 발생하는 칼럼 어드레스 스트로브 버퍼와;
    상기 칩 선택 어드레스 신호를 인가받아 기입 인에이블 신호를 발생하기 위한 기입 인에이블 수단과;
    상기 칩 선택 어드레스 신호를 인가받아 JEDEC 모드 선택을 위한 제 1 어드레스 신호를 발생하는 제 1 어드레스 버퍼와;
    상기 칩 선택 어드레스 신호를 인가받아 TEST 모드 선택을 위한 제 2 어드레스 신호를 발생하는 제 2 어드레스 버퍼와;
    상기 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 그리고 기입 인에이블 신호를 인가받아 MRS로의 진입을 감지하고, MRS 진입 검출 신호를 발생하기 위한 MRS 진입 검출 수단(170)과;
    상기 MRS 진입 검출 신호, 상기 제 1 어드레스 신호, 그리고 상기 제 2 어드레스 신호를 인가받고, MRS의 선택 모드들을 인에이블 하기 위한 제 1 및 제 2 인에이블 신호들을 발생하는 MRS 인에이블 신호 발생 수단(180)과;
    상기 제 1 어드레스 신호와 제 1 인에이블 신호를 인가받아, 상기 제 1 인에이블 신호가 활성화될 때 JEDEC 모드를 활성화시키기 위한 JEDEC 모드 선택 신호를 발생하는 JEDEC 모드 선택 수단(190)과;
    상기 제 2 어드레스 신호, 상기 제 1 인에이블 신호, 그리고 제 2 인에이블 신호들을 인가받아. 상기 제 1 인에이블 신호가 비활성화되고 제 2 인에이블 신호가 활성화될 때 TEST 모드를 활성화시키기 위한 TEST 모드 선택 신호를 발생하는 TEST 모드 선택 수단(200)을 포함하는 MRS를 갖는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 JEDEC 모드 선택 수단(190)은
    입력단에 상기 제 1 인에이블 신호가 인가되고, 이를 반전시켜 출력하는 제 1 인버터와;
    게이트들이 상기 제 1 인버터의 출력단과 입력단에 각각 접속되고 드레인은 드레인끼리 소오스는 소오스끼리 상호 접속되는 NMOS 트랜지스터 및 PMOS 트랜지스터와; 입력단에 상기 제 1 어드레스 신호가 인가되고, 이를 지연시켜 출력하는 제 2 인버터와;
    입력단이 상대의 출력단에 접속되고, 출력단이 상대의 입력단에 접속되어 래치를 이루는 제 3 인버터 및 제 4 인버터를 포함하는 MRS를 갖는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 TEST모드 선택 수단(200)은
    소정 노드로 챠지 되는 제 1 노드와;
    상기 제 1 인에이블 신호를 인가받아 이를 반전시켜 출력하는 제 5 인버터와;
    상기 제 2 인에이블 신호를 인가받아 이를 반전시켜 출력하는 제 6 인버터와;
    상기 제 2 어드레스 신호를 인가받아 이를 지연시켜 출력하는 제 7 인버터와;
    게이트들이 상기 제 6 인버터의 입력단과 출력단에 접속되고, 소오스들과 드레인들이 서로 동일한 단자끼리 접속되는 NMOS 트랜지스터 및 PMOS 트랜지스터와;
    게이트에 상기 제 5 인버터의 출력단이 연결되고, 소오스에 전원전압이 인가되고, 드레인이 제 1 노드에 접속되는 PMOS 트랜지스터와;
    상기 제 1 노드와 출력단 사이에 서로의 입력단과 출력단이 상호 접속되어 래치를 이루는 입력단과 출력단이 상호 접속되어 래치를 이루는 제 8 및 제 9 인버터를 포함하는 MRS를 갖는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 1 노드는 JEDEC 모드가 선택될 때는 챠지되어 상기 제 2 어드레스 신호의 전송을 막고, TEST 모드가 선택될 때는 상기 제 2 어드레스 신호의 코딩에 따라 챠지되어 상기 제 2 어드레스 신호를 전송하는 것을 특징으로 하는 MRS를 갖는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 MRS 진입 검출 수단(170)은
    외부로부터 칼럼 어드레스 스트로브 신호와 로우 어드레스 스트로브 신호와 기입 인에이블 신호를 인가받아야만 MRS를 동작하게 하는 것을 특징으로 하는 MRS를 갖는 반도체 메모리 장치.
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