KR20070035924A - 누설전류 방지를 위한 메모리장치의 데이터 출력 멀티플렉서 - Google Patents

누설전류 방지를 위한 메모리장치의 데이터 출력 멀티플렉서 Download PDF

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Abstract

본 발명은 파워다운모드(power down mode)나 셀프리플레쉬모드(self refresh mode)에서 누설 전류(leakage current)를 줄여서 파워 절감(power reduction)을 하기 위한 반도체 메모리 장치의 데이터 출력 멀티플렉서에 관한 것으로, 이를 위한 본 발명은, 데이터입출력라인의 데이터를 멀티플렉싱하여 전달하기 위한 데이터출력멀티플렉서에 있어서, 상기 데이터입출력라인에 접속되어 상기 데이터입출력라인의 데이터를 래치하는 제1 래치수단과, 상기 제1 래치수단의 출력을 제어신호에 응답하여 전달하기 위한 트랜스퍼게이트와, 상기 트랜스퍼게이트의 출력을 래치하기 위한 제2 래치수단, 및 파워다운모드(power down mode)나 셀프리플레쉬모드(self refresh mode)에서 상기 트랜스퍼게이트의 입력노드 및 출력노드를 동일한 논리 레벨값으로 고정함으로써, 상기 입력노드와 상기 출력노드 사이의 누설전류(leakage current)를 차단하여 파워 절감(power reduction)을 하고, 그 결과 문턱전압(threshold voltage)이 낮은 트랜지스터를 사용하여 엑세스타임(tAA)을 향상시키기 위한 누설전류차단수단을 포함하는 메모리장치의 데이터출력멀티플렉서를 제공한다.
데이터출력멀티플렉서, 리퀴지커런트, 래치

Description

누설 전류 방지를 위한 데이터 출력 멀티 플렉서{DATA OUTPUT MULTIPLEXER FOR PREVENTING LEAKAGE CURRENT}
도 1은 종래기술에 따른 데이터출력멀티플렉서의 구성을 설명하기 위하여 도시한 구성도.
도 2는 본 발명의 제1 실시예에 따른 데이터출력멀티플렉서를 설명하기 위하여 도시한 회로도.
도 3은 본 발명의 제2 실시예에 따른 데이터출력멀티플렉서를 설명하기 위하여 도시한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 제1 래치수단 200 : 제어신호입력수단
300 : 트랜스퍼게이트 400 : 제2 래치수단
500 : 제4 인버터
본 발명은 파워다운모드(power down mode)를 지원하는 반도체 메모리 장치(semiconductor memory apparatus)의 데이터 출력 멀티플렉서에 관한 것으로, 더 자세히는 파워다운모드(power down mode)나 셀프리프레쉬모드(self refresh mode)를 지원하는 데이터 출력 멀티플렉서에서 발생 될 수 있는 누설 전류(leakage current)를 방지하여, 파워 절감(power reduction)을 하기 위한 반도체 메모리 장치의 데이터 출력 멀티플렉서에 관한 것이다.
일반적으로, 반도체 메모리 장치의 데이터 입출력 회로는, 16개의 입출력 패드를 사용하는 경우(x16)와, 8개의 입출력 패드를 사용하는 경우(x8)와, 4개의 입출력 패드를 사용하는 경우(x4)로 구분 할 수 있다. 이때 메모리 제조 업체는 x4, x8 및 x16을 모두 지원 할 수 있도록 설계한 다음, 사용자의 요구에 따라 옵션처리에 의해 어느 한 IO(Input, Output) 모드(x4, x8, x16)로서 동작 되도록 하고 있다. 이러한 목적 달성을 위해 통상적으로 메모리 장치는 데이터 출력 멀티플렉서를 구비하고 있으며, 데이터 출력 멀티플렉서는 IO(Input, Output) 모드(x4, x8, x16) 및 어드레스(address) 정보에 따라서 글로벌입출력라인(GIO)의 데이터를 파이프라인래치 쪽으로 전달하는 기능을 한다.
도 1은 종래기술에 따른 데이터출력멀티플렉서의 구성을 설명하기 위하여 도시한 구성도이다.
도 1을 참조하면, 데이터출력멀티플렉서(1, 2, 3, 4)는 메모리 코어에서 출력되어 클로벌데이터입출력라인(GIO)에 실린 데이터를 입력받아 IO 옵션에 따라 파 이프라인래치(도면에 미도시) 쪽으로 데이터를 전달한다. 더 구체적으로 데이터 출력멀티플렉서(1, 2, 3, 4)는 글로벌입출력신호(GIO_Q<0:3>)을 입력받고 멀티플렉서 선택신호(IO_OPT)와 읽기/쓰기선택신호(RD_flagb)에 제어받아 출력신호(MXOUT_Q<0:3>)을 생성한다. 읽기/쓰기선택신호(RD_flagb)는 쓰기(write)시에 논리'하이'(high)가 되고 읽기(read)시에 논리'로우'(low)가 되는 신호이고, 멀티플렉서선택신호(IO_OPT<0:3>)는 x16, x8, x4 모드선택신호와 어드레스 코딩(address coding)에 의해 형성된 신호이다. 이 신호에 제어 받아 글로벌입력신호(GIO_Q<0:3>)을 입력받은 각각의 데이터출력멀티플렉서는 x16, x8, x4 모드에 따라 멀티플렉서출력신호(MXOUT_Q<0:3>)를 출력한다.
다시 설명하면, x16 모드일 경우에는 모두 논리'하이'(high)가 된 멀티플렉서선택신호(IO_OPT<0:3>)와 읽기/쓰기선택신호(RD_flagb)를 입력받아 논리 조합한제어신호에 의해 네개의 데이터출력멀티플렉서(1, 2, 3, 4)의 트랜스퍼게이트가 인에이블(enable)되어, 네개의 데이터출력멀티플렉서(1, 2, 3, 4)로 부터 각각 멀티플렉서출력신호(MXOUT_Q<0:3>)가 출력된다. x8 모드일 경우에는 하나의 어드레스 코딩(address coding)를 받아서 멀티플렉서선택신호(IO_OPT<0:3>)중 두 비트(bit)가 논리'하이'(high)가 되어, 두개의 데이터출력멀티플렉서가 인에이블(enable) 되고 나머지 두개의 데이터출력멀티플렉서는 디스에이블(disable)된다. 인에이블(enable)된 두개의 데이터출력멀티플렉서로 부터 각각 멀티플렉서출력신호(MXOUT_Q<0:3>)가 출력된다. x4 모드 일경우에는 두개의 어드레스 코딩(address coding)을 받아서 멀티플렉서선택신호(IO_OPT<0:3>) 중 한 비트(bit)가 논리 '하 이'(high)가 되어 네개 중 어느 하나만 인에이블(enable) 되고 나머지 세개의 데이터출력멀티플렉서(DOUT MUX)는 디스에이블(disable) 된다.
상세히 살펴보면, 데이터출력멀티플렉서(1, 2, 3, 4)의 구성은 글로벌입력신호(GIO_Q<0:3>)를 입력받아 래치하는 제1 래치부(10)와, 멀티플렉서선택신호(IO_OPT)와 읽기/쓰기선택신호(RD_flagb)를 입력받아 논리조합하여 제어신호(TG_ctl, TG_ctlb)를 출력하는 제어신호입력부(20)와, 제어신호입력부(20)에서 출력되는 제어신호(TG_ctl, TG_ctlb)에 응답하여 제1 래치부(10)의 출력신호를 전달하는 트랜스퍼게이트(30), 및 트랜스퍼게이트(30)의 출력을 래치하는 제2 래치부(40)로 구성 될 수 있다.
동작을 살펴보면, 글로벌입력신호(GIO_Q<0:3>)을 입력받아 제1 래치부(10)에서 래치를 하고, 멀티플렉서선택신호(IO_OPT)와 읽기/쓰기선택신호(RD_flagb)을 논리조합하는 제어신호입력부(20)에서 출력되는 제어신호(TG_ctl, TG_ctlb)에 따라 트랜스퍼게이트(30)가 인에이블(enable) 또는 디스에이블(disable)된다. 즉, x16, x8, x4 모드에 따른 멀티플렉서선택신호(IO_IPT)에 따라 트랜스퍼게이트(30)가 인에이블(enable) 또는 디스에이블(disable)되고, 인에이블(enable) 된 트랜스퍼게이트(30)에 따라 제1 래치부(10)로 부터 출력되는 신호를 제2 래치부(40)의 입력단으로 전달한다. 제2 래치부(40)는 입력받은 신호를 래치하고 멀티플렉서출력신호(MXOUT_Q<0:3>)를 출력하게 된다.
한편, 종래기술의 데이터출력멀티플렉서는 글로벌입력신호(GIO_Q<0:3>)가 제1 래치부(10)에 래치 된 상태에서, 멀티플렉서선택신호(IO_OPT)와 읽기/쓰기선택신 호(RD_flagb)를 논리조합한 제어신호(TG_ctl, TG_ctlb)에 의해 트랜스퍼게이트(30)가 인에이블(enable)되면, 트랜스퍼게이트(30)의 입력단(a)과 출력단(b)은 동일한 논리 레벨값을 가지게 되고 제2 래치부(40)는 제1 래치부(10)와 동일한 논리 레벨값을 래치하여 출력하게 된다. 트랜스퍼게이트(30)의 입력단(a)과 출력단(b)가 동일한 논리 레벨값일 경우에는 이후에 트랜스퍼게이트(30)가 디스에이블(disable) 되더라도 누설전류통로(leakage current path)가 형성되지 않는다.
하지만 이 상태에서 멀티플렉서선택신호(IO_OPT)와 읽기/쓰기선택신호(RD_flagb)를 논리조합한 제어신호(TG_ctl, TG_ctlb)에 의해 트랜스퍼게이트(30)가 디스에이블(disable)되고, 제1 래치부(10)에 기존 논리 레벨값과 다른 논리 레벨값의 글로벌입력신호(GIO_Q<0:3>)가 입력되어 래치 된다면, 트랜스퍼게이트부(30)의 입력단(a)과 출력단(b)은 다른 레벨을 가지게 되고, 입력단(a)과 출력단(b)의 레벨 차에 의해 누설전류통로(leakage current path)가 생기게 될 것이다. 이는 데이터출력멀티플렉서(1, 2, 3, 4)의 모든 제1 래치부(10)와 모든 제2 래치부(40)에 서로 다른 논리 레벨값으로 래치 되어있을 경우 더 많은 누설전류통로(leakage current path)가 생기게 된다. 또한 데이터출력멀티플렉서 부분은 어드레스신호로부터의 액세스 시간(tAA)과 관련있기 때문에, 속도향상을 위해 트랜스퍼게이트(30)의 문턱전압(threshold votage)이 낮은 트랜지스터(TR)를 사용하고자 했을 경우, IDD2P, IDD3P, IDD6 상황에서 더 열악해 질것이다.
상술한 바와 같이 종래기술에 따른 데이터 출력멀티플렉서는 트랜스퍼게이트(30)의 입출력노드(a, b)에 전위차가 생겨 누설전류통로(leakage current path)를 생성하게 되는바, 메모리가 라이트(write), 리드(read) 동작 후에 파워다운모드(power down mode) 또는 셀프리프레쉬모드(self refresh mode) 진입(entry)할 경우 이 부분에서 열악해 질것이다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 파워다운모드(power down mode)나 셀프리플레쉬모드(self refresh mode) 동안에 트랜스퍼게이트의 입력단과 출력단을 동일한 논리 레벨값으로 고정 시켜줌으로써, 누설전류통로(leakage current path)의 생성을 방지하는 데이터출력멀티플렉서를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 데이터입출력라인의 데이터를 멀티플렉싱하여 전달하기 위한 데이터출력멀티플렉서에 있어서, 상기 데이터입출력라인에 접속되어 상기 데이터입출력라인의 데이터를 래치하는 제1 래치수단; 상기 제1 래치수단의 출력을 제어신호에 응답하여 전달하기 위한 트랜스퍼게이트; 상기 트랜스퍼게이트의 출력을 래치하기 위한 제2 래치수단; 및 파워다운모드 또는 셀프리프레쉬모드에서 상기 트랜스퍼게이트의 입력노드 및 출력노드를 동일한 논리 레벨값으로 고정하여, 상기 입력노드와 상기 출력노드 사이의 누설전류를 차단하기 위한 누설전류차단수단을 포함하는 메모리장치의 데이터출력멀티플렉서를 제공한다.
바람직하게, 상기 누설전류차단수단은, 클럭인에이블신호에 응답하여 상기 파워다운모드 또는 셀프리프레쉬모드에서 상기 트랜스퍼게이트의 입력노드 및 출력노드를 동일 논리 레벨값으로 고정하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 제1 실시예에 따른 데이터출력멀티플렉서를 설명하기 위하여 도시한 회로도이다.
도 2를 참조하면, 본 발명에 따른 데이터출력멀티플렉서는 상기 데이터입출력라인(GIO)에 접속되어 데이터입출력라인의 데이터(GIO_Q<0:3>)를 래치하는 제1 래치부(100)와, 제1 제어신호(IO_OPT)와 제2 제어신호(RD_flagb)를 입력받아 트랜스퍼게이트(300)를 제어하기 위한 제어신호(TG_ctl, TG_ctlb)를 생성하는 제어신호입력부(200)와, 상기 제1 래치부(100)의 출력을 제어신호(TG_ctl, TG_ctlb)에 응답하여 제2 래치부(400)로 전달하기 위한 트랜스퍼게이트(300)와, 상기 트랜스퍼게이트(300)의 출력을 래치하기 위한 상기 제2 래치부(400), 및 파워다운모드(power down mode) 또는 셀프리프레쉬모드(self refresh mode)에서 상기 트랜스퍼게이트(300)의 입력노드(A) 및 출력노드(B)를 동일 논리 값으로 고정하여, 상기 입력노드(A)와 상기 출력노드(B) 사이의 누설전류를 차단하기 위한 누설전류차단부를 포함한다.
상기 누설전류차단부는, 파워다운모드(power down mode) 또는 셀프리프레쉬모드(self refresh mode)에서 즉, 클럭인에이블신호(CKE)가 논리 '로우'(low)일 때에 응답하여 상기 트랜스퍼게이트(300)의 입력노드(A) 및 출력노드(B)를 논리 '하이'(high)로 고정한다.
도 2의 실시예에서, 누설전류차단부는 클럭인에이블신호(CKE)를 입력받는 제1 래치부(100)의 NAND게이트(NAND1a, NAND1b, NAND1c, NAND1d)와 제2 래치부(400)의 NOR게이트(NOR2a, NOR2b, NOR2c, NOR2d) 및 클럭인에이블신호(CKE)의 논리 레벨 값을 맞추기 위한 제4 인버터(500)를 포함한다.
제1 래치부(100)는, 상기 데이터입출력라인(GIO_Q<0:3>)이 일입력단에 접속되고 상기 클럭인에이블신호(CKE)를 타입력단으로 입력받는 NAND게이트(NAND1a, NAND1b, NAND1c, NAND1d)와, 상기 NAND게이트(NAND1a, NAND1b, NAND1c, NAND1d)의 출력단 - 상기 NAND게이트의 출력단은 상기 트랜스퍼게이트(320, 330, 340, 350)의 입력노드(A)에 접속됨 - 에 자신의 입력단이 접속되고 자신의 출력단이 상기 NAND게이트의 상기 일입력단에 접속된 인버터(INV1a, INV1b, INV1c, INV1d)를 포함한다.
또한 제2 래치부(400)는, 상기 트랜스퍼게이트(320, 330, 340, 350)의 출력노드(B)가 일입력단에 접속되고 상기 클럭인에이블신호(CKE)의 반전된 신호 - 인버터(500)에 의해 구현 - 를 타입력단으로 입력받는 NOR게이트(NOR2a, NOR2b, NOR2c, NOR2d)와, 상기 NOR게이트(NOR2a, NOR2b, NOR2c, NOR2d)의 출력단에 자신의 입력단이 접속되고 자신의 출력단이 상기 NOR게이트(NOR2a, NOR2b, NOR2c, NOR2d)의 상기 일입력단에 접속된 인버터(INV2a, INV2b, INV2c, INV2d)를 포함한다.
트랜스퍼게이트(300)는, 입력노드(A) 및 출력노드(B) 사이에 소스-드레인 경로가 형성되고 게이트로 제어신호(TG_ctl, TG_ctlb)를 인가받는 한쌍의 nMOS 트랜지스터 및 pMOS 트랜지스터로 구성된다.
그리고, 제어신호(TG_ctl, TG_ctlb)는 제어신호입력부(200)에 의해 생성되는 바, 제1 제어신호(IO_OPT)를 일입력단에 인가받는 NAND게이트(220)와, 제2 제어신호(RD_flagb)를 인가받고 자신의 출력단이 NAND게이트(220)의 타입력단에 접속된 제1 인버터(230)와, NAND게이트(220)의 출력단이 자신의 입력단에 접속되고 제어신호(TG_ctl)를 출력하는 제2 인버터(240), 및 제2 인버터(240)의 출력을 입력받아 제어신호(TG_ctlb)를 생성하는 제3 인버터(250)을 포함한다. 제어신호입력부(200)에 입력되는 신호를 설명하면, 제1 제어신호(IO_OPT)는 입출력(IO)옵션신호 및 어드레스신호가 조합된 신호로서 x16, x8, x4 모드를 선택하기 위한 신호이고, 제2 제어신호(RD_flagb)는 읽기/쓰기정보를 갖는 신호로서 논리'하이'(high)일 때는 읽기, 논리'로우'(low)일 때는 쓰기를 선택하기 위한 신호이다.
동작을 살펴보면, 클럭인에이블신호(CKE)가 논리 '하이'(high)이고, 제어신호(TG_ctl, TG_ctlb)가 활성화 되면, 제1 래치부(100)는 데이터입출력라인(GIO_Q<0:3>)의 데이터를 래치하고, 제1 래치부(100)의 출력신호를 트랜스퍼게이트(300)는 제2 래치부(400)로 전달한다. 제2 래치부(400)는 그 신호를 받아 래치하고 멀티플렉서출력신호(MXOUT<0:3>)로서 출력한다.
한편, 메모리가 라이트(write) 또는 리드(read) 동작 후에 파워다운모드 (power down mode) 또는 셀프리프레쉬모드(self refresh mode)에 진입할 때 트랜스퍼게이트(300)의 양 노드(A, B) 사이에 전위차(즉 서로 다른 논리 값을 가지는 경우)를 갖고 있으면, 누설전류(leakage current)가 흐르게 되는데, 본 발명에서는 메모리가 파워다운모드(power down mode) 또는 셀프리프레쉬모드(self refresh mode) 인 경우 - 이 경우 메모리에 사용되는 클럭인에이블신호(CKE)는 논리 '로우'(low)이다 - 클럭인에이블신호(CKE), 제1 래치부의 NAND 게이트, 제2 래치부의 NOR 게이트에 의해 노드(A) 및 노드(B)는 논리 '하이'(high)로 고정된다. 결국, 양 노드(A, B) 사이에 전위차가 존재할 상태에서 파워다운모드(power down mode) 또는 셀프리프레쉬모드(self refresh mode)에 진입하면 누설전류통로(leakage current path)는 생성되지 않는다.
도 3은 본 발명의 제2 실시예에 따른 데이터출력멀티플렉서를 설명하기 위하여 도시한 회로도이다.
도 3에 도시된 본 발명의 제2 실시예는 트랜스퍼게이트의 입력노드(A') 및 출력노드(B')를 논리'로우'(low)로 고정하는 경우이다.
도 3을 참조하면, 도 2의 제1 실시예와 다르게 제1 래치부(100')에는 클럭인에이블신호(CKE)의 반전신호를 입력받는 NOR 게이트를 사용하고, 제2 래치부(400')에는 클럭인에이블신호(CKE)를입력받는 NAND 게이트를 사용한다. 그 밖에 제어신호입력부(200') 및 트랜스퍼게이트(300')의 구성은 도 2의 제1 실시예와 실질적으로 동일하다.
결국, 본 발명의 데이터출력멀티플렉서는, x16, x8, x4 모드에 따라 제어신 호입력부(200)에서 출력되는 제어신호(TG_ctl, TG_ctlb)에 응답하여 트랜스퍼게이트(300)가 인에이블(enable)이 되거나 디스에이블(disable)된다. 트랜스퍼게이트(300)의 인에이블(enable) 상태에서는 트랜스퍼게이트(300)의 입력단(A)과 출력단(B)은 동일한 논리 레벨값(논리'하이' 또는 논리'로우')이 되어 누설전류통로(leakage current path)가 형성 되지 않는다. 또한, 트랜스퍼게이트(300)가 디스에이블(disable) 상태에 파워다운모드(power down mode)나 셀프리프래시모드(self refresh mode)시에는 제1 래치부(100)와 제2 래치부(400)가 동일한 논리 레벨값을 래치하여, 트랜스퍼게이트(300)의 입력단(A)과 출력단(B)은 동일한 논리 레벨값이 유지되어 누설전류통로(leakage current path)가 형성되지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 파워다운모드(power down mode) 또는 셀프리프레쉬모드(self refresh mode)에서 데이터출력멀티플렉서를 제어함으로써 데이터출력멀티플렉서의 누설전류통로(leakage current path)가 형성되는 것을 차단하여 IDD2P, IDD3P, IDD6P 상황에서의 전류(current)를 줄일 수 있어 전력(power)을 줄일 수 있고, 때문에 문턱전압(threshold voltage)이 낮은 트랜스퍼게이트(transmission gate)를 사용할 수 있어서 어드레스 엑세스 타임(tAA) 특성이 개선되는 효과가 있다.

Claims (10)

  1. 데이터입출력라인의 데이터를 멀티플렉싱하여 전달하기 위한 데이터출력멀티플렉서에 있어서,
    상기 데이터입출력라인에 접속되어 상기 데이터입출력라인의 데이터를 래치하는 제1 래치수단;
    상기 제1 래치수단의 출력을 제어신호에 응답하여 전달하기 위한 트랜스퍼게이트;
    상기 트랜스퍼게이트의 출력을 래치하기 위한 제2 래치수단; 및
    파워다운모드 또는 셀프리프레쉬모드에서 상기 트랜스퍼게이트의 입력노드 및 출력노드를 동일한 논리 레벨값으로 고정하여, 상기 입력노드와 상기 출력노드 사이의 누설전류를 차단하기 위한 누설전류차단수단
    을 포함하는 메모리장치의 데이터출력멀티플렉서.
  2. 제1 항에 있어서,
    상기 누설전류차단수단은,
    클럭인에이블신호에 응답하여 상기 파워다운모드 또는 셀프리프레쉬모드에서 상기 트랜스퍼게이트의 입력노드 및 출력노드를 동일 논리 레벨값으로 고정하는 것을 특징으로 하는 메모리장치의 데이터출력멀티플렉서.
  3. 제2 항에 있어서,
    제1 래치수단은,
    상기 데이터입출력라인이 일입력단에 접속되고 상기 클럭인에이블신호를 타입력단으로 입력받는 NAND게이트; 및
    상기 NAND게이트의 출력단 - 상기 NAND게이트의 출력단은 상기 트랜스퍼게이트의 일벽노드에 접속됨 - 에 자신의 입력단이 접속되고 자신의 출력단이 상기 NAND게이트의 상기 일입력단에 접속된 인버터를 포함하여,
    상기 트랜스퍼게이트의 입력노드는 상기 파워다운모드 또는 셀프리프레쉬모드에서 논리 '하이'로 고정되는 것을 특징으로 하는 메모리장치의 데이터출력멀티플렉서.
  4. 제3 항에 있어서,
    상기 제2 래치수단은,
    상기 트랜스퍼게이트의 출력노드가 일입력단에 접속되고 상기 클럭인에이블신호의 반전된 신호를 타입력단으로 입력받는 NOR게이트; 및
    상기 NOR게이트의 출력단에 자신의 입력단이 접속되고 자신의 출력단이 상기 NOR게이트의 상기 일입력단에 접속된 인버터를 포함하여,
    상기 트랜스퍼게이트의 출력노드는 상기 파워다운모드 또는 셀프리프레쉬모드에서 논리 '하이'로 고정되는 것을 특징으로 하는 메모리장치의 데이터출력멀티플렉서.
  5. 제2 항에 있어서,
    상기 제1 래치수단은,
    상기 데이터입출력라인이 일입력단에 접속되고 상기 클럭인에이블신호의 반전된 신호를 타입력단으로 입력받는 NOR게이트; 및
    상기 NOR게이트의 출력단 - 상기NOR 게이트의 출력단은 상기 트랜스퍼게이트의 일벽노드에 접속됨 - 에 자신의 입력단이 접속되고 자신의 출력단이 상기 NOR게이트의 상기 일입력단에 접속된 인버터를 포함하여,
    상기 트랜스퍼게이트의 입력노드는 상기 파워다운모드 또는 셀프리프레쉬모드에서 논리 '로우'로 고정되는 것을 특징으로 하는 메모리장치의 데이터출력멀티플렉서.
  6. 제5 항에 있어서,
    상기 제2 래치수단은,
    상기 트랜스퍼게이트의 출력노드가 일입력단에 접속되고 상기 클럭인에이블 신호를 타입력단으로 입력받는 NAND게이트; 및
    상기 NAND게이트의 출력단에 자신의 입력단이 접속되고 자신의 출력단이 상기 NAND게이트의 상기 일입력단에 접속된 인버터를 포함하여,
    상기 트랜스퍼게이트의 출력노드는 상기 파워다운모드 또는 셀프리프레쉬모드에서 논리 '로우'로 고정되는 것을 특징으로 하는 메모리장치의 데이터출력멀티플렉서.
  7. 제1 항에 있어서,
    상기 트랜스퍼게이트는,
    상기 입력노드 및 상기 출력노드 사이에 소스-드레인 경로가 형성되고 게이트로 상기 제어신호를 인가받는 nMOS트랜지스터; 및
    상기 입력노드 및 상기 출력노드 사이에 소스-드레인 경로가 형성되고 게이트로 상기 제어신호의 반전신호를 인가받는 pMOS트랜지스터로 구성되는 것을 특징으로 하는 메모리장치의 데이터출력멀티플렉서.
  8. 제1 항에 있어서,
    데이터패드옵션신호 및 어드레스신호가 조합된 제1 제어신호와 읽기/쓰기정보를 갖는 제2 제어신호를 인가받아 상기 제어신호를 생성하는 제어신호입력수단
    을 더 포함하는 메모리장치의 데이터출력멀티플렉서.
  9. 제8 항에 있어서,
    상기 제어신호입력수단은,
    상기 제1 제어신호를 일입력단에 인가받는 NAND 게이트;
    상기 제2 제어신호를 인가받고 자신의 출력단이 상기 NAND 게이트의 타입력단에 접속된 제1 인버터; 및
    상기 NAND게이트의 출력단이 자신의 입력단에 접속되고 상기 제어신호를 출력하는 제2 인버터;
    를 포함하는 메모리장치의 데이터출력멀티플렉서.
  10. 제2 항에 있어서,
    상기 제어신호의 논리 레벨값을 맞추기 위한 제3 인버터; 및
    상기 클럭인에이블신호의 논리 레벨값을 맞추기 위한 제4 인버터
    를 더 포함하는 메모리장치의 데이터출력멀티플렉서.
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