KR20040001270A - 누설전류를 감소시킬 수 있는 데이터 전송회로 및 방법 - Google Patents

누설전류를 감소시킬 수 있는 데이터 전송회로 및 방법 Download PDF

Info

Publication number
KR20040001270A
KR20040001270A KR1020020036410A KR20020036410A KR20040001270A KR 20040001270 A KR20040001270 A KR 20040001270A KR 1020020036410 A KR1020020036410 A KR 1020020036410A KR 20020036410 A KR20020036410 A KR 20020036410A KR 20040001270 A KR20040001270 A KR 20040001270A
Authority
KR
South Korea
Prior art keywords
data
output terminal
input
transmission circuit
control signal
Prior art date
Application number
KR1020020036410A
Other languages
English (en)
Inventor
정규영
한재철
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020020036410A priority Critical patent/KR20040001270A/ko
Priority to US10/390,855 priority patent/US20040001551A1/en
Priority to TW092113052A priority patent/TWI285998B/zh
Priority to JP2003148820A priority patent/JP2004032733A/ja
Publication of KR20040001270A publication Critical patent/KR20040001270A/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end
    • A—HUMAN NECESSITIES
    • A01—AGRICULTURE; FORESTRY; ANIMAL HUSBANDRY; HUNTING; TRAPPING; FISHING
    • A01K—ANIMAL HUSBANDRY; AVICULTURE; APICULTURE; PISCICULTURE; FISHING; REARING OR BREEDING ANIMALS, NOT OTHERWISE PROVIDED FOR; NEW BREEDS OF ANIMALS
    • A01K61/00—Culture of aquatic animals
    • A01K61/70—Artificial fishing banks or reefs
    • A01K61/73—Artificial fishing banks or reefs assembled of components
    • E—FIXED CONSTRUCTIONS
    • E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
    • E02B—HYDRAULIC ENGINEERING
    • E02B3/00—Engineering works in connection with control or use of streams, rivers, coasts, or other marine sites; Sealings or joints for engineering works in general
    • E02B3/04—Structures or apparatus for, or methods of, protecting banks, coasts, or harbours
    • E02B3/043—Artificial seaweed
    • E—FIXED CONSTRUCTIONS
    • E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
    • E02B—HYDRAULIC ENGINEERING
    • E02B3/00—Engineering works in connection with control or use of streams, rivers, coasts, or other marine sites; Sealings or joints for engineering works in general
    • E02B3/04—Structures or apparatus for, or methods of, protecting banks, coasts, or harbours
    • E02B3/046—Artificial reefs

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Environmental & Geological Engineering (AREA)
  • Civil Engineering (AREA)
  • Structural Engineering (AREA)
  • Power Engineering (AREA)
  • Ocean & Marine Engineering (AREA)
  • Signal Processing (AREA)
  • Mechanical Engineering (AREA)
  • Environmental Sciences (AREA)
  • Zoology (AREA)
  • Animal Husbandry (AREA)
  • Biodiversity & Conservation Biology (AREA)
  • Marine Sciences & Fisheries (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

입력 데이터에 따른 누설전류가 발생하지 않는 데이터 전송회로 및 데이터 전송방법이 개시된다. 입력단과 출력단을 구비하고, 상기 입력단으로 입력되는 데이터를 상기 출력단으로 전송하는 데이터 전송회로는 제어신호를 발생하는 제어회로; 및 상기 제어신호에 응답하여 상기 출력단을 전원전압레벨로 풀-업하거나 또는 상기 데이터를 상기 출력단으로 전송하는 전송회로를 구비한다. 상기 전송회로는 활성화된 상기 제어신호에 응답하여 상기 데이터와 무관하게 또는 상기 입력단이 개방되는 경우에도, 상기 출력단을 상기 전원전압레벨로 풀-업한다. 그리고 상기 전송회로는 비활성화된 상기 제어신호에 응답하여 상기 출력단으로 상기 데이터를 전송한다.

Description

누설전류를 감소시킬 수 있는 데이터 전송회로 및 방법{Data transmission circuit and method for reducing leakage current}
본 발명은 데이터 전송회로 및 데이터 전송방법에 관한 것으로, 보다 상세하게는 데이터를 전송하는 경우에 발생되는 누설전류를 제거할 수 있는 데이터 전송회로 및 데이터 전송방법에 관한 것이다.
도 1은 종래의 풀-업 입력회로를 나타낸다. 도 1을 참조하면, 풀-업 입력회로(10)는 입력패드(13), 보호회로(15), 풀-업 트랜지스터(17) 및 입력버퍼(19)를 구비한다.
입력 핀(11)으로 어떠한 신호도 입력되지 않은 경우(이를 "개방"이라 한다.), 풀-업 입력회로(10)는 출력신호(Vout)의 레벨을 전원전압(VDD)레벨로 풀-업한다. 그리고 입력 핀(11)에 "로우(low)"레벨의 신호 또는 "하이(high)"레벨의 신호가 인가되는 경우, 풀-업 입력회로(10)는 '로우' 또는 '하이'를 출력한다.
그러나 입력 핀(11)에 "로우"신호가 인가되는 경우, 소정량의 누설전류가 풀-업 트랜지스터(17)를 통하여 흐르는 문제점이 있다. 상기 누설전류를 감소시키기 위하여 풀-업 트랜지스터(17)의 턴-온 저항을 크게 설계하지만, 근본적으로 상기 누설전류를 제거할 수 없다.
도 2는 종래의 풀-다운 입력회로를 나타낸다. 도 2를 참조하면, 풀-다운 입력회로(20)는 입력패드(23), 보호회로(25), 풀-다운 트랜지스터(27) 및입력버퍼(29)를 구비한다. 입력 핀(21)에 "하이"레벨의 신호가 인가되는 경우, 소정량의 누설전류가 풀-다운 트랜지스터(27)를 통하여 흐르는 문제점이 있다.
도 3은 종래의 풀-업 출력회로를 나타낸다. 도 3의 풀-업 출력회로(30)는 출력버퍼(31), 풀-업 트랜지스터(33), 보호회로(35) 및 출력패드(37)를 구비한다. 입력신호(Vin)가 "로우"레벨인 경우, 소정량의 누설전류는 풀-업 트랜지스터(33)를 통하여 흐르는 문제점이 있다.
도 4는 종래의 풀-다운 출력회로를 나타낸다. 도 4의 풀-다운 출력회로(40)는 출력버퍼(41), 풀-다운 트랜지스터(43), 보호회로(45) 및 출력패드(47)를 구비한다. 입력신호(Vin)가 "하이"인 경우, 소정량의 누설전류는 풀-다운 트랜지스터(43)를 통하여 흐르는 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 사용자가 어플리케이션(application)에 따라 입력 핀을 개방하거나 상기 입력 핀으로 데이터를 입력하는 경우에도, 입력 데이터에 따른 누설전류가 하지 않는 데이터 전송회로 및 데이터 전송방법을 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래의 풀-업 입력회로를 나타낸다.
도 2는 종래의 풀-다운 입력회로를 나타낸다.
도 3은 종래의 풀-업 출력회로를 나타낸다.
도 4는 종래의 풀-다운 출력회로를 나타낸다.
도 5는 본 발명의 실시예에 따른 제1데이터 전송회로를 나타낸다.
도 6은 본 발명의 실시예에 따른 제2데이터 전송회로를 나타낸다.
도 7은 본 발명의 실시예에 따른 제3데이터 전송회로를 나타낸다.
도 8은 본 발명의 실시예에 따른 제4데이터 전송회로를 나타낸다.
도 9는 도 5 및 도 7의 풀-업 회로의 회로도를 나타낸다.
도 10은 도 6 및 도 8의 풀-다운 회로의 회로도를 나타낸다.
도 11은 도 5의 제1데이터 전송회로의 입출력 관계를 나타낸다.
도 12는 도 6의 제2데이터 전송회로의 입출력 관계를 나타낸다.
도 13은 도 7의 제3데이터 전송회로의 입출력 관계를 나타낸다.
도 14는 도 8의 제4데이터 전송회로의 입출력 관계를 나타낸다.
상기 기술적 과제를 달성하기 위한 입력단과 출력단을 구비하고, 상기 입력단으로 입력되는 데이터를 상기 출력단으로 전송하는 데이터 전송회로는 제어신호를 발생하는 제어회로; 및 상기 제어신호에 응답하여 상기 출력단을 전원전압레벨로 풀-업하거나 또는 상기 데이터를 상기 출력단으로 전송하는 전송회로를 구비한다.
상기 전송회로는 활성화된 상기 제어신호에 응답하여 상기 데이터와 무관하게 또는 상기 입력단이 개방되는 경우에도, 상기 출력단을 상기 전원전압레벨로 풀-업한다. 그리고 상기 전송회로는 비활성화된 상기 제어신호에 응답하여 상기 출력단으로 상기 데이터를 전송한다.
그리고, 입력단과 출력단을 구비하고, 상기 입력단으로 입력되는 데이터를 상기 출력단으로 전송하는 데이터 전송회로는 제어신호를 발생하는 제어회로; 및 상기 제어신호에 응답하여 상기 출력단을 접지전원레벨로 풀-다운하거나 또는 상기 데이터를 상기 출력단으로 전송하는 전송회로를 구비한다.
상기 전송회로는 비활성화된 상기 제어신호에 응답하여 상기 데이터와 무관하게 또는 상기 입력단이 개방되는 경우에도 상기 출력단을 상기 접지전원레벨로 풀-다운한다. 상기 전송회로는 활성화된 상기 제어신호에 응답하여 상기 출력단으로 상기 데이터를 전송한다.
상기 기술적 과제를 달성하기 위한 입력단으로 입력되는 데이터를 출력단으로 전송하는 데이터 전송방법은 제어신호를 발생하는 단계; 및 상기 제어신호에 응답하여 상기 출력단을 전원전압레벨로 풀-업하거나 또는 상기 데이터를 상기 출력단으로 전송하는 단계를 구비한다.
상기 전송하는 단계는 활성화된 상기 제어신호에 응답하여 상기 데이터와 무관하게 또는 상기 입력단이 개방되는 경우에도, 상기 출력단을 상기 전원전압레벨로 풀-업한다. 상기 전송하는 단계는 비활성화된 상기 제어신호에 응답하여 상기출력단으로 상기 데이터를 전송한다.
그리고 입력단으로 입력되는 데이터를 출력단으로 전송하는 데이터 전송방법은 제어신호를 발생하는 단계; 및 상기 제어신호에 응답하여 상기 출력단을 접지전원레벨로 풀-다운하거나 또는 상기 데이터를 상기 출력단으로 전송한다.
상기 전송하는 단계는 비활성화된 상기 제어신호에 응답하여 상기 데이터와 무관하게 또는 상기 입력단이 개방되는 경우에도 상기 출력단을 상기 접지전원레벨로 풀-다운한다. 상기 전송하는 단계는 활성화된 상기 제어신호에 응답하여 상기 출력단으로 상기 데이터를 전송한다.
또한, 상기 기술적 과제를 달성하기 위한 입력단과 출력단을 구비하고, 상기 입력단으로 입력되는 데이터를 상기 출력단으로 전송하는 데이터 전송회로는 풀-업 모드; 및 정상모드를 구비하며, 상기 풀-업 모드는 상기 출력단을 전원전압레벨로 풀-업하고, 상기 정상모드는 상기 데이터를 상기 출력단으로 전송한다.
그리고, 입력단으로 입력되는 데이터를 출력단으로 전송하는 데이터 전송방법은 풀-업 모드 또는 정상모드를 판단하는 단계; 및 상기 풀-업 모드에서 상기 출력단은 전원전압레벨로 풀-업되고, 상기 정상모드에서 상기 데이터는 상기 출력단으로 전송되는 단계를 구비한다.
그리고, 입력단과 출력단을 구비하고, 상기 입력단으로 입력되는 데이터를 상기 출력단으로 전송하는 데이터 전송회로는 풀-다운 모드; 및 정상모드를 구비하며, 상기 풀-다운 모드에서 상기 출력단은 전원전압레벨로 풀-업되고, 상기 정상모드에서 상기 데이터는 상기 출력단으로 전송된다. 상기 풀-다운 모드는 상기 입력단이 개방되어 있는 경우 상기 출력단을 상기 전원전압레벨로 풀-다운한다.
그리고 입력단으로 입력되는 데이터를 출력단으로 전송하는 데이터 전송방법은 풀-다운모드 또는 정상모드를 판단하는 단계; 및 상기 풀-다운모드에서 상기 출력단은 접지전원레벨로 풀-다운되고, 상기 정상모드에서 상기 데이터는 상기 출력단으로 전송되는 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 5는 본 발명의 실시예에 따른 제1데이터 전송회로를 나타낸다. 도 5의 제1데이터 전송회로(50)는 입력패드(52), 보호회로(53), 전송회로(54), 입력버퍼 (58) 및 제어회로(59)를 구비한다. 전송회로(54)는 풀-업 회로(55) 및 인버터(56)를 구비한다. 풀-업 회로(55)는 NOR 게이트로 구현된다.
제1데이터 전송회로(50)는 반도체 칩으로 만들어져 패키징(packing)될 수 있다. 따라서 입력 핀(51)은 입력되는 데이터(Vin)를 제1데이터 전송회로(50)의 내부로 전송하기 위한 외부단자이다. 입력패드(52)는 입력 핀(51)과 전기적으로 접속된다. 제1데이터 전송회로(50)는 데이터를 입출력하기 위한 회로를 포함한다.
보호회로(53)는 정전기 등으로 인한 과도한 전압이 입력패드(52)로 입력되는경우 내부회로들(54, 58, 59)을 보호하기 위한 회로이다.
전송회로(54)는 제어신호(Vc) 및 데이터(Vin)를 수신하고, 제어신호(Vc)의 논리상태(예컨대 논리 '하이' 또는 논리 '로우')에 따라 입력 데이터(Vin)를 출력단(57)으로 전송하거나, 출력단(57)을 전원전압레벨로 풀-업한다.
입력버퍼(58)는 전송회로(54)의 출력신호(Vout)를 수신하고 버퍼링하고, 그 결과(Vout)를 필요로 하는 소정의 회로로 출력한다. 제어회로(59)는 제어신호(Vc)를 전송회로(54)의 풀-업 회로(55)로 출력한다. 제어신호(Vc)는 전송회로(54)의 데이터 전송동작을 제어한다.
도 9는 도 5에 도시된 풀-업 회로의 회로도를 나타낸다. 도 9를 참조하면, 풀-업 회로(55)는 두 개의 PMOS 트랜지스터들(93, 95)과 두 개의 NMOS 트랜지스터들(91, 97)을 구비한다.
PMOS트랜지스터(93)는 전원전압(VDD)과 노드(92)사이에 접속되고, 데이터(Vin)는 트랜지스터(93)의 게이트로 입력된다. PMOS트랜지스터(95)는 노드 (92)와 노드(94)사이에 접속되고, 제어신호(Vc)는 PMOS트랜지스터(95)의 게이트로 입력된다. 여기서 노드(94)의 출력신호는 Vo이다.
NMOS 트랜지스터들(91, 97)각각은 노드(94)와 접지전원(VSS)사이에 접속되고, 데이터(Vin)는 NMOS트랜지스터(91)의 게이트로 입력되고, 제어신호(Vc)는 NMOS트랜지스터(97)의 게이트로 입력된다.
도 11은 도 5의 제1데이터 전송회로의 입출력 관계를 나타낸다. 도 5, 도 9 및 도 11을 참조하여 제1데이터 전송회로(50)의 동작이 상세히 설명된다.
우선, 제어신호(Vc)가 비활성화(예컨대 논리 '로우')되고, 데이터(Vin)가 로우인 경우, 두 개의 PMOS 트랜지스터들(93, 95)은 턴-온되고, 두 개의 NMOS 트랜지스터들(91, 97)은 턴-오프된다. 따라서 노드(94)의 출력신호(Vo)는 '하이'이고, 인버터(56)의 출력신호(Vout)는 '로우'이다. 여기서 '하이' 또는 전원전압(VDD)레벨은 '1'을 나타내고, '로우' 또는 접지전원(VSS)레벨은 '0'을 나타낸다.
전송회로(54)는 '로우'인 입력 데이터(Vin)를 출력단(57)으로 전송하므로, 입력버퍼(57)는 전송회로(54)의 출력신호(Vout)를 버퍼링하고 '로우'를 출력한다.
그리고, 제어신호(Vc)가 비활성화를 유지하는 동안, 데이터(Vin)가 '하이'인 경우, PMOS 트랜지스터(93)는 턴-오프되고, NMOS 트랜지스터(91)는 턴-온되므로, 노드(94)의 출력신호(Vo)는 '로우'이고, 인버터(56)의 출력신호(Vout)는 '하이'이다. 전송회로(54)는 '하이'인 입력 데이터(Vin)를 출력단(57)으로 전송하므로, 입력버퍼(57)는 전송회로(54)의 출력신호(Vout)를 버퍼링하고 '하이'를 출력한다.
그리고, 제어신호(Vc)가 비활성화를 유지하는 동안, 입력 핀(51)이 개방되는 경우(high impedance), 전송회로(54)의 출력신호(Vout) 또는 제1데이터 전송회로 (50)의 출력신호(Vout)는 설정될 수 없다(setting disable).
계속하여, 제어신호(Vc)가 활성화(예컨대 논리 '하이')되는 경우, NMOS 트랜지스터(97)는 턴-온되므로, 데이터(Vin)의 상태('로우' 또는 '하이')에 무관하게 노드(94)의 출력신호(Vo)는 '로우'이고, 인버터(56)의 출력신호(Vout)는 '하이'이다. 따라서 전송회로(54)의 출력신호(Vout)는 '하이'이고, 입력버퍼(57)는 전송회로(54)의 출력신호(Vout)를 버퍼링하고 '하이'를 출력한다.
제어신호(Vc)가 활성화되고, 입력 핀(51)이 개방되는 경우(high impedance), NMOS 트랜지스터(97)는 턴-온되므로, 데이터(Vin)의 상태('로우' 또는 '하이')에 무관하게 노드(94)의 출력신호(Vo)는 '로우'이고, 인버터(56)의 출력신호(Vout)는 '하이'이다. 이 경우 전송회로(54)의 출력단(57)은 전원전압(VDD)레벨로 풀-업된다.
즉, 입력단(52)과 출력단(57)을 구비하고, 입력단(52)으로 입력되는 데이터 (Vin)를 출력단(57)으로 전송하는 제1데이터 전송회로(50)는 제어신호(Vc)의 논리상태에 따라 출력단(57)을 전원전압(VDD)레벨로 풀-업하거나 또는 입력데이터(Vin)를 출력단(57)으로 전송한다.
따라서 사용자가 어플리케이션(application)에 따라 입력 핀(51)을 개방하거나 입력 핀(51)으로 데이터(Vin)를 입력하는 경우에도, 본 발명에 따른 제1데이터 전송회로(50)는 입력 데이터에 따른 누설전류가 발생하지 않는 효과가 있다.
도 6은 본 발명의 실시예에 따른 제2데이터 전송회로를 나타낸다. 도 6을 참조하면, 제2데이터 전송회로(60)는 입력패드(52), 보호회로(53), 전송회로(64), 입력버퍼(58) 및 제어회로(59)를 구비한다. 제2데이터 전송회로(60)는 반도체 칩으로 만들어져 패키징될 수 있다. 따라서 입력되는 데이터(Vin)는 입력 핀(51)을 통하여 제2데이터 전송회로(60)로 전송된다. 전송회로(64)는 풀-다운 회로(65) 및 인버터(56)를 구비한다. 제2데이터 전송회로(60)는 데이터를 입출력하기 위한 회로를 포함한다.
도 10은 도 6에 도시된 풀-다운 회로의 회로도를 나타낸다. 도 10을 참조하면, 풀-다운 회로(65)는 NAND게이트로 구현된다. 풀-다운 회로(65)는 두 개의 PMOS 트랜지스터들(1001, 1003) 및 두 개의 NMOS 트랜지스터들(1005, 1007)을 구비한다.
PMOS 트랜지스터들(1001, 1003)각각은 전원전압(VDD)과 노드(1002)사이에 접속되고, 제어신호(Vc)는 PMOS트랜지스터(1001)의 게이트로 입력되고, 데이터(Vin)는 PMOS트랜지스터(1003)의 게이트로 입력된다. 노드(1002)의 출력신호는 Vo이다.
NMOS트랜지스터(1005)는 노드(1002)와 노드(1004)사이에 접속되고, 데이터 (Vin)는 NMOS트랜지스터(1005)의 게이트로 입력된다. NMOS트랜지스터(1007)는 노드(1004)와 접지전원(VSS)사이에 접속되고, 제어신호(Vin)는 NMOS트랜지스터 (1007)의 게이트로 입력된다.
도 12는 도 6의 제2데이터 전송회로의 입출력 관계를 나타낸다. 도 6, 도 10 및 도 12를 참조하여 제2데이터 전송회로(60)의 동작이 상세히 설명된다. 우선, 제어신호(Vc)가 비활성화되는 경우, PMOS 트랜지스터(1001)는 턴-온되고, NMOS 트랜지스터(1007)는 턴-오프되므로, 노드(1002)의 출력신호(Vo)는 '하이'이고, 인버터(56)의 출력신호(Vout)는 '로우'이다. 즉, 전송회로(65)의 출력신호(Vout)는 '로우'이다.
따라서 입력 핀(51)이 개방되어 있는 경우, 노드(1002)의 출력신호(Vo)는 '하이'이고, 인버터(56)의 출력신호(Vout)는 '로우'이다. 따라서 전송회로(64)의 출력단(67)은 접지전원(VSS)레벨로 풀-다운된다.
그러나, 제어신호(Vc)가 활성화되고, 데이터(Vin)가 '로우'인 경우, PMOS 트랜지스터(1003)는 턴-온되고, NMOS 트랜지스터(1005)는 턴-오프되므로, 노드(1002)의 출력신호(Vo)는 '하이'이고, 인버터(56)의 출력신호는 '로우'이다. 따라서 전송회로(64)는 입력 데이터(Vin)를 출력단(67)으로 전송한다.
또한, 제어신호(Vc)가 활성화되고, 데이터(Vin)가 '하이'인 경우, NMOS 트랜지스터들(1005, 1007)은 턴-온되므로, 노드(1002)의 출력신호(Vo)는 '로우'이고, 인버터(56)의 출력신호는 '하이'이다. 따라서 전송회로(64)는 입력 데이터(Vin)를 출력단(67)으로 전송한다.
그러나 제어신호(Vc)가 활성화되고, 입력 핀(51)이 개방되는 경우(high impedance), 노드(1002)의 출력신호(Vo)는 설정될 수 없다(setting disable). 따라서 입력단(53)과 출력단(67)을 구비하고, 입력단(53)으로 입력되는 데이터(Vin)를 출력단(67)으로 전송하는 제2데이터 전송회로(60)는 제어신호(Vc)에 상태에 따라 출력단(67)을 접지전원(VSS)레벨로 풀-다운하거나 또는 입력 데이터(Vin)를 출력단(67)으로 전송한다.
따라서 사용자가 어플리케이션(application)에 따라 입력 핀(51)을 개방하거나 입력 핀(51)으로 데이터(Vin)를 입력하는 경우에도, 본 발명에 따른 제1데이터 전송회로(50)는 입력 데이터에 따른 누설전류가 발생하지 않는 효과가 있다.
도 7은 본 발명의 실시예에 따른 제3데이터 전송회로를 나타낸다. 도 7의 제3데이터 전송회로(70)는 출력버퍼(71), 제어회로(58), 전송회로(54), 보호회로(53) 및 출력패드(73)를 구비한다. 제3데이터 전송회로(70)는 반도체 칩으로 만들어지고 패키징될 수 있다. 따라서 제3데이터 전송회로(70)의 출력신호 (Vout)는 출력 핀(75)을 통하여 반도체 칩 또는 패키지의 외부로 출력된다. 제3데이터 전송회로(70)는 데이터를 입출력하기 위한 회로를 포함한다.
출력버퍼(71)는 입력되는 데이터(Vin)를 수신하고, 버퍼링하여 전송회로(54)의 풀-업회로(55)로 출력한다. 제어회로(58)는 제어신호(Vc)를 풀-업회로(55)로 출력한다. 전송회로(54)는 제어신호(Vc) 및 데이터(Vin)를 수신하고, 제어신호(Vc)의 상태에 따라 입력 데이터(Vin)를 출력단(57)으로 출력하거나 출력단(57)을 전원전압레벨로 풀-업한다.
도 9는 도 7의 풀-업 회로의 회로도를 나타낸다. 도 13은 도 7의 제3데이터 전송회로의 입출력 관계를 나타낸다. 도 7, 도 9 및 도 13을 참조하여 제3데이터 전송회로(70)의 동작을 간단히 설명하면 다음과 같다. 제3데이터 전송회로(70)의 동작은 제1데이터 전송회로(50)의 동작과 실질적으로 같다.
제3데이터 전송회로(70)는 풀-업모드(pull-up mode) 및 정상모드(normal mode)를 구비한다. 풀-업모드는 출력버퍼(71)의 입력단이 개방되는 경우, 즉 제어신호(Vc)가 활성화되고 데이터(Vin)가 출력버퍼(71)로 입력되지 않는 경우를 말한다. 정상모드는 출력버퍼(71)로 '하이' 또는 '로우'의 상태를 갖는 데이터(Vin)가 입력되는 경우를 의미한다.
제3데이터 전송회로(70)는 상기 풀-업 모드에서 전송회로(54)의 출력단(57)을 전원전압(VDD)레벨로 풀-업하고, 제3데이터 전송회로(70)는 상기 정상모드에서 입력 데이터(Vin)를 출력단(57)으로 전송한다.
도 8은 본 발명의 실시예에 따른 제4데이터 전송회로를 나타낸다. 도 8을 참조하면, 제4데이터 전송회로(80)는 출력버퍼(71), 제어회로(58), 전송회로(64), 보호회로(53) 및 출력패드(73)를 구비한다. 제4데이터 전송회로(80)는 반도체 칩으로 만들어지고 패키징될 수 있다. 따라서 제4데이터 전송회로(70)의 출력신호(Vout)는 출력 핀(75)을 통하여 반도체 칩 또는 패키지의 외부로 출력된다. 제4데이터 전송회로(80)는 데이터를 입출력하기 위한 회로를 포함한다.
도 10은 도 8의 풀-다운 회로의 회로도를 나타낸다. 도 14는 도 8의 제4데이터 전송회로의 입출력 관계를 나타낸다. 도 8, 도 10 및 도 14를 참조하여 제4데이터 전송회로(80)의 동작을 간단히 설명하면 다음과 같다. 제4데이터 전송회로(80)의 동작은 제2데이터 전송회로(60)의 동작과 실질적으로 같다.
제4데이터 전송회로(80)는 풀-다운모드 및 정상모드를 구비한다. 풀-다운모드는 출력버퍼(71)의 입력단이 개방되는 경우, 즉 제어신호(Vc)가 비활성화되고 데이터(Vin)가 출력버퍼(71)로 입력되지 않는 경우를 말한다. 정상모드는 출력버퍼(71)로 '하이' 또는 '로우'의 상태를 갖는 데이터(Vin)가 입력되는 경우를 의미한다.
제4데이터 전송회로(80)는 상기 풀-다운모드에서 전송회로(64)의 출력단(67)을 접지전원(VDD)레벨로 풀-다운하고, 제4데이터 전송회로(80)는 상기 정상모드에서 입력 데이터(Vin)를 출력단(57)으로 전송한다.
본 발명에 따른 입력단으로 입력되는 데이터를 출력단으로 전송하는 데이터 전송방법은 도 5 내지 도 14를 참조하여 당업자가 용이하게 이해될 수 있으므로 이에 대한 상세한 설명은 생략한다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 데이터 전송회로는 사용자가 어플리케이션(application)에 따라 입력 핀(51)을 개방하거나 입력 핀(51)으로 데이터(Vin)를 입력하는 경우에도, 입력 데이터에 따른 누설전류가 발생하지 않는 효과가 있다.

Claims (20)

  1. 입력단과 출력단을 구비하고, 상기 입력단으로 입력되는 데이터를 상기 출력단으로 전송하는 데이터 전송회로에 있어서,
    제어신호를 발생하는 제어회로; 및
    상기 제어신호에 응답하여 상기 출력단을 전원전압레벨로 풀-업하거나 또는 상기 데이터를 상기 출력단으로 전송하는 전송회로를 구비하는 것을 특징으로 하는 데이터 전송회로.
  2. 제1항에 있어서, 상기 전송회로는 활성화된 상기 제어신호에 응답하여 상기 데이터와 무관하게 또는 상기 입력단이 개방되는 경우에도, 상기 출력단을 상기 전원전압레벨로 풀-업하는 것을 특징으로 하는 데이터 전송회로.
  3. 제1항에 있어서, 상기 전송회로는 비활성화된 상기 제어신호에 응답하여 상기 출력단으로 상기 데이터를 전송하는 것을 특징으로 하는 데이터 전송회로.
  4. 입력단과 출력단을 구비하고, 상기 입력단으로 입력되는 데이터를 상기 출력단으로 전송하는 데이터 전송회로에 있어서,
    제어신호를 발생하는 제어회로; 및
    상기 제어신호에 응답하여 상기 출력단을 접지전원레벨로 풀-다운하거나 또는 상기 데이터를 상기 출력단으로 전송하는 전송회로를 구비하는 것을 특징으로 하는 데이터 전송회로.
  5. 제4항에 있어서, 상기 전송회로는 비활성화된 상기 제어신호에 응답하여 상기 데이터와 무관하게 또는 상기 입력단이 개방되는 경우에도 상기 출력단을 상기 접지전원레벨로 풀-다운하는 것을 특징으로 하는 데이터 전송회로.
  6. 제4항에 있어서, 상기 전송회로는 활성화된 상기 제어신호에 응답하여 상기 출력단으로 상기 데이터를 전송하는 것을 특징으로 하는 데이터 전송회로.
  7. 입력단으로 입력되는 데이터를 출력단으로 전송하는 데이터 전송방법에 있어서,
    제어신호를 발생하는 단계; 및
    상기 제어신호에 응답하여 상기 출력단을 전원전압레벨로 풀-업하거나 또는 상기 데이터를 상기 출력단으로 전송하는 단계를 구비하는 것을 특징으로 하는 데이터 전송방법.
  8. 제7항에 있어서, 상기 전송하는 단계는 활성화된 상기 제어신호에 응답하여 상기 데이터와 무관하게 또는 상기 입력단이 개방되는 경우에도, 상기 출력단을 상기 전원전압레벨로 풀-업하는 단계인 것을 특징으로 하는 데이터 전송방법.
  9. 제7항에 있어서, 상기 전송하는 단계는 비활성화된 상기 제어신호에 응답하여 상기 출력단으로 상기 데이터를 전송하는 것을 특징으로 하는 데이터 전송방법.
  10. 입력단으로 입력되는 데이터를 출력단으로 전송하는 데이터 전송방법에 있어서,
    제어신호를 발생하는 단계; 및
    상기 제어신호에 응답하여 상기 출력단을 접지전원레벨로 풀-다운하거나 또는 상기 데이터를 상기 출력단으로 전송하는 단계를 구비하는 것을 특징으로 하는 데이터 전송방법.
  11. 제10항에 있어서, 상기 전송하는 단계는 비활성화된 상기 제어신호에 응답하여 상기 데이터와 무관하게 또는 상기 입력단이 개방되는 경우에도 상기 출력단을 상기 접지전원레벨로 풀-다운하는 것을 특징으로 하는 데이터 전송방법.
  12. 제10항에 있어서, 상기 전송하는 단계는 활성화된 상기 제어신호에 응답하여 상기 출력단으로 상기 데이터를 전송하는 것을 특징으로 하는 데이터 전송방법.
  13. 입력단과 출력단을 구비하고, 상기 입력단으로 입력되는 데이터를 상기 출력단으로 전송하는 데이터 전송회로에 있어서,
    풀-업 모드; 및
    정상모드를 구비하며,
    상기 풀-업 모드는 상기 출력단을 전원전압레벨로 풀-업하고, 상기 정상모드는 상기 데이터를 상기 출력단으로 전송하는 것을 특징으로 하는 데이터 전송회로.
  14. 제13항에 있어서, 상기 풀-업 모드는 상기 입력단이 개방되어 있는 경우 상기 출력단을 상기 전원전압레벨로 풀-업하는 것을 특징으로 하는 데이터 전송회로.
  15. 입력단으로 입력되는 데이터를 출력단으로 전송하는 데이터 전송방법에 있어서,
    풀-업 모드 또는 정상모드를 판단하는 단계; 및
    상기 풀-업 모드에서 상기 출력단은 전원전압레벨로 풀-업되고, 상기 정상모드에서 상기 데이터는 상기 출력단으로 전송되는 단계를 구비하는 것을 특징으로 하는 데이터 전송방법.
  16. 제15항에 있어서, 상기 풀-업 모드는 상기 입력단이 개방되어 있는 경우 상기 출력단을 상기 전원전압레벨로 풀-업하는 것을 특징으로 하는 데이터 전송방법.
  17. 입력단과 출력단을 구비하고, 상기 입력단으로 입력되는 데이터를 상기 출력단으로 전송하는 데이터 전송회로에 있어서,
    풀-다운 모드; 및
    정상모드를 구비하며,
    상기 풀-다운 모드에서 상기 출력단은 전원전압레벨로 풀-업되고, 상기 정상모드에서 상기 데이터는 상기 출력단으로 전송되는 것을 특징으로 하는 데이터 전송회로.
  18. 제17항에 있어서, 상기 풀-다운 모드는 상기 입력단이 개방되어 있는 경우 상기 출력단을 상기 전원전압레벨로 풀-다운하는 것을 특징으로 하는 데이터 전송회로.
  19. 입력단으로 입력되는 데이터를 출력단으로 전송하는 데이터 전송방법에 있어서,
    풀-다운모드 또는 정상모드를 판단하는 단계; 및
    상기 풀-다운모드에서 상기 출력단은 접지전원레벨로 풀-다운되고, 상기 정상모드에서 상기 데이터는 상기 출력단으로 전송되는 단계를 구비하는 것을 특징으로 하는 데이터 전송방법.
  20. 제19항에 있어서, 상기 풀-다운모드는 상기 입력단이 개방되어 있는 경우 상기 출력단을 상기 접지전원레벨로 풀-다운하는 것을 특징으로 하는 데이터 전송방법.
KR1020020036410A 2002-06-27 2002-06-27 누설전류를 감소시킬 수 있는 데이터 전송회로 및 방법 KR20040001270A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020020036410A KR20040001270A (ko) 2002-06-27 2002-06-27 누설전류를 감소시킬 수 있는 데이터 전송회로 및 방법
US10/390,855 US20040001551A1 (en) 2002-06-27 2003-03-18 Data transmission circuit and method for reducing leakage current
TW092113052A TWI285998B (en) 2002-06-27 2003-05-14 Data transmission circuit and method for reducing leakage current
JP2003148820A JP2004032733A (ja) 2002-06-27 2003-05-27 データ伝送回路およびデータ伝送法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020036410A KR20040001270A (ko) 2002-06-27 2002-06-27 누설전류를 감소시킬 수 있는 데이터 전송회로 및 방법

Publications (1)

Publication Number Publication Date
KR20040001270A true KR20040001270A (ko) 2004-01-07

Family

ID=29774955

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020036410A KR20040001270A (ko) 2002-06-27 2002-06-27 누설전류를 감소시킬 수 있는 데이터 전송회로 및 방법

Country Status (4)

Country Link
US (1) US20040001551A1 (ko)
JP (1) JP2004032733A (ko)
KR (1) KR20040001270A (ko)
TW (1) TWI285998B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100733447B1 (ko) * 2005-09-28 2007-06-29 주식회사 하이닉스반도체 누설전류 방지를 위한 메모리장치의 데이터 출력 멀티플렉서

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8421779B2 (en) 2008-05-29 2013-04-16 Himax Technologies Limited Display and method thereof for signal transmission
KR20120098303A (ko) * 2011-02-28 2012-09-05 에스케이하이닉스 주식회사 데이터 전송회로
TWI511456B (zh) * 2014-01-15 2015-12-01 Elite Semiconductor Esmt 輸入緩衝器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980018413A (ko) * 1996-08-07 1998-06-05 다카하라 게이이치로 일회용 기저귀
JP2000003237A (ja) * 1998-06-12 2000-01-07 Nec Corp 半導体集積論理回路
JP2000174607A (ja) * 1998-12-04 2000-06-23 Nec Ic Microcomput Syst Ltd 入力回路
US6130556A (en) * 1998-06-16 2000-10-10 Lsi Logic Corporation Integrated circuit I/O buffer with 5V well and passive gate voltage

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3828202A (en) * 1971-07-06 1974-08-06 Burroughs Corp Logic circuit using a current switch to compensate for signal deterioration
US5324996A (en) * 1993-02-16 1994-06-28 Ast Research, Inc. Floating fault tolerant input buffer circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980018413A (ko) * 1996-08-07 1998-06-05 다카하라 게이이치로 일회용 기저귀
JP2000003237A (ja) * 1998-06-12 2000-01-07 Nec Corp 半導体集積論理回路
US6130556A (en) * 1998-06-16 2000-10-10 Lsi Logic Corporation Integrated circuit I/O buffer with 5V well and passive gate voltage
JP2000174607A (ja) * 1998-12-04 2000-06-23 Nec Ic Microcomput Syst Ltd 入力回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100733447B1 (ko) * 2005-09-28 2007-06-29 주식회사 하이닉스반도체 누설전류 방지를 위한 메모리장치의 데이터 출력 멀티플렉서
US7554857B2 (en) 2005-09-28 2009-06-30 Hynix Semiconductor Inc. Data output multiplexer

Also Published As

Publication number Publication date
US20040001551A1 (en) 2004-01-01
JP2004032733A (ja) 2004-01-29
TW200400694A (en) 2004-01-01
TWI285998B (en) 2007-08-21

Similar Documents

Publication Publication Date Title
KR100378201B1 (ko) 전원전압 이상의 입력신호를 용인하는 신호전송회로
US7173472B2 (en) Input buffer structure with single gate oxide
JPH08237102A (ja) 入出力バッファ回路装置
US6285209B1 (en) Interface circuit and input buffer integrated circuit including the same
EP0714545B1 (en) Improved data output buffer
KR960027337A (ko) 출력신호레벨이 개선된 정논리회로
US5907249A (en) Voltage tolerant input/output buffer
US6150843A (en) Five volt tolerant I/O buffer
JPH0338873A (ja) 集積回路
KR100363381B1 (ko) 반도체 칩, 반도체 인터페이스 회로, 반도체 칩의 회로보호 방법 및 그 보호 회로
KR100211758B1 (ko) 멀티 파워를 사용하는 데이터 출력버퍼
US5880617A (en) Level conversion circuit and semiconductor integrated circuit
US5764075A (en) Input circuit for mode setting
US11979155B2 (en) Semiconductor integrated circuit device and level shifter circuit
KR20040001270A (ko) 누설전류를 감소시킬 수 있는 데이터 전송회로 및 방법
KR100438585B1 (ko) 입출력 버퍼회로
JP2001251176A (ja) レベルシフト回路
JP3557694B2 (ja) 出力回路
US6580290B1 (en) Open collector/drain and SSTL compliant output driver circuit and method for operating the circuit
JP3869145B2 (ja) 出力回路
US6559678B1 (en) Node predisposition circuit
KR20000039591A (ko) 반도체 메모리 장치의 옵션 패드 본딩 회로
KR20040005091A (ko) 출력 버퍼
KR20000019453A (ko) 반도체 메모리 소자의 출력 버퍼
EP0835554A1 (en) A fast swing-limited pullup circuit

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20020627

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20040331

Patent event code: PE09021S01D

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20041124

Patent event code: PE09021S01D

E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20050629

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20041124

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

Patent event date: 20040331

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

J201 Request for trial against refusal decision
PJ0201 Trial against decision of rejection

Patent event date: 20050727

Comment text: Request for Trial against Decision on Refusal

Patent event code: PJ02012R01D

Patent event date: 20050629

Comment text: Decision to Refuse Application

Patent event code: PJ02011S01I

Appeal kind category: Appeal against decision to decline refusal

Decision date: 20060928

Appeal identifier: 2005101004910

Request date: 20050727

J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20050727

Effective date: 20060928

PJ1301 Trial decision

Patent event code: PJ13011S01D

Patent event date: 20060929

Comment text: Trial Decision on Objection to Decision on Refusal

Appeal kind category: Appeal against decision to decline refusal

Request date: 20050727

Decision date: 20060928

Appeal identifier: 2005101004910