JP2000174607A - 入力回路 - Google Patents
入力回路Info
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- JP2000174607A JP2000174607A JP10345877A JP34587798A JP2000174607A JP 2000174607 A JP2000174607 A JP 2000174607A JP 10345877 A JP10345877 A JP 10345877A JP 34587798 A JP34587798 A JP 34587798A JP 2000174607 A JP2000174607 A JP 2000174607A
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Abstract
(57)【要約】
【課題】 漏れ電流を低減することができると共に、入
力開放時の外来雑音を低減することができる入力回路を
提供する。 【解決手段】 入力回路には、相互にソース及びドレイ
ンが接続されたＰ型ＭＯＳトランジスタＰ１及びＰ２を
有するＮＡＮＤ初段回路が設けられている。ＮＡＮＤ初
段回路には、更にＰ型ＭＯＳトランジスタＰ１のドレイ
ン及びゲートの夫々にドレイン及びゲートが接続された
Ｎ型ＭＯＳトランジスタＮ１が設けられている。また、
このＮ型ＭＯＳトランジスタＮ１のソースにドレインが
接続されたＮ型ＭＯＳトランジスタＮ３が設けられてい
る。更に、ＮＡＮＤ初段回路のＰ型ＭＯＳトランジスタ
Ｐ１及びＮ型ＭＯＳトランジスタＮ１のゲートに入力Ｉ
Ｎ及びプルダウン抵抗Ｒ１が接続されている。また、プ
ルダウン抵抗Ｒ１と直列接続されソースが接地に接続さ
れたＮ型ＭＯＳトランジスタＮ２が設けられている。
力開放時の外来雑音を低減することができる入力回路を
提供する。 【解決手段】 入力回路には、相互にソース及びドレイ
ンが接続されたＰ型ＭＯＳトランジスタＰ１及びＰ２を
有するＮＡＮＤ初段回路が設けられている。ＮＡＮＤ初
段回路には、更にＰ型ＭＯＳトランジスタＰ１のドレイ
ン及びゲートの夫々にドレイン及びゲートが接続された
Ｎ型ＭＯＳトランジスタＮ１が設けられている。また、
このＮ型ＭＯＳトランジスタＮ１のソースにドレインが
接続されたＮ型ＭＯＳトランジスタＮ３が設けられてい
る。更に、ＮＡＮＤ初段回路のＰ型ＭＯＳトランジスタ
Ｐ１及びＮ型ＭＯＳトランジスタＮ１のゲートに入力Ｉ
Ｎ及びプルダウン抵抗Ｒ１が接続されている。また、プ
ルダウン抵抗Ｒ１と直列接続されソースが接地に接続さ
れたＮ型ＭＯＳトランジスタＮ２が設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の内部回
路等の入力回路に関し、特に、漏れ電流の低減を図った
入力回路に関する。
路等の入力回路に関し、特に、漏れ電流の低減を図った
入力回路に関する。
【０００２】
【従来の技術】一般に、入力が開放状態となる入力回路
においては、論理回路を備えた入力初段回路の出力が不
安定となることを防止するため、プルダウン抵抗又はプ
ルアップ抵抗と入力初段回路とを並列接続する構造がと
られている。図５は第１の従来例に係る入力回路を示す
回路図である。
においては、論理回路を備えた入力初段回路の出力が不
安定となることを防止するため、プルダウン抵抗又はプ
ルアップ抵抗と入力初段回路とを並列接続する構造がと
られている。図５は第１の従来例に係る入力回路を示す
回路図である。
【０００３】第１の従来例に係る入力回路には、Ｐ型Ｍ
ＯＳトランジスタＰ２１及びＮ型ＭＯＳトランジスタＮ
２１から構成されるインバータが設けられている。そし
て、一端が接地されたプルダウン抵抗Ｒ２１がＰ型ＭＯ
ＳトランジスタＰ２１及びＮ型ＭＯＳトランジスタＮ２
１のゲートに接続されている。なお、プルダウン抵抗Ｒ
２１の抵抗値は入力インピーダンスが高くなるように高
く設定されている。
ＯＳトランジスタＰ２１及びＮ型ＭＯＳトランジスタＮ
２１から構成されるインバータが設けられている。そし
て、一端が接地されたプルダウン抵抗Ｒ２１がＰ型ＭＯ
ＳトランジスタＰ２１及びＮ型ＭＯＳトランジスタＮ２
１のゲートに接続されている。なお、プルダウン抵抗Ｒ
２１の抵抗値は入力インピーダンスが高くなるように高
く設定されている。
【０００４】このように構成された従来の入力回路にお
いては、入力信号ＩＮが開放状態の時、抵抗Ｒ２１によ
りインバータのゲート電位がロウとなり、出力信号ＯＵ
Ｔがハイレベルとなるように制御される。
いては、入力信号ＩＮが開放状態の時、抵抗Ｒ２１によ
りインバータのゲート電位がロウとなり、出力信号ＯＵ
Ｔがハイレベルとなるように制御される。
【０００５】次に、第１の従来例に係る入力回路の入力
印加時における動作について説明する。図６は第１の従
来例に係る入力回路における入力印加時の動作を示すタ
イミングチャートである。
印加時における動作について説明する。図６は第１の従
来例に係る入力回路における入力印加時の動作を示すタ
イミングチャートである。
【０００６】入力信号ＩＮがロウレベルの場合、図６に
示すように、開放状態の時と同様に、出力信号ＯＵＴは
ハイとなる。その後、入力信号ＩＮがロウからハイに変
化すると、入力インピーダンスが高くなるように抵抗Ｒ
２１の抵抗値が高く設定されているため、入力信号ＩＮ
の電位により出力信号ＯＵＴがロウに変化する。
示すように、開放状態の時と同様に、出力信号ＯＵＴは
ハイとなる。その後、入力信号ＩＮがロウからハイに変
化すると、入力インピーダンスが高くなるように抵抗Ｒ
２１の抵抗値が高く設定されているため、入力信号ＩＮ
の電位により出力信号ＯＵＴがロウに変化する。
【０００７】このように、第１の従来例においては、プ
ルダウン抵抗Ｒ２１の作用により入力開放時に外来雑音
が低減される。
ルダウン抵抗Ｒ２１の作用により入力開放時に外来雑音
が低減される。
【０００８】しかし、上述の従来の入力回路において
は、入力信号ＩＮがハイとなると、図６に示すように、
抵抗Ｒ２１を介して入力端子から接地に漏れ電流ＩＬが
流れてしまう。従って、この漏れ電流ＩＬを抑制するた
めに抵抗Ｒ２１の抵抗値を大きくする必要がある。この
ため、外来雑音の低減が不十分となっている。
は、入力信号ＩＮがハイとなると、図６に示すように、
抵抗Ｒ２１を介して入力端子から接地に漏れ電流ＩＬが
流れてしまう。従って、この漏れ電流ＩＬを抑制するた
めに抵抗Ｒ２１の抵抗値を大きくする必要がある。この
ため、外来雑音の低減が不十分となっている。
【０００９】また、より外来雑音を低減できる入力回路
（第２の従来例）が知られている。図７は第２の従来例
に係る入力回路を示す回路図である。なお、図７に示す
第２の従来例において、図５に示す第１の従来例と同一
の構成要素には、同一の符号を付してその詳細な説明は
省略する。
（第２の従来例）が知られている。図７は第２の従来例
に係る入力回路を示す回路図である。なお、図７に示す
第２の従来例において、図５に示す第１の従来例と同一
の構成要素には、同一の符号を付してその詳細な説明は
省略する。
【００１０】第２の従来例においては、プルダウン抵抗
Ｒ２１と直列にＮ型ＭＯＳトランジスタＮ２２が入力初
段回路に並列接続されている。即ち、Ｎ型ＭＯＳトラン
ジスタＮ２２のゲートはインバータ内のＰ型ＭＯＳトラ
ンジスタＰ２１及びＮ型ＭＯＳトランジスタＮ２１のド
レインに接続され、そのドレインは抵抗Ｒ２１を介して
インバータの入力端に接続されている。
Ｒ２１と直列にＮ型ＭＯＳトランジスタＮ２２が入力初
段回路に並列接続されている。即ち、Ｎ型ＭＯＳトラン
ジスタＮ２２のゲートはインバータ内のＰ型ＭＯＳトラ
ンジスタＰ２１及びＮ型ＭＯＳトランジスタＮ２１のド
レインに接続され、そのドレインは抵抗Ｒ２１を介して
インバータの入力端に接続されている。
【００１１】このように構成された第２の従来例に係る
入力回路においては、入力信号ＩＮが開放状態の時、イ
ンバータの出力信号ＯＵＴがハイレベルとなるため、Ｎ
型ＭＯＳトランジスタＮ２２がオンになり、入力インピ
ーダンスは抵抗Ｒ２１とＮ型ＭＯＳトランジスタＮ２２
のオン抵抗との直列抵抗の値となる。
入力回路においては、入力信号ＩＮが開放状態の時、イ
ンバータの出力信号ＯＵＴがハイレベルとなるため、Ｎ
型ＭＯＳトランジスタＮ２２がオンになり、入力インピ
ーダンスは抵抗Ｒ２１とＮ型ＭＯＳトランジスタＮ２２
のオン抵抗との直列抵抗の値となる。
【００１２】次に、第２の従来例に係る入力回路の入力
印加時における動作について説明する。図８は第２の従
来例に係る入力回路における入力印加時の動作を示すタ
イミングチャートである。
印加時における動作について説明する。図８は第２の従
来例に係る入力回路における入力印加時の動作を示すタ
イミングチャートである。
【００１３】入力信号ＩＮがロウレベルの場合の動作
は、図８に示すように、開放状態の時と同様である。そ
の後、入力信号ＩＮがロウからハイレベルに変化する
と、図８に示すように、Ｐ型ＭＯＳトランジスタＰ２１
がオフし、Ｎ型ＭＯＳトランジスタＮ２１がオンするた
め、出力信号ＯＵＴがロウとなる。これに伴い、出力端
がゲートに接続されたＮ型ＭＯＳトランジスタＮ２２が
オフとなり、入力インピーダンスは無限大となる。
は、図８に示すように、開放状態の時と同様である。そ
の後、入力信号ＩＮがロウからハイレベルに変化する
と、図８に示すように、Ｐ型ＭＯＳトランジスタＰ２１
がオフし、Ｎ型ＭＯＳトランジスタＮ２１がオンするた
め、出力信号ＯＵＴがロウとなる。これに伴い、出力端
がゲートに接続されたＮ型ＭＯＳトランジスタＮ２２が
オフとなり、入力インピーダンスは無限大となる。
【００１４】第２の従来例においては、プルダウン抵抗
Ｒ２１の抵抗値を低く設定しても、入力印加時の入力イ
ンピーダンスが無限大となるので、入力開放時の外来雑
音を低減することができる。
Ｒ２１の抵抗値を低く設定しても、入力印加時の入力イ
ンピーダンスが無限大となるので、入力開放時の外来雑
音を低減することができる。
【００１５】しかし、入力信号ＩＮがロウからハイレベ
ルに変化する場合は、図８に示すように、必ず出力信号
ＯＵＴがロウレベルに変化するまでの期間に漏れ電流Ｉ
Ｌが流れてしまう。
ルに変化する場合は、図８に示すように、必ず出力信号
ＯＵＴがロウレベルに変化するまでの期間に漏れ電流Ｉ
Ｌが流れてしまう。
【００１６】また、より一層外来雑音の低減を図った入
力回路（第３の従来例）が知られている。図９は第３の
従来例に係る入力回路を示す回路図である。なお、図９
に示す第３の従来例において、図７に示す第２の従来例
と同一の構成要素には、同一の符号を付してその詳細な
説明は省略する。
力回路（第３の従来例）が知られている。図９は第３の
従来例に係る入力回路を示す回路図である。なお、図９
に示す第３の従来例において、図７に示す第２の従来例
と同一の構成要素には、同一の符号を付してその詳細な
説明は省略する。
【００１７】第３の従来例においては、第２の従来例に
おけるプルダウン抵抗Ｒ２１がＮ型ＭＯＳトランジスタ
Ｎ２４に置換されている。また、オン抵抗が大きく常に
オン状態であるＮ型ＭＯＳトランジスタＮ２５乃至Ｎ２
８が、入力開放時の外来雑音低減のために、Ｎ型ＭＯＳ
トランジスタＮ２２及びＮ２４と並列に接続されてい
る。なお、Ｎ型ＭＯＳトランジスタＮ２５乃至Ｎ２８の
ゲートは電源ＶＣＣに共通接続されている。
おけるプルダウン抵抗Ｒ２１がＮ型ＭＯＳトランジスタ
Ｎ２４に置換されている。また、オン抵抗が大きく常に
オン状態であるＮ型ＭＯＳトランジスタＮ２５乃至Ｎ２
８が、入力開放時の外来雑音低減のために、Ｎ型ＭＯＳ
トランジスタＮ２２及びＮ２４と並列に接続されてい
る。なお、Ｎ型ＭＯＳトランジスタＮ２５乃至Ｎ２８の
ゲートは電源ＶＣＣに共通接続されている。
【００１８】このように構成された第３の従来例の動作
は、第２の従来例の動作と同様である。即ち、入力開放
時には、Ｎ型ＭＯＳトランジスタＮ２４及びＮ２２の直
列のオン抵抗とＮ型ＭＯＳトランジスタＮ２５乃至Ｎ２
８の直列オン抵抗との並列抵抗が入力インピーダンスと
なり、外来雑音がより低減される。
は、第２の従来例の動作と同様である。即ち、入力開放
時には、Ｎ型ＭＯＳトランジスタＮ２４及びＮ２２の直
列のオン抵抗とＮ型ＭＯＳトランジスタＮ２５乃至Ｎ２
８の直列オン抵抗との並列抵抗が入力インピーダンスと
なり、外来雑音がより低減される。
【００１９】
【発明が解決しようとする課題】しかしながら、第３の
従来例に係る入力回路においても、入力電位がロウから
ハイに変化する場合、Ｎ型トランジスタＮ２２のゲート
電位がハイからロウになる期間に必ず入力端子から接地
に漏れ電流ＩＬが流れるという問題がある。この漏れ電
流ＩＬを抑制するためには、Ｎ型ＭＯＳトランジスタＮ
２４乃至Ｎ２８をそのオン抵抗値が高くなるように設定
する必要があるが、このように設定した場合には、入力
開放時の外来雑音を十分に低減することができなくなっ
てしまう。
従来例に係る入力回路においても、入力電位がロウから
ハイに変化する場合、Ｎ型トランジスタＮ２２のゲート
電位がハイからロウになる期間に必ず入力端子から接地
に漏れ電流ＩＬが流れるという問題がある。この漏れ電
流ＩＬを抑制するためには、Ｎ型ＭＯＳトランジスタＮ
２４乃至Ｎ２８をそのオン抵抗値が高くなるように設定
する必要があるが、このように設定した場合には、入力
開放時の外来雑音を十分に低減することができなくなっ
てしまう。
【００２０】本発明はかかる問題点に鑑みてなされたも
のであって、漏れ電流を低減することができると共に、
入力開放時の外来雑音を低減することができる入力回路
を提供することを目的とする。
のであって、漏れ電流を低減することができると共に、
入力開放時の外来雑音を低減することができる入力回路
を提供することを目的とする。
【００２１】
【課題を解決するための手段】本発明に係る入力回路
は、入力端子に接続された論理回路と、前記入力端子と
前記論理回路との間に一端が接続されたプルダウン抵抗
又はプルダウン抵抗と、このプルダウン抵抗又はプルダ
ウン抵抗の他端と接地又は電源電位との間に接続された
トランジスタと、前記入力端子に入力された信号に関連
付けて前記トランジスタ及び前記論理回路の動作を制御
する制御回路と、を有することを特徴とする。
は、入力端子に接続された論理回路と、前記入力端子と
前記論理回路との間に一端が接続されたプルダウン抵抗
又はプルダウン抵抗と、このプルダウン抵抗又はプルダ
ウン抵抗の他端と接地又は電源電位との間に接続された
トランジスタと、前記入力端子に入力された信号に関連
付けて前記トランジスタ及び前記論理回路の動作を制御
する制御回路と、を有することを特徴とする。
【００２２】本発明においては、入力端子に入力された
信号に関連付けてトランジスタの動作が制御回路により
制御されるため、入力開放時の外来雑音が著しく低減さ
れると共に、漏れ電流が著しく低減される。
信号に関連付けてトランジスタの動作が制御回路により
制御されるため、入力開放時の外来雑音が著しく低減さ
れると共に、漏れ電流が著しく低減される。
【００２３】また、前記制御回路には、電源投入時から
一定期間はロウでありこの一定期間を経過したときにハ
イとなる第１の内部制御信号と、この第１の内部制御信
号に対し所定の遅延で変化する第２の内部制御信号と、
が入力されてもよい。
一定期間はロウでありこの一定期間を経過したときにハ
イとなる第１の内部制御信号と、この第１の内部制御信
号に対し所定の遅延で変化する第２の内部制御信号と、
が入力されてもよい。
【００２４】更に、前記論理回路は、ＮＡＮＤ回路又は
ＮＯＲ回路であってもよい。
ＮＯＲ回路であってもよい。
【００２５】更にまた、前記トランジスタは、電界効果
トランジスタであり、前記制御回路は、前記電界効果ト
ランジスタのゲートに接続されていてもよい。
トランジスタであり、前記制御回路は、前記電界効果ト
ランジスタのゲートに接続されていてもよい。
【００２６】前記制御回路は、入力開放時に前記トラン
ジスタをオン状態とし入力印加時に前記トランジスタを
オフ状態とすることができる。
ジスタをオン状態とし入力印加時に前記トランジスタを
オフ状態とすることができる。
【００２７】入力開放時にトランジスタがオン状態とな
ると、論理回路の入力が接地電位又は電源電位に固定さ
れるので、入力開放時の外来雑音が著しく低減され動作
が安定する。また、入力印加時にトランジスタがオフ状
態となると、漏れ電流が流れなくなる。
ると、論理回路の入力が接地電位又は電源電位に固定さ
れるので、入力開放時の外来雑音が著しく低減され動作
が安定する。また、入力印加時にトランジスタがオフ状
態となると、漏れ電流が流れなくなる。
【００２８】
【発明の実施の形態】以下、本発明の実施例に係る入力
回路について、添付の図面を参照して具体的に説明す
る。図１は本発明の第１の実施例に係る入力回路を示す
回路図である。
回路について、添付の図面を参照して具体的に説明す
る。図１は本発明の第１の実施例に係る入力回路を示す
回路図である。
【００２９】第１の実施例には、相互にソース及びドレ
インが接続されたＰ型ＭＯＳトランジスタＰ１及びＰ２
を有するＮＡＮＤ初段回路が設けられている。ＮＡＮＤ
初段回路には、更にＰ型ＭＯＳトランジスタＰ１のドレ
イン及びゲートの夫々にドレイン及びゲートが接続され
たＮ型ＭＯＳトランジスタＮ１が設けられている。ま
た、このＮ型ＭＯＳトランジスタＮ１のソースにドレイ
ンが接続されたＮ型ＭＯＳトランジスタＮ３が設けられ
ている。なお、Ｐ型ＭＯＳトランジスタＰ１及びＰ２の
ソースには、電源ＶＣＣが接続され、それらのドレイン
には、出力端子が接続されている。また、Ｎ型ＭＯＳト
ランジスタＮ３のソースは接地に接続されている。
インが接続されたＰ型ＭＯＳトランジスタＰ１及びＰ２
を有するＮＡＮＤ初段回路が設けられている。ＮＡＮＤ
初段回路には、更にＰ型ＭＯＳトランジスタＰ１のドレ
イン及びゲートの夫々にドレイン及びゲートが接続され
たＮ型ＭＯＳトランジスタＮ１が設けられている。ま
た、このＮ型ＭＯＳトランジスタＮ１のソースにドレイ
ンが接続されたＮ型ＭＯＳトランジスタＮ３が設けられ
ている。なお、Ｐ型ＭＯＳトランジスタＰ１及びＰ２の
ソースには、電源ＶＣＣが接続され、それらのドレイン
には、出力端子が接続されている。また、Ｎ型ＭＯＳト
ランジスタＮ３のソースは接地に接続されている。
【００３０】更に、本実施例においては、ＮＡＮＤ初段
回路のＰ型ＭＯＳトランジスタＰ１及びＮ型ＭＯＳトラ
ンジスタＮ１のゲートに入力端子及びプルダウン抵抗Ｒ
１が接続されている。また、プルダウン抵抗Ｒ１と直列
接続されソースが接地に接続されたＮ型ＭＯＳトランジ
スタＮ２が設けられている。
回路のＰ型ＭＯＳトランジスタＰ１及びＮ型ＭＯＳトラ
ンジスタＮ１のゲートに入力端子及びプルダウン抵抗Ｒ
１が接続されている。また、プルダウン抵抗Ｒ１と直列
接続されソースが接地に接続されたＮ型ＭＯＳトランジ
スタＮ２が設けられている。
【００３１】更に、Ｎ型ＭＯＳトランジスタＮ２のゲー
トとＮＡＮＤ初段回路内のＮ型ＭＯＳトランジスタＮ３
及びＰ型ＭＯＳトランジスタＰ２のゲートとの間に接続
されたプルダウントランジスタ制御回路Ｃ１が設けられ
ている。プルダウントランジスタ制御回路Ｃ１には、入
力信号ＩＮを入力とするインバータＩ１並びにこのイン
バータＩ１の出力及び電源投入時に発生される内部制御
信号ＰＯＮを入力とするＮＡＮＤ回路ＮＡ１が設けられ
ている。また、ＮＡＮＤ回路ＮＡ１の出力を入力とする
インバータＩ２が設けられている。更に、ＮＡＮＤ回路
ＮＡ１の出力をＮ型ＭＯＳトランジスタのゲート入力と
しインバータＩ２の出力をＰ型ＭＯＳトランジスタのゲ
ート入力とするトランスファスイッチＴ１が設けられ、
ＮＡＮＤ回路ＮＡ１の出力をＰ型ＭＯＳトランジスタの
ゲート入力としインバータＩ２の出力をＮ型ＭＯＳトラ
ンジスタのゲート入力とするトランスファスイッチＴ２
が設けられている。更にまた、トランスファスイッチＴ
１を介し電源投入時に発生する内部制御信号ＰＯＮに対
し所定の遅延をもって伝達される内部制御信号ＰＯＮ１
を入力とし出力がＮ型ＭＯＳトランジスタＮ２のゲート
に接続されたインバータＩ３が設けられている。また、
このインバータＩ３の出力を入力とし出力がトランスフ
ァスイッチＴ２並びにＮＡＮＤ初段回路内のＰ型ＭＯＳ
トランジスタＰ２及びＮ型ＭＯＳトランジスタＮ３のゲ
ートに接続されたインバータＩ４が設けられている。
トとＮＡＮＤ初段回路内のＮ型ＭＯＳトランジスタＮ３
及びＰ型ＭＯＳトランジスタＰ２のゲートとの間に接続
されたプルダウントランジスタ制御回路Ｃ１が設けられ
ている。プルダウントランジスタ制御回路Ｃ１には、入
力信号ＩＮを入力とするインバータＩ１並びにこのイン
バータＩ１の出力及び電源投入時に発生される内部制御
信号ＰＯＮを入力とするＮＡＮＤ回路ＮＡ１が設けられ
ている。また、ＮＡＮＤ回路ＮＡ１の出力を入力とする
インバータＩ２が設けられている。更に、ＮＡＮＤ回路
ＮＡ１の出力をＮ型ＭＯＳトランジスタのゲート入力と
しインバータＩ２の出力をＰ型ＭＯＳトランジスタのゲ
ート入力とするトランスファスイッチＴ１が設けられ、
ＮＡＮＤ回路ＮＡ１の出力をＰ型ＭＯＳトランジスタの
ゲート入力としインバータＩ２の出力をＮ型ＭＯＳトラ
ンジスタのゲート入力とするトランスファスイッチＴ２
が設けられている。更にまた、トランスファスイッチＴ
１を介し電源投入時に発生する内部制御信号ＰＯＮに対
し所定の遅延をもって伝達される内部制御信号ＰＯＮ１
を入力とし出力がＮ型ＭＯＳトランジスタＮ２のゲート
に接続されたインバータＩ３が設けられている。また、
このインバータＩ３の出力を入力とし出力がトランスフ
ァスイッチＴ２並びにＮＡＮＤ初段回路内のＰ型ＭＯＳ
トランジスタＰ２及びＮ型ＭＯＳトランジスタＮ３のゲ
ートに接続されたインバータＩ４が設けられている。
【００３２】なお、内部制御信号ＰＯＮは、電源投入か
らある一定期間はロウであってこの一定期間を過ぎると
ハイとなる信号であり、内部制御信号ＰＯＮ１は、上述
のように内部制御信号ＰＯＮに対して所定の遅延で変化
する信号である。
らある一定期間はロウであってこの一定期間を過ぎると
ハイとなる信号であり、内部制御信号ＰＯＮ１は、上述
のように内部制御信号ＰＯＮに対して所定の遅延で変化
する信号である。
【００３３】次に、このように構成された第１の実施例
に係る入力回路の動作について説明する。図２は第１の
実施例における入力開放時の動作を示すタイミングチャ
ートである。
に係る入力回路の動作について説明する。図２は第１の
実施例における入力開放時の動作を示すタイミングチャ
ートである。
【００３４】入力信号ＩＮが開放状態の場合、電源が投
入されると、内部制御信号ＰＯＮは最初はロウであるた
め、プルダウントランジスタ制御回路Ｃ１内のＮＡＮＤ
回路ＮＡ１はハイ出力となる。これを受けインバータＩ
２はロウ出力となる。そして、ＮＡＮＤ回路ＮＡ１及び
インバータＩ２の出力をゲート入力とするトランスファ
スイッチＴ１はオン、トランスファスイッチＴ２はオフ
となる。このとき、内部制御信号ＰＯＮに対し所定の遅
延をもって伝達される内部制御信号ＰＯＮ１もロウであ
るため、トランスファスイッチＴ１を介してインバータ
Ｉ３にはロウが入力される。このため、インバータＩ３
はハイ出力となり、これを入力とするインバータＩ４は
ロウ出力となる。
入されると、内部制御信号ＰＯＮは最初はロウであるた
め、プルダウントランジスタ制御回路Ｃ１内のＮＡＮＤ
回路ＮＡ１はハイ出力となる。これを受けインバータＩ
２はロウ出力となる。そして、ＮＡＮＤ回路ＮＡ１及び
インバータＩ２の出力をゲート入力とするトランスファ
スイッチＴ１はオン、トランスファスイッチＴ２はオフ
となる。このとき、内部制御信号ＰＯＮに対し所定の遅
延をもって伝達される内部制御信号ＰＯＮ１もロウであ
るため、トランスファスイッチＴ１を介してインバータ
Ｉ３にはロウが入力される。このため、インバータＩ３
はハイ出力となり、これを入力とするインバータＩ４は
ロウ出力となる。
【００３５】従って、インバータＩ３の出力を受けるＮ
型ＭＯＳトランジスタＮ２はオンとなり、入力信号ＩＮ
が開放状態でも抵抗Ｒ１及びＮ型ＭＯＳトランジスタＮ
２を介してＮ型ＭＯＳトランジスタＮ１及びＰ型ＭＯＳ
トランジスタＰ１のゲートの電位は接地に固定される。
型ＭＯＳトランジスタＮ２はオンとなり、入力信号ＩＮ
が開放状態でも抵抗Ｒ１及びＮ型ＭＯＳトランジスタＮ
２を介してＮ型ＭＯＳトランジスタＮ１及びＰ型ＭＯＳ
トランジスタＰ１のゲートの電位は接地に固定される。
【００３６】一方、インバータＩ４の出力を受けるＰ型
ＭＯＳトランジスタＰ２がオン、Ｎ型ＭＯＳトランジス
タＮ３がオフとなるため、ＮＡＮＤ初段回路からハイ出
力の出力信号ＯＵＴが安定して供給される。
ＭＯＳトランジスタＰ２がオン、Ｎ型ＭＯＳトランジス
タＮ３がオフとなるため、ＮＡＮＤ初段回路からハイ出
力の出力信号ＯＵＴが安定して供給される。
【００３７】その後、内部制御信号ＰＯＮがロウからハ
イに変化すると、ＮＡＮＤ回路ＮＡ１がロウ出力となる
ため、トランスファスイッチＴ１がオフし、トランスフ
ァスイッチＴ２がオンとなる。従って、インバータＩ３
はハイ出力に、インバータＩ４はロウ出力に保持され、
入力信号ＩＮはロウに、出力信号ＯＵＴはハイに保持さ
れる。
イに変化すると、ＮＡＮＤ回路ＮＡ１がロウ出力となる
ため、トランスファスイッチＴ１がオフし、トランスフ
ァスイッチＴ２がオンとなる。従って、インバータＩ３
はハイ出力に、インバータＩ４はロウ出力に保持され、
入力信号ＩＮはロウに、出力信号ＯＵＴはハイに保持さ
れる。
【００３８】このように、入力信号ＩＮが開放状態であ
っても、本実施例の入力回路は安定した動作を行う。
っても、本実施例の入力回路は安定した動作を行う。
【００３９】次に、入力印加時の動作について説明す
る。図３は第１の実施例における入力印加時の動作を示
すタイミングチャートである。
る。図３は第１の実施例における入力印加時の動作を示
すタイミングチャートである。
【００４０】入力信号ＩＮが印加される場合でも、電源
投入後から入力信号ＩＮがハイとなるまでは、前述の入
力開放時と同様の動作を行う。
投入後から入力信号ＩＮがハイとなるまでは、前述の入
力開放時と同様の動作を行う。
【００４１】その後、外部からの印加により入力信号Ｉ
Ｎがハイ入力になると、これを受けるプルダウントラン
ジスタ制御回路Ｃ１内のインバータＩ１がハイからロウ
出力となるため、内部制御信号ＰＯＮはハイであって
も、ＮＡＮＤ回路ＮＡ１はロウからハイ出力となる。
Ｎがハイ入力になると、これを受けるプルダウントラン
ジスタ制御回路Ｃ１内のインバータＩ１がハイからロウ
出力となるため、内部制御信号ＰＯＮはハイであって
も、ＮＡＮＤ回路ＮＡ１はロウからハイ出力となる。
【００４２】このため、再びトランスファスイッチＴ１
がオンし、トランスファスイッチＴ２がオフとなる。こ
のとき、内部制御信号ＰＯＮ１はハイとなっているた
め、インバータＩ３はハイを受けてロウを出力する。そ
して、インバータＩ３の出力を受けるＮ型ＭＯＳトラン
ジスタＮ２はオフとなり、インバータＩ４はハイ出力と
なる。また、インバータＩ４の出力を受けるＮＡＮＤ初
段回路内のＰ型ＭＯＳトランジスタＰ２がオフ、Ｎ型Ｍ
ＯＳトランジスタＮ３がオンとなる。このとき、入力信
号ＩＮの電位によりＮＡＮＤ初段回路内のＰ型ＭＯＳト
ランジスタＰ１がオフ、Ｎ型ＭＯＳトランジスタＮ１が
オンとなるので、出力信号ＯＵＴはロウとなる。
がオンし、トランスファスイッチＴ２がオフとなる。こ
のとき、内部制御信号ＰＯＮ１はハイとなっているた
め、インバータＩ３はハイを受けてロウを出力する。そ
して、インバータＩ３の出力を受けるＮ型ＭＯＳトラン
ジスタＮ２はオフとなり、インバータＩ４はハイ出力と
なる。また、インバータＩ４の出力を受けるＮＡＮＤ初
段回路内のＰ型ＭＯＳトランジスタＰ２がオフ、Ｎ型Ｍ
ＯＳトランジスタＮ３がオンとなる。このとき、入力信
号ＩＮの電位によりＮＡＮＤ初段回路内のＰ型ＭＯＳト
ランジスタＰ１がオフ、Ｎ型ＭＯＳトランジスタＮ１が
オンとなるので、出力信号ＯＵＴはロウとなる。
【００４３】その後、外部からの印加により入力信号Ｉ
Ｎがハイからロウ、又はロウからハイに変化しても、内
部制御信号ＰＯＮ１が変化せずにハイを保持しているた
め、インバータＩ３はロウの出力を、インバータＩ４は
ハイの出力を保持し続ける。このため、本実施例に係る
入力回路は外部入力印加により他の入力ピンと同様な動
作を行う。
Ｎがハイからロウ、又はロウからハイに変化しても、内
部制御信号ＰＯＮ１が変化せずにハイを保持しているた
め、インバータＩ３はロウの出力を、インバータＩ４は
ハイの出力を保持し続ける。このため、本実施例に係る
入力回路は外部入力印加により他の入力ピンと同様な動
作を行う。
【００４４】このように、本実施例によれば、入力印加
時には、一度入力信号ＩＮが変位するとＮ型ＭＯＳトラ
ンジスタＮ２がオフとなるため、漏れ電流ＩＬが流れな
くなる。また、入力印加時に漏れ電流ＩＬが流れないた
め、抵抗Ｒ１の抵抗値及びＮ型ＭＯＳトランジスタＮ２
のオン抵抗値を低く設定することが可能であり、入力開
放時の外来雑音も低減できる。
時には、一度入力信号ＩＮが変位するとＮ型ＭＯＳトラ
ンジスタＮ２がオフとなるため、漏れ電流ＩＬが流れな
くなる。また、入力印加時に漏れ電流ＩＬが流れないた
め、抵抗Ｒ１の抵抗値及びＮ型ＭＯＳトランジスタＮ２
のオン抵抗値を低く設定することが可能であり、入力開
放時の外来雑音も低減できる。
【００４５】次に、本発明の第２の実施例について説明
する。本実施例においては、第１の実施例におけるＮＡ
ＮＤ初段回路の替わりにＮＯＲ初段回路が設けられ、プ
ルダウン抵抗の替わりにプルアップ抵抗が設けられ、プ
ルダウントランジスタ制御回路の替わりにプルアップト
ランジスタ制御回路が設けられている。図４は本発明の
第２の実施例に係る入力回路を示す回路図である。な
お、図４に示す第２の実施例において、図１に示す第１
の実施例と同一の構成要素には、同一の符号を付してそ
の詳細な説明は省略する。
する。本実施例においては、第１の実施例におけるＮＡ
ＮＤ初段回路の替わりにＮＯＲ初段回路が設けられ、プ
ルダウン抵抗の替わりにプルアップ抵抗が設けられ、プ
ルダウントランジスタ制御回路の替わりにプルアップト
ランジスタ制御回路が設けられている。図４は本発明の
第２の実施例に係る入力回路を示す回路図である。な
お、図４に示す第２の実施例において、図１に示す第１
の実施例と同一の構成要素には、同一の符号を付してそ
の詳細な説明は省略する。
【００４６】第２の実施例には、相互にソース及びドレ
インが接続されたＮ型ＭＯＳトランジスタＮ１１及びＮ
１３を有するＮＯＲ初段回路が設けられている。ＮＯＲ
初段回路には、更にＮ型ＭＯＳトランジスタＮ１１のド
レイン及びゲートの夫々にドレイン及びゲートが接続さ
れたＰ型ＭＯＳトランジスタＰ１１が設けられている。
また、このＰ型ＭＯＳトランジスタＰ１１のソースにド
レインが接続されたＰ型ＭＯＳトランジスタＰ１２が設
けられている。なお、Ｎ型ＭＯＳトランジスタＮ１１及
びＮ１３のソースは接地に接続され、それらのドレイン
には、出力端子が接続されている。また、Ｐ型ＭＯＳト
ランジスタＰ１２のソースには、電源ＶＣＣが接続され
ている。
インが接続されたＮ型ＭＯＳトランジスタＮ１１及びＮ
１３を有するＮＯＲ初段回路が設けられている。ＮＯＲ
初段回路には、更にＮ型ＭＯＳトランジスタＮ１１のド
レイン及びゲートの夫々にドレイン及びゲートが接続さ
れたＰ型ＭＯＳトランジスタＰ１１が設けられている。
また、このＰ型ＭＯＳトランジスタＰ１１のソースにド
レインが接続されたＰ型ＭＯＳトランジスタＰ１２が設
けられている。なお、Ｎ型ＭＯＳトランジスタＮ１１及
びＮ１３のソースは接地に接続され、それらのドレイン
には、出力端子が接続されている。また、Ｐ型ＭＯＳト
ランジスタＰ１２のソースには、電源ＶＣＣが接続され
ている。
【００４７】更に、本実施例においては、ＮＯＲ初段回
路のＰ型ＭＯＳトランジスタＰ１１及びＮ型ＭＯＳトラ
ンジスタＮ１１のゲートに入力端子及びプルアップ抵抗
Ｒ１１が接続されている。また、プルアップ抵抗Ｒ１１
と直列接続されソースが電源ＶＣＣに接続されたＰ型Ｍ
ＯＳトランジスタＰ１３が設けられている。
路のＰ型ＭＯＳトランジスタＰ１１及びＮ型ＭＯＳトラ
ンジスタＮ１１のゲートに入力端子及びプルアップ抵抗
Ｒ１１が接続されている。また、プルアップ抵抗Ｒ１１
と直列接続されソースが電源ＶＣＣに接続されたＰ型Ｍ
ＯＳトランジスタＰ１３が設けられている。
【００４８】そして、プルアップトランジスタ制御回路
Ｃ２が、Ｐ型ＭＯＳトランジスタＰ１３のゲートとＮＯ
Ｒ初段回路内のＮ型ＭＯＳトランジスタＮ１３及びＰ型
ＭＯＳトランジスタＰ１２のゲートとの間に接続されて
いる。なお、プルアップトランジスタ制御回路Ｃ２の構
成は、プルダウントランジスタ制御回路Ｃ１と同様であ
るが、インバータＩ１は設けられておらず、ＮＡＮＤ回
路ＮＡ１は入力信号ＩＮ及び内部制御信号ＰＯＮを入力
としている。また、プルアップトランジスタ制御回路Ｃ
２には、内部制御信号ＰＯＮ１を入力としトランスファ
スイッチＴ１に接続されたインバータＩ５が設けられて
いる。
Ｃ２が、Ｐ型ＭＯＳトランジスタＰ１３のゲートとＮＯ
Ｒ初段回路内のＮ型ＭＯＳトランジスタＮ１３及びＰ型
ＭＯＳトランジスタＰ１２のゲートとの間に接続されて
いる。なお、プルアップトランジスタ制御回路Ｃ２の構
成は、プルダウントランジスタ制御回路Ｃ１と同様であ
るが、インバータＩ１は設けられておらず、ＮＡＮＤ回
路ＮＡ１は入力信号ＩＮ及び内部制御信号ＰＯＮを入力
としている。また、プルアップトランジスタ制御回路Ｃ
２には、内部制御信号ＰＯＮ１を入力としトランスファ
スイッチＴ１に接続されたインバータＩ５が設けられて
いる。
【００４９】次に、このように構成された第２の実施例
に係る入力回路の動作について説明する。入力信号ＩＮ
が開放状態の場合、電源が投入されると、内部制御信号
ＰＯＮは最初はロウであるため、プルアップトランジス
タ制御回路Ｃ２内のＮＡＮＤ回路ＮＡ１はハイ出力とな
る。これを受けインバータＩ２はロウ出力となる。そし
て、ＮＡＮＤ回路ＮＡ１及びインバータＩ２の出力をゲ
ート入力とするトランスファスイッチＴ１はオン、トラ
ンスファスイッチＴ２はオフとなる。このとき、内部制
御信号ＰＯＮに対し所定の遅延をもって伝達される内部
制御信号ＰＯＮ１もロウであるため、インバータＩ５及
びトランスファスイッチＴ１を介してインバータＩ３に
はハイが入力される。このため、インバータＩ３はロウ
出力となり、これを入力とするインバータＩ４はハイ出
力となる。
に係る入力回路の動作について説明する。入力信号ＩＮ
が開放状態の場合、電源が投入されると、内部制御信号
ＰＯＮは最初はロウであるため、プルアップトランジス
タ制御回路Ｃ２内のＮＡＮＤ回路ＮＡ１はハイ出力とな
る。これを受けインバータＩ２はロウ出力となる。そし
て、ＮＡＮＤ回路ＮＡ１及びインバータＩ２の出力をゲ
ート入力とするトランスファスイッチＴ１はオン、トラ
ンスファスイッチＴ２はオフとなる。このとき、内部制
御信号ＰＯＮに対し所定の遅延をもって伝達される内部
制御信号ＰＯＮ１もロウであるため、インバータＩ５及
びトランスファスイッチＴ１を介してインバータＩ３に
はハイが入力される。このため、インバータＩ３はロウ
出力となり、これを入力とするインバータＩ４はハイ出
力となる。
【００５０】従って、インバータＩ３の出力を受けるＰ
型ＭＯＳトランジスタＰ１３はオンとなり、入力信号Ｉ
Ｎが開放状態でも抵抗Ｒ１１及びＰ型ＭＯＳトランジス
タＰ１３を介してＮ型ＭＯＳトランジスタＮ１１及びＰ
型ＭＯＳトランジスタＰ１１のゲートの電位は電源ＶＣ
Ｃに固定される。
型ＭＯＳトランジスタＰ１３はオンとなり、入力信号Ｉ
Ｎが開放状態でも抵抗Ｒ１１及びＰ型ＭＯＳトランジス
タＰ１３を介してＮ型ＭＯＳトランジスタＮ１１及びＰ
型ＭＯＳトランジスタＰ１１のゲートの電位は電源ＶＣ
Ｃに固定される。
【００５１】一方、インバータＩ４の出力を受けるＰ型
ＭＯＳトランジスタＰ１２がオフ、Ｎ型ＭＯＳトランジ
スタＮ１３がオンとなるため、ＮＯＲ初段回路からロウ
出力の出力信号ＯＵＴが安定して供給される。
ＭＯＳトランジスタＰ１２がオフ、Ｎ型ＭＯＳトランジ
スタＮ１３がオンとなるため、ＮＯＲ初段回路からロウ
出力の出力信号ＯＵＴが安定して供給される。
【００５２】その後、内部制御信号ＰＯＮがロウからハ
イに変化すると、ＮＡＮＤ回路ＮＡ１がロウ出力となる
ため、トランスファスイッチＴ１がオフし、トランスフ
ァスイッチＴ２がオンとなる。従って、インバータＩ３
はロウ出力に、インバータＩ４はハイ出力に保持され、
入力信号ＩＮはハイに、出力信号ＯＵＴはロウに保持さ
れる。
イに変化すると、ＮＡＮＤ回路ＮＡ１がロウ出力となる
ため、トランスファスイッチＴ１がオフし、トランスフ
ァスイッチＴ２がオンとなる。従って、インバータＩ３
はロウ出力に、インバータＩ４はハイ出力に保持され、
入力信号ＩＮはハイに、出力信号ＯＵＴはロウに保持さ
れる。
【００５３】このように、入力端子ＩＮが開放状態であ
っても、本実施例の入力回路は安定した動作を行う。
っても、本実施例の入力回路は安定した動作を行う。
【００５４】次に、入力印加時の動作について説明す
る。入力端子ＩＮが印加される場合でも、電源投入後か
ら入力端子ＩＮがハイとなるまでは、前述の入力開放時
と同様の動作を行う。
る。入力端子ＩＮが印加される場合でも、電源投入後か
ら入力端子ＩＮがハイとなるまでは、前述の入力開放時
と同様の動作を行う。
【００５５】その後、外部からの印加により入力端子Ｉ
Ｎがロウ入力になると、内部制御信号ＰＯＮがハイであ
っても、入力信号ＩＮを受けるプルアップトランジスタ
制御回路Ｃ２内のＮＡＮＤ回路ＮＡ１はロウからハイ出
力となる。
Ｎがロウ入力になると、内部制御信号ＰＯＮがハイであ
っても、入力信号ＩＮを受けるプルアップトランジスタ
制御回路Ｃ２内のＮＡＮＤ回路ＮＡ１はロウからハイ出
力となる。
【００５６】このため、再びトランスファスイッチＴ１
がオンし、トランスファスイッチＴ２がオフとなる。こ
のとき、内部制御信号ＰＯＮ１はハイとなっているた
め、インバータＩ５及びトランスファースイッチＴ１を
介してインバータＩ３はロウを受けてハイを出力する。
そして、インバータＩ３の出力を受けるＰ型ＭＯＳトラ
ンジスタＰ１３はオフとなり、インバータＩ４はロウ出
力となる。また、インバータＩ４の出力を受けるＮＯＲ
初段回路内のＰ型ＭＯＳトランジスタＰ１２がオン、Ｎ
型ＭＯＳトランジスタＮ１３がオフとなる。このとき、
入力信号ＩＮの電位によりＮＯＲ初段回路内のＰ型ＭＯ
ＳトランジスタＰ１１がオン、Ｎ型ＭＯＳトランジスタ
Ｎ１１がオフとなるので、出力信号ＯＵＴはハイとな
る。
がオンし、トランスファスイッチＴ２がオフとなる。こ
のとき、内部制御信号ＰＯＮ１はハイとなっているた
め、インバータＩ５及びトランスファースイッチＴ１を
介してインバータＩ３はロウを受けてハイを出力する。
そして、インバータＩ３の出力を受けるＰ型ＭＯＳトラ
ンジスタＰ１３はオフとなり、インバータＩ４はロウ出
力となる。また、インバータＩ４の出力を受けるＮＯＲ
初段回路内のＰ型ＭＯＳトランジスタＰ１２がオン、Ｎ
型ＭＯＳトランジスタＮ１３がオフとなる。このとき、
入力信号ＩＮの電位によりＮＯＲ初段回路内のＰ型ＭＯ
ＳトランジスタＰ１１がオン、Ｎ型ＭＯＳトランジスタ
Ｎ１１がオフとなるので、出力信号ＯＵＴはハイとな
る。
【００５７】その後、外部からの印加により入力信号Ｉ
Ｎがロウからハイ、ハイからロウに変化しても、内部制
御信号ＰＯＮ１が変化せずハイを保持しているため、イ
ンバータＩ３はハイの出力を、インバータＩ４はロウの
出力を保持し続ける。このため、本実施例に係る入力回
路は外部入力印加により他の入力ピンと同様な動作を行
う。
Ｎがロウからハイ、ハイからロウに変化しても、内部制
御信号ＰＯＮ１が変化せずハイを保持しているため、イ
ンバータＩ３はハイの出力を、インバータＩ４はロウの
出力を保持し続ける。このため、本実施例に係る入力回
路は外部入力印加により他の入力ピンと同様な動作を行
う。
【００５８】このように、本実施例によれば、入力印加
時には、一度入力信号ＩＮが変位するとＰ型ＭＯＳトラ
ンジスタＰ１３がオフとなるため、漏れ電流ＩＬが流れ
なくなる。また、入力印加時に漏れ電流ＩＬが流れない
ため、抵抗Ｒ１１の抵抗値及びＰ型ＭＯＳトランジスタ
Ｐ１３のオン抵抗値を低く設定することが可能であり、
入力開放時の外来雑音も低減できる。
時には、一度入力信号ＩＮが変位するとＰ型ＭＯＳトラ
ンジスタＰ１３がオフとなるため、漏れ電流ＩＬが流れ
なくなる。また、入力印加時に漏れ電流ＩＬが流れない
ため、抵抗Ｒ１１の抵抗値及びＰ型ＭＯＳトランジスタ
Ｐ１３のオン抵抗値を低く設定することが可能であり、
入力開放時の外来雑音も低減できる。
【００５９】
【発明の効果】以上詳述したように、本発明によれば、
入力端子に入力された信号に関連付けてトランジスタの
動作を制御する制御回路を設けているので、漏れ電流及
び入力開放時の外来雑音を低減することができる。
入力端子に入力された信号に関連付けてトランジスタの
動作を制御する制御回路を設けているので、漏れ電流及
び入力開放時の外来雑音を低減することができる。
【図１】本発明の第１の実施例に係る入力回路を示す回
路図である。
路図である。
【図２】第１の実施例における入力開放時の動作を示す
タイミングチャートである。
タイミングチャートである。
【図３】第１の実施例における入力印加時の動作を示す
タイミングチャートである。
タイミングチャートである。
【図４】本発明の第２の実施例に係る入力回路を示す回
路図である。
路図である。
【図５】第１の従来例に係る入力回路を示す回路図であ
る。
る。
【図６】第１の従来例に係る入力回路における入力印加
時の動作を示すタイミングチャートである。
時の動作を示すタイミングチャートである。
【図７】第２の従来例に係る入力回路を示す回路図であ
る。
る。
【図８】第２の従来例に係る入力回路における入力印加
時の動作を示すタイミングチャートである。
時の動作を示すタイミングチャートである。
【図９】第３の従来例に係る入力回路を示す回路図であ
る。
る。
Ｐ１、Ｐ２、Ｐ１１、Ｐ１２、Ｐ１３、Ｐ２１；Ｐ型Ｍ
ＯＳトランジスタ Ｎ１、Ｎ２、Ｎ３、Ｎ１１、Ｎ１３、Ｎ２１、Ｎ２２、
Ｎ２４、Ｎ２５、Ｎ２６、Ｎ２７、Ｎ２８；Ｎ型ＭＯＳ
トランジスタ Ｒ１、Ｒ１１、Ｒ２１；抵抗 Ｃ１、Ｃ２；制御回路 Ｔ１、Ｔ２；トランスファスイッチ Ｉ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５；インバータ ＮＡ１：ＮＡＮＤ回路 ＩＬ；漏れ電流
ＯＳトランジスタ Ｎ１、Ｎ２、Ｎ３、Ｎ１１、Ｎ１３、Ｎ２１、Ｎ２２、
Ｎ２４、Ｎ２５、Ｎ２６、Ｎ２７、Ｎ２８；Ｎ型ＭＯＳ
トランジスタ Ｒ１、Ｒ１１、Ｒ２１；抵抗 Ｃ１、Ｃ２；制御回路 Ｔ１、Ｔ２；トランスファスイッチ Ｉ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５；インバータ ＮＡ１：ＮＡＮＤ回路 ＩＬ；漏れ電流
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年１０月１２日（１９９９．１０．
１２）
１２）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】
【課題を解決するための手段】本発明に係る入力回路
は、入力端子に接続された論理回路と、前記入力端子と
前記論理回路との間に一端が接続されたプルダウン抵抗
又はプルアップ抵抗と、このプルダウン抵抗又はプルア
ップ抵抗の他端と接地又は電源電位との間に接続された
トランジスタと、前記入力端子に入力された信号に関連
付けて前記トランジスタの動作を制御する制御回路と、
を有する入力回路において、前記制御回路は、一定期間
はロウでありこの一定期間を経過したときにハイとなる
第１の内部制御信号と、この第１の内部制御信号に対し
所定の遅延で変化する第２の内部制御信号と、を入力と
し、前記第１の内部制御信号及び第２の内部制御信号を
ロウ入力することで前記トランジスタをオン状態とし、
前記第１の内部制御信号及び第２の内部制御信号がハイ
へ変化し前記入力端子にハイ又はロウ入力されることに
より前記トランジスタをオフ状態とすることを特徴とす
る。
は、入力端子に接続された論理回路と、前記入力端子と
前記論理回路との間に一端が接続されたプルダウン抵抗
又はプルアップ抵抗と、このプルダウン抵抗又はプルア
ップ抵抗の他端と接地又は電源電位との間に接続された
トランジスタと、前記入力端子に入力された信号に関連
付けて前記トランジスタの動作を制御する制御回路と、
を有する入力回路において、前記制御回路は、一定期間
はロウでありこの一定期間を経過したときにハイとなる
第１の内部制御信号と、この第１の内部制御信号に対し
所定の遅延で変化する第２の内部制御信号と、を入力と
し、前記第１の内部制御信号及び第２の内部制御信号を
ロウ入力することで前記トランジスタをオン状態とし、
前記第１の内部制御信号及び第２の内部制御信号がハイ
へ変化し前記入力端子にハイ又はロウ入力されることに
より前記トランジスタをオフ状態とすることを特徴とす
る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】本発明においては、入力端子に入力された
信号に関連付けてトランジスタの動作が制御回路により
制御されるため、入力開放時の外来雑音が著しく低減さ
れると共に、漏れ電流が著しく低減される。即ち、入力
開放時にトランジスタがオン状態となると、論理回路の
入力が接地電位又は電源電位に固定されるので、入力開
放時の外来雑音が著しく低減され動作が安定する。ま
た、入力印加時にトランジスタがオフ状態となると、漏
れ電流が流れなくなる。
信号に関連付けてトランジスタの動作が制御回路により
制御されるため、入力開放時の外来雑音が著しく低減さ
れると共に、漏れ電流が著しく低減される。即ち、入力
開放時にトランジスタがオン状態となると、論理回路の
入力が接地電位又は電源電位に固定されるので、入力開
放時の外来雑音が著しく低減され動作が安定する。ま
た、入力印加時にトランジスタがオフ状態となると、漏
れ電流が流れなくなる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】削除
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】なお、本発明においては、前記プルダウン
抵抗が設けられている場合には、前記論理回路は少なく
とも前記入力端子と前記制御回路とに接続される２入力
を有するＮＡＮＤ回路であり、前記制御回路に接続され
た前記論理回路の入力には、前記トランジスタの制御信
号の反転信号が入力されてもよく、前記プルアップ抵抗
が設けられている場合には、前記論理回路は少なくとも
前記入力端子と前記制御回路とに接続される２入力を有
するＮＯＲ回路であり、前記制御回路に接続された前記
論理回路の入力には、前記トランジスタの制御信号の反
転信号が入力されてもよい。
抵抗が設けられている場合には、前記論理回路は少なく
とも前記入力端子と前記制御回路とに接続される２入力
を有するＮＡＮＤ回路であり、前記制御回路に接続され
た前記論理回路の入力には、前記トランジスタの制御信
号の反転信号が入力されてもよく、前記プルアップ抵抗
が設けられている場合には、前記論理回路は少なくとも
前記入力端子と前記制御回路とに接続される２入力を有
するＮＯＲ回路であり、前記制御回路に接続された前記
論理回路の入力には、前記トランジスタの制御信号の反
転信号が入力されてもよい。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】削除
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】削除
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】削除
フロントページの続き Ｆターム(参考） 5J032 AB02 AC04 AC16 5J056 AA01 BB33 BB49 CC00 DD13 DD28 EE07 EE13 FF07 FF08 KK00
Claims (7)
- 【請求項１】 入力端子に接続された論理回路と、前記
入力端子と前記論理回路との間に一端が接続されたプル
ダウン抵抗と、このプルダウン抵抗の他端と接地との間
に接続されたトランジスタと、前記入力端子に入力され
た信号に関連付けて前記トランジスタ及び前記論理回路
の動作を制御する制御回路と、を有することを特徴とす
る入力回路。 - 【請求項２】 入力端子に接続された論理回路と、前記
入力端子と前記論理回路との間に一端が接続されたプル
アップ抵抗と、このプルアップ抵抗の他端と電源電位と
の間に接続されたトランジスタと、前記入力端子に入力
された信号に関連付けて前記トランジスタ及び前記論理
回路の動作を制御する制御回路と、を有することを特徴
とする入力回路。 - 【請求項３】 前記制御回路には、電源投入時から一定
期間はロウでありこの一定期間を経過したときにハイと
なる第１の内部制御信号と、この第１の内部制御信号に
対し所定の遅延で変化する第２の内部制御信号と、が入
力されることを特徴とする請求項１又は２に記載の入力
回路。 - 【請求項４】 前記論理回路は、ＮＡＮＤ回路であるこ
とを特徴とする請求項１又は３に記載の入力回路。 - 【請求項５】 前記論理回路は、ＮＯＲ回路であること
を特徴とする請求項２又は３に記載の入力回路。 - 【請求項６】 前記トランジスタは、電界効果トランジ
スタであり、前記制御回路は、前記電界効果トランジス
タのゲートに接続されていることを特徴とする請求項１
乃至のいずれか１項に記載の入力回路。 - 【請求項７】 前記制御回路は、入力開放時に前記トラ
ンジスタをオン状態とし入力印加時に前記トランジスタ
をオフ状態とすることを特徴とする請求項１乃至６のい
ずれか１項に記載の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10345877A JP3005560B1 (ja) | 1998-12-04 | 1998-12-04 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10345877A JP3005560B1 (ja) | 1998-12-04 | 1998-12-04 | 入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP3005560B1 JP3005560B1 (ja) | 2000-01-31 |
| JP2000174607A true JP2000174607A (ja) | 2000-06-23 |
Family
ID=18379605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10345877A Expired - Lifetime JP3005560B1 (ja) | 1998-12-04 | 1998-12-04 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3005560B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040001270A (ko) * | 2002-06-27 | 2004-01-07 | 삼성전자주식회사 | 누설전류를 감소시킬 수 있는 데이터 전송회로 및 방법 |
| JP7509569B2 (ja) | 2020-04-28 | 2024-07-02 | ラピスセミコンダクタ株式会社 | 電源切り替え装置 |
-
1998
- 1998-12-04 JP JP10345877A patent/JP3005560B1/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040001270A (ko) * | 2002-06-27 | 2004-01-07 | 삼성전자주식회사 | 누설전류를 감소시킬 수 있는 데이터 전송회로 및 방법 |
| JP7509569B2 (ja) | 2020-04-28 | 2024-07-02 | ラピスセミコンダクタ株式会社 | 電源切り替え装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3005560B1 (ja) | 2000-01-31 |
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