JP2000174607A - 入力回路 - Google Patents
入力回路Info
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- JP2000174607A JP2000174607A JP10345877A JP34587798A JP2000174607A JP 2000174607 A JP2000174607 A JP 2000174607A JP 10345877 A JP10345877 A JP 10345877A JP 34587798 A JP34587798 A JP 34587798A JP 2000174607 A JP2000174607 A JP 2000174607A
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- transistor
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Abstract
(57)【要約】
【課題】 漏れ電流を低減することができると共に、入
力開放時の外来雑音を低減することができる入力回路を
提供する。 【解決手段】 入力回路には、相互にソース及びドレイ
ンが接続されたP型MOSトランジスタP1及びP2を
有するNAND初段回路が設けられている。NAND初
段回路には、更にP型MOSトランジスタP1のドレイ
ン及びゲートの夫々にドレイン及びゲートが接続された
N型MOSトランジスタN1が設けられている。また、
このN型MOSトランジスタN1のソースにドレインが
接続されたN型MOSトランジスタN3が設けられてい
る。更に、NAND初段回路のP型MOSトランジスタ
P1及びN型MOSトランジスタN1のゲートに入力I
N及びプルダウン抵抗R1が接続されている。また、プ
ルダウン抵抗R1と直列接続されソースが接地に接続さ
れたN型MOSトランジスタN2が設けられている。
力開放時の外来雑音を低減することができる入力回路を
提供する。 【解決手段】 入力回路には、相互にソース及びドレイ
ンが接続されたP型MOSトランジスタP1及びP2を
有するNAND初段回路が設けられている。NAND初
段回路には、更にP型MOSトランジスタP1のドレイ
ン及びゲートの夫々にドレイン及びゲートが接続された
N型MOSトランジスタN1が設けられている。また、
このN型MOSトランジスタN1のソースにドレインが
接続されたN型MOSトランジスタN3が設けられてい
る。更に、NAND初段回路のP型MOSトランジスタ
P1及びN型MOSトランジスタN1のゲートに入力I
N及びプルダウン抵抗R1が接続されている。また、プ
ルダウン抵抗R1と直列接続されソースが接地に接続さ
れたN型MOSトランジスタN2が設けられている。
Description
【0001】
【発明の属する技術分野】本発明は半導体装置の内部回
路等の入力回路に関し、特に、漏れ電流の低減を図った
入力回路に関する。
路等の入力回路に関し、特に、漏れ電流の低減を図った
入力回路に関する。
【0002】
【従来の技術】一般に、入力が開放状態となる入力回路
においては、論理回路を備えた入力初段回路の出力が不
安定となることを防止するため、プルダウン抵抗又はプ
ルアップ抵抗と入力初段回路とを並列接続する構造がと
られている。図5は第1の従来例に係る入力回路を示す
回路図である。
においては、論理回路を備えた入力初段回路の出力が不
安定となることを防止するため、プルダウン抵抗又はプ
ルアップ抵抗と入力初段回路とを並列接続する構造がと
られている。図5は第1の従来例に係る入力回路を示す
回路図である。
【0003】第1の従来例に係る入力回路には、P型M
OSトランジスタP21及びN型MOSトランジスタN
21から構成されるインバータが設けられている。そし
て、一端が接地されたプルダウン抵抗R21がP型MO
SトランジスタP21及びN型MOSトランジスタN2
1のゲートに接続されている。なお、プルダウン抵抗R
21の抵抗値は入力インピーダンスが高くなるように高
く設定されている。
OSトランジスタP21及びN型MOSトランジスタN
21から構成されるインバータが設けられている。そし
て、一端が接地されたプルダウン抵抗R21がP型MO
SトランジスタP21及びN型MOSトランジスタN2
1のゲートに接続されている。なお、プルダウン抵抗R
21の抵抗値は入力インピーダンスが高くなるように高
く設定されている。
【0004】このように構成された従来の入力回路にお
いては、入力信号INが開放状態の時、抵抗R21によ
りインバータのゲート電位がロウとなり、出力信号OU
Tがハイレベルとなるように制御される。
いては、入力信号INが開放状態の時、抵抗R21によ
りインバータのゲート電位がロウとなり、出力信号OU
Tがハイレベルとなるように制御される。
【0005】次に、第1の従来例に係る入力回路の入力
印加時における動作について説明する。図6は第1の従
来例に係る入力回路における入力印加時の動作を示すタ
イミングチャートである。
印加時における動作について説明する。図6は第1の従
来例に係る入力回路における入力印加時の動作を示すタ
イミングチャートである。
【0006】入力信号INがロウレベルの場合、図6に
示すように、開放状態の時と同様に、出力信号OUTは
ハイとなる。その後、入力信号INがロウからハイに変
化すると、入力インピーダンスが高くなるように抵抗R
21の抵抗値が高く設定されているため、入力信号IN
の電位により出力信号OUTがロウに変化する。
示すように、開放状態の時と同様に、出力信号OUTは
ハイとなる。その後、入力信号INがロウからハイに変
化すると、入力インピーダンスが高くなるように抵抗R
21の抵抗値が高く設定されているため、入力信号IN
の電位により出力信号OUTがロウに変化する。
【0007】このように、第1の従来例においては、プ
ルダウン抵抗R21の作用により入力開放時に外来雑音
が低減される。
ルダウン抵抗R21の作用により入力開放時に外来雑音
が低減される。
【0008】しかし、上述の従来の入力回路において
は、入力信号INがハイとなると、図6に示すように、
抵抗R21を介して入力端子から接地に漏れ電流ILが
流れてしまう。従って、この漏れ電流ILを抑制するた
めに抵抗R21の抵抗値を大きくする必要がある。この
ため、外来雑音の低減が不十分となっている。
は、入力信号INがハイとなると、図6に示すように、
抵抗R21を介して入力端子から接地に漏れ電流ILが
流れてしまう。従って、この漏れ電流ILを抑制するた
めに抵抗R21の抵抗値を大きくする必要がある。この
ため、外来雑音の低減が不十分となっている。
【0009】また、より外来雑音を低減できる入力回路
(第2の従来例)が知られている。図7は第2の従来例
に係る入力回路を示す回路図である。なお、図7に示す
第2の従来例において、図5に示す第1の従来例と同一
の構成要素には、同一の符号を付してその詳細な説明は
省略する。
(第2の従来例)が知られている。図7は第2の従来例
に係る入力回路を示す回路図である。なお、図7に示す
第2の従来例において、図5に示す第1の従来例と同一
の構成要素には、同一の符号を付してその詳細な説明は
省略する。
【0010】第2の従来例においては、プルダウン抵抗
R21と直列にN型MOSトランジスタN22が入力初
段回路に並列接続されている。即ち、N型MOSトラン
ジスタN22のゲートはインバータ内のP型MOSトラ
ンジスタP21及びN型MOSトランジスタN21のド
レインに接続され、そのドレインは抵抗R21を介して
インバータの入力端に接続されている。
R21と直列にN型MOSトランジスタN22が入力初
段回路に並列接続されている。即ち、N型MOSトラン
ジスタN22のゲートはインバータ内のP型MOSトラ
ンジスタP21及びN型MOSトランジスタN21のド
レインに接続され、そのドレインは抵抗R21を介して
インバータの入力端に接続されている。
【0011】このように構成された第2の従来例に係る
入力回路においては、入力信号INが開放状態の時、イ
ンバータの出力信号OUTがハイレベルとなるため、N
型MOSトランジスタN22がオンになり、入力インピ
ーダンスは抵抗R21とN型MOSトランジスタN22
のオン抵抗との直列抵抗の値となる。
入力回路においては、入力信号INが開放状態の時、イ
ンバータの出力信号OUTがハイレベルとなるため、N
型MOSトランジスタN22がオンになり、入力インピ
ーダンスは抵抗R21とN型MOSトランジスタN22
のオン抵抗との直列抵抗の値となる。
【0012】次に、第2の従来例に係る入力回路の入力
印加時における動作について説明する。図8は第2の従
来例に係る入力回路における入力印加時の動作を示すタ
イミングチャートである。
印加時における動作について説明する。図8は第2の従
来例に係る入力回路における入力印加時の動作を示すタ
イミングチャートである。
【0013】入力信号INがロウレベルの場合の動作
は、図8に示すように、開放状態の時と同様である。そ
の後、入力信号INがロウからハイレベルに変化する
と、図8に示すように、P型MOSトランジスタP21
がオフし、N型MOSトランジスタN21がオンするた
め、出力信号OUTがロウとなる。これに伴い、出力端
がゲートに接続されたN型MOSトランジスタN22が
オフとなり、入力インピーダンスは無限大となる。
は、図8に示すように、開放状態の時と同様である。そ
の後、入力信号INがロウからハイレベルに変化する
と、図8に示すように、P型MOSトランジスタP21
がオフし、N型MOSトランジスタN21がオンするた
め、出力信号OUTがロウとなる。これに伴い、出力端
がゲートに接続されたN型MOSトランジスタN22が
オフとなり、入力インピーダンスは無限大となる。
【0014】第2の従来例においては、プルダウン抵抗
R21の抵抗値を低く設定しても、入力印加時の入力イ
ンピーダンスが無限大となるので、入力開放時の外来雑
音を低減することができる。
R21の抵抗値を低く設定しても、入力印加時の入力イ
ンピーダンスが無限大となるので、入力開放時の外来雑
音を低減することができる。
【0015】しかし、入力信号INがロウからハイレベ
ルに変化する場合は、図8に示すように、必ず出力信号
OUTがロウレベルに変化するまでの期間に漏れ電流I
Lが流れてしまう。
ルに変化する場合は、図8に示すように、必ず出力信号
OUTがロウレベルに変化するまでの期間に漏れ電流I
Lが流れてしまう。
【0016】また、より一層外来雑音の低減を図った入
力回路(第3の従来例)が知られている。図9は第3の
従来例に係る入力回路を示す回路図である。なお、図9
に示す第3の従来例において、図7に示す第2の従来例
と同一の構成要素には、同一の符号を付してその詳細な
説明は省略する。
力回路(第3の従来例)が知られている。図9は第3の
従来例に係る入力回路を示す回路図である。なお、図9
に示す第3の従来例において、図7に示す第2の従来例
と同一の構成要素には、同一の符号を付してその詳細な
説明は省略する。
【0017】第3の従来例においては、第2の従来例に
おけるプルダウン抵抗R21がN型MOSトランジスタ
N24に置換されている。また、オン抵抗が大きく常に
オン状態であるN型MOSトランジスタN25乃至N2
8が、入力開放時の外来雑音低減のために、N型MOS
トランジスタN22及びN24と並列に接続されてい
る。なお、N型MOSトランジスタN25乃至N28の
ゲートは電源VCCに共通接続されている。
おけるプルダウン抵抗R21がN型MOSトランジスタ
N24に置換されている。また、オン抵抗が大きく常に
オン状態であるN型MOSトランジスタN25乃至N2
8が、入力開放時の外来雑音低減のために、N型MOS
トランジスタN22及びN24と並列に接続されてい
る。なお、N型MOSトランジスタN25乃至N28の
ゲートは電源VCCに共通接続されている。
【0018】このように構成された第3の従来例の動作
は、第2の従来例の動作と同様である。即ち、入力開放
時には、N型MOSトランジスタN24及びN22の直
列のオン抵抗とN型MOSトランジスタN25乃至N2
8の直列オン抵抗との並列抵抗が入力インピーダンスと
なり、外来雑音がより低減される。
は、第2の従来例の動作と同様である。即ち、入力開放
時には、N型MOSトランジスタN24及びN22の直
列のオン抵抗とN型MOSトランジスタN25乃至N2
8の直列オン抵抗との並列抵抗が入力インピーダンスと
なり、外来雑音がより低減される。
【0019】
【発明が解決しようとする課題】しかしながら、第3の
従来例に係る入力回路においても、入力電位がロウから
ハイに変化する場合、N型トランジスタN22のゲート
電位がハイからロウになる期間に必ず入力端子から接地
に漏れ電流ILが流れるという問題がある。この漏れ電
流ILを抑制するためには、N型MOSトランジスタN
24乃至N28をそのオン抵抗値が高くなるように設定
する必要があるが、このように設定した場合には、入力
開放時の外来雑音を十分に低減することができなくなっ
てしまう。
従来例に係る入力回路においても、入力電位がロウから
ハイに変化する場合、N型トランジスタN22のゲート
電位がハイからロウになる期間に必ず入力端子から接地
に漏れ電流ILが流れるという問題がある。この漏れ電
流ILを抑制するためには、N型MOSトランジスタN
24乃至N28をそのオン抵抗値が高くなるように設定
する必要があるが、このように設定した場合には、入力
開放時の外来雑音を十分に低減することができなくなっ
てしまう。
【0020】本発明はかかる問題点に鑑みてなされたも
のであって、漏れ電流を低減することができると共に、
入力開放時の外来雑音を低減することができる入力回路
を提供することを目的とする。
のであって、漏れ電流を低減することができると共に、
入力開放時の外来雑音を低減することができる入力回路
を提供することを目的とする。
【0021】
【課題を解決するための手段】本発明に係る入力回路
は、入力端子に接続された論理回路と、前記入力端子と
前記論理回路との間に一端が接続されたプルダウン抵抗
又はプルダウン抵抗と、このプルダウン抵抗又はプルダ
ウン抵抗の他端と接地又は電源電位との間に接続された
トランジスタと、前記入力端子に入力された信号に関連
付けて前記トランジスタ及び前記論理回路の動作を制御
する制御回路と、を有することを特徴とする。
は、入力端子に接続された論理回路と、前記入力端子と
前記論理回路との間に一端が接続されたプルダウン抵抗
又はプルダウン抵抗と、このプルダウン抵抗又はプルダ
ウン抵抗の他端と接地又は電源電位との間に接続された
トランジスタと、前記入力端子に入力された信号に関連
付けて前記トランジスタ及び前記論理回路の動作を制御
する制御回路と、を有することを特徴とする。
【0022】本発明においては、入力端子に入力された
信号に関連付けてトランジスタの動作が制御回路により
制御されるため、入力開放時の外来雑音が著しく低減さ
れると共に、漏れ電流が著しく低減される。
信号に関連付けてトランジスタの動作が制御回路により
制御されるため、入力開放時の外来雑音が著しく低減さ
れると共に、漏れ電流が著しく低減される。
【0023】また、前記制御回路には、電源投入時から
一定期間はロウでありこの一定期間を経過したときにハ
イとなる第1の内部制御信号と、この第1の内部制御信
号に対し所定の遅延で変化する第2の内部制御信号と、
が入力されてもよい。
一定期間はロウでありこの一定期間を経過したときにハ
イとなる第1の内部制御信号と、この第1の内部制御信
号に対し所定の遅延で変化する第2の内部制御信号と、
が入力されてもよい。
【0024】更に、前記論理回路は、NAND回路又は
NOR回路であってもよい。
NOR回路であってもよい。
【0025】更にまた、前記トランジスタは、電界効果
トランジスタであり、前記制御回路は、前記電界効果ト
ランジスタのゲートに接続されていてもよい。
トランジスタであり、前記制御回路は、前記電界効果ト
ランジスタのゲートに接続されていてもよい。
【0026】前記制御回路は、入力開放時に前記トラン
ジスタをオン状態とし入力印加時に前記トランジスタを
オフ状態とすることができる。
ジスタをオン状態とし入力印加時に前記トランジスタを
オフ状態とすることができる。
【0027】入力開放時にトランジスタがオン状態とな
ると、論理回路の入力が接地電位又は電源電位に固定さ
れるので、入力開放時の外来雑音が著しく低減され動作
が安定する。また、入力印加時にトランジスタがオフ状
態となると、漏れ電流が流れなくなる。
ると、論理回路の入力が接地電位又は電源電位に固定さ
れるので、入力開放時の外来雑音が著しく低減され動作
が安定する。また、入力印加時にトランジスタがオフ状
態となると、漏れ電流が流れなくなる。
【0028】
【発明の実施の形態】以下、本発明の実施例に係る入力
回路について、添付の図面を参照して具体的に説明す
る。図1は本発明の第1の実施例に係る入力回路を示す
回路図である。
回路について、添付の図面を参照して具体的に説明す
る。図1は本発明の第1の実施例に係る入力回路を示す
回路図である。
【0029】第1の実施例には、相互にソース及びドレ
インが接続されたP型MOSトランジスタP1及びP2
を有するNAND初段回路が設けられている。NAND
初段回路には、更にP型MOSトランジスタP1のドレ
イン及びゲートの夫々にドレイン及びゲートが接続され
たN型MOSトランジスタN1が設けられている。ま
た、このN型MOSトランジスタN1のソースにドレイ
ンが接続されたN型MOSトランジスタN3が設けられ
ている。なお、P型MOSトランジスタP1及びP2の
ソースには、電源VCCが接続され、それらのドレイン
には、出力端子が接続されている。また、N型MOSト
ランジスタN3のソースは接地に接続されている。
インが接続されたP型MOSトランジスタP1及びP2
を有するNAND初段回路が設けられている。NAND
初段回路には、更にP型MOSトランジスタP1のドレ
イン及びゲートの夫々にドレイン及びゲートが接続され
たN型MOSトランジスタN1が設けられている。ま
た、このN型MOSトランジスタN1のソースにドレイ
ンが接続されたN型MOSトランジスタN3が設けられ
ている。なお、P型MOSトランジスタP1及びP2の
ソースには、電源VCCが接続され、それらのドレイン
には、出力端子が接続されている。また、N型MOSト
ランジスタN3のソースは接地に接続されている。
【0030】更に、本実施例においては、NAND初段
回路のP型MOSトランジスタP1及びN型MOSトラ
ンジスタN1のゲートに入力端子及びプルダウン抵抗R
1が接続されている。また、プルダウン抵抗R1と直列
接続されソースが接地に接続されたN型MOSトランジ
スタN2が設けられている。
回路のP型MOSトランジスタP1及びN型MOSトラ
ンジスタN1のゲートに入力端子及びプルダウン抵抗R
1が接続されている。また、プルダウン抵抗R1と直列
接続されソースが接地に接続されたN型MOSトランジ
スタN2が設けられている。
【0031】更に、N型MOSトランジスタN2のゲー
トとNAND初段回路内のN型MOSトランジスタN3
及びP型MOSトランジスタP2のゲートとの間に接続
されたプルダウントランジスタ制御回路C1が設けられ
ている。プルダウントランジスタ制御回路C1には、入
力信号INを入力とするインバータI1並びにこのイン
バータI1の出力及び電源投入時に発生される内部制御
信号PONを入力とするNAND回路NA1が設けられ
ている。また、NAND回路NA1の出力を入力とする
インバータI2が設けられている。更に、NAND回路
NA1の出力をN型MOSトランジスタのゲート入力と
しインバータI2の出力をP型MOSトランジスタのゲ
ート入力とするトランスファスイッチT1が設けられ、
NAND回路NA1の出力をP型MOSトランジスタの
ゲート入力としインバータI2の出力をN型MOSトラ
ンジスタのゲート入力とするトランスファスイッチT2
が設けられている。更にまた、トランスファスイッチT
1を介し電源投入時に発生する内部制御信号PONに対
し所定の遅延をもって伝達される内部制御信号PON1
を入力とし出力がN型MOSトランジスタN2のゲート
に接続されたインバータI3が設けられている。また、
このインバータI3の出力を入力とし出力がトランスフ
ァスイッチT2並びにNAND初段回路内のP型MOS
トランジスタP2及びN型MOSトランジスタN3のゲ
ートに接続されたインバータI4が設けられている。
トとNAND初段回路内のN型MOSトランジスタN3
及びP型MOSトランジスタP2のゲートとの間に接続
されたプルダウントランジスタ制御回路C1が設けられ
ている。プルダウントランジスタ制御回路C1には、入
力信号INを入力とするインバータI1並びにこのイン
バータI1の出力及び電源投入時に発生される内部制御
信号PONを入力とするNAND回路NA1が設けられ
ている。また、NAND回路NA1の出力を入力とする
インバータI2が設けられている。更に、NAND回路
NA1の出力をN型MOSトランジスタのゲート入力と
しインバータI2の出力をP型MOSトランジスタのゲ
ート入力とするトランスファスイッチT1が設けられ、
NAND回路NA1の出力をP型MOSトランジスタの
ゲート入力としインバータI2の出力をN型MOSトラ
ンジスタのゲート入力とするトランスファスイッチT2
が設けられている。更にまた、トランスファスイッチT
1を介し電源投入時に発生する内部制御信号PONに対
し所定の遅延をもって伝達される内部制御信号PON1
を入力とし出力がN型MOSトランジスタN2のゲート
に接続されたインバータI3が設けられている。また、
このインバータI3の出力を入力とし出力がトランスフ
ァスイッチT2並びにNAND初段回路内のP型MOS
トランジスタP2及びN型MOSトランジスタN3のゲ
ートに接続されたインバータI4が設けられている。
【0032】なお、内部制御信号PONは、電源投入か
らある一定期間はロウであってこの一定期間を過ぎると
ハイとなる信号であり、内部制御信号PON1は、上述
のように内部制御信号PONに対して所定の遅延で変化
する信号である。
らある一定期間はロウであってこの一定期間を過ぎると
ハイとなる信号であり、内部制御信号PON1は、上述
のように内部制御信号PONに対して所定の遅延で変化
する信号である。
【0033】次に、このように構成された第1の実施例
に係る入力回路の動作について説明する。図2は第1の
実施例における入力開放時の動作を示すタイミングチャ
ートである。
に係る入力回路の動作について説明する。図2は第1の
実施例における入力開放時の動作を示すタイミングチャ
ートである。
【0034】入力信号INが開放状態の場合、電源が投
入されると、内部制御信号PONは最初はロウであるた
め、プルダウントランジスタ制御回路C1内のNAND
回路NA1はハイ出力となる。これを受けインバータI
2はロウ出力となる。そして、NAND回路NA1及び
インバータI2の出力をゲート入力とするトランスファ
スイッチT1はオン、トランスファスイッチT2はオフ
となる。このとき、内部制御信号PONに対し所定の遅
延をもって伝達される内部制御信号PON1もロウであ
るため、トランスファスイッチT1を介してインバータ
I3にはロウが入力される。このため、インバータI3
はハイ出力となり、これを入力とするインバータI4は
ロウ出力となる。
入されると、内部制御信号PONは最初はロウであるた
め、プルダウントランジスタ制御回路C1内のNAND
回路NA1はハイ出力となる。これを受けインバータI
2はロウ出力となる。そして、NAND回路NA1及び
インバータI2の出力をゲート入力とするトランスファ
スイッチT1はオン、トランスファスイッチT2はオフ
となる。このとき、内部制御信号PONに対し所定の遅
延をもって伝達される内部制御信号PON1もロウであ
るため、トランスファスイッチT1を介してインバータ
I3にはロウが入力される。このため、インバータI3
はハイ出力となり、これを入力とするインバータI4は
ロウ出力となる。
【0035】従って、インバータI3の出力を受けるN
型MOSトランジスタN2はオンとなり、入力信号IN
が開放状態でも抵抗R1及びN型MOSトランジスタN
2を介してN型MOSトランジスタN1及びP型MOS
トランジスタP1のゲートの電位は接地に固定される。
型MOSトランジスタN2はオンとなり、入力信号IN
が開放状態でも抵抗R1及びN型MOSトランジスタN
2を介してN型MOSトランジスタN1及びP型MOS
トランジスタP1のゲートの電位は接地に固定される。
【0036】一方、インバータI4の出力を受けるP型
MOSトランジスタP2がオン、N型MOSトランジス
タN3がオフとなるため、NAND初段回路からハイ出
力の出力信号OUTが安定して供給される。
MOSトランジスタP2がオン、N型MOSトランジス
タN3がオフとなるため、NAND初段回路からハイ出
力の出力信号OUTが安定して供給される。
【0037】その後、内部制御信号PONがロウからハ
イに変化すると、NAND回路NA1がロウ出力となる
ため、トランスファスイッチT1がオフし、トランスフ
ァスイッチT2がオンとなる。従って、インバータI3
はハイ出力に、インバータI4はロウ出力に保持され、
入力信号INはロウに、出力信号OUTはハイに保持さ
れる。
イに変化すると、NAND回路NA1がロウ出力となる
ため、トランスファスイッチT1がオフし、トランスフ
ァスイッチT2がオンとなる。従って、インバータI3
はハイ出力に、インバータI4はロウ出力に保持され、
入力信号INはロウに、出力信号OUTはハイに保持さ
れる。
【0038】このように、入力信号INが開放状態であ
っても、本実施例の入力回路は安定した動作を行う。
っても、本実施例の入力回路は安定した動作を行う。
【0039】次に、入力印加時の動作について説明す
る。図3は第1の実施例における入力印加時の動作を示
すタイミングチャートである。
る。図3は第1の実施例における入力印加時の動作を示
すタイミングチャートである。
【0040】入力信号INが印加される場合でも、電源
投入後から入力信号INがハイとなるまでは、前述の入
力開放時と同様の動作を行う。
投入後から入力信号INがハイとなるまでは、前述の入
力開放時と同様の動作を行う。
【0041】その後、外部からの印加により入力信号I
Nがハイ入力になると、これを受けるプルダウントラン
ジスタ制御回路C1内のインバータI1がハイからロウ
出力となるため、内部制御信号PONはハイであって
も、NAND回路NA1はロウからハイ出力となる。
Nがハイ入力になると、これを受けるプルダウントラン
ジスタ制御回路C1内のインバータI1がハイからロウ
出力となるため、内部制御信号PONはハイであって
も、NAND回路NA1はロウからハイ出力となる。
【0042】このため、再びトランスファスイッチT1
がオンし、トランスファスイッチT2がオフとなる。こ
のとき、内部制御信号PON1はハイとなっているた
め、インバータI3はハイを受けてロウを出力する。そ
して、インバータI3の出力を受けるN型MOSトラン
ジスタN2はオフとなり、インバータI4はハイ出力と
なる。また、インバータI4の出力を受けるNAND初
段回路内のP型MOSトランジスタP2がオフ、N型M
OSトランジスタN3がオンとなる。このとき、入力信
号INの電位によりNAND初段回路内のP型MOSト
ランジスタP1がオフ、N型MOSトランジスタN1が
オンとなるので、出力信号OUTはロウとなる。
がオンし、トランスファスイッチT2がオフとなる。こ
のとき、内部制御信号PON1はハイとなっているた
め、インバータI3はハイを受けてロウを出力する。そ
して、インバータI3の出力を受けるN型MOSトラン
ジスタN2はオフとなり、インバータI4はハイ出力と
なる。また、インバータI4の出力を受けるNAND初
段回路内のP型MOSトランジスタP2がオフ、N型M
OSトランジスタN3がオンとなる。このとき、入力信
号INの電位によりNAND初段回路内のP型MOSト
ランジスタP1がオフ、N型MOSトランジスタN1が
オンとなるので、出力信号OUTはロウとなる。
【0043】その後、外部からの印加により入力信号I
Nがハイからロウ、又はロウからハイに変化しても、内
部制御信号PON1が変化せずにハイを保持しているた
め、インバータI3はロウの出力を、インバータI4は
ハイの出力を保持し続ける。このため、本実施例に係る
入力回路は外部入力印加により他の入力ピンと同様な動
作を行う。
Nがハイからロウ、又はロウからハイに変化しても、内
部制御信号PON1が変化せずにハイを保持しているた
め、インバータI3はロウの出力を、インバータI4は
ハイの出力を保持し続ける。このため、本実施例に係る
入力回路は外部入力印加により他の入力ピンと同様な動
作を行う。
【0044】このように、本実施例によれば、入力印加
時には、一度入力信号INが変位するとN型MOSトラ
ンジスタN2がオフとなるため、漏れ電流ILが流れな
くなる。また、入力印加時に漏れ電流ILが流れないた
め、抵抗R1の抵抗値及びN型MOSトランジスタN2
のオン抵抗値を低く設定することが可能であり、入力開
放時の外来雑音も低減できる。
時には、一度入力信号INが変位するとN型MOSトラ
ンジスタN2がオフとなるため、漏れ電流ILが流れな
くなる。また、入力印加時に漏れ電流ILが流れないた
め、抵抗R1の抵抗値及びN型MOSトランジスタN2
のオン抵抗値を低く設定することが可能であり、入力開
放時の外来雑音も低減できる。
【0045】次に、本発明の第2の実施例について説明
する。本実施例においては、第1の実施例におけるNA
ND初段回路の替わりにNOR初段回路が設けられ、プ
ルダウン抵抗の替わりにプルアップ抵抗が設けられ、プ
ルダウントランジスタ制御回路の替わりにプルアップト
ランジスタ制御回路が設けられている。図4は本発明の
第2の実施例に係る入力回路を示す回路図である。な
お、図4に示す第2の実施例において、図1に示す第1
の実施例と同一の構成要素には、同一の符号を付してそ
の詳細な説明は省略する。
する。本実施例においては、第1の実施例におけるNA
ND初段回路の替わりにNOR初段回路が設けられ、プ
ルダウン抵抗の替わりにプルアップ抵抗が設けられ、プ
ルダウントランジスタ制御回路の替わりにプルアップト
ランジスタ制御回路が設けられている。図4は本発明の
第2の実施例に係る入力回路を示す回路図である。な
お、図4に示す第2の実施例において、図1に示す第1
の実施例と同一の構成要素には、同一の符号を付してそ
の詳細な説明は省略する。
【0046】第2の実施例には、相互にソース及びドレ
インが接続されたN型MOSトランジスタN11及びN
13を有するNOR初段回路が設けられている。NOR
初段回路には、更にN型MOSトランジスタN11のド
レイン及びゲートの夫々にドレイン及びゲートが接続さ
れたP型MOSトランジスタP11が設けられている。
また、このP型MOSトランジスタP11のソースにド
レインが接続されたP型MOSトランジスタP12が設
けられている。なお、N型MOSトランジスタN11及
びN13のソースは接地に接続され、それらのドレイン
には、出力端子が接続されている。また、P型MOSト
ランジスタP12のソースには、電源VCCが接続され
ている。
インが接続されたN型MOSトランジスタN11及びN
13を有するNOR初段回路が設けられている。NOR
初段回路には、更にN型MOSトランジスタN11のド
レイン及びゲートの夫々にドレイン及びゲートが接続さ
れたP型MOSトランジスタP11が設けられている。
また、このP型MOSトランジスタP11のソースにド
レインが接続されたP型MOSトランジスタP12が設
けられている。なお、N型MOSトランジスタN11及
びN13のソースは接地に接続され、それらのドレイン
には、出力端子が接続されている。また、P型MOSト
ランジスタP12のソースには、電源VCCが接続され
ている。
【0047】更に、本実施例においては、NOR初段回
路のP型MOSトランジスタP11及びN型MOSトラ
ンジスタN11のゲートに入力端子及びプルアップ抵抗
R11が接続されている。また、プルアップ抵抗R11
と直列接続されソースが電源VCCに接続されたP型M
OSトランジスタP13が設けられている。
路のP型MOSトランジスタP11及びN型MOSトラ
ンジスタN11のゲートに入力端子及びプルアップ抵抗
R11が接続されている。また、プルアップ抵抗R11
と直列接続されソースが電源VCCに接続されたP型M
OSトランジスタP13が設けられている。
【0048】そして、プルアップトランジスタ制御回路
C2が、P型MOSトランジスタP13のゲートとNO
R初段回路内のN型MOSトランジスタN13及びP型
MOSトランジスタP12のゲートとの間に接続されて
いる。なお、プルアップトランジスタ制御回路C2の構
成は、プルダウントランジスタ制御回路C1と同様であ
るが、インバータI1は設けられておらず、NAND回
路NA1は入力信号IN及び内部制御信号PONを入力
としている。また、プルアップトランジスタ制御回路C
2には、内部制御信号PON1を入力としトランスファ
スイッチT1に接続されたインバータI5が設けられて
いる。
C2が、P型MOSトランジスタP13のゲートとNO
R初段回路内のN型MOSトランジスタN13及びP型
MOSトランジスタP12のゲートとの間に接続されて
いる。なお、プルアップトランジスタ制御回路C2の構
成は、プルダウントランジスタ制御回路C1と同様であ
るが、インバータI1は設けられておらず、NAND回
路NA1は入力信号IN及び内部制御信号PONを入力
としている。また、プルアップトランジスタ制御回路C
2には、内部制御信号PON1を入力としトランスファ
スイッチT1に接続されたインバータI5が設けられて
いる。
【0049】次に、このように構成された第2の実施例
に係る入力回路の動作について説明する。入力信号IN
が開放状態の場合、電源が投入されると、内部制御信号
PONは最初はロウであるため、プルアップトランジス
タ制御回路C2内のNAND回路NA1はハイ出力とな
る。これを受けインバータI2はロウ出力となる。そし
て、NAND回路NA1及びインバータI2の出力をゲ
ート入力とするトランスファスイッチT1はオン、トラ
ンスファスイッチT2はオフとなる。このとき、内部制
御信号PONに対し所定の遅延をもって伝達される内部
制御信号PON1もロウであるため、インバータI5及
びトランスファスイッチT1を介してインバータI3に
はハイが入力される。このため、インバータI3はロウ
出力となり、これを入力とするインバータI4はハイ出
力となる。
に係る入力回路の動作について説明する。入力信号IN
が開放状態の場合、電源が投入されると、内部制御信号
PONは最初はロウであるため、プルアップトランジス
タ制御回路C2内のNAND回路NA1はハイ出力とな
る。これを受けインバータI2はロウ出力となる。そし
て、NAND回路NA1及びインバータI2の出力をゲ
ート入力とするトランスファスイッチT1はオン、トラ
ンスファスイッチT2はオフとなる。このとき、内部制
御信号PONに対し所定の遅延をもって伝達される内部
制御信号PON1もロウであるため、インバータI5及
びトランスファスイッチT1を介してインバータI3に
はハイが入力される。このため、インバータI3はロウ
出力となり、これを入力とするインバータI4はハイ出
力となる。
【0050】従って、インバータI3の出力を受けるP
型MOSトランジスタP13はオンとなり、入力信号I
Nが開放状態でも抵抗R11及びP型MOSトランジス
タP13を介してN型MOSトランジスタN11及びP
型MOSトランジスタP11のゲートの電位は電源VC
Cに固定される。
型MOSトランジスタP13はオンとなり、入力信号I
Nが開放状態でも抵抗R11及びP型MOSトランジス
タP13を介してN型MOSトランジスタN11及びP
型MOSトランジスタP11のゲートの電位は電源VC
Cに固定される。
【0051】一方、インバータI4の出力を受けるP型
MOSトランジスタP12がオフ、N型MOSトランジ
スタN13がオンとなるため、NOR初段回路からロウ
出力の出力信号OUTが安定して供給される。
MOSトランジスタP12がオフ、N型MOSトランジ
スタN13がオンとなるため、NOR初段回路からロウ
出力の出力信号OUTが安定して供給される。
【0052】その後、内部制御信号PONがロウからハ
イに変化すると、NAND回路NA1がロウ出力となる
ため、トランスファスイッチT1がオフし、トランスフ
ァスイッチT2がオンとなる。従って、インバータI3
はロウ出力に、インバータI4はハイ出力に保持され、
入力信号INはハイに、出力信号OUTはロウに保持さ
れる。
イに変化すると、NAND回路NA1がロウ出力となる
ため、トランスファスイッチT1がオフし、トランスフ
ァスイッチT2がオンとなる。従って、インバータI3
はロウ出力に、インバータI4はハイ出力に保持され、
入力信号INはハイに、出力信号OUTはロウに保持さ
れる。
【0053】このように、入力端子INが開放状態であ
っても、本実施例の入力回路は安定した動作を行う。
っても、本実施例の入力回路は安定した動作を行う。
【0054】次に、入力印加時の動作について説明す
る。入力端子INが印加される場合でも、電源投入後か
ら入力端子INがハイとなるまでは、前述の入力開放時
と同様の動作を行う。
る。入力端子INが印加される場合でも、電源投入後か
ら入力端子INがハイとなるまでは、前述の入力開放時
と同様の動作を行う。
【0055】その後、外部からの印加により入力端子I
Nがロウ入力になると、内部制御信号PONがハイであ
っても、入力信号INを受けるプルアップトランジスタ
制御回路C2内のNAND回路NA1はロウからハイ出
力となる。
Nがロウ入力になると、内部制御信号PONがハイであ
っても、入力信号INを受けるプルアップトランジスタ
制御回路C2内のNAND回路NA1はロウからハイ出
力となる。
【0056】このため、再びトランスファスイッチT1
がオンし、トランスファスイッチT2がオフとなる。こ
のとき、内部制御信号PON1はハイとなっているた
め、インバータI5及びトランスファースイッチT1を
介してインバータI3はロウを受けてハイを出力する。
そして、インバータI3の出力を受けるP型MOSトラ
ンジスタP13はオフとなり、インバータI4はロウ出
力となる。また、インバータI4の出力を受けるNOR
初段回路内のP型MOSトランジスタP12がオン、N
型MOSトランジスタN13がオフとなる。このとき、
入力信号INの電位によりNOR初段回路内のP型MO
SトランジスタP11がオン、N型MOSトランジスタ
N11がオフとなるので、出力信号OUTはハイとな
る。
がオンし、トランスファスイッチT2がオフとなる。こ
のとき、内部制御信号PON1はハイとなっているた
め、インバータI5及びトランスファースイッチT1を
介してインバータI3はロウを受けてハイを出力する。
そして、インバータI3の出力を受けるP型MOSトラ
ンジスタP13はオフとなり、インバータI4はロウ出
力となる。また、インバータI4の出力を受けるNOR
初段回路内のP型MOSトランジスタP12がオン、N
型MOSトランジスタN13がオフとなる。このとき、
入力信号INの電位によりNOR初段回路内のP型MO
SトランジスタP11がオン、N型MOSトランジスタ
N11がオフとなるので、出力信号OUTはハイとな
る。
【0057】その後、外部からの印加により入力信号I
Nがロウからハイ、ハイからロウに変化しても、内部制
御信号PON1が変化せずハイを保持しているため、イ
ンバータI3はハイの出力を、インバータI4はロウの
出力を保持し続ける。このため、本実施例に係る入力回
路は外部入力印加により他の入力ピンと同様な動作を行
う。
Nがロウからハイ、ハイからロウに変化しても、内部制
御信号PON1が変化せずハイを保持しているため、イ
ンバータI3はハイの出力を、インバータI4はロウの
出力を保持し続ける。このため、本実施例に係る入力回
路は外部入力印加により他の入力ピンと同様な動作を行
う。
【0058】このように、本実施例によれば、入力印加
時には、一度入力信号INが変位するとP型MOSトラ
ンジスタP13がオフとなるため、漏れ電流ILが流れ
なくなる。また、入力印加時に漏れ電流ILが流れない
ため、抵抗R11の抵抗値及びP型MOSトランジスタ
P13のオン抵抗値を低く設定することが可能であり、
入力開放時の外来雑音も低減できる。
時には、一度入力信号INが変位するとP型MOSトラ
ンジスタP13がオフとなるため、漏れ電流ILが流れ
なくなる。また、入力印加時に漏れ電流ILが流れない
ため、抵抗R11の抵抗値及びP型MOSトランジスタ
P13のオン抵抗値を低く設定することが可能であり、
入力開放時の外来雑音も低減できる。
【0059】
【発明の効果】以上詳述したように、本発明によれば、
入力端子に入力された信号に関連付けてトランジスタの
動作を制御する制御回路を設けているので、漏れ電流及
び入力開放時の外来雑音を低減することができる。
入力端子に入力された信号に関連付けてトランジスタの
動作を制御する制御回路を設けているので、漏れ電流及
び入力開放時の外来雑音を低減することができる。
【図1】本発明の第1の実施例に係る入力回路を示す回
路図である。
路図である。
【図2】第1の実施例における入力開放時の動作を示す
タイミングチャートである。
タイミングチャートである。
【図3】第1の実施例における入力印加時の動作を示す
タイミングチャートである。
タイミングチャートである。
【図4】本発明の第2の実施例に係る入力回路を示す回
路図である。
路図である。
【図5】第1の従来例に係る入力回路を示す回路図であ
る。
る。
【図6】第1の従来例に係る入力回路における入力印加
時の動作を示すタイミングチャートである。
時の動作を示すタイミングチャートである。
【図7】第2の従来例に係る入力回路を示す回路図であ
る。
る。
【図8】第2の従来例に係る入力回路における入力印加
時の動作を示すタイミングチャートである。
時の動作を示すタイミングチャートである。
【図9】第3の従来例に係る入力回路を示す回路図であ
る。
る。
P1、P2、P11、P12、P13、P21;P型M
OSトランジスタ N1、N2、N3、N11、N13、N21、N22、
N24、N25、N26、N27、N28;N型MOS
トランジスタ R1、R11、R21;抵抗 C1、C2;制御回路 T1、T2;トランスファスイッチ I1、I2、I3、I4、I5;インバータ NA1:NAND回路 IL;漏れ電流
OSトランジスタ N1、N2、N3、N11、N13、N21、N22、
N24、N25、N26、N27、N28;N型MOS
トランジスタ R1、R11、R21;抵抗 C1、C2;制御回路 T1、T2;トランスファスイッチ I1、I2、I3、I4、I5;インバータ NA1:NAND回路 IL;漏れ電流
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成11年10月12日(1999.10.
12)
12)
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0021
【補正方法】変更
【補正内容】
【0021】
【課題を解決するための手段】本発明に係る入力回路
は、入力端子に接続された論理回路と、前記入力端子と
前記論理回路との間に一端が接続されたプルダウン抵抗
又はプルアップ抵抗と、このプルダウン抵抗又はプルア
ップ抵抗の他端と接地又は電源電位との間に接続された
トランジスタと、前記入力端子に入力された信号に関連
付けて前記トランジスタの動作を制御する制御回路と、
を有する入力回路において、前記制御回路は、一定期間
はロウでありこの一定期間を経過したときにハイとなる
第1の内部制御信号と、この第1の内部制御信号に対し
所定の遅延で変化する第2の内部制御信号と、を入力と
し、前記第1の内部制御信号及び第2の内部制御信号を
ロウ入力することで前記トランジスタをオン状態とし、
前記第1の内部制御信号及び第2の内部制御信号がハイ
へ変化し前記入力端子にハイ又はロウ入力されることに
より前記トランジスタをオフ状態とすることを特徴とす
る。
は、入力端子に接続された論理回路と、前記入力端子と
前記論理回路との間に一端が接続されたプルダウン抵抗
又はプルアップ抵抗と、このプルダウン抵抗又はプルア
ップ抵抗の他端と接地又は電源電位との間に接続された
トランジスタと、前記入力端子に入力された信号に関連
付けて前記トランジスタの動作を制御する制御回路と、
を有する入力回路において、前記制御回路は、一定期間
はロウでありこの一定期間を経過したときにハイとなる
第1の内部制御信号と、この第1の内部制御信号に対し
所定の遅延で変化する第2の内部制御信号と、を入力と
し、前記第1の内部制御信号及び第2の内部制御信号を
ロウ入力することで前記トランジスタをオン状態とし、
前記第1の内部制御信号及び第2の内部制御信号がハイ
へ変化し前記入力端子にハイ又はロウ入力されることに
より前記トランジスタをオフ状態とすることを特徴とす
る。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0022
【補正方法】変更
【補正内容】
【0022】本発明においては、入力端子に入力された
信号に関連付けてトランジスタの動作が制御回路により
制御されるため、入力開放時の外来雑音が著しく低減さ
れると共に、漏れ電流が著しく低減される。即ち、入力
開放時にトランジスタがオン状態となると、論理回路の
入力が接地電位又は電源電位に固定されるので、入力開
放時の外来雑音が著しく低減され動作が安定する。ま
た、入力印加時にトランジスタがオフ状態となると、漏
れ電流が流れなくなる。
信号に関連付けてトランジスタの動作が制御回路により
制御されるため、入力開放時の外来雑音が著しく低減さ
れると共に、漏れ電流が著しく低減される。即ち、入力
開放時にトランジスタがオン状態となると、論理回路の
入力が接地電位又は電源電位に固定されるので、入力開
放時の外来雑音が著しく低減され動作が安定する。ま
た、入力印加時にトランジスタがオフ状態となると、漏
れ電流が流れなくなる。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0023
【補正方法】削除
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】0024
【補正方法】変更
【補正内容】
【0024】なお、本発明においては、前記プルダウン
抵抗が設けられている場合には、前記論理回路は少なく
とも前記入力端子と前記制御回路とに接続される2入力
を有するNAND回路であり、前記制御回路に接続され
た前記論理回路の入力には、前記トランジスタの制御信
号の反転信号が入力されてもよく、前記プルアップ抵抗
が設けられている場合には、前記論理回路は少なくとも
前記入力端子と前記制御回路とに接続される2入力を有
するNOR回路であり、前記制御回路に接続された前記
論理回路の入力には、前記トランジスタの制御信号の反
転信号が入力されてもよい。
抵抗が設けられている場合には、前記論理回路は少なく
とも前記入力端子と前記制御回路とに接続される2入力
を有するNAND回路であり、前記制御回路に接続され
た前記論理回路の入力には、前記トランジスタの制御信
号の反転信号が入力されてもよく、前記プルアップ抵抗
が設けられている場合には、前記論理回路は少なくとも
前記入力端子と前記制御回路とに接続される2入力を有
するNOR回路であり、前記制御回路に接続された前記
論理回路の入力には、前記トランジスタの制御信号の反
転信号が入力されてもよい。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】0025
【補正方法】削除
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】0026
【補正方法】削除
【手続補正8】
【補正対象書類名】明細書
【補正対象項目名】0027
【補正方法】削除
フロントページの続き Fターム(参考) 5J032 AB02 AC04 AC16 5J056 AA01 BB33 BB49 CC00 DD13 DD28 EE07 EE13 FF07 FF08 KK00
Claims (7)
- 【請求項1】 入力端子に接続された論理回路と、前記
入力端子と前記論理回路との間に一端が接続されたプル
ダウン抵抗と、このプルダウン抵抗の他端と接地との間
に接続されたトランジスタと、前記入力端子に入力され
た信号に関連付けて前記トランジスタ及び前記論理回路
の動作を制御する制御回路と、を有することを特徴とす
る入力回路。 - 【請求項2】 入力端子に接続された論理回路と、前記
入力端子と前記論理回路との間に一端が接続されたプル
アップ抵抗と、このプルアップ抵抗の他端と電源電位と
の間に接続されたトランジスタと、前記入力端子に入力
された信号に関連付けて前記トランジスタ及び前記論理
回路の動作を制御する制御回路と、を有することを特徴
とする入力回路。 - 【請求項3】 前記制御回路には、電源投入時から一定
期間はロウでありこの一定期間を経過したときにハイと
なる第1の内部制御信号と、この第1の内部制御信号に
対し所定の遅延で変化する第2の内部制御信号と、が入
力されることを特徴とする請求項1又は2に記載の入力
回路。 - 【請求項4】 前記論理回路は、NAND回路であるこ
とを特徴とする請求項1又は3に記載の入力回路。 - 【請求項5】 前記論理回路は、NOR回路であること
を特徴とする請求項2又は3に記載の入力回路。 - 【請求項6】 前記トランジスタは、電界効果トランジ
スタであり、前記制御回路は、前記電界効果トランジス
タのゲートに接続されていることを特徴とする請求項1
乃至のいずれか1項に記載の入力回路。 - 【請求項7】 前記制御回路は、入力開放時に前記トラ
ンジスタをオン状態とし入力印加時に前記トランジスタ
をオフ状態とすることを特徴とする請求項1乃至6のい
ずれか1項に記載の入力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10345877A JP3005560B1 (ja) | 1998-12-04 | 1998-12-04 | 入力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10345877A JP3005560B1 (ja) | 1998-12-04 | 1998-12-04 | 入力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP3005560B1 JP3005560B1 (ja) | 2000-01-31 |
JP2000174607A true JP2000174607A (ja) | 2000-06-23 |
Family
ID=18379605
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10345877A Expired - Lifetime JP3005560B1 (ja) | 1998-12-04 | 1998-12-04 | 入力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3005560B1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20040001270A (ko) * | 2002-06-27 | 2004-01-07 | 삼성전자주식회사 | 누설전류를 감소시킬 수 있는 데이터 전송회로 및 방법 |
JP7509569B2 (ja) | 2020-04-28 | 2024-07-02 | ラピスセミコンダクタ株式会社 | 電源切り替え装置 |
-
1998
- 1998-12-04 JP JP10345877A patent/JP3005560B1/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20040001270A (ko) * | 2002-06-27 | 2004-01-07 | 삼성전자주식회사 | 누설전류를 감소시킬 수 있는 데이터 전송회로 및 방법 |
JP7509569B2 (ja) | 2020-04-28 | 2024-07-02 | ラピスセミコンダクタ株式会社 | 電源切り替え装置 |
Also Published As
Publication number | Publication date |
---|---|
JP3005560B1 (ja) | 2000-01-31 |
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