JP2004032733A - データ伝送回路およびデータ伝送法 - Google Patents
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Abstract
【課題】入力データによる漏れ電流が生じないデータ伝送回路およびデータ伝送法を提供する。
【解決手段】電源電圧レベルを受信する電源ノードと、制御信号を発する制御回路と、前記制御信号に応じて前記出力端の電圧レベルを前記電源電圧レベルにプルアップしたり、または前記データを前記出力端に伝送する伝送回路とを備える入力端と出力端とを備え、前記入力端に入力されるデータを前記出力端に伝送するデータ伝送回路とし、前記伝送回路は活性化された前記制御信号に応じて前記入力端に入力されるデータと関係なく、または前記入力端が開放される場合にも、前記出力端を前記電源電圧レベルにプルアップし、そして、前記伝送回路は非活性化された前記制御信号に応じて前記出力端に前記データを伝送する。
【選択図】 図５
【解決手段】電源電圧レベルを受信する電源ノードと、制御信号を発する制御回路と、前記制御信号に応じて前記出力端の電圧レベルを前記電源電圧レベルにプルアップしたり、または前記データを前記出力端に伝送する伝送回路とを備える入力端と出力端とを備え、前記入力端に入力されるデータを前記出力端に伝送するデータ伝送回路とし、前記伝送回路は活性化された前記制御信号に応じて前記入力端に入力されるデータと関係なく、または前記入力端が開放される場合にも、前記出力端を前記電源電圧レベルにプルアップし、そして、前記伝送回路は非活性化された前記制御信号に応じて前記出力端に前記データを伝送する。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明はデータ伝送回路およびデータ伝送法に係り、より詳細にはデータを伝送する場合に生じる漏れ電流を除去できるデータ伝送回路およびデータ伝送法に関する。
【０００２】
【従来の技術】
図１は従来のプルアップ入力回路を示す。図１を参照すれば、プルアップ入力回路１０は、入力パッド１３、保護回路１５、プルアップトランジスタ１７および入力バッファ１９を備える。
入力ピン１１にいかなる信号も入力されていない場合（これを「開放」という）、プルアップ入力回路１０は、出力信号ＶＯＵＴのレベルを電源電圧ＶＤＤレベルにプルアップする。そして、入力ピン１１に「ロー（ｌｏｗ）」レベルの信号または「ハイ（ｈｉｇｈ）」レベルの信号が印加される場合、プルアップ入力回路１０は「ロー」または「ハイ」を出力する。
【０００３】
しかし、入力ピン１１に「ロー」信号が印加される場合、所定量の漏れ電流がプルアップトランジスタ１７を通じて流れるという問題点がある。前記漏れ電流を減らすために、プルアップトランジスタ１７のターンオン抵抗を大きく設計するが、根本的に前記漏れ電流を除去できない。
図２は従来のプルダウン入力回路を示す。図２を参照すれば、プルダウン入力回路２０は、入力パッド２３、保護回路２５、プルダウントランジスタ２７および入力バッファ２９を備える。入力ピン２１に「ハイ」レベルの信号が印加される場合、所定量の漏れ電流がプルダウントランジスタ２７を通じて流れるという問題点がある。
【０００４】
図３は従来のプルアップ出力回路を示す。図３のプルアップ出力回路３０は、出力バッファ３１、プルアップトランジスタ３３、保護回路３５および出力パッド３７を備える。入力信号ＶＩＮが「ロー」レベルである場合、所定量の漏れ電流はプルアップトランジスタ３３を通じて流れるという問題点がある。
図４は従来のプルダウン出力回路を示す。図４のプルダウン出力回路４０は、出力バッファ４１、プルダウントランジスタ４３、保護回路４５および出力パッド４７を備える。入力信号ＶＩＮが「ハイ」である場合、所定量の漏れ電流は、プルダウントランジスタ４３を通じて流れるという問題点がある。
【０００５】
【発明が解決しようとする課題】
よって、本発明がなそうとする技術的な課題は、ユーザがアプリケーションにより入力ピンを開放したり、前記入力ピンにデータを入力する場合にも、入力データによる漏れ電流が生じないデータ伝送回路、およびデータ伝送法を提供することである。
【０００６】
【課題を解決するための手段】
前記技術的課題を達成するための入力端と出力端とを備え、前記入力端に入力されるデータを前記出力端に伝送するデータ伝送回路は、電源電圧レベルを受信する電源ノードと、制御信号を発する制御回路と、前記制御信号に応じて前記出力端の電圧レベルを前記電源電圧レベルにプルアップしたり、または前記データを前記出力端に伝送する伝送回路とを備える。
【０００７】
前記伝送回路は、活性化された前記制御信号に応じて、前記入力端に入力されるデータと関係なく、または前記入力端が開放される場合にも、前記出力端を前記電源電圧レベルにプルアップする。
前記伝送回路は、非活性化された前記制御信号に応じて前記データを前記出力端に伝送する。
【０００８】
前記技術的課題を達成するための入力端と出力端とを備え、前記入力端に入力されるデータを前記出力端に伝送するデータ伝送回路は、接地電圧レベルを有する接地ノードと、制御信号を発する制御回路と、前記制御信号に応じて前記出力端の電圧レベルを前記接地電源レベルにプルダウンしたり、または前記データを前記出力端に伝送する伝送回路と、を備える。
【０００９】
前記伝送回路は、非活性化された前記制御信号に応じて前記入力端に入力される前記データと関係なく、または前記入力端が開放される場合にも、前記出力端の電圧レベルを前記接地電源レベルにプルダウンする。
前記伝送回路は、活性化された前記制御信号に応じて前記データを前記出力端に伝送する。
【００１０】
前記技術的課題を達成するための、入力端に入力されるデータを出力端に伝送するデータ伝送法は、電源電圧レベルの電圧を受信する段階と、制御信号を発する段階と、前記制御信号に応じて前記出力端の電圧レベルを前記電源電圧レベルにプルアップしたり、または前記データを前記出力端に伝送する段階と、を備える。
【００１１】
前記伝送する段階は、活性化された前記制御信号に応じて前記入力端に入力される前記データと関係なく、または前記入力端が開放される場合にも、前記出力端の電圧レベルを前記電源電圧レベルにプルアップする。
前記伝送する段階は、非活性化された前記制御信号に応じて前記データを前記出力端に伝送する。
【００１２】
前記技術的課題を達成するための、入力端に入力されるデータを出力端に伝送するデータ伝送法は、接地電源レベルの電圧を受信する段階と、制御信号を発する段階と、前記制御信号に応じて前記出力端の電圧レベルを前記接地電源レベルにプルダウンしたり、または前記データを前記出力端に伝送する段階と、を備える。
【００１３】
前記伝送する段階は、非活性化された前記制御信号に応じて前記入力端に入力される前記データと関係なく、または前記入力端が開放される場合にも、前記出力端の電圧レベルを前記接地電源レベルにプルダウンする。
前記伝送する段階は、活性化された前記制御信号に応じて前記データを前記出力端に伝送する。
【００１４】
前記技術的課題を達成するための入力端と出力端とを備え、前記入力端に入力されるデータを前記出力端に伝送するデータ伝送回路は、プルアップモードと、ノーマルモードとを備え、前記プルアップモードにて前記出力端の電圧レベルは電源電圧レベルにプルアップされ、前記ノーマルモードにて前記データは前記出力端に伝送される。
【００１５】
前記プルアップモードにて前記入力端が開放されている場合、前記出力端の電圧レベルは前記電源電圧レベルにプルアップされる。
前記技術的課題を達成するための、入力端に入力されるデータを出力端に伝送するデータ伝送法は、現在モードがプルアップモードまたはノーマルモードを判断する段階と、前記プルアップモードにて前記出力端の電圧レベルは電源電圧レベルにプルアップされ、前記ノーマルモードにて前記データは前記出力端に伝送される段階と、を備える。
【００１６】
前記プルアップモードにて前記入力端が開放されている場合、前記出力端の電圧レベルは前記電源電圧レベルにプルアップされる。
前記技術的課題を達成するための入力端と出力端とを備え、前記入力端に入力されるデータを前記出力端に伝送するデータ伝送回路は、プルダウンモードと、ノーマルモードを備え、前記プルダウンモードにて前記出力端の電圧レベルは電源電圧レベルにプルアップされ、前記ノーマルモードにて前記データは前記出力端に伝送される。
前記プルダウンモードにて前記入力端が開放されている場合、前記出力端の電圧レベルは前記電源電圧レベルにプルダウンされる。
【００１７】
前記技術的課題を達成するための、入力端に入力されるデータを出力端に伝送するデータ伝送法は、現在モードがプルダウンモードであるかノーマルモードであるかを判断する段階と、前記プルダウンモードにて前記出力端の電圧レベルは接地電源レベルにプルダウンされ、前記ノーマルモードにて前記データは前記出力端に伝送される段階と、を備える。
前記プルダウンモードにて前記入力端が開放されている場合、前記出力端の電圧レベルは前記接地電源レベルにプルダウンされる。
【００１８】
【発明の実施の形態】
本発明と本発明の動作上のメリット、および本発明の実施により達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面および添付図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して、本発明の望ましい実施例を説明することにより、本発明を詳細に説明する。各図面に示された同じ参照符号は同じ構成部材を示す。
【００１９】
図５は本発明の実施例による第１データ伝送回路を示す。図５の第１データ伝送回路５０は、入力パッド５２、保護回路５３、伝送回路５４、入力バッファ５８および制御回路５９を備える。伝送回路５４はプルアップ回路５５およびインバータ５６を備える。プルアップ回路５５はＮＯＲゲートに具現される。
第１データ伝送回路５０は、半導体チップより設けられてパッケージングされうる。従って、入力ピン５１は、入力されるデータＶＩＮを第１データ伝送回路５０の内部に伝送するための外部端子である。入力パッド５２は、入力ピン５１と電気的に接続される。第１データ伝送回路５０は、データを入出力するための回路を含む。
【００２０】
保護回路５３は、静電気などによる過度な電圧が入力パッド５２に入力される場合、内部回路５４，５８，５９を保護するための回路である。
伝送回路５４は制御信号ＶＣおよびデータＶＩＮを受信し、制御信号ＶＣの論理状態（例えば、論理「ハイ」または論理「ロー」）により、入力データＶＩＮを出力端５７に伝送したり、出力端５７を電源電圧レベルにプルアップする。
入力バッファ５８は、伝送回路５４の出力信号ＶＯＵＴを受信してバッファリングし、その結果ＶＯＵＴを必要とする所定の回路に出力する。制御回路５９は、制御信号ＶＣを伝送回路５４のプルアップ回路５５に出力する。制御信号ＶＣは伝送回路５４のデータ伝送動作を制御する。
【００２１】
図９は、図５に示されたプルアップ回路の回路図である。図９を参照すれば、プルアップ回路５５は、２つのＰＭＯＳトランジスタ９３，９５と２つのＮＭＯＳトランジスタ９１，９７とを備える。
ＰＭＯＳトランジスタ９３は電源電圧ＶＤＤとノード９２との間に接続され、データＶＩＮはトランジスタ９３のゲートに入力される。ＰＭＯＳトランジスタ９５はノード９２とノード９４間に接続され、制御信号ＶＣはＰＭＯＳトランジスタ９５のゲートに入力される。ここで、ノード９４の出力信号はＶＯである。ＮＭＯＳトランジスタ９１，９７それぞれは、ノード９４と接地電源ＶＳＳとの間に接続され、データＶＩＮはＮＭＯＳトランジスタ９１のゲートに入力され、制御信号ＶＣはＮＭＯＳトランジスタ９７のゲートに入力される。
【００２２】
図１１は、図５の第１データ伝送回路の入出力関係を示す。図５、図９および図１１を参照して、第１データ伝送回路５０の動作が詳細に説明される。
まず、制御信号ＶＣが非活性化（例えば、論理「ロー」）され、データＶＩＮがローである場合、２つのＰＭＯＳトランジスタ９３，９５はターンオンされ、２つのＮＭＯＳトランジスタ９１，９７はターンオフされる。
【００２３】
従って、ノード９４の出力信号ＶＯは「ハイ」であり、インバータ５６の出力信号ＶＯＵＴは「ロー」である。ここで、「ハイ」または電源電圧ＶＤＤレベルは「１」を示し、「ロー」または接地電源ＶＳＳレベルは「０」を示す。
伝送回路５４は「ロー」である入力データＶＩＮを出力端５７に伝送するので、入力バッファ５８は、伝送回路５４の出力信号ＶＯＵＴをバッファリングして「ロー」を出力する。
【００２４】
そして、制御信号ＶＣが非活性化を保持する間、データＶＩＮが「ハイ」である場合、ＰＭＯＳトランジスタ９３はターンオフされ、ＮＭＯＳトランジスタ９１はターンオンされるので、ノード９４の出力信号ＶＯは「ロー」であり、インバータ５６の出力信号ＶＯＵＴは「ハイ」である。伝送回路５４は「ハイ」である入力データＶＩＮを出力端５７に伝送するので、入力バッファ５８は、伝送回路５４の出力信号ＶＯＵＴをバッファリングして「ハイ」を出力する。
そして、制御信号ＶＣが非活性化を保持する間、入力ピン５１が開放される場合、伝送回路５４の出力信号ＶＯＵＴまたは第１データ伝送回路５０の出力信号ＶＯＵＴは設定されない。
【００２５】
次に、制御信号ＶＣが活性化（例えば、論理「ハイ」）される場合、ＮＭＯＳトランジスタ９７はターンオンされるので、データＶＩＮの状態（「ロー」または「ハイ」）に関係なくノード９４の出力信号ＶＯは「ロー」であり、インバータ５６の出力信号ＶＯＵＴは「ハイ」である。従って、伝送回路５４の出力信号ＶＯＵＴは「ハイ」であり、入力バッファ５８は伝送回路５４の出力信号ＶＯＵＴをバッファリングして「ハイ」を出力する。
【００２６】
制御信号ＶＣが活性化され、入力ピン５１が開放される場合、ＮＭＯＳトランジスタ９７はターンオンされるので、データＶＩＮの状態（「ロー」または「ハイ」）に関係なくノード９４の出力信号ＶＯは「ロー」であり、インバータ５６の出力信号ＶＯＵＴは「ハイ」である。この場合、伝送回路５４の出力端５７は電源電圧ＶＤＤレベルにプルアップされる。
【００２７】
すなわち、入力端５２と出力端５７とを備え、入力端５２に入力されるデータＶＩＮを出力端５７に伝送する第１データ伝送回路５０は、制御信号ＶＣの論理状態により出力端５７を電源電圧ＶＤＤレベルにプルアップしたり、または入力データＶＩＮを出力端５７に伝送する。
従って、ユーザがアプリケーションにより入力ピン５１を開放したり入力ピン５１にデータＶＩＮを入力する場合にも、本発明による第１データ伝送回路５０は、入力データによる漏れ電流が生じない効果がある。
【００２８】
図６は、本発明の実施例による第２データ伝送回路を示す。図６を参照すれば、第２データ伝送回路６０は、入力パッド５２、保護回路５３、伝送回路６４、入力バッファ５８および制御回路５９を備える。第２データ伝送回路６０は、半導体チップより設けられてパッケージングされうる。
従って、入力されるデータＶＩＮは、入力ピン５１を通じて第２データ伝送回路６０に伝送される。伝送回路６４は、プルダウン回路６５およびインバータ５６を備える。第２データ伝送回路６０はデータを入出力するための回路を含む。
【００２９】
図１０は、図６に示されたプルダウン回路の回路図を示す。図１０を参照すれば、プルダウン回路６５はＮＡＮＤゲートに具現される。プルダウン回路６５は、２つのＰＭＯＳトランジスタ１００１，１００３、および２つのＮＭＯＳトランジスタ１００５，１００７を備える。
ＰＭＯＳトランジスタ１００１，１００３のそれぞれは、電源電圧ＶＤＤとノード１００２との間に接続され、制御信号ＶＣはＰＭＯＳトランジスタ１００１のゲートに入力され、データＶＩＮはＰＭＯＳトランジスタ１００３のゲートに入力される。ノード１００２の出力信号はＶＯである。
【００３０】
ＮＭＯＳトランジスタ１００５は、ノード１００２とノード１００４との間に接続され、データＶＩＮは、ＮＭＯＳトランジスタ１００５のゲートに入力される。ＮＭＯＳトランジスタ１００７は、ノード１００４と接地電源ＶＳＳとの間に接続され、制御信号ＶＣは、ＮＭＯＳトランジスタ１００７のゲートに入力される。
【００３１】
図１２は、図６の第２データ伝送回路の入出力関係を示す。図６、図１０および図１２を参照して、第２データ伝送回路６０の動作が詳細に説明される。まず、制御信号ＶＣが非活性化される場合、ＰＭＯＳトランジスタ１００１はターンオンされ、ＮＭＯＳトランジスタ１００７はターンオフされるので、ノード１００２の出力信号ＶＯは「ハイ」であり、インバータ５６の出力信号ＶＯＵＴは「ロー」である。すなわち、伝送回路６５の出力信号ＶＯＵＴは「ロー」である。従って、入力ピン５１が開放されている場合、ノード１００２の出力信号ＶＯは「ハイ」であり、インバータ５６の出力信号ＶＯＵＴは「ロー」である。従って、伝送回路６４の出力端６７は接地電源ＶＳＳレベルにプルダウンされる。
【００３２】
しかし、制御信号ＶＣが活性化され、データＶＩＮが「ロー」である場合、ＰＭＯＳトランジスタ１００３はターンオンされ、ＮＭＯＳトランジスタ１００５はターンオフされるので、ノード１００２の出力信号ＶＯは「ハイ」であり、インバータ５６の出力信号は「ロー」である。従って、伝送回路６４は入力データＶＩＮを出力端６７に伝送する。
また、制御信号ＶＣが活性化され、データＶＩＮが「ハイ」である場合、ＮＭＯＳトランジスタ１００５，１００７はターンオンされるので、ノード１００２の出力信号ＶＯは「ロー」であり、インバータ５６の出力信号は「ハイ」である。従って、伝送回路６４は入力データＶＩＮを出力端６７に伝送する。
【００３３】
しかし、制御信号ＶＣが活性化され、入力ピン５１が開放される場合、ノード１００２の出力信号ＶＯは設定されない。従って、入力端５３と出力端６７とを備え、入力端５３に入力されるデータＶＩＮを出力端６７に伝送する第２データ伝送回路６０は、制御信号ＶＣの状態により出力端６７を接地電源ＶＳＳレベルにプルダウンしたり、または入力データＶＩＮを出力端６７に伝送する。
従って、ユーザがアプリケーションにより入力ピン５１を開放したり、入力ピン５１にデータＶＩＮを入力する場合にも、本発明による第１データ伝送回路５０は入力データによる漏れ電流が生じない効果がある。
【００３４】
図７は、本発明の実施例による第３データ伝送回路を示す。図７の第３データ伝送回路７０は、出力バッファ７１、制御回路５９、伝送回路５４、保護回路５３および出力パッド７３を備える。第３データ伝送回路７０は、半導体チップが設けられてパッケージングされうる。従って、第３データ伝送回路７０の出力信号ＶＯＵＴは、出力ピン７５を通じて半導体チップまたはパッケージの外部に出力される。第３データ伝送回路７０はデータを入出力するための回路を含む。
【００３５】
出力バッファ７１は入力されるデータＶＩＮを受信し、バッファリングして伝送回路５４のプルアップ回路５５に出力する。制御回路５９は制御信号ＶＣをプルアップ回路５５に出力する。伝送回路５４は制御信号ＶＣおよびデータＶＩＮを受信し、制御信号ＶＣの状態により入力データＶＩＮを出力端５７に出力したり出力端５７を電源電圧レベルにプルアップする。
【００３６】
図９は図７のプルアップ回路の回路図を示す。図１３は図７の第３データ伝送回路の入出力関係を示す。図７、図９および図１３を参照して、第３データ伝送回路７０の動作を簡単に説明すれば次の通りである。第３データ伝送回路７０の動作は、第１データ伝送回路５０の動作と実質的に同じである。
【００３７】
第３データ伝送回路７０は、プルアップモードおよびノーマルモードを備える。プルアップモードは、出力バッファ７１の入力端が開放される場合、すなわち制御信号ＶＣが活性化されてデータＶＩＮが出力バッファ７１に入力されない場合を言う。ノーマルモードは、出力バッファ７１に「ハイ」または「ロー」の状態を有するデータＶＩＮが入力される場合を意味する。
第３データ伝送回路７０は、前記プルアップモードにて伝送回路５４の出力端５７を電源電圧ＶＤＤレベルにプルアップし、第３データ伝送回路７０は、前記ノーマルモードにて入力データＶＩＮを出力端５７に伝送する。
【００３８】
図８は、本発明の実施例による第４データ伝送回路を示す。図８を参照すれば、第４データ伝送回路８０は、出力バッファ８１、制御回路５９、伝送回路６４、保護回路５３および出力パッド８３を備える。第４データ伝送回路８０は、半導体チップより設けられてパッケージングされうる。従って、第４データ伝送回路７０の出力信号ＶＯＵＴは、出力ピン７５を通じて、半導体チップまたはパッケージの外部に出力される。第４データ伝送回路８０は、データを入出力するための回路を含む。
【００３９】
図１０は、図８のプルダウン回路の回路図を示す。図１４は、図８の第４データ伝送回路の入出力関係を示す。図８、図１０および図１４を参照して、第４データ伝送回路８０の動作を簡単に説明すれば次の通りである。第４データ伝送回路８０の動作は、第２データ伝送回路６０の動作と実質的に同じである。
【００４０】
第４データ伝送回路８０は、プルダウンモードおよびノーマルモードを備える。プルダウンモードは、出力バッファ８１の入力端が開放される場合、すなわち制御信号ＶＣが非活性化されてデータＶＩＮが出力バッファ８１に入力されない場合を言う。ノーマルモードは、出力バッファ８１に「ハイ」または「ロー」の状態を有するデータＶＩＮが入力される場合を意味する。
【００４１】
第４データ伝送回路８０は、前記プルダウンモードにて伝送回路６４の出力端６７を接地電源ＶＤＤレベルにプルダウンし、第４データ伝送回路８０は、前記ノーマルモードにて入力データＶＩＮを出力端６７に伝送する。
本発明による入力端に入力されるデータを出力端に伝送するデータ伝送法は、図５ないし図１４を参照して当業者が容易に分かるので、それについての詳細な説明は省略する。
【００４２】
【発明の効果】
前述の如く、本発明によるデータ伝送回路は、ユーザがアプリケーションにより入力ピン５１を開放したり、入力ピン５１にデータＶＩＮを入力する場合にも、入力データによる漏れ電流が生じない効果がある。
本発明は、図面に示された一実施例を参考にして説明されたが、それは例示的なものに過ぎず、本技術分野の当業者ならばそれから多様な変形および均等な他実施例が可能であるという点が理解されうるであろう。従って、本発明の真の技術的保護範囲は、登録請求範囲の技術的思想により決まるものである。
【図面の簡単な説明】
【図１】従来のプルアップ入力回路を示す。
【図２】従来のプルダウン入力回路を示す。
【図３】従来のプルアップ出力回路を示す。
【図４】従来のプルダウン出力回路を示す。
【図５】本発明の実施例による第１データ伝送回路を示す。
【図６】本発明の実施例による第２データ伝送回路を示す。
【図７】本発明の実施例による第３データ伝送回路を示す。
【図８】本発明の実施例による第４データ伝送回路を示す。
【図９】図５および図７のプルアップ回路の回路図を示す。
【図１０】図６および図８のプルダウン回路の回路図を示す。
【図１１】図５の第１データ伝送回路の入出力関係を示す。
【図１２】図６の第２データ伝送回路の入出力関係を示す。
【図１３】図７の第３データ伝送回路の入出力関係を示す。
【図１４】図８の第４データ伝送回路の入出力関係を示す。
【符号の説明】
５０ 伝送回路
５１ 入力ピン
５２ 入力パッド
５３ 保護回路
５４ 伝送回路
５５ プルアップ回路
５６ インバータ
５７ 出力端
５８ 入力バッファ
５９ 制御回路
【発明の属する技術分野】
本発明はデータ伝送回路およびデータ伝送法に係り、より詳細にはデータを伝送する場合に生じる漏れ電流を除去できるデータ伝送回路およびデータ伝送法に関する。
【０００２】
【従来の技術】
図１は従来のプルアップ入力回路を示す。図１を参照すれば、プルアップ入力回路１０は、入力パッド１３、保護回路１５、プルアップトランジスタ１７および入力バッファ１９を備える。
入力ピン１１にいかなる信号も入力されていない場合（これを「開放」という）、プルアップ入力回路１０は、出力信号ＶＯＵＴのレベルを電源電圧ＶＤＤレベルにプルアップする。そして、入力ピン１１に「ロー（ｌｏｗ）」レベルの信号または「ハイ（ｈｉｇｈ）」レベルの信号が印加される場合、プルアップ入力回路１０は「ロー」または「ハイ」を出力する。
【０００３】
しかし、入力ピン１１に「ロー」信号が印加される場合、所定量の漏れ電流がプルアップトランジスタ１７を通じて流れるという問題点がある。前記漏れ電流を減らすために、プルアップトランジスタ１７のターンオン抵抗を大きく設計するが、根本的に前記漏れ電流を除去できない。
図２は従来のプルダウン入力回路を示す。図２を参照すれば、プルダウン入力回路２０は、入力パッド２３、保護回路２５、プルダウントランジスタ２７および入力バッファ２９を備える。入力ピン２１に「ハイ」レベルの信号が印加される場合、所定量の漏れ電流がプルダウントランジスタ２７を通じて流れるという問題点がある。
【０００４】
図３は従来のプルアップ出力回路を示す。図３のプルアップ出力回路３０は、出力バッファ３１、プルアップトランジスタ３３、保護回路３５および出力パッド３７を備える。入力信号ＶＩＮが「ロー」レベルである場合、所定量の漏れ電流はプルアップトランジスタ３３を通じて流れるという問題点がある。
図４は従来のプルダウン出力回路を示す。図４のプルダウン出力回路４０は、出力バッファ４１、プルダウントランジスタ４３、保護回路４５および出力パッド４７を備える。入力信号ＶＩＮが「ハイ」である場合、所定量の漏れ電流は、プルダウントランジスタ４３を通じて流れるという問題点がある。
【０００５】
【発明が解決しようとする課題】
よって、本発明がなそうとする技術的な課題は、ユーザがアプリケーションにより入力ピンを開放したり、前記入力ピンにデータを入力する場合にも、入力データによる漏れ電流が生じないデータ伝送回路、およびデータ伝送法を提供することである。
【０００６】
【課題を解決するための手段】
前記技術的課題を達成するための入力端と出力端とを備え、前記入力端に入力されるデータを前記出力端に伝送するデータ伝送回路は、電源電圧レベルを受信する電源ノードと、制御信号を発する制御回路と、前記制御信号に応じて前記出力端の電圧レベルを前記電源電圧レベルにプルアップしたり、または前記データを前記出力端に伝送する伝送回路とを備える。
【０００７】
前記伝送回路は、活性化された前記制御信号に応じて、前記入力端に入力されるデータと関係なく、または前記入力端が開放される場合にも、前記出力端を前記電源電圧レベルにプルアップする。
前記伝送回路は、非活性化された前記制御信号に応じて前記データを前記出力端に伝送する。
【０００８】
前記技術的課題を達成するための入力端と出力端とを備え、前記入力端に入力されるデータを前記出力端に伝送するデータ伝送回路は、接地電圧レベルを有する接地ノードと、制御信号を発する制御回路と、前記制御信号に応じて前記出力端の電圧レベルを前記接地電源レベルにプルダウンしたり、または前記データを前記出力端に伝送する伝送回路と、を備える。
【０００９】
前記伝送回路は、非活性化された前記制御信号に応じて前記入力端に入力される前記データと関係なく、または前記入力端が開放される場合にも、前記出力端の電圧レベルを前記接地電源レベルにプルダウンする。
前記伝送回路は、活性化された前記制御信号に応じて前記データを前記出力端に伝送する。
【００１０】
前記技術的課題を達成するための、入力端に入力されるデータを出力端に伝送するデータ伝送法は、電源電圧レベルの電圧を受信する段階と、制御信号を発する段階と、前記制御信号に応じて前記出力端の電圧レベルを前記電源電圧レベルにプルアップしたり、または前記データを前記出力端に伝送する段階と、を備える。
【００１１】
前記伝送する段階は、活性化された前記制御信号に応じて前記入力端に入力される前記データと関係なく、または前記入力端が開放される場合にも、前記出力端の電圧レベルを前記電源電圧レベルにプルアップする。
前記伝送する段階は、非活性化された前記制御信号に応じて前記データを前記出力端に伝送する。
【００１２】
前記技術的課題を達成するための、入力端に入力されるデータを出力端に伝送するデータ伝送法は、接地電源レベルの電圧を受信する段階と、制御信号を発する段階と、前記制御信号に応じて前記出力端の電圧レベルを前記接地電源レベルにプルダウンしたり、または前記データを前記出力端に伝送する段階と、を備える。
【００１３】
前記伝送する段階は、非活性化された前記制御信号に応じて前記入力端に入力される前記データと関係なく、または前記入力端が開放される場合にも、前記出力端の電圧レベルを前記接地電源レベルにプルダウンする。
前記伝送する段階は、活性化された前記制御信号に応じて前記データを前記出力端に伝送する。
【００１４】
前記技術的課題を達成するための入力端と出力端とを備え、前記入力端に入力されるデータを前記出力端に伝送するデータ伝送回路は、プルアップモードと、ノーマルモードとを備え、前記プルアップモードにて前記出力端の電圧レベルは電源電圧レベルにプルアップされ、前記ノーマルモードにて前記データは前記出力端に伝送される。
【００１５】
前記プルアップモードにて前記入力端が開放されている場合、前記出力端の電圧レベルは前記電源電圧レベルにプルアップされる。
前記技術的課題を達成するための、入力端に入力されるデータを出力端に伝送するデータ伝送法は、現在モードがプルアップモードまたはノーマルモードを判断する段階と、前記プルアップモードにて前記出力端の電圧レベルは電源電圧レベルにプルアップされ、前記ノーマルモードにて前記データは前記出力端に伝送される段階と、を備える。
【００１６】
前記プルアップモードにて前記入力端が開放されている場合、前記出力端の電圧レベルは前記電源電圧レベルにプルアップされる。
前記技術的課題を達成するための入力端と出力端とを備え、前記入力端に入力されるデータを前記出力端に伝送するデータ伝送回路は、プルダウンモードと、ノーマルモードを備え、前記プルダウンモードにて前記出力端の電圧レベルは電源電圧レベルにプルアップされ、前記ノーマルモードにて前記データは前記出力端に伝送される。
前記プルダウンモードにて前記入力端が開放されている場合、前記出力端の電圧レベルは前記電源電圧レベルにプルダウンされる。
【００１７】
前記技術的課題を達成するための、入力端に入力されるデータを出力端に伝送するデータ伝送法は、現在モードがプルダウンモードであるかノーマルモードであるかを判断する段階と、前記プルダウンモードにて前記出力端の電圧レベルは接地電源レベルにプルダウンされ、前記ノーマルモードにて前記データは前記出力端に伝送される段階と、を備える。
前記プルダウンモードにて前記入力端が開放されている場合、前記出力端の電圧レベルは前記接地電源レベルにプルダウンされる。
【００１８】
【発明の実施の形態】
本発明と本発明の動作上のメリット、および本発明の実施により達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面および添付図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して、本発明の望ましい実施例を説明することにより、本発明を詳細に説明する。各図面に示された同じ参照符号は同じ構成部材を示す。
【００１９】
図５は本発明の実施例による第１データ伝送回路を示す。図５の第１データ伝送回路５０は、入力パッド５２、保護回路５３、伝送回路５４、入力バッファ５８および制御回路５９を備える。伝送回路５４はプルアップ回路５５およびインバータ５６を備える。プルアップ回路５５はＮＯＲゲートに具現される。
第１データ伝送回路５０は、半導体チップより設けられてパッケージングされうる。従って、入力ピン５１は、入力されるデータＶＩＮを第１データ伝送回路５０の内部に伝送するための外部端子である。入力パッド５２は、入力ピン５１と電気的に接続される。第１データ伝送回路５０は、データを入出力するための回路を含む。
【００２０】
保護回路５３は、静電気などによる過度な電圧が入力パッド５２に入力される場合、内部回路５４，５８，５９を保護するための回路である。
伝送回路５４は制御信号ＶＣおよびデータＶＩＮを受信し、制御信号ＶＣの論理状態（例えば、論理「ハイ」または論理「ロー」）により、入力データＶＩＮを出力端５７に伝送したり、出力端５７を電源電圧レベルにプルアップする。
入力バッファ５８は、伝送回路５４の出力信号ＶＯＵＴを受信してバッファリングし、その結果ＶＯＵＴを必要とする所定の回路に出力する。制御回路５９は、制御信号ＶＣを伝送回路５４のプルアップ回路５５に出力する。制御信号ＶＣは伝送回路５４のデータ伝送動作を制御する。
【００２１】
図９は、図５に示されたプルアップ回路の回路図である。図９を参照すれば、プルアップ回路５５は、２つのＰＭＯＳトランジスタ９３，９５と２つのＮＭＯＳトランジスタ９１，９７とを備える。
ＰＭＯＳトランジスタ９３は電源電圧ＶＤＤとノード９２との間に接続され、データＶＩＮはトランジスタ９３のゲートに入力される。ＰＭＯＳトランジスタ９５はノード９２とノード９４間に接続され、制御信号ＶＣはＰＭＯＳトランジスタ９５のゲートに入力される。ここで、ノード９４の出力信号はＶＯである。ＮＭＯＳトランジスタ９１，９７それぞれは、ノード９４と接地電源ＶＳＳとの間に接続され、データＶＩＮはＮＭＯＳトランジスタ９１のゲートに入力され、制御信号ＶＣはＮＭＯＳトランジスタ９７のゲートに入力される。
【００２２】
図１１は、図５の第１データ伝送回路の入出力関係を示す。図５、図９および図１１を参照して、第１データ伝送回路５０の動作が詳細に説明される。
まず、制御信号ＶＣが非活性化（例えば、論理「ロー」）され、データＶＩＮがローである場合、２つのＰＭＯＳトランジスタ９３，９５はターンオンされ、２つのＮＭＯＳトランジスタ９１，９７はターンオフされる。
【００２３】
従って、ノード９４の出力信号ＶＯは「ハイ」であり、インバータ５６の出力信号ＶＯＵＴは「ロー」である。ここで、「ハイ」または電源電圧ＶＤＤレベルは「１」を示し、「ロー」または接地電源ＶＳＳレベルは「０」を示す。
伝送回路５４は「ロー」である入力データＶＩＮを出力端５７に伝送するので、入力バッファ５８は、伝送回路５４の出力信号ＶＯＵＴをバッファリングして「ロー」を出力する。
【００２４】
そして、制御信号ＶＣが非活性化を保持する間、データＶＩＮが「ハイ」である場合、ＰＭＯＳトランジスタ９３はターンオフされ、ＮＭＯＳトランジスタ９１はターンオンされるので、ノード９４の出力信号ＶＯは「ロー」であり、インバータ５６の出力信号ＶＯＵＴは「ハイ」である。伝送回路５４は「ハイ」である入力データＶＩＮを出力端５７に伝送するので、入力バッファ５８は、伝送回路５４の出力信号ＶＯＵＴをバッファリングして「ハイ」を出力する。
そして、制御信号ＶＣが非活性化を保持する間、入力ピン５１が開放される場合、伝送回路５４の出力信号ＶＯＵＴまたは第１データ伝送回路５０の出力信号ＶＯＵＴは設定されない。
【００２５】
次に、制御信号ＶＣが活性化（例えば、論理「ハイ」）される場合、ＮＭＯＳトランジスタ９７はターンオンされるので、データＶＩＮの状態（「ロー」または「ハイ」）に関係なくノード９４の出力信号ＶＯは「ロー」であり、インバータ５６の出力信号ＶＯＵＴは「ハイ」である。従って、伝送回路５４の出力信号ＶＯＵＴは「ハイ」であり、入力バッファ５８は伝送回路５４の出力信号ＶＯＵＴをバッファリングして「ハイ」を出力する。
【００２６】
制御信号ＶＣが活性化され、入力ピン５１が開放される場合、ＮＭＯＳトランジスタ９７はターンオンされるので、データＶＩＮの状態（「ロー」または「ハイ」）に関係なくノード９４の出力信号ＶＯは「ロー」であり、インバータ５６の出力信号ＶＯＵＴは「ハイ」である。この場合、伝送回路５４の出力端５７は電源電圧ＶＤＤレベルにプルアップされる。
【００２７】
すなわち、入力端５２と出力端５７とを備え、入力端５２に入力されるデータＶＩＮを出力端５７に伝送する第１データ伝送回路５０は、制御信号ＶＣの論理状態により出力端５７を電源電圧ＶＤＤレベルにプルアップしたり、または入力データＶＩＮを出力端５７に伝送する。
従って、ユーザがアプリケーションにより入力ピン５１を開放したり入力ピン５１にデータＶＩＮを入力する場合にも、本発明による第１データ伝送回路５０は、入力データによる漏れ電流が生じない効果がある。
【００２８】
図６は、本発明の実施例による第２データ伝送回路を示す。図６を参照すれば、第２データ伝送回路６０は、入力パッド５２、保護回路５３、伝送回路６４、入力バッファ５８および制御回路５９を備える。第２データ伝送回路６０は、半導体チップより設けられてパッケージングされうる。
従って、入力されるデータＶＩＮは、入力ピン５１を通じて第２データ伝送回路６０に伝送される。伝送回路６４は、プルダウン回路６５およびインバータ５６を備える。第２データ伝送回路６０はデータを入出力するための回路を含む。
【００２９】
図１０は、図６に示されたプルダウン回路の回路図を示す。図１０を参照すれば、プルダウン回路６５はＮＡＮＤゲートに具現される。プルダウン回路６５は、２つのＰＭＯＳトランジスタ１００１，１００３、および２つのＮＭＯＳトランジスタ１００５，１００７を備える。
ＰＭＯＳトランジスタ１００１，１００３のそれぞれは、電源電圧ＶＤＤとノード１００２との間に接続され、制御信号ＶＣはＰＭＯＳトランジスタ１００１のゲートに入力され、データＶＩＮはＰＭＯＳトランジスタ１００３のゲートに入力される。ノード１００２の出力信号はＶＯである。
【００３０】
ＮＭＯＳトランジスタ１００５は、ノード１００２とノード１００４との間に接続され、データＶＩＮは、ＮＭＯＳトランジスタ１００５のゲートに入力される。ＮＭＯＳトランジスタ１００７は、ノード１００４と接地電源ＶＳＳとの間に接続され、制御信号ＶＣは、ＮＭＯＳトランジスタ１００７のゲートに入力される。
【００３１】
図１２は、図６の第２データ伝送回路の入出力関係を示す。図６、図１０および図１２を参照して、第２データ伝送回路６０の動作が詳細に説明される。まず、制御信号ＶＣが非活性化される場合、ＰＭＯＳトランジスタ１００１はターンオンされ、ＮＭＯＳトランジスタ１００７はターンオフされるので、ノード１００２の出力信号ＶＯは「ハイ」であり、インバータ５６の出力信号ＶＯＵＴは「ロー」である。すなわち、伝送回路６５の出力信号ＶＯＵＴは「ロー」である。従って、入力ピン５１が開放されている場合、ノード１００２の出力信号ＶＯは「ハイ」であり、インバータ５６の出力信号ＶＯＵＴは「ロー」である。従って、伝送回路６４の出力端６７は接地電源ＶＳＳレベルにプルダウンされる。
【００３２】
しかし、制御信号ＶＣが活性化され、データＶＩＮが「ロー」である場合、ＰＭＯＳトランジスタ１００３はターンオンされ、ＮＭＯＳトランジスタ１００５はターンオフされるので、ノード１００２の出力信号ＶＯは「ハイ」であり、インバータ５６の出力信号は「ロー」である。従って、伝送回路６４は入力データＶＩＮを出力端６７に伝送する。
また、制御信号ＶＣが活性化され、データＶＩＮが「ハイ」である場合、ＮＭＯＳトランジスタ１００５，１００７はターンオンされるので、ノード１００２の出力信号ＶＯは「ロー」であり、インバータ５６の出力信号は「ハイ」である。従って、伝送回路６４は入力データＶＩＮを出力端６７に伝送する。
【００３３】
しかし、制御信号ＶＣが活性化され、入力ピン５１が開放される場合、ノード１００２の出力信号ＶＯは設定されない。従って、入力端５３と出力端６７とを備え、入力端５３に入力されるデータＶＩＮを出力端６７に伝送する第２データ伝送回路６０は、制御信号ＶＣの状態により出力端６７を接地電源ＶＳＳレベルにプルダウンしたり、または入力データＶＩＮを出力端６７に伝送する。
従って、ユーザがアプリケーションにより入力ピン５１を開放したり、入力ピン５１にデータＶＩＮを入力する場合にも、本発明による第１データ伝送回路５０は入力データによる漏れ電流が生じない効果がある。
【００３４】
図７は、本発明の実施例による第３データ伝送回路を示す。図７の第３データ伝送回路７０は、出力バッファ７１、制御回路５９、伝送回路５４、保護回路５３および出力パッド７３を備える。第３データ伝送回路７０は、半導体チップが設けられてパッケージングされうる。従って、第３データ伝送回路７０の出力信号ＶＯＵＴは、出力ピン７５を通じて半導体チップまたはパッケージの外部に出力される。第３データ伝送回路７０はデータを入出力するための回路を含む。
【００３５】
出力バッファ７１は入力されるデータＶＩＮを受信し、バッファリングして伝送回路５４のプルアップ回路５５に出力する。制御回路５９は制御信号ＶＣをプルアップ回路５５に出力する。伝送回路５４は制御信号ＶＣおよびデータＶＩＮを受信し、制御信号ＶＣの状態により入力データＶＩＮを出力端５７に出力したり出力端５７を電源電圧レベルにプルアップする。
【００３６】
図９は図７のプルアップ回路の回路図を示す。図１３は図７の第３データ伝送回路の入出力関係を示す。図７、図９および図１３を参照して、第３データ伝送回路７０の動作を簡単に説明すれば次の通りである。第３データ伝送回路７０の動作は、第１データ伝送回路５０の動作と実質的に同じである。
【００３７】
第３データ伝送回路７０は、プルアップモードおよびノーマルモードを備える。プルアップモードは、出力バッファ７１の入力端が開放される場合、すなわち制御信号ＶＣが活性化されてデータＶＩＮが出力バッファ７１に入力されない場合を言う。ノーマルモードは、出力バッファ７１に「ハイ」または「ロー」の状態を有するデータＶＩＮが入力される場合を意味する。
第３データ伝送回路７０は、前記プルアップモードにて伝送回路５４の出力端５７を電源電圧ＶＤＤレベルにプルアップし、第３データ伝送回路７０は、前記ノーマルモードにて入力データＶＩＮを出力端５７に伝送する。
【００３８】
図８は、本発明の実施例による第４データ伝送回路を示す。図８を参照すれば、第４データ伝送回路８０は、出力バッファ８１、制御回路５９、伝送回路６４、保護回路５３および出力パッド８３を備える。第４データ伝送回路８０は、半導体チップより設けられてパッケージングされうる。従って、第４データ伝送回路７０の出力信号ＶＯＵＴは、出力ピン７５を通じて、半導体チップまたはパッケージの外部に出力される。第４データ伝送回路８０は、データを入出力するための回路を含む。
【００３９】
図１０は、図８のプルダウン回路の回路図を示す。図１４は、図８の第４データ伝送回路の入出力関係を示す。図８、図１０および図１４を参照して、第４データ伝送回路８０の動作を簡単に説明すれば次の通りである。第４データ伝送回路８０の動作は、第２データ伝送回路６０の動作と実質的に同じである。
【００４０】
第４データ伝送回路８０は、プルダウンモードおよびノーマルモードを備える。プルダウンモードは、出力バッファ８１の入力端が開放される場合、すなわち制御信号ＶＣが非活性化されてデータＶＩＮが出力バッファ８１に入力されない場合を言う。ノーマルモードは、出力バッファ８１に「ハイ」または「ロー」の状態を有するデータＶＩＮが入力される場合を意味する。
【００４１】
第４データ伝送回路８０は、前記プルダウンモードにて伝送回路６４の出力端６７を接地電源ＶＤＤレベルにプルダウンし、第４データ伝送回路８０は、前記ノーマルモードにて入力データＶＩＮを出力端６７に伝送する。
本発明による入力端に入力されるデータを出力端に伝送するデータ伝送法は、図５ないし図１４を参照して当業者が容易に分かるので、それについての詳細な説明は省略する。
【００４２】
【発明の効果】
前述の如く、本発明によるデータ伝送回路は、ユーザがアプリケーションにより入力ピン５１を開放したり、入力ピン５１にデータＶＩＮを入力する場合にも、入力データによる漏れ電流が生じない効果がある。
本発明は、図面に示された一実施例を参考にして説明されたが、それは例示的なものに過ぎず、本技術分野の当業者ならばそれから多様な変形および均等な他実施例が可能であるという点が理解されうるであろう。従って、本発明の真の技術的保護範囲は、登録請求範囲の技術的思想により決まるものである。
【図面の簡単な説明】
【図１】従来のプルアップ入力回路を示す。
【図２】従来のプルダウン入力回路を示す。
【図３】従来のプルアップ出力回路を示す。
【図４】従来のプルダウン出力回路を示す。
【図５】本発明の実施例による第１データ伝送回路を示す。
【図６】本発明の実施例による第２データ伝送回路を示す。
【図７】本発明の実施例による第３データ伝送回路を示す。
【図８】本発明の実施例による第４データ伝送回路を示す。
【図９】図５および図７のプルアップ回路の回路図を示す。
【図１０】図６および図８のプルダウン回路の回路図を示す。
【図１１】図５の第１データ伝送回路の入出力関係を示す。
【図１２】図６の第２データ伝送回路の入出力関係を示す。
【図１３】図７の第３データ伝送回路の入出力関係を示す。
【図１４】図８の第４データ伝送回路の入出力関係を示す。
【符号の説明】
５０ 伝送回路
５１ 入力ピン
５２ 入力パッド
５３ 保護回路
５４ 伝送回路
５５ プルアップ回路
５６ インバータ
５７ 出力端
５８ 入力バッファ
５９ 制御回路
Claims (20)
- 入力端と出力端とを備え、前記入力端に入力されるデータを前記出力端に伝送するデータ伝送回路において、
電源電圧レベルを受信する電源ノードと、
制御信号を発する制御回路と、
前記制御信号に応じて前記出力端の電圧レベルを前記電源電圧レベルにプルアップする、または前記データを前記出力端に伝送する、ための伝送回路と、
を備えることを特徴とするデータ伝送回路。 - 前記伝送回路は、活性化された前記制御信号に応じて、前記入力端に入力されるデータと関係なく、または前記入力端が開放される場合にも、前記出力端を前記電源電圧レベルにプルアップする、ことを特徴とする請求項１に記載のデータ伝送回路。
- 前記伝送回路は、非活性化された前記制御信号に応じて前記データを前記出力端に伝送する、ことを特徴とする請求項１に記載のデータ伝送回路。
- 入力端と出力端とを備え、前記入力端に入力されるデータを前記出力端に伝送するデータ伝送回路において、
接地電圧レベルを有する接地ノードと、
制御信号を発する制御回路と、
前記制御信号に応じて前記出力端の電圧レベルを前記接地電源レベルにプルダウンする、または前記データを前記出力端に伝送する、ための伝送回路と、
を備えることを特徴とするデータ伝送回路。 - 前記伝送回路は、非活性化された前記制御信号に応じて、前記入力端に入力される前記データと関係なく、または前記入力端が開放される場合にも、前記出力端の電圧レベルを前記接地電源レベルにプルダウンする、ことを特徴とする請求項４に記載のデータ伝送回路。
- 前記伝送回路は、活性化された前記制御信号に応じて前記データを前記出力端に伝送する、ことを特徴とする請求項４に記載のデータ伝送回路。
- 入力端に入力されるデータを出力端に伝送するデータ伝送法において、
電源電圧レベルの電圧を受信する段階と、
制御信号を発する段階と、
前記制御信号に応じて前記出力端の電圧レベルを前記電源電圧レベルにプルアップしたり、または前記データを前記出力端に伝送したりする段階と、
を備えることを特徴とするデータ伝送法。 - 前記伝送する段階は、活性化された前記制御信号に応じて、前記入力端に入力される前記データと関係なく、または前記入力端が開放される場合にも、前記出力端の電圧レベルを前記電源電圧レベルにプルアップする段階である、ことを特徴とする請求項７に記載のデータ伝送法。
- 前記伝送する段階は、非活性化された前記制御信号に応じて、前記データを前記出力端に伝送する、ことを特徴とする請求項７に記載のデータ伝送法。
- 入力端に入力されるデータを出力端に伝送するデータ伝送法において、
接地電源レベルの電圧を受信する段階と、
制御信号を発する段階と、
前記制御信号に応じて前記出力端の電圧レベルを前記接地電源レベルにプルダウンしたり、または前記データを前記出力端に伝送したりする段階と、
を備えることを特徴とするデータ伝送法。 - 前記伝送する段階は、非活性化された前記制御信号に応じて、前記入力端に入力される前記データと関係なく、または前記入力端が開放される場合にも、前記出力端の電圧レベルを前記接地電源レベルにプルダウンする、ことを特徴とする請求項１０に記載のデータ伝送法。
- 前記伝送する段階は、活性化された前記制御信号に応じて前記データを前記出力端に伝送する、ことを特徴とする請求項１０に記載のデータ伝送法。
- 入力端と出力端とを備え、前記入力端に入力されるデータを前記出力端に伝送するデータ伝送回路において、
プルアップモードと、
ノーマルモードとを備え、
前記プルアップモードにて前記出力端の電圧レベルは電源電圧レベルにプルアップされ、前記ノーマルモードにて前記データは前記出力端に伝送される、ことを特徴とするデータ伝送回路。 - 前記プルアップモードにて前記入力端が開放されている場合、前記出力端の電圧レベルは前記電源電圧レベルにプルアップされる、ことを特徴とする請求項１３に記載のデータ伝送回路。
- 入力端に入力されるデータを出力端に伝送するデータ伝送法において、
現在モードがプルアップモードであるかノーマルモードであるかを判断する段階と、
前記プルアップモードにて前記出力端の電圧レベルは電源電圧レベルにプルアップされ、前記ノーマルモードにて前記データは前記出力端に伝送される段階と、を備えることを特徴とするデータ伝送法。 - 前記プルアップモードにて前記入力端が開放されている場合、前記出力端の電圧レベルは前記電源電圧レベルにプルアップされる、ことを特徴とする請求項１５に記載のデータ伝送法。
- 入力端と出力端とを備え、前記入力端に入力されるデータを前記出力端に伝送するデータ伝送回路において、
プルダウンモードと、
ノーマルモードとを備え、
前記プルダウンモードにて前記出力端の電圧レベルは電源電圧レベルにプルアップされ、前記ノーマルモードにて前記データは前記出力端に伝送される、ことを特徴とするデータ伝送回路。 - 前記プルダウンモードにて前記入力端が開放されている場合、前記出力端の電圧レベルは前記電源電圧レベルにプルダウンされる、ことを特徴とする請求項１７に記載のデータ伝送回路。
- 入力端に入力されるデータを出力端に伝送するデータ伝送法において、
現在モードがプルダウンモードであるかノーマルモードであるかを判断する段階と、
前記プルダウンモードにて前記出力端の電圧レベルは接地電源レベルにプルダウンされ、前記ノーマルモードにて前記データは前記出力端に伝送される段階と、を備える、ことを特徴とするデータ伝送法。 - 前記プルダウンモードにて前記入力端が開放されている場合、前記出力端の電圧レベルは前記接地電源レベルにプルダウンされる、ことを特徴とする請求項１９に記載のデータ伝送法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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