KR0184480B1 - 반도체 메모리 장치의 데이타 출력 버퍼 제어회로 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야:

고속 동작 모드를 갖는 반도체 메모리 장치의 데이타 출력을 제어하는 회로에 관한 것이다.

2. 발명이 해결하고자 하는 기술적 과제:

반도체 메모리 장치에서 무효 데이타의 출력에 의해 발생되는 전원 노이즈 및 동작 속도 저하를 방지하기 데이타 출력 버퍼 제어 회로를 제공함.

3. 발명의 해결 방법의 요지:

메모리 셀 어레이를 가지는 반도체 메모리 장치의 데이타 출력 제어회로에 있어서, 센싱 인에이블 신호의 활성화에 응답하여 상기 입출력라인상의 데이타 레벨을 감지하여 증폭출력하는 입출력 센스 앰프와, 어드레스 정보의 입력을 검출하여 이에 대응하는 위치의 메모리 셀로부터 출력되는 데이타를 입력하는 입출력 센스 앰프의 센싱 인에이블 신호를 활성화하는 센스 앰프 제어회로와, 제어단자로 입력되는 출력제어신호의 활성화에 응답하여 상기 입출력 센스 앰프로부터 출력되는 데이타를 출력단자로 버퍼링하는 데이타 출력 버퍼와, 로우 및 컬럼 어드레스의 입력을 허용하는 제어신호들의 활성화에 의해 인에이블되며 상기 센싱 인에이블 신호의 활성화에 응답하여 상기 출력제어신호를 활성화 시키는 버퍼제어회로를 구비하는 반도체 메모리 장치의 데이타 출력 제어회로.

4. 발명의 중요한 용도:

반도체 메모리 장치의 데이타 출력 버퍼

Description

반도체 메모리 장치의 데이타 출력 버퍼제어회로

제1도는 종래의 기술에 의한 반도체 메모리 장치의 데이타 출력 버퍼 및 제어회로의 블록도를 나타내는 도면.

제2도는 제1도에 도시된 데이타 출력 버퍼의 출력을 제어하기 위한 버퍼제어 회로의 상세도를 도시한 도면.

제3도는 제1도 및 제2도의 구성에 의한 반도체 메모리 장치의 데이타 출력 타이밍 관계를 설명하기 위한 도면.

제4도는 본 발명의 실시예에 따른 반도체 메모리 장치의 데이타 출력 버퍼 및 제어 블록도를 나타내는 도면.

제5도는 본 발명의 실시예에 따라 데이타 출력 버퍼의 출력을 제어하기 위한 버퍼제어회로의 상세도를 도시한 도면.

제6도는 제4도 및 제5도의 구성에 의한 반도체 메모리 장치의 데이타 출력 타이밍 관계를 설명하기 위한 도면.

본 발명은 고속 동작 모드를 갖는 반도체 메모리 장치에 관한 것으로, 특히 무효 데이타의 출력(Invalid data out)에 의해 발생되는 전원 노이즈 및 동작 속도 저하(Speed degradation)를 방지하기 위한 반도체 메모리 장치의 데이타 출력 제어회로에 관한 것이다.

현재의 반도체 메모리 장치는 고집적화, 고속 동작화 및 다기능 화의 방향으로 발전하고 있다. 특히, 컴퓨터 등과 같은 시스템의 동작 속도에 대응하기 위하여 고속.고주파 동작을 위한 반도체 메모리 장치의 개발은 급진적으로 발전하고 있는 추세이다. 고속 동작을 위한 반도체 메모리 장치의 동작 모드의 대표적인 일례로서는 데이타의 출력을 확장하는 데이타 확장 출력(Extended Data Out: 이하 EDO라 칭함)이다. 상기 EDO모드는 이미 잘 알려진 바와 같이 컴퓨터 등과 같은 시스템으로부터 전달되는 제어신호들중 로우 어드레스 스트로브 신호(Row address strobe signal) RASB의 활성화 구간에서 컬럼 어드레스(Column address)의 입력을 허용하는 컬럼 어드레스 스트로브 신호(Column address strobe signal) CASB가 몇 번에 걸쳐 토글(toggle)하더라도 이전에 출력되어진 데이타의 출력을 계속하여 유지케하는 동작을 하는 것이다. 즉, 로우 어드레스 스트로브 신호 RASB가 활성화된 상태에서, 컬럼 어드레스 스트로브 신호 CASB가 프리차아지(Precharge)인 기간동안에 이전 출력 데이타의 레벨을 계속하여 유지하는 동작을 갖는다. 상기와 같은 EDO모드는 상기 컬럼 어드레스 스트로브 신호 CASB의 프리차아지 구간이 매우 짧아도 데이타 억세스(Access)가 가능하므로 싸이클 타임(Cycle time)이 줄어들게 되어 고속 동작 모드에 매우 적합한 것으로 알려져 있다.

제1도는 종래 기술에 의한 반도체 메모리 장치의 데이타 출력 제어회로에 관련된 블록을 도시한 것으로, 이는 EDO모드의 동작을 수행할 수 있는 일 예를 보여준다. 이의 구성은, 입출력 센스 앰프 12, 센스 앰프 제어회로 14, 데이타 출력 버퍼 16 및 버퍼제어회로 18로 구성되어 있다.

제2도는 제1도에 도시된 데이타 출력 버퍼의 출력을 제어하기 위한 버퍼제어회로의 상세도이다. 제2도에 도시된 버퍼제어회로 18은 로우 어드레스 스트로브 신호 RASB와 컬럼 어드레스 스트로브 신호 CASB들의 활성화에 의해 동작되며 마스터 클럭 WR의 논리 상태, 예를 들면, 로우 혹은 하이에 따라 출력제어신호 TRST를 활성화 혹은 비활성화 시키는 구성을 갖는다.

제3도는 제1도 및 제2도의 구성에 의한 반도체 메모리 장치의 데이타 출력 타이밍 관계를 설명하기 위한 도면이다.

우선, 제2도에서 도시된 버퍼제어회로와 제3도의 타이밍도를 참조하여 제1도에 도시된 데이타 출력 제어회로의 동작을 설명한다.

제1도에 도시된 입출력 센스 앰프(Input/Output sense amplifier) 12의 입력노드는 메모리 셀(도시하지 않았음)로부터 출력되는 데이타가 전송되는 입출력라인쌍 IO/IOB에 접속되어 있다. 그리고 , 센스 앰프 제어회로 14의 입력노드는 시스템으로 부터 전달되는 어드레스에 접속되며, 출력노드는 상기 입출력 센스 앰프 12의 또다른 입력노드에 접속되어 있다. 상기 센스 앰프 제어회로 14는 제3도와 같이 외부로부터 공급되는 어드레스, 예를들면, 컬럼 어드레스에 의해 동작되어 센싱 인에이블 신호 SAEN를 논리 하이로 활성화 시킨다. 즉, 시스템에서 반도체 메모리 장치로 어드레스를 공급하면 상기 센스 앰프 제어회로 14는 상기 어드레스의 입력을 검출하여 해당 입출력 센스 앰프 12에 접속된 센싱 인에이블 신호 SAEN를 제3도와 같이 논리 하이로 활성화 시킨다. 상기와 같은 동작에 의해 입출력 센스 앰프 12는 상기 센싱 인에이블 신호 SAEN의 활성화에 인에이블되어 입출력라인쌍 IO/IOB로 입력되는 데이타 신호의 레벨을 감지 증폭하여 제3도와 같이 디벨로프된 데이타를 데이타 입출력 라인 DIO상으로 전송한다.

한편, 데이타 출력 버퍼(Data out buffer) 16은 제어노드로 입력되는 출력 제어신호 TRST의 논리 상태에 대응하여 상기 데이타 입출력 라인 DIO을 통한 데이타를 출력단자 Dout로 버퍼링한다. 예를들면, 상기 데이타 출력 버퍼 16는, 상기 출력제어신호 TRST가 제3도와 같이 논리 하이로 활성화시에 인에블되어 상기 데이타 입출력 라인 DIO로 입력되는 데이타를 래치하여 출력단자 Dout로 버퍼링한다. 상기 데이타 출력 버퍼 16의 출력된 데이타는 시스템으로 전송된다. 그리고 , 상기 출력제어신호 TRST가 논리 로우로 비활성화되면 데이타 출력 버퍼 16가 디스에이블되어 출력노드 Dout의 레벨을 제3도와 같이 하이-임피던스(high-impedance)의 상태로 천이된다. 상기 데이타 출력 버퍼 16의 제어노드에 공급되는 출력제어신호 TRST는 마스터 클럭 WR, 로우 어드레스 스트로브 신호 RASB 및 컬럼 어드레스 스트로브 CASB을 조합하는 버퍼 제어회로 18의 동작에 의해 활성화 혹은 비활성화되어지며, 이는 제2도에 의해 설명되는 하기의 기재에 의해 명확히 인식될 것이다.

제2도를 참조하면, 버퍼제어회로 18내의 활성화 제어회로 20는 제3도와 같은 로우 어드레스 스트로브 신호 RASB와 컬럼 어드레스 스트로브 신호 CASB의 반전신호중 2입력 낸드 게이트 30 및 2입력 노아 게이트 28의 두 입력노드로 각각 입력한다. 이때, 상기 로우 어드레스 스트로브 신호 RASB와 컬럼 어드레스 스트로브 신호 CASB는 이미 잘알려진 바와 같이 로우 어드레스와 컬럼 어드레스의 입력을 각각 허용하는 제어신호들로스, 논리 로우가 활성화 상태이다. 상기 노아 게이트 28은 상기 로우 어드레스 스트로브 신호 RASB와 상기 컬럼 어드레스 스트로브 신호 CASB가 비활성화된 구간동안, 논리 하이의 상태로 천이되는 풀다운 제어신호를 발생한다. 그리고 , 낸드게이트 30은 상기 로우 어드레스 스트로브 신호 RASB와 컬럼 어드레스 스트로브 신호 CASB들의 모든 레벨이 활성화되어 질 때 응답하여 논리 로우로 천이되는 풀업 제어신호를 발생한다. 상기와 같이 각각 논리 로우로 발생된 풀다운 제어신호와 풀업 제어신호들은 인버터들 23과 25를 통하여 래치 드라이버에 공급된다.

상기 래치 드라이버는 전원전압 Vcc와 출력노드의 사이에 소오스-드레인간의 채널이 접속되며 상기 인버터 30의 출력노드에 게이트가 접속된 피모오스 트랜지스터 36와, 상기 출력노드와 접지전압 Vss의 사이에 드레인-소오스간의 채널이 접속되며 상기 인버터 28의 출력노드에 게이트가 접속된 엔모오스 트랜지스터 38로 구성되어 있다. 상기 래치 드라이버의 출력노드에는 두 개의 인버터 40, 43로 구성된 래치회로의 입력노드가 접속되어 있다. 상기 엔모오스 트랜지스터 38는 상기 로우 어드레스 스트로브 신호 RASB와 컬럼 어드레스 스트로브 신호 CASB들 모두가 논리 하이로 프리차아지시에 턴온되어 상기 인버터 40, 43로 구성된 래치회로의 출력을 로우로 프리차아지 시킨다. 또한, 상기 피모오스 트랜지스터 36는 상기 로우 어드레스 스트로브 신호 RASB와 컬럼 어드레스 스트로브 신호 CASB가 모두 로우로 활성화된 상태에서 턴온되어 상기 래치회로의 출력을 하이로 인에이블 시킨다.

상기 래치회로의 출력은 인버터 43에 의해 버퍼링되어 전술한 낸드 게이트 24의 입력으로 공급된다. 따라서, 상기와 같이 구성된 활성화 제어회로 20는 로우 어드레스 스트로브 신호 RASB와 컬럼 어드레스 스트로브 신호 CASB들 모두가 로우로 활성화된 상태에서는 낸드 게이트 24의 제1입력노드에 논리 하이 신호를 공급하여 인에이블 시키고, 이와 반대로 상기 두 신호가 모두 논리 하이 그리차아지된 구간에서는 상기 낸드 게이트 24의 제1입력노드에 논리 로우의 신호를 공급하여 디스에이블 시킴을 알 수 있다. 상기와 같이 동작되는 활성화 제어회로 20는 EDO모드로 리이드 동작하는 경우, 즉, 로우 어드레스 스트로브 신호 RASB가 활성화된 상태에서 컬럼 어드레스 스트로브 신호 CASB가 토글하여 데이타를 억세스하는 경우 출력제어신호 TRST는 하이의 상태로 고정되어 활성화 상태를 유지한다.

이와 같은 동작은 EDO모드, 즉, 로우 어드레스 스트로브 신호 RASB가 활성화된 상태에서 컬럼 어드레스 스트로브 신호 CASB가 토글하면서 리이드 동작을 수행시 데이타 출력 버퍼 16로 공급되는 출력제어신호 TRST의 레벨을 하이로 유지하기 위함이다. 그리고, 제2도에 도시된 인버터 22는 반도체 메모리 장치의 동작모드, 예를 들면, 메모리 셀에 저장된 데이타를 리이드하는 리이드 모드 혹은 외부의 데이타를 상기 메모리 셀에 저장하는 라이트 모드에 따라 논리 레벨의 값을 다르게 가지는 마스터 클럭 WR을 반전한다. 상기 인버터 22의 출력은 상기 낸드 게이트 24의 제2입력노드에 접속되어 있다. 따라서, 상기 낸드 게이트 24와 이의 출력 노드에 접속된 인버터 26는 제3도와 같이 입력되는 로우 어드레스 스트로브 신호 RASB, 컬럼 어드레스 스트로브 신호 CASB 및 마스트 클럭 WR이 모두 논리 로우로 되어 천이될 때 응하여 논리 하이로 천이되는 출력제어신호 TRST를 발생함을 알 수 있다. 상기한 바와 같이 제1도와 같은 구성을 갖는 종래의 데이타 출력 제어회로내의 데이타 출력 버퍼 16는 컬럼 어드세스 스트로브 신호 CASB와 마스터 클럭 WR에 의해 제어되어 출력제어신호 TRST를 발생하여 데이타 출력 버퍼 16을 활성화 시킴을 알 수 있다.

그러나, 상기 데이타 출력 버퍼 16에 유효 데이타를 입출력 센스 앰프 12는 시스템으로부터 전송되는 어드레스에 의해 발생되는 센싱 인에이블 신호 SAEN에 의해 제어되기 때문에 상기 데이타 출력 버퍼 16로부터는 불필요한 데이타(Invalid data)가 출력되는 문제가 발생된다. 즉, 외부로부터 공급되는 상기 어드레스와 상기 컬럼 어드레스 스트로브 신호 CASB간의 스큐(Skew)가 발생하면 컬럼 어드레스 스트로브 신호 CASB가 활성화된 구간에 입력된 어드레스에 대응하는 유효 데이타가 상기 입출력 센스 앰프 12로부터 출력되어 데이타출력버퍼 16로 전달되기 전에 버퍼제어회로 18가 상기 로우 어드레스 스트로브 RASB와 컬럼 어드레스 스토로브 신호 CASB 및 마스터 클럭 WR의 입력에 의해 출력제어신호 TRST를 제3도에 도시된 바와 같이 먼저 활성화시키므로서 데이타 출력 버퍼 16내의 출력단에 래치되어 있던 무효한 데이타(invalid data)가 출력된다. 이후, 입출력 센스 앰프 12로부터 유효한 데이타가 출력되어 데이타 출력 버퍼 16에 입력되면 상기 데이타 출력 버퍼 16는 상기 활성화된 출력제어신호 TRST에 의해 유효 데이타의 입력을 출력노드로 버퍼링한다. 따라서, 상기 데이타 출력 버퍼 16의 입장에서 관찰하면 불필요한 데이타를 출력하게 되고, 유효한 데이타를 늦게 출력하는 속도 저하의 현상을 초래하게 된다.

즉, 상기와 같이 불필요한 데이타가 출력되는 현상 및 데이타 출력 속도의 저하 현상은 다음과 같은 경우에 발생한다. 첫번째로는 로우 어드레스 스트로브 신호 RASB가 활성화된 이후 메모리 셀로부터 첫번째 데이타를 리이드하는데 어드레스 셋업 시간(Address set up time)이 늦을 경우이다. 두번째로는 로우 어드레스 스트로브 신호 RASB가 활성화된 이후에 컬럼 어드레스 스트로브 신호 CASB가 토글링하면서 데이타를 리이드/라이트(read/write) 동작을 수행함에 있어서 라이트 동작 이후 리이드 동작이 이루어질 때 어드레스 셋업 시간이 늦은 경우에 발생한다.

따라서, 상기 제2도와 같은 구성을 갖는 버퍼제어회로 18의 제어를 받는 데이타 출력 버퍼 16를 구비하는 종래의 데이타 출력 제어회로는 단순히 컬럼 어드레스 스트로브 신호 CABS에 동기되어 제어됨으로써 어드레스 셋업이 조금만 늦어도 불필요한 데이타가 제3도와 같이 먼저 출력된 후 유효한 데이타가 출력 됨으로서 불필요한 전력 소모를 촉진 시키고, 속도 저하을 유발 시키는 문제가 발생된다.

따라서, 본 발명의 목적은 적은 전력 소모를 가지면서 데이타를 고속으로 출력할 수 있는 데이타 출력 제어회로를 구비하는 반도체 메모리 장치를 제공함에 있다.

본 발명의 다른 목적은 외부로부터 입력되는 어드레스 정보에 응답하여 데이타의 출력을 제어하는 데이타 출력 제어회로를 제공함에 있다.

본 발명의 또다른 목적은 컬럼 어드레스의 입력을 허용하는 제어신호와 어드레스 정보의 입력에 응답하여 인벨리드한 데이타의 출력을 제거하는 EDO모드 반도체 메모리 장치를 제공함에 있다.

본 발명의 또다른 목적은 메모리셀로부터의 데이타 레벨을 감지 증폭하여 데이타로서 출력하는 입출력 센스 앰프의 출력이 유효한 데이타 일 때 이를 데이타 출력 터미널로 버퍼링하는 데이타 출력 제어회로를 갖는 반도체 메모리 장치를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명은 입출력라인과, 상기 입출력라인으로 부터의 데이타를 내부 메모리 셀에 저장하거나 상기 내부 메모리 셀에 이미 저장된 데이타를 억세스하여 상기 입출력라인으로 출력하는 메모리 셀 어레이를 가지는 반도체 메모리 장치의 데이타 출력 제어회로에 있어서, 센싱 인에이블 신호의 활성화에 응답하여 상기 입출력라인상의 데이타 레벨을 감지하여 증폭출력하는 입출력 센스 앰프와, 어드레스 정보의 입력을 검출하여 이에 대응하는 위치의 메모리 셀로부터 출력되는 데이타를 입력하는 입출력센스 앰프의 센싱 인에이블 신호를 활성화하는 센스 앰프 제어회로와, 제어단자로 입력되는 출력 제어신호의 활성화에 응답하여 상기 입출력 센스 앰프로부터 출력되는 데이타를 출력단자로 버퍼링하는 데이타 출력 버퍼와, 로우 및 컬럼 어드레스의 입력을 허용하는 제어신호들의 활성화에 의해 인에이블되며 상기 센싱 인에이블 신호의 활성화에 응답하여 상기 출력제어신호를 활성화 시키는 버퍼제어회로로 구성함을 특징으로 한다.

상기와 같이 구성된 본 발명은 어드레스 신호가 입력되면 센스 앰프 제어회로가 이를 검출하여 입출력 센스 앰프에 공급되는 센싱 인에이블 신호를 활성화 시킨다. 상기와 같은 동작에 의해 상기 입출력 센스 앰프는 상기 어드레스에 대응된 메모리 셀로부터 출력되는 데이타 레벨을 감지 증폭하여 데이타 출력 버퍼의 입력노드로 출력한다. 이때, 버퍼제어회로는 상기 메모리 셀로부터 출력되는 유효 데이타(valid data)가 상기 입출력 센스 앰프를 통해 상기 데이타 출력 버퍼의 입력노드로 공급될 때 까지 데이타 출력 버퍼의 동작을 디스에이블 시킨다. 이후에 상기 유효 데이타가 상기 데이타 출력 버퍼의 입력노드에 공급되어질 충분한 시간이 경과 되면, 상기 데이타 출력 버퍼를 인에이블 시켜 입력되는 입출력 센스 앰프로부터 출력되는 유효 데이타를 버퍼링 하도록 동작 된다.

이하 본 발병에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 본 발명의 실시예에 관한 도면에서 전술한 도면상의 구성요소와 실질적으로 동일한 구성과 기능을 가진 것들에는 그것들과 동일한 참조부호가 사용된다는 것에 유의 바란다. 또한 하기의 설명에서는 본 발명에 따른 동작을 이해 하는데 필요한 부분만이 설명되며 그 이외의 부분의 설명은 본 발명의 요지를 흐트리지 않도록 생략될 것이라는 것을 유의 하여야 한다.

제4도는 본 발명의 실시에 따른 반도체 메모리 장치의 데이타 출력 버퍼 제어 블록도이다. 이는 센스 앰프 제어회로 14로부터 출력되는 센싱 인에이블 신호 SAEN이 버퍼제어회로 18의 동작을 제어한다는 것을 제외하고는 제1도와 거의 동일한 구성을 갖는다. 상기 제4도에 도시된 버퍼제어회로 18은 어드레스 정보에 의해 활성화되는 센싱 인에이블 신호 SAEN와 컬럼 어드레스 스트로브 신호 CASB의 활성화에 의해 제어되어 출력제어신호 TRST를 활성화 시키도록 동작된다. 따라서, 상기와 같은 동작에 의해 발생되는 출력제어신호 TRST의 제어에 따라 동작되는 데이타 출력 버퍼 16로부터는 컬럼 어드레스 스트로브 CASB와 어드레스이 스큐차에 의해서 발생되는 인벨리드 데이타 출력이 없게 된다.

제5도는 본 발명의 실시예에 따라 데이타 출력 버퍼를 제어하기 위한 버퍼 제어회로의 상세도이다. 이의 구성은, 전술한 제2도의 버퍼제어회로 18에 도시된 낸드 게이트 24가 3입력의 낸드 게이트로 구성되고, 컬럼 어드레스 스트로브 신호 CASB와 센싱 인에이블 신호 SAEN의 순차적인 활성화에 응답하여 상기 낸드 게이트 24의 제3입력노드에 제2인에이블 신호를 공급하는 제2활성화 제어회로 44가 더 부가되어 구성되어 있다. 상기 제2활성화 제어회로 44는 상기 낸드 게이트 24의 출력에 의해 제어되는 출력제어신호 TRST의 활성화 비활성화 상태에 따라 상기 출력제어신호 TRST의 출력 모드를 제어 하는 모드 제어회로를 포함하여 갖는다. 이러한 제2활성화 제어회로 44의 구성 및 상세한 동작은 하기에서 명확히 설명되어질 것이다.

제6도는 제1도 및 제2도의 구성에 의한 반도체 메모리 장치의 데이타 출력 타이밍 관계를 설명하기 위한 도면이다.

이하 본 발명에 따른 제4도의 동작예를 제5도에 도시된 회로의 구성 및 제6도에 도시된 타이밍도를 참조하여 설명하기에 앞서 버퍼제어회로 16로부터 출력되는 출력제어신호 TRST의 초기 상태를 로우라 가정한다. 그리고, 하기의 설명에 있어서 종래의 기술 내용과 중복되는 동작 내용은 본 발명의 요지를 흐트리지 않도록 생략될 것이라는 것에 유의 바란다.

지금, 마스터 클럭 WR이 논리 로우의 상태로 입력되면 제4도와 같은 데이타 출력 회로를 갖는 반도체 메모리 장치의 동작 모드는 제6도와 같이 메모리 셀 어레이에 저장된 데이타를 리이드하는 모드로 동작 된다.

상기와 같은 초기의 리이드 모드에서, 제6도와 같이 로우 어드레스 스트로브 신호 RASB가 로우로 활성화된 후 컬럼 어드레스 스트로브 신호 CASB가 로우로 천이되면 외부로부터 칩내로 공급되는 로우 어드레스 및 컬럼 어드레스는 유효 어드레스로서 입력된다. 이때, 센스 앰프 제어회로 14는 상기 유효 어드레스 신호를 검출하여 이에 해당하는 입출력 센스 앰프 12로 공급되는 센싱 인에이블 신호 SEAN를 제6도와 같이 논리 하이로 활성화 시킨다. 제6도와 같이 하이로 활성화된 센싱 인에이블 신호 SAEN을 입력하는 입출력 센스 앰프 12는 메모리 셀로부터 출력되어 입출력 라인쌍 IO/IOB을 통해 입력되는 데이타의 전압 레벨을 감지 증폭하여 제6도와 같은 데이타를 데이타 입출력 라인 DIO상으로 전송한다. 상기 데이타 입출력 라인 DIO에 실린 데이타는 데이타 출력 버퍼 16의 입력노드로 공급된다.

한편, 상기 리이드 모드에서, 로우 어드레스 스트로브 신호 RASB가 로우로 된후 컬럼 어드레스 스트로브 신호 CASB가 로우로 천이 되어 활성화되면 버퍼제어회로 18내의 제1활성화 제어회로 20은 전술한 바와 같이 하이의 신호를 낸드 게이트 24의 제1입력노드로 공급한다. 상기 낸드 게이트 24의 제2입력 노드에서 인버터 22에 의해 하이로 반전되어진 마스터 클럭 WR이 공급된다. 또한, 버퍼제어회로 18내의 제2활성화 제어회로 44는 상기 센스 앰프 제어회로 14로부터 출력되는 센싱 인에이블 신호 SAEN가 논리 하이로 활성화되기 이전에 논리 로우로 활성화되는 컬럼 어드레스 스트로브 신호 CASB에 의해 인에이블된다. 즉, 상기 컬럼 어드레스 스트로브 신호 CASB가 로우로 천이 되면, 이는 R-S 래치회로내의 노아 게이트 48의 리세트 단자로 공급된다. 이때, 상기 R-S래치회로의 또다른 노아 게이트 50의 세트 단자에는 로우의 상태로 비활성화된 센싱 인에이블 신호 SAEN이 입력됨으로서 상기 R-S 래치회로는 상기 컬럼 어드레스 스트로브 신호 CASB에 동기되어 인에이블된다.

상기와 같이 R-S래치회로가 인에이블된 상태에서 유효한 컬럼 어드레스 신호의 입력에 의해 센스 앰프 제어회로 14로부터 제6도와 같이 센싱 인에이블 신호 SAEN가 하이로 활성화되면, 이는 지연기 46을 통해 R-S 래치회로내의 노아 게이트 50의 세트 단자로 공급된다. 이때, 상기 지연기 46의 지연 시간은 입출력 센스 앰프 12가 상기 활성화된 센싱 인에이블 신호 SAEN에 응답하여 데이타를 출력시, 상기 감지 증폭된 데이타가 상기 데이타 출력 버퍼 16의 입력노드에 전달될 때까지의 시간으로 설정된다. 따라서, 제6도와 같이 컬럼 어드레스 스트로브 신호 CASB가 활성화된 상태에서 센싱 인에이블 신호 SAEN가 활성화되면 상기 R-S래치회로는 소정 시간 후에 세트되어 출력노드에 접속된 인버터 52에 논리 하이의 신호를 공급한다.

상기 인버터 52의 출력노드는 출력제어신호 TRST의 활성화/비활성화의 상태에 따라 스위칭되는 전송게이트 54의 일측노드에 접속되어 있다. 초기 상기 출력제어신호 TRST가 로우라면, 상기 인버터 52로부터 출력되는 로우의 신호는 두 개의 인버터 58, 60으로 구성된 래치회로에 의해 하이로 반전되어 낸드 게이트 24의 제3입력으로 공급되는 제2인에이블 신호를 활성화 시킨다. 상기 낸드 게이트 24는 제1 및 제3입력노드로 입력되는 제1, 제2인에이블 신호들의 활성화 및 제2입력노드로 입력되는 하이의 마스터 클럭 WR에 의해 출력을 논리 로우로 천이시키므로서 인버터 26로부터는 하이 상태로 활성화된 출력제어 신호 TRST가 발생된다. 상기 출력제어신호 TRST는 데이타 출력 버퍼 16의 동작을 인에이블 시킨다. 이때, 상기 데이타 출력 버퍼는 16는 상기 입출력 센스 앰프 12로부터 데이타 입출력 라인 DIO로 전송되는 유효 데이타를 출력노드로 버퍼링 한다. 따라서, 상기 데이타 출력 버퍼 16는 컬럼 어드레스 스트로브 신호 CASB가 활성화된 후 유효 어드레스의 입력에 의해 센싱 인에이블 신호 SEAN의 활성화되어진 후에 입출력센스 앰프 12로부터 출력되는 유효 데이타를 버퍼링함을 알 수 있다.

상기와 같이 출력제어신호 TRST가 하이로 인에이블되면, 제2활성화 제어회로 44내의 트랜스미션 게이트 54가 턴오프되어 진다. 따라서 리이드 모드에서 컬럼 어드레스 스트로브 CASB에 의해 상기 데이타 출력제어신호 TRST가 활성화된 경우 데이타 출력 버퍼 16는 계속적으로 인에블된 상태를 유지하여 EDO모드를 유지한다.

만약, 마스터 클럭 WR이 논리 하이의 상태로 입력되어 반도체 메모리 장치가 라이트 모드로 되면 인버터 32의 출력에 의해 낸드게이트 24의 출력이 하이로 천이되므로써 인버터 26로부터 출력되는 출력제어신호 TRST는 제6도와 같이 로우로 천이된다. 따라서, 데이타출력 버퍼 16의 동작은 디스에이블된다. 그리고, 제2활성화 제어회로 44내의 트랜스미션 게이트 54는 턴온되어 이전의 입력을 인버터 58, 60으로 구성된 래치로 전달한다. 이러한 동작은 라이트 동작 후 리이드 동작이 이루어질 때 어드레스 셋업 타임의 지연에 의한 데이타출력 제어신호 TRST와 입출력 센스 앰프 12로부터 출력되는 유효 데이타의 스큐를 제거하기 위함이다.

상기와 같이 라이트 동작 이후 마스터 클럭 WR이 로우로 천이되고 컬럼 어드레스 스트로브 CASB가 로우로 천이되면, 제5도와 같이 구성된 버퍼 제어회로 18는 센싱 인에이블 신호 SAEN이 활성화된 후 소정시간 후에 출력제어신호 TRST를 활성화기켜 데이타 출력 버퍼 16를 인에이블 시킨다. 따라서, 입출력 센스 앰프 12로부터 출력되는 유효한 데이타가 데이타 출력 버퍼 16의 입력노드에 전달된 후 출력제어신호 TRST가 활성화됨으로써 상기 출력제어신호 TRST와 입출력센스 앰프 12로부터 출력되는 데이타와의 스큐가 제거 된다.

본 발명의 원리에 따라 제4도 및 제5도와 같이 구성된 실시예의 회로는 초기 리이드 모드 또는 라이트 동작 이후 리이드 동작에 의해 컬럼 어드레스 스트로브 신호 CASB가 활성화되고 센싱 인에이블 신호 SAEN이 활성화된 이후에 데이타 버퍼 출력 제어신호 TRST가 활성화되어 짐으로써 인밸리드한 데이타의 출력을 방지할 수 있고, 데이타의 출력을 고속으로 할 수 있게된다.

상술한 바와 같이 본 발명은 EDO로 동작되는 반도체 메모리 장치에서 인밸리드한 데이타의 출력을 제거함으로써 노이즈와 데이타 억세스 속도의 저하를 방지할 수 있게 된다.

Claims (5)

1. 입출력라인과, 상기 입출력라인으로 부터의 데이타를 내부 메모리 셀에 저장 하거나 이미 저장된 데이타를 억세스하여 상기 입출력라인으로 출력하는 메모리 셀 어레이를 가지는 반도체 메모리 장치의 데이타 출력 제어회로에 있어서, 센싱 인에이블 신호의 활성화에 응답하여 상기 입출력라인상의 데이타 레벨을 감지하여 증폭출력하는 입출력 센스 앰프와, 어드레스 정보의 입력을 검출하여 이에 대응하는 위치의 메모리 셀로부터 출력되는 데이타를 입력으로하는 입출력 센스 앰프의 센싱 인에이블 신호를 활성화하는 센스 앰프 제어회로와, 제어단자로 입력되는 출력제어신호의 활성화에 응답하여 상기 입출력 센스 앰프로부터 출력되는 데이타를 출력단자로 버퍼링하는 데이타 출력 버퍼와, 로우 및 컬럼 어드레스의 입력을 허용하는 제어신호들의 활성화에 의해 인에이블되며 상기 센싱 인에이블 신호의 활성화에 응답하여 상기 출력제어신호를 활성화 시키는 버퍼제어회로를 구비하는 반도체 메모리 장치의 데이타 출력 제어회로.
2. 제1항에 있어서, 상기 버퍼제어회로는, 상기 데이타 출력 버퍼로 공급되는 출력제어신호가 비활성화 상태인 경우에 상기 컬럼 어드레스 스트로브 신호의 활성화와 상기 센싱 인에이블 신호의 활성화에 동기하여 출력제어신호를 활성화 시킴을 특징으로 하는 반도체 메모리 장치의 데이타 출력 제어회로.
3. 제2항에 있어서, 상기 버퍼제어회로는, 상기 센싱 인에이블 신호를 입력하는 노드에 지연회로를 더 구비함을 특징으로 하는 반도체 메모리 장치의 데이타 출력 제어회로.
4. 제1항에 있어서, 상기 버퍼제어회로는, 제1, 제2, 제3입력노드로 각각 입력되는 신호들의 활성화에 응답하여 상기 데이타 출력 버퍼에 공급되는 출력제어 신호를 활성화 시키는 게이트와, 상기 로우 및 컬럼 어드레스 스트로브 신호의 활성화에 응답하여 상기 제1입력노드로 공급되는 신호를 활성화시키는 제1 활성화 제어회로와, 상기 컬럼어드레스 스트로브신호와 센싱 인에이블신호의 순차적인 활성화에 응답하여 상기 게이트의 제3입력노드로 공급되는 신호를 활성화 시켜도 제2활성화 제어회로를 구비함을 특징으로 하는 반도체 메모리 장치의 데이타 출력 제어회로.
5. 제4항에 있어서, 상기 제2활성화 제어 회로는, 상기 게이트의 출력에 의해 제어되는 출력제어신호의 활성화/비활성화 상태에 따라 상기 출력제어신호의 출력 모드를 제어 하는 모드 제어회로를 더 구비함을 특징으로 하는 반도체 메모리 장치의 데이타 출력 제어회로.