KR100616489B1 - 반도체메모리소자의 데이터출력단 장치 - Google Patents
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Abstract
본 발명은 풀업신호라인 또는 풀다운신호라인에 데이터가 실리는 것을 감지하여 프리차지 동작을 수행함으로서 고속동작에서도 제어가 간단하며 적은 면적을 차지하는 데이터출력단 장치를 제공하기 위한 것으로서, 이를 위한 본 발명은 반도체메모리소자의 데이터출력단 장치에 있어서, 셀로부터의 데이터를 임시 저장하였다가 풀업신호라인 및 풀다운신호라인으로 출력하는 다수의 파이프래치; 및 풀업신호라인 또는 풀다운신호라인에 데이터가 실리는 것을 감지하여 상기 풀업/풀다운신호라인을 프리차지하는 프리차지부를 구비한다.
파이프래치, 풀업신호라인, 풀다운신호라인, 프리차지부, 출력드라이버.
Description
도1은 종래 기술에 따른 SDRAM의 데이터 출력단의 블럭다이아그램.
도2는 종래 기술에 따른 파이프래치의 상세 회로도.
도3은 종래 기술에 따른 프리차지부의 상세 회로도.
도4는 종래 기술에 따른 출력드라이버의 상세 회로도.
도5는 본 발명의 일실시예에 따른 SDRAM의 데이터출력단 장치의 블럭 다이아그램.
도6은 본 발명의 일실시예에 따른 프리차지부의 회로도.
* 도면의 주요 부분에 대한 부호의 설명
510 : 파이프래치 530 : 프리차지부
610 : 제1지연부 620 : 제2지연부
본 발명은 반도체메모리소자에 관한 것으로서, 특히 데이터출력단 장치에 관한 것이다.
잘 알려진 바와 같이, 동작 속도 향상을 위하여 외부의 시스템 클럭에 동기 되어 동작하는 싱크로너스디램(Synchronous DRAM : 이하, "SDRAM")에서 셀에 저장된 데이터를 리드(read)할 때 카스 레이턴시(Cas Latency)에 맞추어 내보내기 위하여 파이프래치 방식을 사용한다. 파이프래치에 저장된 데이터를 일정한 클럭에 맞추어 풀업(pull up) 및 풀다운(pull down) 신호라인에 실어서 이 신호들로 출력드라이버를 구동시켜 데이터를 출력한다.
도1은 종래 기술에 따른 SDRAM의 데이터 출력단의 블럭다이아그램이다.
도1을 참조하면, 데이터 출력단은 파이프래치제어신호(pcd)에 응답하여 글로벌입출력라인(gio, /gio)를 통해 전달된 셀의 데이터를 풀업 및 풀다운신호로서 저장하고 내부읽기클럭신호(int_read_clk)에 응답하여 풀업/풀다운신호라인(PU/PD)에 각각 전달하는 다수의 파이프래치(pipe latch)(110)와, 리셋신호(reset)와 풀업라인프리차지신호(/pu_pcg)와 풀다운라인프리차지신호(/pd_pcg)에 응답하여 상기 풀업/풀다운신호라인을 프리차지하는 프리차지부(130)와, 출력제어신호(outoff)에 응답하여 상기 풀업/풀다운신호라인을 통해 전달된 데이터를 데이터출력신호(DQ)로서 출력하는 출력버퍼(150)로 이루어진다.
도2는 종래 기술에 따른 파이프래치(110)의 상세 회로도이다.
도2를 참조하면, 파이프래치(110)는 상기 내부읽기클럭신호(int_read_clk)를 다수의 인버터를 통해 지연하여 래치리셋신호(lat_reset)를 생성하는 지연부(260)와, 상기 파이프래치제어신호(pcd)와 상기 래치리셋신호(lat_reset)에 응답하여 상기 글로벌입출력라인(gio, /gio)을 통해 전달된 데이터를 입력받는 입력부(210)와, 정글로벌입출력라인(gio)을 통해 입력된 데이터를 풀업신호(pu_s)로서 저장하는 제1래치부(220)와, 상기 내부읽기클럭신호(int_read_clk)에 응답하여 상기 풀업신호(pu_s)로서 저장된 데이터를 상기 풀업신호라인(PU)에 전달하는 제1출력부(230)와, 부글로벌입출력라인(/gio)을 통해 입력된 데이터를 풀다운신호(pd_s)로서 저장하는 제2래치부(240)와, 상기 내부읽기클럭신호(int_read_clk)에 응답하여 상기풀다운신호(pd_s)로서 저장된 데이터를 상기 풀다운신호라인(PD)에 전달하는 제2출력부(250)로 이루어진다.
상기 입력부(210)는 상기 파이프래치제어신호(pcd)를 반전하는 인버터 INV21과, 상기 인버터 INV21의 출력신호와 상기 내부읽기명령신호가 상기 지연부(260)에서 반전된 출력신호를 입력으로 하는 NAND게이트 ND21과, 게이트로 각각 상기 정글로벌입출력라인(gio)과 상기 NAND게이트 ND21의 출력신호를 입력받아 직렬 연결된 소스-드레인 경로를 통해 상기 풀업신호(pu_s)에 공급전원을 전달하는 PMOS트랜지스터 PM21 및 PM22와, 게이트로 상기 래치리셋신호(lat_reset)를 입력받아 소스-드레인 경로를 통해 상기 풀업신호(pu_s)에 접지전원을 전달하는 NMOS트랜지스터 NM21과, 게이트로 각각 상기 부글로벌입출력라인(/gio)과 상기 NAND게이트 ND21의 출력신호를 입력받아 직렬 연결된 소스-드레인 경로를 통해 상기 풀다운신호(pd_s)에 상기 공급전원을 전달하는 PMOS트랜지스터 PM23 및 PM24와, 게이트로 상기 래치 리셋신호(lat_reset)를 입력으로 하여 소스-드레인 경로를 통해 상기 풀다운신호(pu_s)에 접지전원을 전달하는 NMOS트랜지스터 NM22로 이루어진다.
상기 제1출력부(230)는 게이트로 각각 상기 내부읽기클럭신호(int_read_clk)와 상기 풀업신호(pu_s)를 입력받아 직렬 연결된 소스-드레인 경로를 통해 상기 접지전원을 상기 풀업신호라인(PU)으로 전달하는 NMOS트랜지스터 NM22 및 NM23으로 이루어진다. 이와 유사하게 상기 제2출력부(250)는 게이트로 각각 상기 내부읽기클럭신호(int_read_clk)와 상기 풀다운신호(pd_s)를 입력받아 직렬 연결된 소스-드레인 경로를 통해 상기 접지전원을 상기 풀다운신호라인(PD)으로 전달하는 NMOS트랜지스터 NM25 및 NM26으로 이루어진다.
도3은 종래 기술에 따른 프리차지부(130)의 상세 회로도이다.
도3을 참조하면, 프리차지부(130)는 게이트로 반전된 상기 리셋신호(reset)와 상기 풀업라인프리차지신호(/pu_pcg)를 입력받아 소스-드레인 경로를 통해 상기 풀업라인(PU)을 전원전압으로 프리차지시키는 PMOS트랜지스터 PM31 및 PM32와, 게이트로 상기 반전된 리셋신호와 상기 풀다운라인프리차지신호(/pd_pcg)를 입력받아 소스-드레인 경로를 통해 상기 풀다운라인(PD)을 전원전압으로 프리차지시키는 PMOS트랜지스터 PM33 및 PM34로 이루어진다.
도4는 종래 기술에 따른 출력드라이버(150)의 상세 회로도이다.
도4를 참조하면, 출력드라이버(150)는 상기 풀업신호라인(PU)의 데이터를 저장하는 풀업라인래치부(410)와, 상기 풀다운신호라인(PD)의 데이터를 저장하는 풀다운라인래치부(430)와, 출력제어신호(/outoff)에 응답하여 상기 풀업신호라인과 상기 풀다운신호라인을 입력받아 데이터출력신호(DQ)를 생성하는 출력부(450)로 이루어진다.
상기 출력부(450)는 게이트로 상기 출력제어신호(/outoff)를 입력받아 소스-드레인 경로를 통해 풀업노드(pub)에 상기 공급전원을 전달하는 PMOS트랜지스터 PM41과, 게이트로 상기 출력제어신호를 입력받아 소스-드레인 경로를 통해 풀다운노드(pdb)에 상기 공급전원을 전달하는 PMOS트랜지스터 PM42와, 상기 풀업신호라인(PU)과 상기 풀다운노드(pdb)를 입력으로 하여 상기 풀업노드신호를 생성하는 NAND게이트 ND41과, 상기 풀다운신호라인(PD)과 상기 풀업노드를 입력으로 하여 상기 풀다운노드신호를 생성하는 NAND게이트 ND42와, 게이트로 상기 출력제어신호(/outoff)를 입력받아 소스-드레인 경로를 통해 상기 NAND게이트 ND41에 접지전원을 공급하는 NMOS트랜지스터 NM41과, 게이트로 상기 출력제어신호(/outoff)를 입력받아 소스-드레인 경로를 통해 상기 NAND게이트 ND42에 접지전원을 공급하는 NMOS트랜지스터 NM42와, 게이트로 상기 풀업노드신호를 입력받아 소스-드레인 경로를 통해 상기 데이터출력신호(DQ)에 상기 공급전원을 전달하는 PMOS트랜지스터 PM43과, 상기 풀다운노드신호를 반전하는 인버터 INV41과, 게이트로 상기 인버터 INV41의 출력신호를 입력받아 소스-드레인 경로를 통해 상기 데이터출력신호(DQ)에 상기 접지전원을 전달하는 NMOS트랜지스터 NM43으로 이루어진다.
상기와 같은 구성을 갖는 종래의 SDRAM의 데이터 출력 동작에 대해서 살펴본다.
SDRAM의 경우 저장된 데이터를 지정한 레이턴시(latency)에 맞게 내보내기 위해 파이프래치 방식을 사용하는데, 상기 다수의 파이프래치(110)는 각각 상기 정글로벌입출력라인(gio)과 상기 부글로벌입출력라인(/gio)를 통해 전달된 셀의 데이터를 상기 파이프래치제어신호(pcd)가 "로우"로 액티브되고 상기 내부읽기클럭신호가 "로우"로 액티브되면 상기 PMOS트랜지스터 PM22 및 P24가 턴-온되어 상기 정글로벌입출력라인에 "로우"의 데이터가 실리면 상기 PMOS트랜지스터 PM21이 턴-온되어 상기 풀업신호(pu_s)를 "하이"로 래치하고, 상기 부글로벌입출력라인에 "로우"의 데이터가 실리면 상기 풀다운신호(pd_s)를 "하이"로 래치한다.
한편, 데이터의 출력은 상기 내부읽기클럭신호(int_read_clk)에 응답하여 상기 풀업신호(pu_s)가 "하이"인 경우에는 상기 NMOS트랜지스터 NM23이 턴-온되어 상기 풀업신호라인(PU)이 "로우"로 떨어지고 상기 풀다운신호라인은 "하이"를 유지한다. 즉, 상기 정글로벌입출력라인(gio)에 "로우"의 데이터가 전달되면 상기 풀다운신호라인만이 "하이"로 되어 상기 데이터출력부(150)에서 "로우"의 데이터를 출력한다.
자세히 살펴보면, 상기 데이터출력부(150)로의 입력은 상기 출력제어신호(/outoff)가 "하이"로 인가되어 상기 풀업신호라인(PU)과 상기 풀다운신호라인(PD)을 통해 상기 출력부(450)로의 데이터 입력을 받아들이는 상기 NAND게이트 ND41과 ND42가 턴-온되어야 시작된다. 상기 풀업노드(pub)와 상기 풀다운노드(pdb)는 상기 출력제어신호가 "로우"로 인가되는 경우에 각각 "하이"로 되어 상기 출력부(450)의 출력 데이터출력신호(DQ)를 하이-임피던스(Hi-z)상태로 만든다.
상기 출력제어신호(/outoff)가 "하이"로 인가되어 상기 NAND게이트 ND41과 ND42가 턴-온된 상태에서 "하이"로 프리차지 되어 있던 상기 풀업신호라인 또는 상기 풀다운신호라인에 "로우"의 펄스가 실리는 경우에 상기 데이터출력신호가 "하이" 또는 "로우"로 된다.
구체적으로, 셀로 부터 "로우"의 데이터가 전달되는 경우 상기 풀다운신호라인은 "하이"를 유지하고 상기 풀업신호라인에 "로우"의 펄스신호가 전달되고, 이에 응답하여 상기 NAND게이트 ND41의 출력신호인 상기 풀업노드신호는 "하이"를 유지하고 상기 NAND게이트 ND42의 출력신호인 상기 풀다운신호노드는 "하이" 에서 "로우"로 떨어져 상기 NMOS트랜지스터 NM43이 턴-온되어 상기 출력데이터(DQ)가 "로우"로 떨어진다.
마찬가지로, "하이"의 데이터를 전달하는 과정은 상기 기술한 바를 통해 쉽게 이해될 수 있다.
한편, 상기 프리차지부(130)는 상기 리셋신호(reset)가 "하이"로 액티브되고, 상기 풀업라인프리차지신호(/pu_pcg)와 상기 풀다운라인프리차지신호(/pd_pcg)가 "로우"로 액티브되면 상기 PMOS트랜지스터 PM31 내지 PM34가 턴-온되어 상기 풀업신호라인과 상기 풀다운신호라인을 "하이"로 프리차지한다.
그러나, 풀업신호라인과 풀다운신호라인의 프리차지동작에 있어서 상기와 같이 리셋신호, 풀업라인프리차지신호 및 풀다운라인프리차지신호 등의 제어신호를 이용하여 프리차지 동작이 수행되므로, 상기 제어신호들을 제어하기가 어렵고 상기 제어신호들을 생성하기 위한 블럭이 추가로 필요하며 클럭 주파수가 높아지는 경우에는 제어하기가 더 어렵다.
본 발명은 전술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 고속동작에서도 제어가 간단하며 적은 면적을 차지하는 데이터출력단 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성 하기 위한 본 발명은 반도체메모리소자의 데이터출력단 장치에 있어서, 셀로부터의 데이터를 임시 저장하였다가 풀업신호라인 및 풀다운신호라인으로 출력하는 다수의 파이프래치; 및 풀업신호라인 또는 풀다운신호라인에 데이터가 실리는 것을 감지하여 상기 풀업/풀다운신호라인을 프리차지하는 프리차지부를 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도5는 본 발명의 일실시예에 따른 SDRAM의 데이터출력단 장치의 블럭 다이아그램이다.
도5를 참조하면, 본 실시예에 따른 데이터출력단 장치는 파이프래치제어신호 (pcd)에 응답하여 글로벌입출력라인(gio, /gio)를 통해 전달된 셀 데이터를 풀업 및 풀다운신호로서 저장하고 내부읽기클럭신호(int_read_clk)에 응답하여 풀업/풀다운신호라인(PU/PD)에 각각 전달하는 다수의 파이프래치(pipe latch)(510)와, 상기 풀업/풀다운신호라인에 데이터가 실리는 것을 감지하여 상기 풀업/풀다운신호라인을 프리차지하는 프리차지부(530)로 이루어진다.
도6은 본 발명의 일실시예에 따른 프리차지부(530)의 회로도이다.
도6을 참조하면, 프리차지부(530)는 상기 풀업신호라인(PU)의 신호를 지연하여 풀업프리차지신호(pu_pcg)를 생성하는 제1지연부(610)와, 상기 풀다운신호라인(PD)의 신호를 지연하여 풀다운프리차지신호(pd_pcg)를 생성하는 제2지연부(620)와, 게이트로 상기 풀업프리차지신호를 입력받아 소스-드레인 경로를 통해 상기 풀업신호라인에 공급전원을 전달하는 PMOS트랜지스터 PM61과, 게이트로 상기 풀다운프리차지신호를 입력받아 소스-드레인 경로를 통해 상기 풀다운신호라인에 상기 공급전원을 전달하는 PMOS트랜지스터 PM62로 이루어진다.
상기와 같은 구성을 갖는 본 발명의 동작에 대해서 살펴본다.
프리차지동작에 앞서 상기 파이프래치(510)에 대해서 살펴보면, 상기 글로벌입출력라인(gio, /gio)을 통해 전달되는 셀 데이터는 상기 파이프래치(510)로의 입력을 제어하는 신호인 상기 파이프래치제어신호(pcd)가 액티브되는 경우에 입력되어 풀업 및 풀다운신호로서 저장되고, 출력을 제어하는 상기 내부읽기명령신호(int_read_clk)가 액티브되면 풀업 및 풀다운신호로서 저장되어 있던 셀 데이터가 상기 풀업/풀다운신호라인으로 전달된다.
상기 풀업/풀다운신호라인은 "하이"로 프리차지되어 있는 상태에서 상기 글로벌입출력라인을 통해 "하이"의 데이터가 전달되면 상기 파이프래치(510)의 상기 풀다운신호가 인에이블되고 상기 풀업신호는 디스에이블되어 상기 풀업신호라인은 "하이"를 유지하고 상기 풀다운신호라인에 "로우"의 펄스신호가 전달된다.
마찬가지로 "로우"의 데이터가 전달되면 상기 풀다운신호라인은 "하이"를 유지하고 상기 풀업신호라인에 "로우"의 펄스신호가 전달된다.
한편, 상기와 같이 데이터를 전달하는 과정에서 풀업신호라인 또는 풀다운신호라인에 "로우"의 펄스가 생기고 데이터를 출력하는 동안 상기 프리차지부(530)에서는 상기 제1지연부(610) 및 상기 제2지연부(620)에서 상기 풀업신호라인 및 상기 풀다운신호라인의 신호가 지연되어 상기 PMOS트랜지스터 PM61 및 PM62로 인가된다.
상기 풀업신호라인 또는 상기 풀다운신호라인에 "로우"의 펄스가 인가되면 상기 제1지연부(610) 또는 상기 제2지연부(620)에서 데이터가 출력버퍼로 전달되는 동안 지연된 후에 상기 PMOS트랜지스터 PM61 또는 PM62를 턴-온시켜 상기 풀업신호라인 또는 상기 풀다운신호라인을 "하이"로 프리차지한다.
이와 같이, 상기 풀업신호라인 또는 상기 풀다운신호라인을 통해 데이터가 전달되는 것을 감지하여 상기 풀업신호라인 또는 상기 풀다운신호라인을 프리차지함으로서, 제어가 간편하고 적은 면적을 차지하는 데이터 출력단 장치를 구현하였다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 풀업신호라인 또는 풀다운신호라인에 데이터가 실리는 것을 감지하여 프리차지 동작을 수행함으로서 고속동작에서도 제어가 간단하며 적은 면적을 차지하는 데이터출력단 장치를 구현할 수 있다.
Claims (3)
- 삭제
- 반도체메모리소자의 데이터출력단 장치에 있어서,셀로부터의 데이터를 임시 저장하였다가 풀업신호라인 및 풀다운신호라인으로 출력하는 다수의 파이프래치; 및풀업신호라인 또는 풀다운신호라인에 데이터가 실리는 것을 감지하여 상기 풀업/풀다운신호라인을 프리차지하는 프리차지부를 구비하며,상기 프리차지부는,상기 풀업신호라인을 지연하여 풀업프리차지신호를 생성하는 제1지연부;상기 풀다운신호라인을 지연하여 풀다운프리차지신호를 생성하는 제2지연부;게이트로 상기 풀업프리차지신호를 입력받아 소스-드레인 경로를 통해 상기 풀업신호라인에 공급전원을 전달하는 제1PMOS트랜지스터; 및게이트로 상기 풀다운프리차지신호를 입력받아 소스-드레인 경로를 통해 상기 풀다운신호라인에 상기 공급전원을 전달하는 제2PMOS트랜지스터를 구비하는 것을 특징으로 하는 데이터출력단 장치.
- 제2항에 있어서,상기 제1지연부 및 상기 제2지연부는 상기 풀업/풀다운신호라인을 통해 데이터가 충분히 출력되는 시간동안 지연시키는 것을 특징으로 하는 데이터출력단 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990047699A KR100616489B1 (ko) | 1999-10-30 | 1999-10-30 | 반도체메모리소자의 데이터출력단 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990047699A KR100616489B1 (ko) | 1999-10-30 | 1999-10-30 | 반도체메모리소자의 데이터출력단 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010039339A KR20010039339A (ko) | 2001-05-15 |
| KR100616489B1 true KR100616489B1 (ko) | 2006-08-25 |
Family
ID=19617798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990047699A KR100616489B1 (ko) | 1999-10-30 | 1999-10-30 | 반도체메모리소자의 데이터출력단 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100616489B1 (ko) |
-
1999
- 1999-10-30 KR KR1019990047699A patent/KR100616489B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010039339A (ko) | 2001-05-15 |
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