KR100633334B1 - 디디알 에스디램의 데이터 입력 제어 방법 및 장치 - Google Patents

Abstract

본 발명은 고주파에서 동작시 쓰기동작의 데이터가 읽기동작에 영향을 미치지 않고 안정적으로 동작하는 DDR SDRAM을 구현하기 위한 것으로서, 이를 위한 본 발명은 DDR SDRAM에 있어서, 칩외부로부터 입력되는 데이터신호를 데이터스트로브신호의 라이징에지에 동기된 라이징데이터신호 및 데이터스트로브신호의 폴링에지에 동기된 폴링데이터신호로 각각 생성하는 데이터입력수단; 상기 라이징데이터신호 및 상기 폴링데이터신호를 상기 데이터스트로브신호에 동기시켜 상호 얼라인시킨 상기 라이징데이터신호 및 상기 폴링데이터신호를 외부클럭신호에 동기시켜 얼라인시킨 클럭얼라인라이징데이터 및 클럭얼라인폴링데이터를 펄스신호로 생성하는 데이터얼라인수단; 제어신호에 응답하여 상기 클럭얼라인라이징데이터 및 상기 클럭얼라인폴링데이터를 외부에서 입력된 데이터의 순서에 따라 제1 및 제2내부입력펄스신호로 변환하는 스위칭수단; 상기 제1내부입력펄스신호 및 상기 제2내부입력펄스신호를 제어신호에 응답하여 제1 및 제2글로벌데이터버스라인에 전달하는 글로벌데이터버스입력수단; 및 읽기명령신호와 쓰기명령신호에 응답하여 상기글로벌데이터버스입력수단을 인에이블 또는 디스에이블시키는 상기 제어신호를 생성하는 제어부를 포함하여 이루어진다.

데이터스트로브, 데이터래치, 데이터얼라인, 데이터스위칭, 글로벌데이터버스.

Description

디디알 에스디램의 데이터 입력 제어 방법 및 장치{Method and device for controlling write scheme of DDR SDRAM}

도1은 종래 기술에 따른 DDR SDRAM의 데이터 입력경로의 블록 다이아그램.

도2는 도1의 글로벌데이터버스입력버퍼의 간략화된 회로도.

도3은 종래 기술에 따른 DDR SDRAM의 데이터 입출력 타이밍 다이아그램.

도4는 본 발명의 일실시예에 따른 DDR SDRAM의 데이터 입력경로 블럭 다이아그램.

도5a는 도4의 제어부의 회로도.

도5b는 도4의 글로벌데이터버스입력버퍼의 간략화된 회로도.

도6은 본 발명의 일실시예에 따른 DDR SDRAM의 데이터 입출력 타이밍 다이아그램.

* 도면의 주요 부분에 대한 부호의 설명

490 : 글로벌데이터버스입력버퍼

480 : 제어부

본 발명은 DDR SDRAM(Double Data Rate Synchronous DRAM)에 관한 것으로, 특히 고주파에서의 동작시 데이터의 쓰기동작의 데이터가 읽기동작에 영향을 미치지 않고 안정적인 동작을 수행하는 DDR SDRAM에 관한 것이다.

잘 알려진 바와 같이, 반도체메모리소자중 DRAM은 동작 속도 향상을 위하여 외부의 시스템 클럭에 동기되어 동작하는 싱크로너스 DRAM(이하, SDRAM)이 널리 사용되고 있다. 한편, 통상의 SDRAM은 클럭의 라이징(rising) 에지(edge)에 동기시켜 클럭의 한 주기에 걸쳐 하나의 데이터를 입출력하는 소자인데 반하여, DDR SDRAM은 클럭 라이징 및 폴링(falling) 에지에 동기되어 연속적으로 두 개의 데이터가 입출력될 수 있다. 따라서, 클럭의 주파수를 증가시키지 않더라도 종래의 SDRAM에 비해 최소한 두 배 이상의 동작속도를 구현할 수 있어 차세대 DRAM으로서 크게 각광받고 있다. 한편, 연속적으로 데이터를 출력하기 위해서 셀에서 읽어온 데이터를 복수의 파이프래치에 임시로 저장하였다가 출력하는 방법을 사용한다.

도1은 종래 기술에 따른 DDR SDRAM의 데이터 입력 경로의 블록 다이아그램으로서, 칩외부로부터 입력되는 데이터신호(DQ)를 데이터스트로브신호(DS)의 라이징에지에 동기된 라이징데이터신호(rising_data) 및 데이터스트로브신호의 폴링에지에 동기된 폴링데이터신호(falling_data)로 각각 생성하는 버퍼/래치부(130)와, 상기 라이징데이터신호(rising_data) 및 상기 폴링데이터신호(falling_data)를 상기 데이터스트로브신호의 폴링에지에서 상호 얼라인시킨 데이터얼라인라이징신호 (ds_align_r) 및 데이터얼라인폴링신호(ds_align_f)를 생성하는 제1데이터얼라인부 (140)와, 상기 데이터얼라인라이징신호(ds_align_r) 및 상기 데이터얼라인폴링신호 (ds_align_f)를 다시 외부클럭신호(CLK)의 라이징에지에서 얼라인시킨 클럭얼라인라이징신호(clk_align_r) 및 클럭얼라인폴링신호(clk_align_f)를 펄스신호로 생성하는 제2데이터얼라인부(150)와, 상기 클럭얼라인라이징펄스신호(clk_align_r) 및 상기 클럭얼라인폴링펄스신호(clk_align_f)를 제어신호 sose에 응답하여 외부에서 입력된 데이터의 순서에 따라 제1 및 제2내부입력펄스신호(even_data, odd_data)로 변환하는 데이터스위칭부(170)와, 상기 제1내부입력펄스신호(even_data) 및 상기 제2내부입력펄스신호(odd_data)에 응답하여 제1 및 제2글로벌데이터버스라인 (gio_even, /gio_even, gio_odd, /gio_odd)에 데이터를 전달하는 글로벌데이터버스입력버퍼(190)를 포함하여 이루어진다.

도2는 상기 글로벌데이터버스입력버퍼(190)의 간략화된 회로도로서, 상기 제1내부입력펄스신호와 상기 제2내부입력펄스신호를 포함하는 쓰기 데이터(Write Data)에 응답하여 글로벌데이터버스라인에 데이터를 전달하는 것으로서, 게이트로 상기 쓰기 데이터를 인가받아 소스-드레인 경로를 통해 상기 글로벌데이터버스라인 gio에 접지전원을 공급하는 NMOS트랜지스터로 이루어진다.

상기와 같은 구성을 갖는 DDR SDRAM의 데이터 입출력 동작에 대해서 살펴본다.

입력버퍼(110)에서 외부에서 입력된 데이터(DQ)를 CMOS 레벨로 버퍼링하고, 라이징데이터래치부(120a)는 상기 데이터스트로브신호(DS)의 라이징에지에서 발생된 라이징에지감지펄스신호(dsrp)에 동기되어 래치된 라이징데이터(rising_data)를 생성하며, 폴링데이터래치부(120b)는 상기 데이터스트로브신호(DS)의 폴링에지에서 발생된 폴링에지감지펄스신호(dsfp)에 동기되어 래치된 폴링데이터(falling_data)를 발생시킨다.

상기 버퍼/래치부(130)에서 생성된 상기 라이징데이터(rising_data)와 상기 폴링데이터(falling_data)는 상기 데이터스트로브(DS)신호의 라이징에지와 폴링에지에서 동기되므로 상기 데이터간에는 동기가 맞지 않는다.

먼저 상기 데이터간의 동기를 맞추어주기위해서 상기 데이터스트로브신호의 폴링에지에 상기 라이징데이터(rising_data)를 얼라인시켜준다. 즉, 제1데이터얼라인부에서 상기 폴링에지감지펄스신호(dsfp)에 얼라인시켜 상기 라이징데이터 (rising_data)를 상기 폴링데이터(falling_data)에 얼라인시켜 서로 동기를 맞춘 데이터얼라인라이징신호(ds_align_r)와 데이터얼라인폴링신호(ds_align_f)를 생성한다.

상기 데이터얼라인라이징신호(ds_align_r)와 데이터얼라인폴링신호 (ds_align_f)는 서로간의 동기는 맞았지만 내부 코어(core) 블럭으로 인가되기 위한 내부 신호들과의 동기는 맞지 않은 상태이다. 따라서 제2데이터얼라인부(150)에서 외부클럭의 라이징신호에 응답하여 생성된 내부 클럭 신호 clk_int에 동기시키고 상기 내부클럭신호 clk_int와 동일한 시간동안 액티브되는 클럭얼라인라이징데이터(clk_align_r)와 클럭얼라인폴링데이터(clk_align_f)를 생성한다.

상기 클럭얼라인라이징데이터(clk_align_r)와 클럭얼라인폴링데이터 (clk_align_f)는 데이터스위칭부(170)에서 상기 제어신호 sose에 의하여 제1내부입력펄스신호(even_data)와 제2내부입력펄스신호(odd_data)로 생성되어 글로벌데이터버스 입력버퍼(190)로 인가된다.

상기 글로벌데이터버스 입력버퍼(190)에서 NMOS트랜지스터의 게이트단으로 상기 제1내부입력펄스신호(even_data)와 상기 제2내부입력펄스신호(odd_data)등의 쓰기데이터(Write Data)를 입력하여 "하이"로 프리차지되어 있던 제1 및 제2글로벌데이터버스라인(gio_even, /gio_even, gio_odd, /gio_odd)에 "로우"의 펄스형태로 데이터를 전달한다.

그러나 상기와 같은 데이터 입력 방법은 고주파수에서 동작시에 다음과 같은 치명적인 결함이 발생하게 된다. 도3은 종래 기술에 따른 DDR SDRAM의 데이터 입출력 타이밍 다이아그램으로서, 쓰기 동작 이후에 읽기 동작이 시작되어 쓰기 데이터(Write Data)를 차단하는 것인데 고주파 동작에서는 글로벌데이터버스에 실려있는 쓸모없는 쓰기 데이터(Write Data)가 치명적인 결점으로서 작용하게 된다.

출력되는 데이터는 출력드라이버로 전송되기 이전에 출력되어질 순서대로 래치되어 있다가 제어신호 PCD에 응답하여 출력 드라이버로 전송되어지는데 고주파동작에서는 차단되어야할 쓰기 데이터가 글로벌데이터버스에 실린 후 마치 자신이 출력 데이터인것처럼 래치되어 있다가 제어신호 PCD에 응답하여 첫번째 데이터로 출력되고, 그 다음부터는 하나씩 뒤로 밀린 데이터가 출력되게 된다.

본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로써, 쓰기 동작이후에 읽기 동작에서 쓰기 데이터가 글로벌데이터버스로 전달되는 것을 차단하여, 고속동작에서 오동작이 발생하는 것을 방지한 DDR SDRAM을 제공하는 데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은 DDR SDRAM에 있어서, 칩외부로부터 입력되는 데이터신호를 데이터스트로브신호의 라이징에지에 동기된 라이징데이터신호 및 데이터스트로브신호의 폴링에지에 동기된 폴링데이터신호로 각각 생성하는 데이터입력수단; 상기 라이징데이터신호 및 상기 폴링데이터신호를 상기 데이터스트로브신호에 동기시켜 상호 얼라인시킨 상기 라이징데이터신호 및 상기 폴링데이터신호를 외부클럭신호에 동기시켜 얼라인시킨 클럭얼라인라이징데이터 및 클럭얼라인폴링데이터를 펄스신호로 생성하는 데이터얼라인수단; 제어신호에 응답하여 상기 클럭얼라인라이징데이터 및 상기 클럭얼라인폴링데이터를 외부에서 입력된 데이터의 순서에 따라 제1 및 제2내부입력펄스신호로 변환하는 스위칭수단; 상기 제1내부입력펄스신호 및 상기 제2내부입력펄스신호를 제어신호에 응답하여 제1 및 제2글로벌데이터버스라인에 전달하는 글로벌데이터버스입력수단; 및 읽기명령신호와 쓰기명령신호에 응답하여 상기글로벌데이터버스입력수단을 인에이블 또는 디스에이블시키는 상기 제어신호를 생성하는 제어부를 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도4는 본 발명의 일실시예에 따른 DDR SDRAM의 데이터 입력 경로의 블록 다이아그램으로서, 칩외부로부터 입력되는 데이터신호(DQ)를 데이터스트로브신호(DS)의 라이징에지에 동기된 라이징데이터신호(rising_data) 및 데이터스트로브신호의 폴링에지에 동기된 폴링데이터신호(falling_data)로 각각 생성하는 버퍼/래치부(430)와, 상기 라이징데이터신호(rising_data) 및 상기 폴링데이터신호(falling_data)를 상기 데이터스트로브신호의 폴링에지에서 상호 얼라인시킨 데이터얼라인라이징신호(ds_align_r) 및 데이터얼라인폴링신호(ds_align_f)를 생성하는 제1데이터얼라인부(440)와, 상기 데이터얼라인라이징신호(ds_align_r) 및 상기 데이터얼라인폴링신호(ds_align_f)를 다시 외부클럭신호(CLK)의 라이징에지에서 얼라인시킨 클럭얼라인라이징신호(clk_align_r) 및 클럭얼라인폴링신호(clk_align_f)를 펄스신호로 생성하는 제2데이터얼라인부(450)와, 상기 클럭얼라인라이징데이터(clk_align_r) 및 상기 클럭얼라인폴링데이터(clk_align_f)를 제어신호 sose에 응답하여 외부에서 입력된 데이터의 순서에 따라 제1 및 제2내부입력펄스신호(even_data, odd_data)로 변환하는 데이터스위칭부(470)와, 상기 제1내부입력펄스신호(even_data) 및 상기 제2내부입력펄스신호(odd_data)를 제어신호(control signal)에 응답하여 제1 및 제2글로벌데이터버스라인(gio_even, /gio_even, gio_odd, /gio_odd)에 데이터를 전달하는 글로벌데이터버스입력버퍼(490)와, 읽기명령신호(Read Signal)와 쓰기명령신호(Write Signal)에 응답하여 상기글로벌데이터버스입력버퍼(490)를 인에이블 또는 디스에이블시키는 상기 제어신호(control signal)를 생성하는 제어부(480)를 포함하여 이루어진다. 제어신호 sose는 도 1에도 도시된 종래기술에서와 같은 제어신호로서, 외부에서 입력된 데이터의 순서를 알려주는 신호이다.

도5a는 본 발명의 일실시예에 따른 상기 제어부(480)의 회로도로서, 반전된 상기 쓰기명령신호(/Write Signal)와 반전된 상기 읽기명령신호(/Read Signal)를 각각 일측단으로 입력받고 그 출력을 타측단으로 교차하여 입력받는 두 개의 NAND게이트 ND51 및 ND52와, 상기 반전된 읽기명령신호를 일측으로 입력받는 상기 NAND게이트 ND51의 출력신호를 반전하여 상기 제어신호를 출력하는 인버터 INV51로 이루어진다.

도5b는 본 발명의 일실시예에 따른 상기 글로벌입출력버퍼(490)의 간략화된 회로도로서, 상기 제1내부입력펄스신호(even_data)와 상기 제2내부입력펄스신호 (odd_data)등의 쓰기 데이터(Write Data)를 일측단으로 상기 제어신호를 타측단으로 입력받는 NAND게이트 ND55와, 상기 NAND게이트 ND55의 출력신호를 반전하는 인버터 INV55와, 게이트로 상기 쓰기 데이터와 상기 제어신호를 논리곱한 상기 인버터 INV55의 출력신호를 입력받아 소스-드레인 경로를 통해 상기 글로벌데이터버스라인에 접지전압을 공급하는 NMOS트랜지스터 NM55로 이루어진다.

도6의 본 발명의 실시예에 따른 DDR SDRAM의 데이터 입출력 타이밍도를 참조하여 상기와 같은 구성을 갖는 DDR SDRAM의 동작에 대해서 아래에 살펴본다.

도4의 본 발명의 일실시예에 따른 DDR SDRAM의 데이터 입력 동작은 상술한 바와 같이 글로벌데이터버스입력버퍼(490)에서 제어부(480)에서 생성된 제어신호에 응답하여 데이터를 전달하는 것으로서 상기 글로벌데이터버스입력버퍼(490)까지 데이터가 전달되는 과정에 대한 상세한 설명은 생략한다.

상기 제어신호는 도5a의 상기 제어부(480)에서 상기 쓰기명령신호(Write Signal)의 라이징에지에서 "하이"로 액티브되어, 상기 읽기명령신호(Read Signal)의 라이징에지에서 "로우"로 디스에이블된다.

결국, 쓰기동작동안에는 상기 제어신호를 활성화하여 상기 글로벌데이터버스입력버퍼(490)에서 데이터를 글로벌데이터버스라인으로 전달하고, 읽기동작동안에는 상기 제어신호를 디스에이블시켜 상기 글로벌데이터버스라인으로 데이터가 전달되는 것을 차단하는 것이다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같은 본 발명은 DDR SDRAM에서 쓰기 동작이후에 읽기 동작에서 쓰기 데이터가 글로벌데이터버스로 전달되는 것을 차단하여, 고속동작에서 오동작이 발생하는 것을 방지하여 안정적으로 동작하는 DDR SDRAM을 구현 할 수 있다.

Claims (3)

1. DDR SDRAM에 있어서,

   칩외부로부터 입력되는 데이터신호를 데이터스트로브신호의 라이징에지에 동기된 라이징데이터신호 및 데이터스트로브신호의 폴링에지에 동기된 폴링데이터신호로 각각 생성하는 데이터입력수단;

   상기 라이징데이터신호 및 상기 폴링데이터신호를 상기 데이터스트로브신호에 동기시켜 상호 얼라인시킨 상기 라이징데이터신호 및 상기 폴링데이터신호를 외부클럭신호에 동기시켜 얼라인시킨 클럭얼라인라이징데이터 및 클럭얼라인폴링데이터를 펄스신호로 생성하는 데이터얼라인수단;

   상기 클럭얼라인라이징데이터 및 상기 클럭얼라인폴링데이터를 외부에서 입력된 데이터의 순서에 따라 제1 및 제2내부입력펄스신호로 변환하는 스위칭수단;

   상기 제1내부입력펄스신호 및 상기 제2내부입력펄스신호를 제어신호에 응답하여 제1 및 제2글로벌데이터버스라인에 전달하는 글로벌데이터버스입력수단; 및

   읽기명령신호와 쓰기명령신호에 응답하여 상기글로벌데이터버스입력수단을 인에이블 또는 디스에이블시키는 상기 제어신호를 생성하는 제어부

   를 포함하여 이루어지는 DDR SDRAM.
2. 제1항에 있어서,

   상기 제어부는,

   반전된 상기 쓰기명령신호와 반전된 상기 읽기명령신호를 각각 일측단으로 입력받고 그 출력을 타측단으로 교차하여 입력받는 두 개의 NAND게이트;

   상기 반전된 읽기명령신호를 일측으로 입력받는 상기 NAND게이트의 출력신호를 반전하여 상기 제어신호를 출력하는 인버터

   를 포함하여 이루어지는 것을 특징으로 하는 DDR SDRAM.
3. 제1항에 있어서,

   상기 글로벌데이터버스 입력버퍼는,

   상기 제1내부입력펄스신호와 상기 제2내부입력펄스신호등의 쓰기 데이터를 일측단으로 상기 제어신호를 타측단으로 입력받는 NAND게이트;

   상기 NAND게이트의 출력신호를 반전하는 인버터;

   게이트로 상기 쓰기 데이터와 상기 제어신호를 논리곱한 상기 인버터의 출력신호를 입력받아 소스-드레인 경로를 통해 상기 글로벌데이터버스라인에 접지전압을 공급하는 NMOS트랜지스터

   를 포함하여 이루어지는 것을 특징으로 하는 DDR SDRAM.

Images