KR100373348B1

KR100373348B1 - 디디알에스디램의 데이터 입력 장치

Info

Publication number: KR100373348B1
Application number: KR10-1999-0024831A
Authority: KR
Inventors: 유기형; 류제훈
Original assignee: 주식회사 하이닉스반도체
Priority date: 1999-06-28
Filing date: 1999-06-28
Publication date: 2003-02-25
Also published as: KR20010004210A

Abstract

본 발명은 내부클록펄스신호에 동기 시켜 입력데이터를 펄스 신호로 변환하여 글로벌데이터버스에 인가함으로써 별도의 제어신호의 추가 없이 쓰기동작을 수행하여 동작속도를 높이기 위한 것으로서, 이를 위한 본 발명은 DDR SDRAM에 있어서, 칩외부로부터 입력되는 데이터신호를 데이터스트로브신호의 라이징에지에 동기된 라이징데이터신호 및 데이터스트로브신호의 폴링에지에 동기된 폴링데이터신호로 각각 생성하는 데이터입력수단; 상기 라이징데이터신호 및 상기 폴링데이터신호를 상기 데이터스트로브신호에 동기시켜 상호 얼라인시킨 데이터얼라인라이징신호 및 데이터얼라인폴링신호를 생성하는 제1데이터얼라인수단; 상기 데이터얼라인라이징신호 및 상기 데이터얼라인폴링신호를 외부클럭신호에 동기시켜 얼라인시킨 펄스신호로서 클럭얼라인라이징데이터 및 클럭얼라인폴링데이터를 생성하는 제2데이터얼라인수단; 제어신호에 응답하여 상기 클럭얼라인라이징데이터 및 상기 클럭얼라인폴링데이터를 외부에서 입력된 데이터의 순서에 따라 제1 및 제2내부입력펄스신호로 변환하는 스위칭수단; 및 상기 제1내부입력펄스신호 및 상기 제2내부입력펄스신호에 응답하여 제1 및 제2글로벌데이터버스라인에 전달하는 글로벌데이터버스입력수단을 포함하여 이루어진다.

Description

디디알에스디램의 데이터 입력 장치{Data input device of DDR SDRAM}

본 발명은 DDR SDRAM(Double Data Rate Synchronous DRAM)에 관한 것으로, 특히 DDR SDRAM에서 쓰기 동작시 입력 데이터를 내부클럭에 동기시키면서 펄스신호로 만들어 DRAM내부에서의 쓰기동작속도를 빠르게 하기 위한 DDR SDRAM에 관한 것이다.

잘 알려진 바와 같이, 반도체메모리소자중 DRAM은 동작 속도 향상을 위하여 외부의 시스템 클럭에 동기되어 동작하는 싱크로너스 DRAM(이하, SDRAM)이 널리 사용되고 있다. 한편, 통상의 SDRAM은 클럭의 라이징(rising) 에지(edge)에 동기시켜 클럭의 한 주기에 걸쳐 하나의 데이터를 입출력하는 소자인데 반하여, DDR SDRAM은 클럭 라이징 및 폴링(falling) 에지에 동기되어 연속적으로 두 개의 데이터가 입출력될 수 있다. 따라서, 클럭의 주파수를 증가시키지 않더라도 종래의 SDRAM에 비해 최소한 두 배 이상의 동작속도를 구현할 수 있어 차세대 DRAM으로서 크게 각광받고 있다.

도1은 일반적인 DDR SDRAM의 외부데이터 입력단 구성을 나타내는 도면으로써, 외부에서 입력되는 쓰기데이터(DQ)를 버퍼링한 후 라이징에지감지펄스신호(dsrp) 및 폴링에지감지펄스신호(dsfp)에 각각 동기되어 래치된 라이징데이터 (rising_data) 및 폴링데이터(falling_data)를 생성하는 버퍼및래치부(130)와, 상기 폴링에지감지펄스신호(dsfp)에 동기되며 상기 라이징데이터(rising_data)를 상기 폴링데이터(falling_data)에 얼라인시켜준 데이터얼라인라이징신호(ds_align_r) 및 데이터얼라인폴링신호(ds_align_f)를 생성하는 제1데이터얼라인부(140)와, 상기 내부클럭펄스신호(clk_int)에 동기되며 상기 데이터얼라인라이징신호(ds_align_r) 및 데이터얼라인폴링신호(ds_align_f)를 상기 내부클럭펄스신호(clk_int)에 얼라인하여 클럭얼라인라이징신호(clk_align_r) 및 클럭얼라인폴링신호(clk_align_f)를 생성하는 제2데이터얼라인부(150)와, 상기 클럭얼라인라이징신호(clk_align_r) 및 클럭얼라인폴링신호(clk_align_f)를 제어신호 sose에 응답하여 제1내부입력신호 (even_data) 및 제2내부입력신호(odd_data)로 스위칭하는 데이터스위칭부(170)와, 데이터전달신호(din_strobe)에 응답하여 상기 제1 및 제2내부입력신호(even_data, odd_data)를 입력받아 제1 및 제2글로벌데이터 라인(gio_even, /gio_even, gio_odd, /gio_odd)에 데이터를 전달하는 글로벌데이터버스입력버퍼(190)로 이루어진다.

도2는 상기 글로벌데이터버스입력버퍼(190)의 상세 회로도로서, 상기 제1내부입력신호(even_data)를 입력으로 하여 상기 데이터전달신호(din_strobe)에 응답하여 제1글로벌입출력라인(gio_even, /gio_even)에 펄스형태의 데이터를 전달하는 제1입력버퍼(210)와 상기 제2내부입력신호(odd_data)를 입력으로 하여 상기 데이터전달신호(din_strobe)에 응답하여 제2글로벌입출력라인(gio_odd, /gio_odd)에 펄스형태의 데이터를 전달하는 제2입력버퍼(230)로 구성된다.

도3의 DDR SDRAM의 데이터 입력 타이밍 도를 참조하여, 상기와 같은 구성을 갖는 DDR SDRAM에서의 일반적인 쓰기동작을 살펴본다.

상기 버퍼/래치부(130)는 외부에서 입력된 쓰기데이터(DQ)를 데이터버퍼부(110)에 의해 CMOS레벨로 버퍼링하고, 라이징데이터래치부(120a)는 상기 데이터스트로브신호(DS)의 라이징에지에서 발생된 라이징에지감지펄스 신호(dsrp)에 동기되어 래치된 라이징데이터(rising_data)를 발생하며, 폴링데이터래치부(120b)는 상기 데이터스트로브신호(DS)의 폴링에지에서 발생된 폴링에지감지펄스신호(dsfp)에 동기되어 래치된 폴링데이터(falling_data)를 발생시킨다.

제1데이터얼라인부(140)에서는 상기 래치된 라이징데이터(rising_data)와 폴링데이터(falling_data)를 입력받아 상기 폴링에지감지펄스신호(dsfp)에 동기된 데이터얼라인라이징신호(ds_align_r)와 데이터얼라인폴링신호(ds_align_f)를 발생시키며, 제2데이터얼라인부(150)에서 외부클럭(CLK)의 라이징에지에 동기된 상기 내부클럭펄스신호(clk_int)에 동기시켜 상기 데이터얼라인라이징신호(ds_align_r)와 데이터얼라인폴링신호(ds_align_f)를 얼라인시킨 클럭얼라인라이징 신호(clk_align_r)와 클럭얼라인폴링신호(clk_align_f)를 생성한다.

상기 설명에서 알 수 있듯이, 쓰기동작을 내부에서 수행할 때 상기 외부클럭(CLK)의 라이징에지에 동기시켜 동작함으로써 상기 데이터스트로브신호(DS)에 맞춰 입력되는 쓰기데이터와(DQ)의 타이밍을 맞추기 위해서 쓰기데이터(DQ)를 상기 데이터스트로브신호(DS)의 폴링에지에 얼라인시킨후 다시 상기 클럭(CLK)의 라이징에지에 얼라인시켜 데이터를 전송해야 한다.

상기 클럭얼라인라이징신호(clk_align_r) 및 클럭얼라인폴링신호 (clk_align_f)는 데이터스위칭부(170)로 인가되어 입력버퍼로 들어온 데이터의 순서에 따라 제1내부입력신호(even_data)와 제2내부입력신호(odd_data)로 변환한다.

상기 글로벌데이터버스입력버퍼(190)에서는 상기 제1 및 제2내부입력 신호(even_data, odd_data)가 상기 데이터전달신호(din_strobe)에 응답하여 글로벌데이터버스에 펄스형태의 데이터로 전달되는 것으로서, 상기 제1내부입력 신호(even_data)와 상기 데이터전달신호(din_strobe)를 논리곱하여 풀다운 NMOS트랜지스터 NM21로 인가하여 부 제1글로벌데이터버스(/gio_even)에 "로우" 펄스형태의 데이터를 생성하고, 상기 부 제1내부입력데이터(/even_data)와 상기 데이터전달신호(din_strobe)를 논리곱하여 풀다운 NMOS트랜지스터 NM22로 인가하여 정 제1글로벌데이터버스(gio_even)에 "로우" 펄스형태의 데이터를 생성한다. 이와 동일한 방법으로 제2내부입력신호(odd_data)가 제2글로벌데이터버스(gio_odd)에 전달된다.

그런데 상기와 같은 종래의 데이터 입력 방법은 상기와 같은 제어신호 및 클럭신호에 동기시켜 데이터를 전달하는데, 오동작을 하지 않기 위해서는 레벨 데이터인 상기 제1 및 제2내부입력신호(even_data, odd_data)가 펄스인 상기 데이터전달신호(din_strobe)보다 일정 시간 이상의 마진을 확보해야 하므로 데이터 입력시간이 길어져 고속 동작을 어렵게 하는 요인이 된다.

본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로써, 쓰기 동작에 있어서 외부에서 입력된 데이터를 내부클럭펄스신호에 동기시켜 펄스 신호로 변환하여 글로벌데이터버스에 전달함으로써 동작속도를 높인 DDR SDRAM을 제공하는 데 그 목적이 있다.

도1은 종래 기술에 따른 DDR SDRAM의 데이터 입력 경로의 블럭 다이아그램.

도2는 도1의 글로벌데이터버스입력버퍼의 상세 회로도.

도3은 종래 기술에 따른 DDR SDRAM의 데이터 입력 타이밍도.

도4는 본 발명의 일실시예에 따른 DDR SDRAM의 데이터 입력 경로의 블럭 다이아그램.

도5는 도4의 제2데이터얼라인부의 상세 회로도.

도6은 도5의 글로벌데이터버스입력버퍼의 상세 회로도.

도7은 본 발명의 일실시예에 따른 DDR SDRAM의 데이터 입력 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명

440 : 제1 데이터얼라인부 450 : 제2 데이터얼라인부

470 : 데이터스위칭부 490 : 글로벌데이터버스입력버퍼

rising_data : 라이징 데이터 falling_data : 폴링 데이터

ds_align_r : 데이터얼라인라이징신호

ds_align_f : 데이터얼라인폴링신호

clk_align_r : 클럭얼라인라이징펄스신호

clk_align_f : 클럭얼라인폴링펄스신호

상기 목적을 달성하기 위한 본 발명은 DDR SDRAM에 있어서, 칩외부로부터 입력되는 데이터신호를 데이터스트로브신호의 라이징에지에 동기된 라이징데이터신호 및 데이터스트로브신호의 폴링에지에 동기된 폴링데이터신호로 각각 생성하는 데이터입력수단; 상기 라이징데이터신호 및 상기 폴링데이터신호를 상기 데이터스트로브신호에 동기시켜 상호 얼라인시킨 데이터얼라인라이징신호 및 데이터얼라인폴링신호를 생성하는 제1데이터얼라인수단; 상기 데이터얼라인라이징신호 및 상기 데이터얼라인폴링신호를 외부클럭신호에 동기시켜 얼라인시킨 펄스신호로서 클럭얼라인라이징데이터 및 클럭얼라인폴링데이터를 생성하는 제2데이터얼라인수단; 제어신호에 응답하여 상기 클럭얼라인라이징데이터 및 상기 클럭얼라인폴링데이터를 외부에서 입력된 데이터의 순서에 따라 제1 및 제2내부입력펄스신호로 변환하는 스위칭수단; 및 상기 제1내부입력펄스신호 및 상기 제2내부입력펄스신호에 응답하여 제1 및 제2글로벌데이터버스라인에 전달하는 글로벌데이터버스입력수단을 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도4는 본 발명의 일실시예에 따른 DDR SDRAM의 데이터 입력 경로의 블록 다이아그램으로서, 칩외부로부터 입력되는 데이터신호(DQ)를 데이터스트로브신호(DS)의 라이징에지에 동기된 라이징데이터신호(rising_data) 및 데이터스트로브신호의 폴링에지에 동기된 폴링데이터신호(falling_data)로 각각 생성하는 버퍼/래치부(430)와, 상기 라이징데이터신호(rising_data) 및 상기 폴링데이터신호(falling_data)를 상기 데이터스트로브신호의 폴링에지에서 상호 얼라인시킨 데이터얼라인라이징신호(ds_align_r) 및 데이터얼라인폴링신호(ds_align_f)를 생성하는 제1데이터얼라인부(440)와, 상기 데이터얼라인라이징신호(ds_align_r) 및 상기 데이터얼라인폴링신호(ds_align_f)를 다시 외부클럭신호(CLK)의 라이징에지에서 얼라인시킨 클럭얼라인라이징신호(clk_align_r) 및 클럭얼라인폴링신호(clk_align_f)를 펄스신호로 생성하는 제2데이터얼라인부(450)와, 상기 클럭얼라인라이징데이터 (clk_align_r) 및 상기 클럭얼라인폴링데이터(clk_align_f)를 제어신호 sose에 응답하여 외부에서 입력된 데이터의 순서에 따라 제1 및 제2내부입력펄스신호 (even_data, odd_data)로 변환하는 데이터스위칭부(470)와, 상기 제1내부입력펄스신호(even_data) 및 상기 제2내부입력펄스신호(odd_data)에 응답하여 제1 및 제2글로벌데이터버스라인(gio_even, /gio_even, gio_odd, /gio_odd)에 데이터를 전달하는 글로벌데이터버스입력버퍼(490)를 포함하여 이루어진다.

도5는 본 발명의 일실시예에 따른 제2데이터얼라인부(450)의 상세 회로도로서, 정데이터얼라인라이징신호(ds_align_r)와 부데이터얼라인라이징신호 (/ds_align_r)에 응답하여 제1출력노드 N51로 상기 정데이터얼라인라이징 신호(ds_align_r)를 반전 및 증폭한 제1출력노드신호를 출력하고, 자신의 제2출력노드 N53으로 상기 부데이터얼라인라이징신호(/ds_align_r)를 반전 및 증폭한 제2출력노드신호를 출력하는 차동증폭부(350)와, 상기 제1출력노드신호를 반전하여 정클럭얼라인라이징데이터(clk_align_r)를 생성하고 이를 궤환시켜 생성을 증폭하는 제1반전및궤환부(530a)와, 상기 제2출력노드신호를 반전하여 부클럭얼라인라이징데이터(/clk_align_r)를 생성하고 이를 궤환시켜 생성을 증폭하는 제2반전및궤환부 (530b)와, 클럭신호 clk_int에 응답하여 상기 차동증폭부(550)와 상기 제1반전및궤환부(530a)와 상기 제2반전및궤환부(530b)를 인에이블 또는 디스에이블시키기 위한 제어부(510b)와, 상기 클럭신호 clk_int에 응답하여 상기 디스에이블시 상기 차동증폭부(510b)의 상기 제1출력노드 N51 및 제2출력노드 N53을 프리차지하는 프리차지부(510a)로 구성된다.

상기 프리차지부(510a)는 게이트단으로 상기 클럭신호 clk_int를 인가받아 소스-드레인 경로를 통해 상기 노드 N51 및 N53을 전원전압으로 프리차지하는 PMOS트랜지스터 PM51 및 PM52와, 게이트단으로 상기 클럭신호 clk_int를 인가받아 상기 노드 N51 및 N53을 이퀄라이즈시키는 PMOS트랜지스터 PM53으로 구성되고, 상기 제어부(510b)는 상기 클럭신호 clk_int를 인가받아 소스-드레인 경로를 통해 풀다운신호를 공급하는 NMOS트랜지스터 NM51로 구성된다.

상기 차동증폭부(550)는 게이트단으로 상기 제1출력노드신호를 인가받아 드레인과 연결된 제2출력노드 N53을 풀업시키는 PMOS트랜지스터 PM55와, 게이트단으로 상기 제2출력노드신호를 인가받아 드레인과 연결된 제1출력노드 N51을 풀업시키는 PMOS트랜지스터 PM54와, 게이트단으로 상기 제1출력노드신호를 인가받아 드레인과 연결된 제2출력노드 N53을 풀다운시키는 NMOS트랜지스터 NM55와, 게이트단으로 상기 제2출력노드신호를 인가받아 드레인과 연결된 제1출력노드 N51을 풀다운시키는 NMOS트랜지스터 NM54와, 게이트단으로 상기 정데이터얼라인라이징 신호(ds_align_r)을 인가받아 소스-드레인 경로를 통해 상기 NMOS트랜지스터 NM54에 풀다운신호를 공급하는 NMOS트랜지스터 NM52와, 게이트단으로 상기 부데이터얼라인라이징신호(/ds_align_r)를 인가받아 소스-드레인 경로를 통해 상기 NMOS트랜지스터 NM55에 풀다운신호를 공급하는 NMOS트랜지스터 NM53으로 이루어진다.

도6은 본 발명의 실시예에 따른 글로벌데이터버스 입력버퍼(690)의 상세 회로도로서, 상기 제1내부입력펄스신호(even_data, /even_data) 및 상기 제2내부입력펄스신호(odd_data, /odd_data)를 각각 게이트로 인가 받아 소스-드레인 경로를 통해 상기 제1글로벌데이터버스라인(gio_even, /gio_even) 및 상기 제2글로벌데이터버스라인(gio_odd, /gio_odd)에 접지전압을 공급하는 NMOS트랜지스터를 포함하여 이루어진다.

도7의 본 발명의 일실시예에 따른 DDR SDRAM의 데이터 입력 타이밍 도를 참조하여 상기와 같은 구성을 갖는 DDR SDRAM의 입력 동작에 대하여 살펴본다.

입력버퍼(410)에서 외부에서 입력된 데이터(DQ)를 CMOS 레벨로 버퍼링하고, 라이징데이터래치부(420a)는 상기 데이터스트로브신호(DS)의 라이징에지에서 발생된 라이징에지감지펄스신호(dsrp)에 동기되어 래치된 라이징데이터(rising_data)를 생성하며, 폴링데이터래치부(420b)는 상기 데이터스트로브신호(DS)의 폴링에지에서 발생된 폴링에지감지펄스신호(dsfp)에 동기되어 래치된 폴링데이터(falling_data)를 발생시킨다.

상기 버퍼/래치부(430)에서 생성된 상기 라이징데이터(rising_data)와 상기 폴링데이터(falling_data)는 상기 데이터스트로브(DS)신호의 라이징에지와 폴링에지에서 동기되므로 상기 데이터간에는 동기가 맞지 않는다.

먼저 상기 데이터간의 동기를 맞추어주기위해서 상기 데이터스트로브신호의 폴링에지에 상기 라이징데이터(rising_data)를 얼라인시켜준다. 즉, 제1데이터얼라인부에서 상기 폴링에지감지펄스신호(dsfp)에 얼라인시켜 상기 라이징데이터 (rising_data)를 상기 폴링데이터(falling_data)에 얼라인시켜 서로 동기를 맞춘 데이터얼라인라이징신호(ds_align_r)와 데이터얼라인폴링신호(ds_align_f)를 생성한다.

상기 데이터얼라인라이징신호(ds_align_r)와 데이터얼라인폴링신호 (ds_align_f)는 서로간의 동기는 맞았지만 내부 코어(core) 블럭으로 인가되기 위한 내부 신호들과의 동기는 맞지 않은 상태이다. 따라서 제2데이터얼라인부(450)에서 외부클럭의 라이징신호에 응답하여 생성된 내부 클럭 신호 clk_int에 동기시키고 상기 내부클럭신호 clk_int와 동일한 시간동안 액티브되는 클럭얼라인라이징데이터(clk_align_r)와 클럭얼라인폴링데이터(clk_align_f)를 생성한다.

도5를 참조하면, 상기 제2데이터얼라인부(450)는 상기 내부클럭신호 clk_int에 의해 인에이블 또는 디스에이블되는데, 상기 내부클럭신호 clk_int이 "로우"일 때 상기 프리차지부(510a)가 액티브되어 상기 제1출력노드 N51과 상기 제2출력노드 N53을 "하이"로, 상기 클럭얼라인라이징데이터(clk_align_r)와 상기 클럭얼라인폴링데이터(clk_align_f)를 "로우"로 프리차지한다.

상기 내부클럭신호 clk_int이 외부클럭신호 CLK의 라이징에지에서 활성화되어 소정시간동안 "하이"로 액티브되어 인가되면, 상기 차동증폭부(550)에서 상기 데이터얼라인라이징신호(ds_align_r, /ds_align_r)를 반전 및 증폭하여 상기 제1출력노드 N51과 상기 제2출력노드 N53으로 출력하고, 이를 상기 제1 및 제2반전및궤환부(530a, 530b)에서 다시 반전및궤환하여, 상기 내부클럭신호 clk_int가 액티브되는 동안 "하이"로 활성화되는 펄스신호 정클럭얼라인라이징데이터(clk_align_r) 또는 부클럭얼라인라이징데이터(/clk_align_r)를 생성한다.

이와 유사하게, 클럭얼라인폴링신호(clk_align_f)는 데이터얼라인폴링신호 (ds_align_f)를 내부클럭신호 clk_int에 얼라인시켜 상기와 동일한 방법으로 펄스신호로 생성한다.

상기 클럭얼라인라이징신호(clk_align_r)와 클럭얼라인폴링신호 (clk_align_f)는 데이터스위칭부(470)에서 상기 제어신호 sose에 의하여 제1내부입력펄스신호(even_data)와 제2내부입력펄스신호(odd_data)로 생성되어 글로벌데이터버스 입력버퍼(490)로 인가된다.

상기 글로벌데이터버스 입력버퍼(490)에서 NMOS트랜지스터의 게이트단으로 상기 제1내부입력펄스신호(even_data)와 상기 제2내부입력펄스신호(odd_data)를 입력하여 "하이"로 프리차지되어 있던 제1 및 제2글로벌데이터버스라인(gio_even, /gio_even, gio_odd, /gio_odd)에 "로우"의 펄스형태로 데이터를 전달한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같은 본 발명은 DDR SDRAM에서 내부클럭펄스신호에 동기시켜 입력데이터를 펄스 신호로 변환하여 글로벌데이터버스에 인가함으로써 별도의 제어신호의 추가 없이 쓰기동작을 수행하여 동작속도를 높일 수 있다.

Claims

DDR SDRAM에 있어서,

칩외부로부터 입력되는 데이터신호를 데이터스트로브신호의 라이징에지에 동기된 라이징데이터신호 및 데이터스트로브신호의 폴링에지에 동기된 폴링데이터신호로 각각 생성하는 데이터입력수단;

상기 라이징데이터신호 및 상기 폴링데이터신호를 상기 데이터스트로브신호에 동기시켜 상호 얼라인시킨 데이터얼라인라이징신호 및 데이터얼라인폴링신호를 생성하는 제1데이터얼라인수단;

상기 데이터얼라인라이징신호 및 상기 데이터얼라인폴링신호를 외부클럭신호에 동기시켜 얼라인시킨 펄스신호로서 클럭얼라인라이징데이터 및 클럭얼라인폴링데이터를 생성하는 제2데이터얼라인수단;

제어신호에 응답하여 상기 클럭얼라인라이징데이터 및 상기 클럭얼라인폴링데이터를 외부에서 입력된 데이터의 순서에 따라 제1 및 제2내부입력펄스신호로 변환하는 스위칭수단; 및

상기 제1내부입력펄스신호 및 상기 제2내부입력펄스신호에 응답하여 제1 및 제2글로벌데이터버스라인에 전달하는 글로벌데이터버스입력수단

을 포함하여 이루어진 DDR SDRAM.
제1항에 있어서,

상기 제2데이터얼라인수단은,

상기 데이터얼라인라이징신호를 반전하여 부데이터얼라인라이징신호를 생성하는 인버터;

상기 데이터얼라인라이징신호 및 부데이터얼라인라이징신호에 응답하여, 자신의 제1출력단으로 상기 데이터얼라인라이징신호를 반전 및 증폭한 제1출력노드신호를 출력하고, 자신의 제2출력단으로 상기 부데이터얼라인라이징신호를 반전 및 증폭한 제2출력노드신호를 출력하는 차동증폭부;

상기 제1출력노드신호를 반전하여 정클럭얼라인라이징데이터를 생성하고, 상기 정클럭얼라인라이징데이터를 궤환시켜 그 신호의 생성을 증폭하는 제1반전및궤환부;

상기 제2출력노드신호를 반전하여 부클럭얼라인라이징데이터를 생성하고, 상기 부클럭얼라인라이징데이터를 궤환시켜 그 신호의 생성을 증폭하는 제2반전및궤환부;

클럭신호에 응답하여 상기 차동증폭부와 상기 제1 및 제2반전및궤환부를 인에이블 또는 디스에이블시키기 위한 제어부; 및

상기 클럭신호에 응답하여 상기 디스에이블시 상기 차동증폭부의 제1 및 제2출력노드를 프리차지하는 프리차지부

를 포함하여 이루어지는 것을 특징으로 하는 DDR SDRAM.
제2항에 있어서,

상기 차동증폭부는,

게이트단으로 상기 제1출력신호를 인가받아 드레인과 연결된 상기 제2출력노드를 풀업시키는 제1PMOS트랜지스터;

게이트단으로 상기 제2출력신호를 인가받아 드레인과 연결된 상기 제1출력노드를 풀업시키는 제2PMOS트랜지스터;

게이트단으로 상기 제1출력신호를 인가받아 드레인과 연결된 상기 제2출력노드를 풀다운시키는 제1NMOS트랜지스터;

게이트단으로 상기 제2출력신호를 인가받아 드레인과 연결된 상기 제1출력노드를 풀다운시키는 제2NMOS트랜지스터;

게이트단으로 상기 데이터얼라인라이징신호를 인가받아 소스-드레인 경로를 통해 상기 제2NMOS트랜지스터에 풀다운신호를 공급하는 제3NMOS트랜지스터; 및

게이트단으로 상기 부데이터얼라인라이징신호를 인가받아 소스-드레인 경로를 통해 상기 제1NMOS트랜지스터에 풀다운신호를 공급하는 제4NMOS트랜지스터

를 포함하여 이루어지는 것을 특징으로 하는 DDR SDRAM.
제3항에 있어서,

상기 제1반전및궤환부는,

상기 제1출력신호를 반전하여 상기 정클럭얼라인라이징신호를 생성하는 인버터; 및

게이트단으로 상기 정클럭얼라인라이징신호를 인가받아 소스-드레인 경로를 통해 상기 제1출력노드에 풀다운신호를 공급하는 NMOS트랜지스터

를 포함하여 이루어지는 것을 특징으로 하는 DDR SDRAM.
제3항에 있어서,

상기 제2반전및궤환부는,

상기 제2출력신호를 반전하여 상기 부클럭얼라인라이징신호를 생성하는 인버터; 및

게이트단으로 상기 부클럭얼라인라이징신호를 인가받아 소스-드레인 경로를 통해 상기 제2출력노드에 풀다운신호를 공급하는 NMOS트랜지스터

를 포함하여 이루어지는 것을 특징으로 하는 DDR SDRAM.
제2항에 있어서,

상기 제어부는,

게이트단으로 상기 클럭신호를 인가받아 소스-드레인 경로를 통해 상기 차동증폭부와 상기 제1 및 제2 반전및궤환부로 접지전원을 공급하여 인에이블 또는 디스에이블시키기 위한 NMOS트랜지스터를 구비하여 이루어지는 것을 특징으로 하는 DDR SDRAM.
제6항에 있어서,

상기 프리차지부는,

게이트단으로 상기 클럭신호를 인가받아 소스-드레인경로를 통해 상기 제1출력단노드를 프리차지시키는 제1PMOS트랜지스터;

게이트단으로 상기 클럭신호를 인가받아 소스-드레인경로를 통해 상기 제2출력노드를 프리차지시키는 제2PMOS트랜지스터; 및

게이트단으로 상기 클럭신호를 인가받아 소스-드레인경로를 통해 상기 제1출력노드와 제2출력노드를 연결하는 제3PMOS트랜지스터

를 포함하여 이루어지는 것을 특징으로 하는 DDR SDRAM.
제2항에 있어서,

상기 제2데이터얼라인수단은,

상기 데이터얼라인폴링신호를 상기 클럭신호에 응답하여 정클럭얼라인폴링신호와 부클럭얼라인폴링신호를 생성하는 제2데이터얼라인수단을 추가로 포함하여 이루어지는 것을 특징으로 하는 DDR SDRAM.
제1항에 있어서,

상기 글로벌데이터입력수단은 상기 제1내부입력신호 및 상기 제2내부입력신호를 각각 게이트로 인가받아 소스-드레인 경로를 통해 상기 제1글로벌데이터버스라인 및 상기 제2글로벌데이터버스라인에 접지전압을 공급하는 NMOS트랜지스터를 포함하여 이루어지는 것을 특징으로 하는 DDR SDRAM.