KR100942976B1 - 데이터 정렬 회로와 그의 구동 방법 - Google Patents

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Abstract

본 발명은 기준클럭신호에 대응하여 서로 일정한 위상차이를 가지는 다수의 위상클럭신호를 생성하기 위한 멀티클럭신호 생성수단과, 상기 다수의 위상클럭신호 각각에 응답하여 직렬 데이터를 순차적으로 입력받기 위한 다수의 데이터 입력수단, 및 상기 다수의 위상클럭신호 중 데이터를 예정된 시점에 정렬하기 위한 정렬시점 위상클럭신호에 응답하여 상기 다수의 데이터 입력수단의 출력신호를 병렬 데이터로 출력하기 위한 다수의 데이터 출력수단를 구비하되, 상기 다수의 데이터 입력수단 중 상기 정렬시점 위상클럭신호 이전의 위상을 가지는 위상클럭신호에 대응하는 제1 데이터 입력수단은 해당 데이터를 동기화하여 그에 대응하는 데이터 출력수단에 전달하고, 이외의 제2 데이터 입력수단은 동기화된 데이터를 래칭하여 그에 대응하는 데이터 출력수단에 전달하는 것을 특징으로 하는 데이터 정렬 회로를 제공한다.
데이터 정렬 회로, 래칭 타임, 셋 업 타임

Description

데이터 정렬 회로와 그의 구동 방법{DATA ALIGN CIRCUIT AND OPERATION METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 직렬로 입력되는 데이터를 병렬로 출력하는데 있어서 정렬 시간을 최소화할 수 있는 데이터 정렬 회로와 그의 구동 방법에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 소자는 외부클럭신호를 입력받아 내부클럭신호를 생성하고, 이 내부클럭신호를 이용하여 반도체 소자 내의 여러 회로를 구동하고 있다. 요즈음 반도체 소자는 동작 속도를 높이고, 동시에 처리되는 데이터 양을 늘리는 방향으로 발전하고 있으며, 이를 위한 여러 가지 방법들이 연구되고 있다. 우선, 동작 속도를 높여주기 위하여 외부클럭신호의 주파수를 기가 헤르쯔(GHz) 이상의 대역까지 높여주고 있으며, 동시에 처리되는 데이터 양을 늘리기 위하여 멀티 위상 클럭(multi phase clock)을 사용하고 있다.
멀티 위상 클럭이란, 기준이 되는 클럭신호에 대응하여 서로 일정한 위상차이를 가지는 다수의 위상클럭신호를 말하며, 각각의 위상클럭신호는 예컨대 90°만큼의 위상차이를 가질 수 있다. 일반적으로, 기준이 되는 클럭신호는 외부클럭신호를 2 분주하여 생성한다. 이러한 다수의 위상클럭신호를 이용하게 되면 직렬로 인가되는 다수의 데이터를 위상에 따라 순차적으로 빠르게 입력받을 수 있고, 이를 한번에 병렬로 출력함으로써, 동시에 많은 양의 데이터를 처리할 수 있다. 때문에, 반도체 소자 내에는 위와 같이 다수의 위상클럭신호에 응답하여 직렬로 입력되는 데이터를 병렬로 출력하기 위한 동작을 수행하는 데이터 정렬 회로를 구비하여야 한다.
도 1은 기존의 데이터 정렬 회로를 설명하기 위한 블록도이다.
도 1을 참조하면, 데이터 정렬 회로는 멀티클럭신호 생성부(110)와, 버퍼링부(120)와, 제1 내지 제3 입력 동기화부(130A, 130B, 130C)와, 제1 내지 제3 입력데이터 래칭부(140A, 140B, 140C)와, 제1 내지 제4 출력 동기화부(150A, 150B, 150C, 150D), 및 제1 내지 제4 출력데이터 래칭부(160A, 160B, 160C, 160D)를 구비한다. 이하, 각 구성요소에 대한 간단한 설명을 살펴보기로 한다.
멀티클럭신호 생성부(110)는 기준클럭신호(CLK_REF)에 대응하여 서로 일정한 위상차이를 가지는 제1 내지 제4 위상클럭신호(MCLK0, MCLK90, MCLK180, MCLK270)를 생성한다. 여기서, 기준클럭신호(CLK_REF)는 외부클럭신호에 대응하는 신호이고, 제1 위상클럭신호(MCLK0)는 기준클럭신호(CLK_REF)와 0°만큼 위상차이를 가지는 신호이고, 제2 위상클럭신호(MCLK90)는 기준클럭신호(CLK_REF)와 90°만큼 위상 차이를 가지는 신호이고, 제3 위상클럭신호(MCLK180)는 기준클럭신호(CLK_REF)와 180°만큼 위상 차이를 가지는 신호이며, 제4 위상클럭신호(MCLK270)는 기준클럭신호(CLK_REF)와 270°만큼 위상 차이를 가지는 신호이다.
버퍼링부(120)는 입력되는 정/부 입력 데이터(DAT_IN, /DAT_IN)를 버퍼링(buffering)하여 출력한다. 여기서, 정/부 입력 데이터(DAT_IN, /DAT_IN)는 차동으로 입력되며, 일반적으로 정 입력 데이터(DAT_IN)와 부 입력 데이터(/DAT_IN)는 서로 반대 위상을 가진다.
제1 내지 제3 입력 동기화부(130A, 130B, 130C)는 버퍼링부(120)의 출력신호를 해당하는 위상클럭신호에 동기화시켜 출력한다. 즉, 제1 입력 동기화부(130A)는 버퍼링부(120)의 출력신호를 제1 위상클럭신호(MCLK0)에 동기화시켜 출력하고, 제2 입력 동기화부(130B)는 버퍼링부(120)의 출력신호를 제2 위상클럭신호(MCLK90)에 동기화시켜 출력하며, 제3 입력 동기화부(130C)는 버퍼링부(120)의 출력신호를 제3 위상클럭신호(MCLK180)에 동기화시켜 출력한다.
제1 내지 제3 입력데이터 래칭부(140A, 140B, 140C)는 각각 대응되는 제1 내지 제3 입력 동기화부(130A, 130B, 130C)의 출력신호를 래칭한다. 즉, 제1 입력 동기화부(130A)의 출력신호는 제1 입력데이터 래칭부(140A)에서 래칭되고, 제2 입력 동기화부(130B)의 출력신호는 제2 입력데이터 래칭부(140B)에서 래칭되며, 제3 입력 동기화부(130C)의 출력신호는 제3 입력데이터 래칭부(140C)에서 래칭된다.
제1 내지 제4 출력 동기화부(150A, 150B, 150C, 150D)는 각각 입력되는 신호를 제4 위상클럭신호(MCLK270)에 동기화시켜 출력한다. 즉, 제1 출력 동기화 부(150A)는 제1 입력데이터 래칭부(140A)의 출력신호를 제4 위상클럭신호(MCLK270)에 동기화시켜 출력하고, 제2 출력 동기화부(150B)는 제2 입력데이터 래칭부(140B)의 출력신호를 제4 위상클럭신호(MCLK270)에 동기화시켜 출력하고, 제3 출력 동기화부(150C)는 제3 입력데이터 래칭부(140C)의 출력신호를 제4 위상클럭신호(MCLK270)에 동기화시켜 출력하며, 제4 출력 동기화부(150D)는 버퍼링부(120)의 출력신호를 제4 위상클럭신호(MCLK270)에 동기화시켜 출력한다.
제1 내지 제4 출력데이터 래칭부(160A, 160B, 160C, 160D)는 각각 대응되는 제1 내지 제4 출력 동기화부(150A, 150B, 150C, 150D)의 출력신호를 래칭하여 제1 내지 제4 정/부 출력 데이터(DAT_OUT1, /DAT_OUT1, DAT_OUT2, /DAT_OUT2, DAT_OUT3, /DAT_OUT3, DAT_OUT4, /DAT_OUT4)로써 출력한다. 즉, 제1 출력데이터 래칭부(160A)는 제1 출력 동기화부(150A)에서 동기화된 출력신호를 래칭하여 제1 정/부 출력 데이터(DAT_OUT1, /DAT_OUT1)로써 출력하고, 제2 출력데이터 래칭부(160B)는 제2 출력 동기화부(150B)에서 동기화된 출력신호를 래칭하여 제2 정/부 출력 데이터(DAT_OUT2, /DAT_OUT2)로써 출력하고, 제3 출력데이터 래칭부(160C)는 제3 출력 동기화부(150C)에서 동기화된 출력신호를 래칭하여 제3 정/부 출력 데이터(DAT_OUT3, /DAT_OUT3)로써 출력하며, 제4 출력데이터 래칭부(160D)는 제4 출력 동기화부(150D)에서 동기화된 출력신호를 래칭하여 제4 정/부 출력 데이터(DAT_OUT4, /DAT_OUT4)로써 출력한다.
이하, 기존의 데이터 정렬 회로의 간단한 동작 설명을 살펴보기로 한다.
우선, 멀티클럭신호 생성부(110)는 기준클럭신호(CLK_REF)에 응답하여 멀티 위상 클럭인 제1 위상클럭신호(MCLK0)와 제2 위상클럭신호(MCLK90)와 제3 위상클럭신호(MCLK180) 및 제4 위상클럭신호(MCLK270)를 생성한다.
한편, 버퍼링부(120)는 직렬로 입력되는 데이터를 버퍼링하여 출력한다. 버퍼링부(120)의 출력신호는 제1 입력 동기화부(130A)에서 제1 위상클럭신호(MCLK0)에 응답하여 동기화되고, 제1 입력데이터 래칭부(140A)에 래칭된다. 이후, 버퍼링부(120)의 출력신호는 제2 입력 동기화부(130B)에서 제2 위상클럭신호(MCLK90)에 응답하여 동기화되고, 제2 입력데이터 래칭부(140B)에 래칭된다. 이어서, 버퍼링부(120)의 출력신호는 제3 입력동기화부(130C)에서 제3 위상클럭신호(MCLK180)에 응답하여 동기화되고, 제3 입력데이터 래칭부(140C)에 래칭된다.
이어서, 제1 입력데이터 래칭부(140A)의 출력신호는 제1 출력 동기화부(150A)에서 제4 위상클럭신호(MCLK270)에 응답하여 동기화되고, 제2 입력데이터 래칭부(140B)의 출력신호는 제2 출력 동기화부(150B)에서 제4 위상클럭신호(MCLK270)에 응답하여 동기화되고, 제3 입력데이터 래칭부(140C)의 출력신호는 제3 출력 동기화부(150C)에서 제4 위상클럭신호(MCLK270)에 응답하여 동기화되며, 버퍼링부(120)의 출력신호는 제4 출력 동기화부(150D)에서 제4 위상클럭신호(MCLK270)에 응답하여 동기화된다.
제1 내지 제4 출력 동기화부(150A, 150B, 150C, 150D)에서 동기화된 출력신호는 제1 내지 제4 출력데이터 래칭부(160A, 160B, 160C, 160D)에서 각각 래칭되어 제1 내지 제4 정/부 출력 데이터(DAT_OUT1, /DAT_OUT1, DAT_OUT2, /DAT_OUT2, DAT_OUT3, /DAT_OUT3, DAT_OUT4, /DAT_OUT4)로써 출력된다.
즉, 직렬로 입력되는 데이터는 제1 위상클럭신호(MCLK0)와, 제2 위상클럭신호(MCLK90)와, 제3 위상클럭신호(MCLK180)에 응답하여 순차적으로 동기화되어 래칭되고, 래칭된 데이터는 제4 위상클럭신호(MCLK270)에 응답하여 한번에 병렬로 출력된다.
도 2는 도 1의 제1 입력 동기화부(130A)의 입력신호와 제1 입력데이터 래칭부(140A)의 출력신호 및 제1 위상클럭신호(MCLK0)의 관계를 알아보기 위한 파형도로써, 제1 입력 동기화부(130A)의 입력신호(이하, 'IN'이라 칭함)와, 제1 입력데이터 래칭부(140A)의 출력신호(이하, 'OUT'이라 칭함), 및 제1 위상클럭신호(MCLK0)가 도시되어 있다.
도 2를 참조하면, 입력신호(IN)가 출력신호(OUT)로 전달되는 시간은 tSU 와 tCO 로 나타낼 수 있다. tSU 는 일반적으로 입력신호(IN)가 제1 위상클럭신호(MCLK0)에 동기화되는데 있어서 반드시 보장해 주어야 하는 시간으로, 셋 업 타임(이하, 'tSU'라 칭함)을 의미한다. 그리고, tCO 는 제1 입력 동기화부(130A)에서 동기화된 입력신호(IN)가 제1 입력데이터 래칭부(140A)에 래칭되어 출력되는데 걸리는 시간으로, 만약 제1 입력 동기화부(130A)에 의한 동작시간을 배제한다면 tCO 는 제1 입력 데이터 래칭부(140A)의 동작 시간(이하, '래칭 타임(tCO)'이라 칭함)이라고 볼 수 있다. 이러한 동작은 도 1의 제2 입력 동기화부(130B)와 제2 입력데이터 래칭부(140B)도 마찬가지이며, 제3 입력 동기화부(130C)와 제3 입력데이터 래칭부(140C)도 마찬가지이다.
한편, 요즈음 반도체 소자의 동작 속도를 높여주기 위하여 외부클럭신호의 주파수는 점점 높아지고 있으며, 이에 따라 멀티 위상 클럭 간의 위상 차이에 대응하는 시간은 점점 줄어들고 있다. 이것은 멀티 위상 클럭 간의 위상 차이에 대응하는 시간이 셋 업 타임(tSU)과 래칭 타임(tCO)을 더한 시간보다 작아질 수 있음을 의미하며, 이렇게 되는 경우 원하는 시점에 원하는 데이터를 정렬하지 못하는 문제점이 발생한다.
다시 도 1과 도 2를 참조하여 문제점을 살펴보도록 한다.
설명의 편의를 위하여, 제3 정/부 출력 데이터(DAT_OUT3, /DAT_OUT3)가 출력되는데 관련된 회로를 일례로 설명하기로 한다. 제3 정/부 출력 데이터(DAT_OUT3, /DAT_OUT3)가 출력되는데 관련된 회로는 멀티 위상 클럭 간의 위상 차이가 가장 작은 제3 위상클럭신호(MCLK180)와 제4 위상클럭신호(MCLK270)를 사용하기 때문에 위에서 설명한 문제점이 발생 될 여지가 가장 크다.
우선, 버퍼링부(120)에서 버퍼링된 데이터는 제3 입력 동기화부(130C)에서 제3 위상클럭신호(MCLK180)에 동기화된다. 이때 버퍼링된 데이터와 제3 위상클럭신호(MCLK180)는 도 2에서와 같이 셋 업 타임(tSU)이 보장되어야 한다. 이어서, 제3 입력데이터 래칭부(140C)는 제3 입력 동기화부(130C)의 출력신호를 래칭하여 출력하게 되는데 도 2에서와 같이 래칭 타임(tCO) 이후에 데이터가 출력하게 된다.
여기서, 제3 위상클럭신호(MCLK180)와 제4 위상클럭신호(MCLK270)는 위상 차이에 대응하는 시간이 셋 업 타임(tSU)과 래칭 타임(tCO)을 합한 시간보다 작아지게 된다면, 제4 위상클럭신호(MCLK270)에 응답하여 동작하는 제3 출력 동기화부(150C)는 제3 입력데이터 래칭부(140C)의 출력신호를 제대로 입력받지 못하게 된 다. 다시 말하면, 제3 위상클럭신호(MCLK180)가 활성화되고 셋 업 타임(tSU)과 래칭 타임(tCO)을 합한 시간보다 일찍 제4 위상클럭신호(MCLK270)가 활성화되기 때문에, 제3 입력데이터 래칭부(140C)의 출력신호와 제4 위상클럭신호(MCLK270)의 셋 업 타임(tSU)을 보장받을 수 없게 된다. 이렇게 되면, 제3 출력 동기화부(150C)는 원하지 않는 데이터를 동기화시켜 출력하게 되고, 제3 출력데이터 래칭부(160C)는 원하지 않는 데이터를 래칭하여 제3 정/부 출력 데이터(DAT_OUT3, /DAT_OUT3)로 출력하게 된다.
이를 보완하기 위하여 정렬 시점을 결정하는 제4 위상클럭신호(MCLK270) 대신에 제4 위상클럭신호(MCLK270) 다음 위상을 가지는 위상클럭신호에 대응하여 정렬 시점을 변경할 수 있으나, 이 경우 데이터를 정렬하는데 소모되는 시간이 길어지게 된다. 이렇게 데이터 정렬 동작에 의한 지연 시간이 추가로 발생하게 되면 결국, 반도체 소자의 전체 동작 속도가 느려지는 문제점이 발생한다.
전술한 바와 같이 기존의 데이터 정렬 회로는 셋 업 타임(tSU)과 래칭 타임(tCO)을 안정적으로 보장받아야 원하는 데이터 정렬 동작을 수행할 수 있지만, 멀티 위상 클럭 간의 위상 차이에 대응하는 시간이 점점 작아짐에 따라 셋 업 타임(tSU)과 래칭 타임(tCO)을 안정적으로 보장받지 못하여 원하는 데이터 정렬 동작을 수행하지 못하는 문제점을 가지고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 래칭 타임(tCO)을 없애 멀티 위상 클럭 간의 위상 차이에 대응하는 시간이 줄어들더라도 원하는 데이터 정렬 동작을 수행할 수 있는 데이터 정렬 회로와 구동 방법을 제공하는데 그 목적이 있다.
또한, 데이터 정렬 시간을 늘리지 않아도 원하는 데이터 정렬 동작을 수행할 수 있는 데이터 정렬 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 데이터 정렬 회로는 기준클럭신호에 대응하여 서로 일정한 위상차이를 가지는 다수의 위상클럭신호를 생성하기 위한 멀티클럭신호 생성수단; 상기 다수의 위상클럭신호 각각에 응답하여 직렬 데이터를 순차적으로 입력받기 위한 다수의 데이터 입력수단; 및 상기 다수의 위상클럭신호 중 데이터를 예정된 시점에 정렬하기 위한 정렬시점 위상클럭신호에 응답하여 상기 다수의 데이터 입력수단의 출력신호를 병렬 데이터로 출력하기 위한 다수의 데이터 출력수단를 구비하되, 상기 다수의 데이터 입력수단 중 상기 정렬시점 위상클럭신호 이전의 위상을 가지는 위상클럭신호에 대응하는 제1 데이터 입력수단은 해당 데이터를 동기화하여 그에 대응하는 데이터 출력수단에 전달하고, 이외의 제2 데이터 입력수단은 동기화된 데이터를 래칭하여 그에 대응하는 데이터 출 력수단에 전달하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 데이터 정렬 회로는 기준클럭신호에 대응하여 서로 일정한 위상차이를 가지는 제1 내지 제3 위상클럭신호를 생성하기 위한 멀티클럭신호 생성수단; 상기 제1 위상클럭신호에 응답하여 직렬 데이터를 동기화시키고 이를 래칭하여 출력하기 위한 제1 데이터 입력수단; 상기 제2 위상클럭신호에 응답하여 상기 직렬 데이터를 동기화시켜 출력하기 위한 제2 데이터 입력수단; 및 상기 제3 위상클럭신호에 응답하여 상기 제1 및 제2 데이터 입력수단의 출력신호를 병렬 데이터로 출력하기 위한 다수의 데이터 출력수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 데이터 정렬 회로의 구동 방법은 서로 일정한 위상차이를 가지는 다수의 위상클럭신호 각각에 응답하여 직렬 데이터를 순차적으로 입력받는 단계; 상기 다수의 위상클럭신호 각각에 응답하여 입력된 데이터를 래칭하는 단계; 상기 다수의 위상클럭신호 중 데이터를 예정된 시점에 정렬하기 위한 정렬시점 위상클럭신호에 응답하여 래칭된 데이터를 병렬 데이터로 출력하는 단계를 포함하되, 상기 정렬시점 위상클럭신호 이전의 위상을 가지는 위상클럭신호에 응답하여 입력된 데이터는 상기 데이터를 래칭하는 단계를 거치지 않고 상기 정렬시점 위상클럭신호에 응답하여 상기 병렬 데이터로서 출력되는 것을 특징으로 한다.
요즈음 반도체 소자의 동작 속도를 높여주기 위하여 외부클럭신호의 주파수 는 점점 높아지고 있으며, 이에 따라 멀티 위상 클럭 간의 위상 차이에 대응하는 시간은 점점 줄어들고 있다. 때문에, 기존의 데이터 정렬 회로는 원하는 시점에 원하는 데이터를 정렬하지 못하는 문제점과 데이터를 정렬하더라도 데이터를 정렬하는데 소모되는 시간이 늘어나는 문제점이 발생하였다. 본 발명에서는 래칭 타임(tCO)을 줄여 멀티 위상 클럭 간의 위상 차이에 대응하는 시간이 줄어들더라도 최소한의 데이터 정렬 시간으로 원하는 데이터를 원하는 시점에 정렬하는 것이 가능하다.
본 발명은 멀티 위상 클럭 간의 위상 차이에 대응하는 시간이 줄어들더라도 직렬로 입력되는 데이터를 원하는 시점에 병렬로 출력할 수 있는 효과를 얻을 수 있다.
또한, 멀티 위상 클럭 신호를 이용하여 데이터를 정렬하는데 소모되는 시간을 최소화할 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 데이터 정렬 회로를 설명하기 위한 블록도이다.
도 3을 참조하면, 데이터 정렬 회로는 멀티클럭신호 생성부(310)와, 버퍼링부(330)와, 제1 내지 제3 데이터 입력부(350A, 350B, 350C)와, 제1 내지 제4 데이터 출력부(370A, 370B, 370C, 370D)를 구비할 수 있다. 이하, 각 구성요소에 대한 간단한 설명을 살펴보기로 한다.
멀티클럭신호 생성부(310)는 기준클럭신호(CLK_REF)에 대응하여 서로 일정한 위상차이를 가지는 제1 내지 제4 위상클럭신호(MCLK0, MCLK90, MCLK180, MCLK270)를 생성할 수 있다. 여기서, 기준클럭신호(CLK_REF)는 외부클럭신호에 대응하는 신호이고, 제1 위상클럭신호(MCLK0)는 기준클럭신호(CLK_REF)와 0°만큼 위상차이를 가지는 신호이고, 제2 위상클럭신호(MCLK90)는 기준클럭신호(CLK_REF)와 90°만큼 위상차이를 가지는 신호이고, 제3 위상클럭신호(MCLK180)는 기준클럭신호(CLK_REF)와 180°만큼 위상 차이를 가지는 신호이며, 제4 위상클럭신호(MCLK270)는 기준클럭신호(CLK_REF)와 270°만큼 위상 차이를 가지는 신호이다.
버퍼링부(330)는 직렬로 입력되는 정/부 입력 데이터(DAT_IN, /DAT_IN)를 버퍼링(buffering)하여 그 출력 신호를 제1 내지 제3 데이터 입력부(350A, 350B, 350C) 및 제4 데이터 출력부(370D)에 전달할 수 있다. 여기서, 정/부 입력 데이터(DAT_IN, /DAT_IN)는 차동으로 입력되며, 일반적으로 정 입력 데이터(DAT_IN)와 부 입력 데이터(/DAT_IN)는 서로 반대 위상을 가진다.
제1 내지 제3 데이터 입력부(350A, 350B, 350C)는 제1 내지 제3 위상클럭신호(MCLK0, MCLK90, MCLK180) 각각에 응답하여 버퍼링부(330)의 출력신호를 순차적으로 입력받을 수 있다. 즉, 제1 데이터 입력부(350A)는 버퍼링부(330)의 출력신호 를 제1 위상클럭신호(MCLK0)에 응답하여 동기화하고 이를 래칭하여 제1 정/부 래칭된 신호(LAT_OUT1, /LAT_OUT1)로써 출력할 수 있고, 제2 데이터 입력부(350B)는 버퍼링부(330)의 출력신호를 제2 위상클럭신호(MCLK90)에 응답하여 동기화하고 이를 래칭하여 제2 정/부 래칭된 신호(LAT_OUT2, /LAT_OUT2)로써 출력할 수 있다. 특히, 제3 데이터 입력부(350C)는 버퍼링부(330)의 출력신호를 제3 위상클럭신호(MCLK180)에 동기화시켜 제3 정/부 동기화된 신호(SYN_OUT3, /SYN_OUT3)로써 출력할 수 있다.
본 발명에 따르면, 제3 위상클럭신호(MCLK180)에 동기화된 제3 정/부 동기화된 신호(SYN_OUT3, /SYN_OUT3)는 기존에 존재하던 래칭 타임(tCO)을 없앤 신호로써, 제4 위상클럭신호(MCLK270)와 셋 업 타임(tSU)이 보장된 신호이다.
한편, 제1 내지 제4 데이터 출력부(370A, 370B, 370C, 370D)는 각각 입력되는 신호를 제4 위상클럭신호(MCLK270)에 응답하여 병렬 데이터인 제1 내지 제4 정/부 출력 데이터(DAT_OUT1, /DAT_OUT1, DAT_OUT2, /DAT_OUT2, DAT_OUT3, /DAT_OUT3, DAT_OUT4, /DAT_OUT4)로 출력할 수 있다. 즉, 제1 데이터 출력부(370A)는 제1 데이터 입력부(350A)의 출력신호(LAT_OUT1, /LAT_OUT1)를 제4 위상클럭신호(MCLK270)에 응답하여 제1 정/부 출력 데이터(DAT_OUT1, /DAT_OUT1)로 출력하고, 제2 데이터 출력부(370B)는 제2 데이터 입력부(350B)의 출력신호(LAT_OUT2, /LAT_OUT2)를 제4 위상클럭신호(MCLK270)에 응답하여 제2 정/부 출력 데이터(DAT_OUT2, /DAT_OUT2)로 출력하고, 제3 데이터 출력부(370C)는 제3 데이터 입력부(350C)의 출력신호(SYN_OUT3, /SYN_OUT3)를 제4 위상클럭신호(MCLK270)에 응답하여 제3 정/부 출력 데이터(DAT_OUT3, /DAT_OUT3)로 출력하며, 제4 데이터 출력부(370D)는 버퍼링부(330)의 출력신호를 제4 위상클럭신호(MCLK270)에 응답하여 제4 정/부 출력 데이터(DAT_OUT4, /DAT_OUT4)로 출력한다.
여기서, 제4 위상클럭신호(MCLK270)는 제1 내지 제4 출력 데이터(DAT_OUT1, /DAT_OUT1, DAT_OUT2, /DAT_OUT2, DAT_OUT3, /DAT_OUT3, DAT_OUT4, /DAT_OUT4)의 정렬 시점을 결정하기 때문에, 이하 제4 위상클럭신호(MCLK270)를 '정렬시점 위상클럭신호'라고 칭하며 동일한 도면 부호를 부여하도록 한다.
이하, 본 발명에 따른 데이터 정렬 회로의 간단한 동작 설명을 살펴보기로 한다.
우선, 멀티클럭신호 생성부(310)는 기준클럭신호(CLK_REF)에 응답하여 멀티 위상 클럭인 제1 위상클럭신호(MCLK0)와 제2 위상클럭신호(MCLK90)와 제3 위상클럭신호(MCLK180) 및 정렬시점 위상클럭신호(MCLK270)를 생성한다.
한편, 버퍼링부(330)는 직렬로 입력되는 데이터를 버퍼링하여 출력한다. 버퍼링부(330)의 출력신호는 제1 데이터 입력부(350A)에서 제1 위상클럭신호(MCLK0)에 응답하여 동기화되고 이후 래칭된 제1 정/부 래칭된 신호(LAT_OUT1, /LAT_OUT1)로 출력되고, 버퍼링부(330)의 출력신호는 제2 데이터 입력부(350B)에서 제2 위상클럭신호(MCLK90)에 응답하여 동기화되고 이후 래칭된 제2 정/부 래칭된 신호(LAT_OUT2, /LAT_OUT2)로 출력되며, 버퍼링부(330)의 출력신호는 제3 데이터 입력부(350C)에서 제3 위상클럭신호(MCLK180)에 응답하여 동기화된 제3 정/부 동기화된 신호(SYN_OUT3, /SYN_OUT3)로 출력된다.
이어서, 제1 데이터 출력부(370A)는 제1 정/부 래칭된 신호(LAT_OUT1, /LAT_OUT1)를 정렬시점 위상클럭신호(MCLK270)에 동기화시키고 이를 래칭하여 제1 정/부 출력 데이터(DAT_OUT1, /DAT_OUT)로써 출력하고, 제2 데이터 출력부(370B)는 제2 정/부 래칭된 신호(LAT_OUT2, /LAT_OUT2)를 정렬시점 위상클럭신호(MCLK270)에 동기화시키고 이를 래칭하여 제2 정/부 출력 데이터(DAT_OUT2, /DAT_OUT2)로써 출력하고, 제3 데이터 출력부(370C)는 제3 정/부 동기화된 신호(SYN_OUT3, /STN_OUT3)를 정렬시점 위상클럭신호(MCLK270)에 동기화시키고 이를 래칭하여 제3 정/부 출력 데이터(DAT_OUT3, /DAT_OUT3)로써 출력하며, 제4 데이터 출력부(370D)는 버퍼링부(330)의 출력신호를 정렬시점 위상클럭신호(MCLK270)에 동기화시키고 이를 래칭하여 제4 정/부 출력 데이터(DAT_OUT4, /DAT_OUT4)로써 출력한다.
이하, 각 블록에 대하여 좀더 자세히 알아보기 위하여 우선, A 타입과 B 타입을 나누어 설명하기로 한다.
도 4는 A 타입을 설명하기 위한 블록도이다.
도 4를 참조하면, A 타입은 정/부 입력신호(IN, /IN)를 해당하는 위상클럭신호(MCLK)에 동기화시키기 위한 동기화부(410)와, 동기화부(410)의 출력신호를 정/부 래칭된 신호(LAT_OUT, /LAT_OUT)로 출력하기 위한 래칭부(430)를 구비할 수 있다. 여기서, 동기화부(410)는 감지 증폭 플립 플롭(Sense Amplifier Flip Flop, SAFF)을 사용할 수 있으며, 래칭부(430)는 에스-알 래치(SR latch)를 사용할 수 있다. 도 3의 구성 중 제1 데이터 입력부(350A)와, 제2 데이터 입력부(350), 및 제1 내지 제4 데이터 출력부(370A, 370B, 370C, 370D)가 A 타입에 해당할 수 있다.
도 5는 B 타입을 설명하기 위한 블록도이다.
도 5를 참조하면, B 타입은 정/부 입력신호(IN, /IN)를 해당하는 위상클럭신호(MCLK)에 동기화시켜 정/부 동기화된 신호(SYN_OUT, /SYN_OUT)로 출력하기 위한 동기화부(510)를 구비할 수 있다. 여기서, 동기화부(510)는 감지 증폭 플립 플롭(SAFF)을 사용할 수 있다. 도 3의 구성 중 제3 데이터 입력부(350C)가 B 타입에 해당한다.
도 6은 도 4와 도 5의 동기화부(410, 510)를 설명하기 위한 회로도이다.
도 6을 참조하면, 동기화부(410, 510) 각각은 활성화부(610)와, 프리차징부(630, 650)와, 신호입력부(670), 및 감지증폭부(690)를 구비할 수 있다.
활성화부(610)는 해당하는 위상클럭신호(MCLK)에 응답하여 감지 증폭 플립 플롭(SAFF)의 감지 증폭 동작을 활성화시키기 위한 것으로, 신호입력부(670)와 접지전압단(VSS) 사이에 소오스-드레인이 연결되고, 해당하는 위상클럭신호(MCLK)를 게이트로 입력받는 제1 NMOS 트랜지스터(NM1)를 구비할 수 있다.
프리차징부(630, 650)는 해당하는 위상클럭신호(MCLK)에 응답하여 차동 출력단인 정/부 출력단(SYN_OUT, /SYN_OUT)을 프리차징(prechaging)하기 위한 것으로, 외부전압단(VDD)과 정 출력단(SYN_OUT) 사이에 소오스-드레인이 연결되고 해당하는 위상클럭신호(MCLK)를 게이트로 입력받는 제1 PMOS 트랜지스터(PM1)와, 외부전압단(VDD)과 부 출력단(/SYN_OUT) 사이에 소오스-드레인이 연결되고 해당하는 위상클럭신호(MCLK)를 게이트로 입력받는 제2 PMOS 트랜지스터(PM2)를 구비할 수 있다.
신호입력부(670)는 차동으로 입력되는 정/부 입력신호(IN, /IN)를 입력받기 위한 것으로, 감지증폭부(690)와 활성화부(610) 사이에 소오스-드레인이 연결되고 부 입력 신호(/IN)를 게이트로 입력받는 제2 NMOS 트랜지스터(NM2)와, 감지증폭부(690)와 활성화부(610) 사이에 소오스-드레인이 연결되고 정 입력 신호(IN)를 게이트로 입력받는 제3 NMOS 트랜지스터(NM3)를 구비할 수 있다.
감지증폭부(690)는 정/부 입력신호(IN, /IN)에 따라 감지 증폭된 결과를 정/부 출력단(SYN_OUT, /SYN_OUT)으로 출력하기 위한 것으로, 외부전압단(VDD)과 신호입력부(670) 사이에 크로스 커플(cross couple) 연결된 다수의 PMOS 트랜지스터와 NMOS 트랜지스터를 구비할 수 있다.
이하, 동기화부(410, 510)의 간단한 동작을 설명하기로 한다.
우선, 동기화부(410, 510) 각각은 해당하는 위상클럭신호(MCLK)가 논리'로우(low)'인 경우 프리차징부(630, 650)의 제1 및 제2 PMOS 트랜지스터(PM1, PM2)가 턴 온(turn on)되어 정/부 출력단(SYN_OUT, /SYN_OUT)을 외부전압단(VDD)에 인가된 전압레벨로 프리차징하고, 해당하는 위상클럭신호(MCLK)가 논리'하이(high)'인 경우 활성화부(610)의 제1 NMOS 트랜지스터(NM1)가 턴 온되어 정/부 입력 신호(IN, /IN)에 따른 감지 증폭 동작을 수행할 수 있다.
이어서, 해당하는 위상클럭신호(MCLK)가 논리'하이'인 감지 증폭 구간에서 정 입력 신호(IN)가 논리'하이'가 되고 부 입력 신호(/IN)가 논리'로우'가 되면 제2 NMOS 트랜지스터(NM2)는 턴 오프(turn off)되고, 제3 NMOS 트랜지스터(NM3)는 턴 온된다. 이에 따라 감지증폭부(690)는 감지 증폭 동작을 수행하여 정 출력단(SYN_OUT)을 논리'하이'로 구동하고, 부 출력단(/SYN_OUT)을 논리'로우'로 구동 한다. 반대로, 감지 증폭 구간에서 정 입력 신호(IN)가 논리'로우'가 되고 부 입력 신호(/IN)가 논리'하이'가 되면 제2 NMOS 트랜지스터(NM2)는 턴 온되고, 제3 NMOS 트랜지스터(NM3)는 턴 오프된다. 이에 따라 감지증폭부(690)는 감지 증폭을 수행하여 정 출력단(SYN_OUT)을 논리'로우'로 구동하고, 부 출력단(/SYN_OUT)을 논리'하이'로 구동한다.
도 7은 도 4의 래칭부(430)를 설명하기 위한 회로도이다.
우선, 도 4와 도 7을 참조하면 래칭부(430)는 동기화부(410)의 출력신호인 정/부 동기화된 신호(SYN_OUT, /SYN_OUT)를 입력받아 래칭하여 정/부 래칭된 신호(LAT_OUT, /LAT_OUT)를 출력한다. 설명의 편의를 위하여 정 동기화된 신호(SYN_OUT)를 '제1 입력신호'(동일한 도면부호인 'SYN_OUT'로 칭함)로, 부 동기화된 신호(/SYN_OUT)를 '제2 입력신호로'(동일한 도면부호인 '/SYN_OUT'로 칭함)로 칭하기로 하기로 하며, 제1 인버터(INV1)에 의하여 제1 입력신호(SYN_OUT)를 반전한 신호를 '제1 반전된 입력신호(SYN_OUTb)'로, 제2 인버터(INV2)에 의하여 제2 입력신호(/SYN_OUT)를 반전한 신호를 '제2 반전된 입력신호(/SYN_OUTb)로 칭하기로 한다.
도 7을 참조하면, 래칭부(430)는 신호입력부(710, 730)와, 신호저장부(750)를 구비할 수 있다.
신호입력부(710, 730)는 제1 입력신호(SYN_OUT)와 제2 반전된 입력신호(/SYN_OUTb)를 입력받는 제1 신호입력부(710)와, 제2 입력신호(/SYN_OUT)와 제1 반전된 입력신호(SYN_OUTb)를 입력받는 제2 신호입력부(730)를 구비할 수 있다.
여기서, 제1 신호입력부(710)는 외부전압단(VDD)과 제2 출력단(/LAT_OUT) 사이에 소오스-드레인이 연결되고 제1 입력신호(SYN_OUT)를 게이트로 입력받는 제1 PMOS 트랜지스터(PM1)와, 제2 출력단(/LAT_OUT)과 접지전압단(VSS) 사이에 소오스-드레인이 연결되고 제2 반전된 입력신호(/SYN_OUTb)를 게이트로 입력받는 제1 NMOS 트랜지스터(NM1)를 구비하고, 제2 신호입력부(730)는 외부전압단(VDD)과 제1 출력단(LAT_OUT) 사이에 소오스-드레인이 연결되고 제2 입력신호(/SYN_OUT)를 게이트로 입력받는 제2 PMOS 트랜지스터(PM2)와, 제1 출력단(LAT_OUT)과 접지전압단(VSS) 사이에 소오스-드레인이 연결되고 제1 반전된 입력신호(SYN_OUTb)를 게이트로 입력받는 제2 NMOS 트랜지스터(NM2)를 구비할 수 있다.
한편, 신호저장부(750)는 제1 및 제2 입력신호(SYN_OUT, /SYN_OUT)와, 제1 및 제2 반전된 입력신호(SYN_OUTb, /SYN_OUTb)에 대응하는 논리 레벨 값을 저장하기 위한 것으로, 제2 출력단(/LAT_OUT)을 입력으로 하고 제1 출력단(LAT_OUT)을 출력으로 하는 제3 인버터(INV3)와, 제1 출력단(LAT_OUT)을 입력으로 하고 제2 출력단(/LAT_OUT)을 출력으로 하는 제4 인버터(INV4)를 구비할 수 있다.
이하, 래칭부(430)의 간단한 동작을 살펴보기로 한다.
우선, 제1 및 제2 입력신호(SYN_OUT, /SYN_OUT)가 모두 논리'하이'인 경우 제1 및 제2 반전된 입력신호(SYN_OUTb, /SYN_OUTb)가 모두 논리'로우'가 되기 때문에, 신호저장부(750)는 이전에 저장된 논리 레벨 값에 따라 제1 및 제2 출력단(LAT_OUT, /LAT_OUT)을 구동한다.
이어서, 제1 입력신호(SYN_OUT)가 논리'하이'가 되고 제2 입력신 호(/SYN_OUT)가 논리'로우'가 되면, 제1 출력단(LAT_OUT)은 논리'하이'로 구동되고 제2 출력단(/LAT_OUT)은 논리'로우'로 구동된다. 반대로, 제1 입력신호(SYN_OT)가 논리'로우'가 되고 제2 입력신호(/SYN_OUT)가 논리'하이'가 되면, 제1 출력단(LAT_OUT)은 논리'로우'로 구동되고 제2 출력단(/LAT_OUT)은 논리'하이'로 구동된다.
다시 도 3을 참조하면, 제3 데이터 입력부(350C)가 B 타입으로 구성될 수 있기 때문에, 제3 위상클럭신호(MCLK180)에 대응하는 데이터의 경우 래칭 타임(tCO)을 없애 줄 수 있다. 다시 말하면, 본 발명에 따른 데이터 정렬 회로는 정렬시점 위상클럭신호(MCLK270) 이전 위상을 가지는 위상클럭신호인, 제3 위상클럭신호(MCLK180)에 대응하는 데이터에 대하여 래칭 타임(tCO)을 없애 줄 수 있다. 때문에, 멀티 위상 클럭 간의 위상 차이에 대응하는 시간이 줄어들더라도 원하는 데이터 정렬 동작을 수행할 수 있다.
한편, 본 발명에서는 데이터를 보다 안정적으로 정렬하기 위한 구성을 도 8을 통해 제시하고자 한다. 도 8에서 설명할 C 타입은 제1 내지 제3 데이터 입력부(350A, 350B, 350C) 중 정렬시점 위상클럭신호(MCLK270)와 충분한 위상 차이를 가지는 위상클럭신호인 제1 위상클럭신호(MCLK0)를 입력받는 제1 데이터 입력부(350A)에 적용될 수 있다.
도 8은 C 타입을 설명하기 위한 블록도이다.
도 8을 참조하면, C 타입은 정/부 입력신호(IN, /IN)를 제1 위상클럭신호(MCLK0)에 동기화시키기 위한 제1 동기화부(810)와, 제1 동기화부(810)의 출력신 호를 제2 위상클럭신호(MCLK90)에 동기화시키기 위한 제2 동기화부(830), 및 제2 동기화부(830)의 출력신호를 제1 정/부 래칭된 신호(LAT_OUT1, /LAT_OUT)로 출력하기 위한 래칭부(850)를 구비할 수 있다. 여기서, 제1 및 제2 동기화부(810, 830)는 감지 증폭 플립 플롭(SAFF)을 사용할 수 있으며, 래칭부(850)는 에스-알 래치를 사용할 수 있다.
다시 말하면, 제1 데이터 입력부(350A)에 인가되는 데이터는 제1 위상클럭신호(MCLK0)에 의하여 동기화된 이후 제2 위상클럭신호(MCLK90)에 의하여 다시 동기화되고, 이후 래칭되어 출력된다. 때문에, 제1 데이터 입력부(350A)에서 출력되는 제1 정/부 래칭된 신호(LAT_OUT1, /LAT_OUT)는 보다 안정적인 환경에서 동기화 동작 및 래칭 동작을 기반으로 출력될 수 있다. 이것은 데이터를 보다 안정적으로 정렬할 수 있음을 의미한다.
도 9는 도 3에 입출력되는 각 신호들을 설명하기 위한 타이밍도이다. 여기서, 도 3의 제1 데이터 입력부(350A)는 C 타입을 적용하였다.
도 9를 참조하면, 직렬로 입력되는 데이터는 멀티 위상 클럭인 제1 내지 제4 위상클럭신호(MCLK0, MCLK90, MCLK180, MCLK270)에 응답하여 순차적으로 입력되며, 제4 위상클럭신호(MCLK270)인 정렬시점 위상클럭신호(MCLK270)에 응답하여 병렬 데이터로 정렬된다. 다시 설명하면, 제1 위상클럭신호(MCLK0)에 대응하는 데이터는 제2 위상클럭신호(MCLK90)에 동기되어 제1 정 래칭된 신호(LAT_OUT1)로서 출력되고, 제2 위상클럭신호(MCLK90)에 대응되는 데이터는 제2 위상클럭신호(MCLK90)에 동기되어 제2 정 래칭된 신호(LAT_OUT2)로서 출력되며, 제3 위상클럭신호(MCLK180) 에 대응되는 데이터는 제3 위상클럭신호(MCLK180)에 동기되어 제3 정 동기화된 신호(SYN_OUT3)로서 출력된다. 이후, 제1 정 래칭된 신호(LAT_OUT1)와 제2 정 래칭된 신호(LAT_OUT2)와 제3 정 동기화된 신호(SYN_OUT3) 및 제4 위상클럭신호(MCLK270)에 대응되는 데이터는 제4 위상클럭신호(MCLK270)에 동기화되어 병렬 데이터인 제1 내지 제4 정 출력 데이터(DAT_OUT1, DAT_OUT2, DAT_OUT3, DAT_OUT4)로 출력된다.
여기서, 데이터 정렬 시간을 살펴보기로 한다.
데이터 정렬 시간은 마지막 데이터(여기서는 '4'를 의미함)가 인가되고 데이터 정렬 후 최종적으로 출력되는 데까지의 시간을 의미하며, 본 발명의 경우 2 tCK(외부클럭신호를 기준으로 함)에 대응하는 시간이 소모된다. 하지만, 기존의 데이터 정렬 회로를 사용하는 경우 3 번째 데이터가 셋 업 타임(tSU)을 확보하지 못할 수 있음으로, 정렬 시점을 결정하는 신호로 제4 위상클럭신호(MCLK270) 이후 위상을 가지는 위상클럭신호를 사용하여야 한다. 즉, 2.5 tCK 이상에 대응하는 시간이 소모된다.
전술한 바와 같이, 본 발명에 따른 데이터 정렬 회로는 멀티 위상 클럭 간의 위상 차이에 대응하는 시간이 줄어들더라도 최소한의 시간으로 데이터를 정렬하는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
또한, 전술한 실시예에서는 4 개의 멀티 위상 클럭으로 동작하는 경우를 일례로 들어 설명하였으나, 본 발명은 그 이상의 멀티 위상 클럭으로 동작하는 경우에도 적용될 수 있다. 이 경우 A 타입, B 타입, C 타입이 대응되는 구성은 달라질 수 있다.
도 1은 기존의 데이터 정렬 회로를 설명하기 위한 블록도.
도 2는 도 1의 제1 입력 동기화부(130A)의 입력신호와 제1 입력데이터 래칭부(140A)의 출력신호 및 제1 위상클럭신호(MCLK0)의 관계를 알아보기 위한 파형도.
도 3은 본 발명에 따른 데이터 정렬 회로를 설명하기 위한 블록도.
도 4는 A 타입을 설명하기 위한 블록도.
도 5는 B 타입을 설명하기 위한 블록도.
도 6은 도 4와 도 5의 동기화부(410, 510)를 설명하기 위한 회로도.
도 7은 도 4의 래칭부(430)를 설명하기 위한 회로도.
도 8은 C 타입을 설명하기 위한 블록도.
도 9는 도 3에 입출력되는 각 신호들을 설명하기 위한 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
310 : 멀티클럭신호 생성부 330 : 버퍼링부
350A, 350B, 350C : 제1 내지 제3 데이터 입력부
370A, 370B, 370C, 370D : 제1 내지 제4 데이터 출력부

Claims (15)

  1. 기준클럭신호에 대응하여 서로 일정한 위상차이를 가지는 다수의 위상클럭신호를 생성하기 위한 멀티클럭신호 생성수단;
    상기 다수의 위상클럭신호 각각에 응답하여 직렬 데이터를 순차적으로 입력받기 위한 다수의 데이터 입력수단; 및
    상기 다수의 위상클럭신호 중 데이터를 예정된 시점에 정렬하기 위한 정렬시점 위상클럭신호에 응답하여 상기 다수의 데이터 입력수단의 출력신호를 병렬 데이터로 출력하기 위한 다수의 데이터 출력수단를 구비하되,
    상기 다수의 데이터 입력수단 중 상기 정렬시점 위상클럭신호 이전의 위상을 가지는 위상클럭신호에 대응하는 제1 데이터 입력수단은 해당 데이터를 동기화하여 그에 대응하는 데이터 출력수단에 전달하고, 이외의 제2 데이터 입력수단은 동기화된 데이터를 래칭하여 그에 대응하는 데이터 출력수단에 전달하는 것을 특징으로 하는 데이터 정렬 회로.
  2. 제1항에 있어서,
    상기 직렬 데이터를 입력받아 버퍼링하여 상기 다수의 데이터 입력수단에 전달하기 위한 버퍼링수단을 더 구비하는 것을 특징으로 하는 데이터 정렬 회로.
  3. 제1항에 있어서,
    상기 제1 데이터 입력수단은,
    입력되는 신호를 해당하는 위상클럭신호에 동기화시키기 위한 동기화부를 구성하는 것을 특징으로 하는 데이터 정렬 회로.
  4. 제1항에 있어서,
    상기 다수의 데이터 출력수단 각각은,
    상기 정렬시점 위상클럭신호에 응답하여 해당하는 데이터 입력수단의 출력신호를 동기화시키기 위한 동기화부와,
    상기 동기화부의 출력신호를 래칭하기 위한 래칭부를 구비하는 것을 특징으로 하는 데이터 정렬 회로.
  5. 제3항 또는 제4항에 있어서,
    상기 동기화부는 감지 증폭 타입의 플립 플롭인 것을 특징으로 하는 데이터 정렬 회로.
  6. 제3항 또는 제4항에 있어서,
    상기 동기화부는,
    해당하는 위상클럭신호에 응답하여 상기 동기화부의 감지 증폭 동작을 활성화시키기 위한 활성화부;
    해당하는 위상클럭신호에 응답하여 상기 동기화부의 차동 출력단을 프리차징하기 위한 프리차징부;
    차동으로 입력되는 차동 입력신호를 입력받기 위한 신호입력부; 및
    상기 차동 입력신호에 따라 감지 증폭 동작을 수행하여 감지 증폭된 결과를 상기 차동 출력단으로 출력하기 위한 감지증폭부를 구비하는 것을 특징으로 하는 데이터 정렬 회로.
  7. 제4항에 있어서,
    상기 래칭부는 상기 동기화부의 출력신호에 응답하여 래칭 동작을 하기 위한 에스-알 래치(SR latch)인 것을 특징으로 하는 데이터 정렬 회로.
  8. 제1항에 있어서,
    상기 다수의 데이터 출력수단 중 어느 하나는 상기 정렬시점 위상클럭신호에 응답하여 상기 직렬 데이터를 상기 병렬 데이터로 출력하는 것을 특징으로 하는 데 이터 정렬 회로.
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