JPH08195672A - プログラマブル論理素子の入出力回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 実現される論理回路の規模の増大に伴う入出
力端子数の増加を抑えることができるプログラマブル論
理素子の入出力回路を実現する。 【構成】 入力クロックに応じて、１ビット幅に多重化
された入力データをｎビット幅にパラレル変換して入力
し、またはｎビット幅のデータを１ビット幅にシリアル
変換して出力するシリアル・パラレル変換入出力回路１
２と、シリアル・パラレル変換入出力回路１２の入出力
方向を制御する手段と、シリアル・パラレル変換入出力
回路にその入出力方向に対応する所定のタイミング信号
を与えるタイミングジェネレータ１４と、タイミングジ
ェネレータ１４の出力を同期信号として出力するか、ま
たは外部からタイミングジェネレータ１４に与える同期
信号を入力するタイミング信号入出力端子１３とを備え
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プログラマブル論理素
子の構成要素である入出力回路に関する。

【０００２】

【従来の技術】図８は、従来のプログラマブル論理素子
の構成を示す。図において、プログラマブル論理素子
は、データ入出力端子１１、１ビット入出力回路１７、
プログラマブル論理セル１５、プログラマブル配線領域
１６により構成される。１ビット入出力回路１７とプロ
グラマブル論理セル１５は、プログラマブル配線領域１
６を介して接続される。必要とする機能はプログラマブ
ル論理セル１５に論理をプログラミングし、プログラマ
ブル配線領域１６を用いてプログラマブル論理セル間を
配線することにより実現される。実現された機能回路の
データ入出力は、１ビット入出力回路１７を介して行わ
れる。

【０００３】図９は、１ビット入出力回路１７の構成を
示す。図において、１ビット入出力回路１７は、クロッ
ク端子５１から供給されるクロックによって動作するデ
ータレジスタ２１、外部のプログラムメモリ５２−１に
接続されるトランスファゲート２４−１〜２４−５、外
部のプログラムメモリ５２−２に接続されるトランスフ
ァゲート２４−６，２４−７により構成され、データ入
出力端子１１および内部データ入出力端子２５に接続さ
れる。

【０００４】以下、１ビット入出力回路１７の動作につ
いて説明する。まず、１ビット入出力回路１７の入出力
方向を決めるためにプログラムメモリ５２−１にデータ
をセットする。１ビット入出力回路１７を「出力」に設
定する場合には、トランスファゲート２４−２，２４−
４がオンになるようにプログラムメモリ５２−１をセッ
トする。また、１ビット入出力回路１７を「入力」に設
定する場合には、トランスファゲート２４−１，２４−
３，２４−５がオンになるようにプログラムメモリ５２
−１をセットする。

【０００５】１ビット入出力回路１７が「出力」に設定
された場合について説明する。内部データ入出力端子２
５から入力されたデータはトランスファゲート２４−２
を通ってデータレジスタ２１に入力される。このとき、
データレジスタ２１を使用するか否かはプログラムメモ
リ５２−２に設定されるデータに応じて決定される。デ
ータレジスタ２１を使用する場合には、トランスファゲ
ート２４−６がオンになるようにプログラムメモリ５２
−２をセットすれば、データレジスタ２１の出力がトラ
ンスファゲート２４−４を通ってデータ入出力端子１１
から出力される。一方、データレジスタ２１を使用しな
い場合には、トランスファゲート２４−７がオンになる
ようにプログラムメモリ５２−２をセットすれば、デー
タレジスタ２１の入力データがトランスファゲート２４
−４を通ってデータ入出力端子１１から出力される。

【０００６】１ビット入出力回路１７が「入力」に設定
された場合について説明する。データ入出力端子１１か
ら入力されたデータはトランスファゲート２４−５，２
４−３を通ってデータレジスタ２１に入力される。この
とき、データレジスタ２１を使用するか否かは「出力」
の場合と同様である。データレジスタ２１を使用する場
合には、トランスファゲート２４−６がオンになるよう
にプログラムメモリ５２−２をセットすれば、データレ
ジスタ２１の出力がトランスファゲート２４−１を通っ
て内部データ入出力端子２５から出力される。一方、デ
ータレジスタ２１を使用しない場合には、トランスファ
ゲート２４−７がオンになるようにプログラムメモリ５
２−２をセットすれば、データレジスタ２１の入力デー
タがトランスファゲート２４−１を通って内部データ入
出力端子２５から出力される。

【０００７】

【発明が解決しようとする課題】従来のプログラマブル
論理素子では、入出力回路が図９に示すように１ビット
構成であるので、実現される論理回路の入出力数だけの
入出力端子が必要となる。すなわち、実現される論理回
路の規模の増大に伴って多数の入出力端子を用意する必
要があった。そのために、チップの入出力ピンネック、
ボード上のチップ間配線ネック、ボード間配線ネックを
招く問題点があった。

【０００８】本発明は、実現される論理回路の規模の増
大に伴う入出力端子数の増加を抑えることができるプロ
グラマブル論理素子の入出力回路を提供することを目的
とする。

【０００９】

【課題を解決するための手段】本発明のプログラマブル
論理素子の入出力回路は、入力クロックに応じて、１ビ
ット幅に多重化された入力データをｎビット幅にパラレ
ル変換して入力し、またはｎビット幅のデータを１ビッ
ト幅にシリアル変換して出力するシリアル・パラレル変
換入出力回路と、シリアル・パラレル変換入出力回路の
入出力方向を制御する手段と、シリアル・パラレル変換
入出力回路にその入出力方向に対応する所定のタイミン
グ信号を与えるタイミングジェネレータと、タイミング
ジェネレータの出力を同期信号として出力するか、また
は外部からタイミングジェネレータに与える同期信号を
入力するタイミング信号入出力端子とを備える（請求項
１）。

【００１０】また、上記の構成に加えて、１ビット入出
力回路と、シリアル・パラレル変換入出力回路の入出力
と１ビット入出力回路の入出力を選択してデータ入出力
端子に接続する手段とを備える（請求項２）。また、上
記のシリアル・パラレル変換入出力回路に代えて、シリ
アル・パラレル変換入出力回路のビット数を外部から設
定可能なプログラマブルシリアル・パラレル変換入出力
回路と、プログラマブルシリアル・パラレル変換入出力
回路に設定されるビット数に応じて、与えるタイミング
信号を可変させるプログラマブルタイミングジェネレー
タとを備える（請求項３）。

【００１１】また、上記のプログラマブル論理素子の入
出力回路において、高速クロックから低速クロックを生
成する分周器、または低速クロックから高速クロックを
生成する逓倍器を備える（請求項４）。

【００１２】

【作用】本発明の入出力回路では、シリアル・パラレル
変換入出力回路にタイミングジェネレータからシリアル
・パラレル変換に供するタイミング信号を与えることに
より、プログラマブル論理素子のｎ本のパラレルデータ
をシリアル変換して出力し、またｎビット多重されたシ
リアルデータをパラレル変換して入力することができ
る。なお、タイミングジェネレータは外部から入力され
る同期信号によって制御され、またタイミングジェネレ
ータで生成されたタイミング信号はタイミング信号入出
力端子から他のチップに送出される。

【００１３】

【実施例】図１は、本発明の入出力回路を含むプログラ
マブル論理素子の第１実施例の構成を示す。図におい
て、本実施例のプログラマブル論理素子は、データ入出
力端子１１、シリアル・パラレル変換入出力回路１２、
タイミング信号入出力端子１３、タイミングジェネレー
タ１４、プログラマブル論理セル１５、プログラマブル
配線領域１６により構成される。

【００１４】プログラマブル論理セル１５およびプログ
ラマブル配線領域１６で実現された論理回路への入力デ
ータは、データ入出力端子１１からシリアル・パラレル
変換入出力回路１２に入力される。このとき、入力デー
タはｎビット幅のデータが１ビット幅に多重化されてい
る。シリアル・パラレル変換入出力回路１２でパラレル
変換されたデータは、プログラマブル配線領域１６を介
してプログラマブル論理セル１５およびプログラマブル
配線領域１６で実現された論理回路に入力される。ま
た、パラレルデータのビット同期は、タイミング信号入
出力端子１３から入力される同期信号によってタイミン
グジェネレータ１４を制御し、シリアル・パラレル変換
入出力回路１２の動作タイミングを制御することにより
確立する。

【００１５】一方、プログラマブル論理セル１５および
プログラマブル配線領域１６で実現された論理回路のｎ
ビットの出力データは、プログラマブル配線領域１６を
介してシリアル・パラレル変換入出力回路１２に入力さ
れる。シリアル・パラレル変換入出力回路１２では、ｎ
ビット幅のデータを１ビット幅にシリアル化してデータ
入出力端子１１から出力する。このとき、タイミングジ
ェネレータ１４で同期信号を生成し、タイミング信号入
出力端子１３から出力する。

【００１６】図２は、シリアル・パラレル変換入出力回
路１２の構成例を示す。ここでは、ｎ＝４の場合につい
て示す。図において、シリアル・パラレル変換入出力回
路１２は、データレジスタ２１−１〜２１−４、データ
セレクタ２２−１〜２２−４、シフトレジスタ２３−１
〜２３−４、複数のトランスファゲート２４により構成
される。

【００１７】データレジスタ２１−１〜２１−４の入力
には、トランスファゲート２４を介して４ビットの内部
データ入出力端子２５−１〜２５−４、またはシフトレ
ジスタ２３−１〜２３−４の出力が接続される。データ
レジスタ２１−１〜２１−４の出力に、データセレクタ
２２−１〜２２−４の入力Ａ、またはトランスファゲー
ト２４を介して内部データ入出力端子２５−１〜２５−
４が接続される。データセレクタ２２−１〜２２−３の
入力Ｂには、シフトレジスタ２３−２〜２３−４の出力
が接続される。データセレクタ２２−１〜２２−３の出
力に、シフトレジスタ２３−１〜２３−４の入力が接続
される。データ入出力端子１１には、トランスファゲー
ト２４を介してシフトレジスタ２３−１の出力、または
データセレクタ２２−４の入力Ｂが接続される。データ
レジスタ２１−１〜２１−４には低速クロック２６また
は高速クロック２７が供給され、シフトレジスタ２３−
１〜２３−４には高速クロック２７が供給される。デー
タレジスタ２１−１〜２１−４のクロックイネーブル端
子ＣＥ、またはデータセレクタ２２−１〜２２−４のセ
レクタ端子Ｓには、タイミングジェネレータ１４からタ
イミング信号が入力される。各トランスファゲート２４
は、プログラムメモリ２８のデータによって制御され
る。

【００１８】以下、シリアル・パラレル変換入出力回路
１２の動作について説明する。まず、シリアル・パラレ
ル変換入出力回路１２の入出力方向を決めるためにプロ
グラムメモリ２８に１ビットのデータをセットする。シ
リアル・パラレル変換入出力回路１２を「出力」に設定
すると図３に示す構成となり、「入力」に設定すると図
４に示す構成となる。

【００１９】図３に示す「出力」に設定されたシリアル
・パラレル変換入出力回路１２では、データレジスタ２
１−１〜２１−４に低速クロック２６が供給され、シフ
トレジスタ２３−１〜２３−４に高速クロック２７が供
給される。タイミングジェネレータ１４から出力される
タイミング信号は、データセレクタ２２−１〜２２−４
のセレクタ端子Ｓに与えられる。

【００２０】内部データ入出力端子２５−１〜２５−４
から入力された低速クロック２６に同期したパラレルデ
ータは、データレジスタ２１−１〜２１−４にセットさ
れる。データレジスタ２１−１〜２１−４の出力データ
は、データセレクタ２２−１〜２２−４に入力され、タ
イミングジェネレータ１４から出力されるタイミング信
号によりシフトレジスタ２３−１〜２３−４にセットさ
れる。シフトレジスタ２３−１〜２３−４は、低速クロ
ックの４倍の速度である高速クロック２７で動作し、パ
ラレルデータをシリアル化してデータ入出力端子１１に
出力する。一方、タイミングジェネレータ１４で生成さ
れた同期信号がタイミング信号入出力端子１３から出力
される。また、タイミングジェネレータ１４の構成によ
っては、タイミング信号入出力端子１３から同期信号を
入力し、外部同期信号に同期したシリアルデータを出力
させることも可能である。

【００２１】図４に示す「入力」に設定されたシリアル
・パラレル変換入出力回路１２では、データレジスタ２
１−１〜２１−４およびシフトレジスタ２３−１〜２３
−４に高速クロック２７が供給される。タイミングジェ
ネレータ１４から出力されるタイミング信号は、データ
レジスタ２１−１〜２１−４のクロックイネーブル端子
ＣＥに与えられる。

【００２２】データ入出力端子１１から入力されたデー
タは、シフトレジスタ２３−１〜２３−４によってパラ
レル化され、パラレルデータがデータレジスタ２１−１
〜２１−４にセットされる。タイミング信号入出力端子
１３から入力される同期信号によりタイミングジェネレ
ータ１４の動作が制御される。タイミングジェネレータ
１４で生成されたタイミング信号をデータレジスタ２１
−１〜２１−４のクロックイネーブル信号とすることに
より、パラレルデータのビット同期を確立することがで
きる。パラレルデータのビット同期確立により、パラレ
ルデータの各ビットは内部データ入出力端子２５−１〜
２５−４の正しい位置に出力される。

【００２３】図５は、本発明の入出力回路を含むプログ
ラマブル論理素子の第２実施例の構成を示す。図におい
て、本実施例のプログラマブル論理素子は、第１実施例
の構成に加えて、シリアル・パラレル変換入出力回路１
２と並列に配置される１ビット入出力回路１７、データ
入出力端子１１とシリアル・パラレル変換入出力回路１
２または１ビット入出力回路１７との接続を切り替える
データセレクタ１８、データセレクタ１８を動作を設定
するプログラムメモリ１９を有する。

【００２４】入出力データを多重化する場合には、デー
タ入出力端子１１とシリアル・パラレル変換入出力回路
１２が接続されるようにデータセレクタ１８を設定す
る。この場合には、第１実施例と同様の動作となる。一
方、入出力データを多重化しない場合には、データ入出
力端子１１と１ビット入出力回路１７が接続されるよう
にデータセレクタ１８を設定する。この場合には、従来
のプログラマブル論理素子と同様の動作となる。このと
き、複数のデータセレクタ１８をそれぞれ独立に設定で
きるようにしておけば、タイミング制約上シリアル・パ
ラレル変換ができないデータをパラレルデータのままで
入出力することができる。また、タイミング制約がない
データ信号はシリアル・パラレル変換することにより、
チップの入出力端子数を抑えることが可能になる。

【００２５】以上示した第１実施例または第２実施例の
構成において、シリアル・パラレル変換入出力回路１２
のビット数を外部プログラムにより、例えば４ビットと
８ビットを切り替える構成が可能である。図６は、ビッ
ト数可変型のシリアル・パラレル変換入出力回路の構成
例を示す。

【００２６】図において、４ビット対応のシリアル・パ
ラレル変換入出力回路１２−１，１２−２は、図２に示
すものと基本構成は同じである。ここでは、プログラム
メモリ３０により動作が設定されるデータセレクタ３
１，３２を介して双方が接続される。プログラムメモリ
３０には、４ビットまたは８ビットの切り替えに対応す
るデータをプログラムする。

【００２７】本構成を４ビットで使用する場合には、デ
ータ入出力端子１１−１とデータセレクタ２２−１−
４、データ入出力端子１１−２とデータセレクタ２２−
２−４が接続されるようにデータセレクタ３１，３２を
設定する。この場合には、それぞれのシリアル・パラレ
ル変換入出力回路１２−１，１２−２が第１実施例と同
様の動作となる。すなわち、本構成は、２個の独立した
４ビットのシリアル・パラレル変換入出力回路として使
用される。

【００２８】一方、本構成を８ビットで使用する場合に
は、データ入出力端子１１−１とデータセレクタ２２−
２−４、シフトレジスタ２３−２−１の出力とデータセ
レクタ２２−１−４が接続されるようにデータセレクタ
３１，３２を設定する。また、プログラムメモリ２８−
１，２８−２には同一のデータをプログラムする。この
場合には、シフトレジスタ２３−１−１〜２３−２−４
は８ビットシフトレジスタとして動作することになり、
８ビットのシリアル・パラレル変換入出力回路が実現さ
れる。

【００２９】このように、本実施例ではシリアル・パラ
レル変換入出力回路のビット数を変えることができる。
したがって、デバイスの動作速度に応じて高速動作回路
を実現する場合には、少ないビット数で入出力回路を構
成することにより入出力回路の動作速度の上昇を抑える
ことができる。以上示した各実施例では、低速クロック
２６と高速クロック２７を別個に設けていたが、低速ク
ロック２６を高速クロック２７から分周して生成するこ
とも可能である。あるいは、低速クロック２６を逓倍し
て高速クロック２７を生成することも可能である。

【００３０】図７は、クロック分周型のシリアル・パラ
レル変換入出力回路の構成例を示す。図において、高速
クロック２７を分周器４０で４分周することより、内部
で低速クロック２６を生成することができる。また、分
周器４０の分周比を外部から設定できるようにすれば、
図６に示すビット数可変型のシリアル・パラレル変換入
出力回路にも適用することができる。

【００３１】

【発明の効果】以上説明したように、本発明の入出力回
路では、プログラマブル論理素子のｎ本のパラレルデー
タをシリアル変換して出力し、またｎビット多重された
シリアルデータをパラレル変換して入力することができ
る。したがって、プログラマブル論理素子のｎ本の入出
力端子を１本に集約することができ、チップの入出力ピ
ンを大幅に削減することが可能となる。

【図面の簡単な説明】

【図１】本発明の入出力回路を含むプログラマブル論理
素子の第１実施例の構成を示す図。

【図２】シリアル・パラレル変換入出力回路１２の構成
例を示す図。

【図３】「出力」に設定されたシリアル・パラレル変換
入出力回路１２の構成を示す図。

【図４】「入力」に設定されたシリアル・パラレル変換
入出力回路１２の構成を示す図。

【図５】本発明の入出力回路を含むプログラマブル論理
素子の第２実施例の構成を示す図。

【図６】ビット数可変型のシリアル・パラレル変換入出
力回路の構成例を示す図。

【図７】クロック分周型のシリアル・パラレル変換入出
力回路の構成例を示す図。

【図８】従来のプログラマブル論理素子の構成を示す
図。

【図９】１ビット入出力回路１７の構成を示す図。

【符号の説明】

１１ データ入出力端子 １２ シリアル・パラレル変換入出力回路 １３ タイミング信号入出力端子 １４ タイミングジェネレータ １５ プログラマブル論理素子 １６ プログラマブル配線領域 １７ １ビット入出力回路 １８，２２，３１，３２ データセレクタ １９，２８，３０，５２ プログラムメモリ ２１ データレジスタ ２３ シフトレジスタ ２４ トランスファゲート ２５ 内部データ入出力端子 ２６ 低速クロック ２７ 高速クロック ４０ 分周器 ５１ クロック

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ユーザプログラミング可能な複数のプロ
   グラマブル論理セルと、ユーザプログラミング可能なプ
   ログラマブル配線領域により形成される論理回路に対し
   て、データを入出力するプログラマブル論理素子の入出
   力回路において、 入力クロックに応じて、１ビット幅に多重化された入力
   データをｎビット幅にパラレル変換して入力し、または
   ｎビット幅のデータを１ビット幅にシリアル変換して出
   力するシリアル・パラレル変換入出力回路と、 前記シリアル・パラレル変換入出力回路の入出力方向を
   制御する手段と、 前記シリアル・パラレル変換入出力回路にその入出力方
   向に対応する所定のタイミング信号を与えるタイミング
   ジェネレータと、 前記タイミングジェネレータの出力を同期信号として出
   力するか、または外部から前記タイミングジェネレータ
   に与える同期信号を入力するタイミング信号入出力端子
   とを備えたことを特徴とするプログラマブル論理素子の
   入出力回路。
2. 【請求項２】 請求項１に記載のプログラマブル論理素
   子の入出力回路において、 １ビット入出力回路と、 シリアル・パラレル変換入出力回路の入出力と前記１ビ
   ット入出力回路の入出力を選択してデータ入出力端子に
   接続する手段とを備えたことを特徴とするプログラマブ
   ル論理素子の入出力回路。
3. 【請求項３】 請求項１または請求項２に記載のプログ
   ラマブル論理素子の入出力回路において、 シリアル・パラレル変換入出力回路に代えて、シリアル
   ・パラレル変換入出力回路のビット数を外部から設定可
   能なプログラマブルシリアル・パラレル変換入出力回路
   と、 プログラマブルシリアル・パラレル変換入出力回路に設
   定されるビット数に応じて、与えるタイミング信号を可
   変させるプログラマブルタイミングジェネレータとを備
   えたことを特徴とするプログラマブル論理素子の入出力
   回路。
4. 【請求項４】 請求項１ないし請求項３のいずれかに記
   載のプログラマブル論理素子の入出力回路において、 高速クロックから低速クロックを生成する分周器、また
   は低速クロックから高速クロックを生成する逓倍器を備
   えたことを特徴とするプログラマブル論理素子の入出力
   回路。