KR100868016B1 - 반도체 메모리 장치의 데이터 출력 회로 - Google Patents

반도체 메모리 장치의 데이터 출력 회로 Download PDF

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Abstract

본 발명은 리드 명령과 클럭을 분주시킨 분주 클럭에 응답하여 선택 신호, 출력 타이밍 신호, 및 입력 제어 신호를 생성하는 데이터 출력 제어 수단, 및 상기 입력 제어 신호에 응답하여 병렬 데이터를 입력 받고, 상기 선택 신호에 응답하여 병렬 데이터를 나열하며, 나열된 상기 병렬 데이터를 상기 출력 타이밍 신호에 동기시켜 직렬 데이터로서 순차적으로 출력하는 신호 응답형 데이터 출력 수단을 포함한다.
직렬 데이터, 파이프 래치, 병렬 데이터

Description

반도체 메모리 장치의 데이터 출력 회로{Data Output Circuit of Semiconductor Memory Apparatus}
도 1은 일반적인 반도체 메모리 장치의 데이터 출력 회로의 블록도,
도 2는 일반적인 반도체 메모리 장치의 데이터 출력 회로의 타이밍도,
도 3은 본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로의 블록도,
도 4는 도 3의 데이터 출력 제어 수단의 블록도,
도 5는 도 4의 출력 인에이블 신호 생성부의 회로도,
도 6은 도 5의 출력 인에이블부의 타이밍도,
도 7은 도 4의 클럭 제어부의 회로도,
도 8은 도 4의 데이터 출력 제어 신호 생성부의 회로도,
도 9 및 도 10은 도 7 및 도 8의 출력 타이밍도,
도 11은 도 3의 데이터 출력 수단의 회로도,
도 12는 도 11의 제 1 데이터 비트 선택부의 회로도,
도 13은 본 발명에 따른 데이터 출력 회로의 데이터 출력 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 데이터 출력 제어 수단 200: 신호 응답형 데이터 출력 수단
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 반도체 메모리 장치에 저장된 데이터를 출력하는 데이터 출력 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 직렬 데이터를 입력 받아 내부에서 병렬 데이터로 변환하고 이를 저장한다. 또한 반도체 메모리 장치는 저장된 병렬 데이터를 직렬 데이터로 변환하여 출력한다.
따라서, 반도체 메모리 장치는 저장된 병렬 데이터를 직렬 데이터로서 순차적으로 출력하는 데이터 출력 회로를 포함한다.
도 1은 일반적인 반도체 메모리 장치의 데이터 출력 회로의 블록도이다.
일반적인 반도체 메모리 장치의 데이터 출력 회로는 리드 명령(read_command)이 입력되면 출력 제어 신호(rpoutb<0:3>, fpoutb<0:3>, poutb)를 생성하고, 상기 출력 제어 신호(rpoutb<0:3>, fpoutb<0:3>, poutb)에 응답하여 병렬 데이터(data_p<0:7>)를 직렬 데이터(data_s<0:7>)로 변환한다. 상기 직렬 데이터(data_s<0:7>)를 라이징 클럭(rclk)과 폴링 클럭(fclk)에 동기시켜 출력한다. 이때, 상기 라이징 클럭(rclk)은 외부 클럭(clk)의 라이징 타이밍에 하이 구간을 갖는 클럭이며, 상기 폴링 클럭(fclk)은 상기 외부 클럭(clk)의 폴링 타이밍에 하이 구간을 갖는 클럭이다.
상기 데이터 출력 회로는 데이터 비트 선택 제어 수단(10)과 클럭 응답형 데이터 출력 수단(20)을 포함한다.
상기 데이터 비트 선택 제어 수단(10)은 리드 명령(read_command)이 반도체 메모리 장치에 입력되면 외부 클럭(clk, 이하 클럭)에 동기된 출력 제어 신호(rpoutb<0:3>, fpoutb<0:3>, poutb)를 생성한다.
상기 클럭 응답형 데이터 출력 수단(20)은 상기 출력 제어 신호(rpoutb<0:3>, fpoutb<0:3>, poutb), 라이징 클럭(rclk), 및 폴링 클럭(fclk)에 응답하여 병렬 데이터(data_p<0:7>)를 직렬 데이터(data_s<0:7>)로서 출력한다.
도 2는 일반적인 반도체 메모리 장치의 데이터 출력 회로의 타이밍도이다.
일반적인 데이터 출력 회로는 출력 제어 신호(poutb, rpoutb<0:3>, fpoutb<0:3>)중 poutb 신호의 로우 인에이블 구간에서 병렬 데이터(data_p<0:7>)를 입력 받는다.
입력받은 상기 병렬 데이터(data_p<0:7>)중 짝수번째 데이터(data<0>, data<2>, data<4>, data<6>)는 상기 rpoutb<0:3> 신호의 인에이블 순서에 대응하여 출력 우선 순위가 결정된다. 또한 상기 병렬 데이터(data_p<0:7>)중 홀수번째 데이터(data<1>, data<3>, data<5>, data<7>)는 상기 fpoutb<0:3> 신호의 인에이블 순서에 대응하여 출력 우선 순위가 결정된다.
결국, 일반적인 반도체 메모리 장치의 데이터 출력 회로는 상기 rpoutb<0:3>의 로우 인에이블 구간과 라이징 클럭(rclk)의 하이 구간이 겹쳐지는 구간에서 짝수번째 데이터(data<0>, data<2>, data<4>, data<6>)를 출력하고, 상기 fpoutb<0:3>의 로우 인에이블 구간과 폴링 클럭(fclk)의 하이 구간이 겹쳐지는 구간에서 홀수번째 데이터(data<1>, data<3>, data<5>, data<7>)를 출력한다.
일반적인 데이터 출력 회로는 반도체 메모리 장치에 저장된 8비트 병렬 데이터(data_p<0:7>)를 직렬 데이터(data_s<0:7>)로서 출력하기 위해 9개의 상기 출력 제어 신호(rpoutb<0:3>, fpoutb<0:3>, poutb), 라이징 클럭(rclk), 및 폴링 클럭(fclk) 총 11개의 신호가 데이터 출력 회로에 입력되어야 한다.
종래의 데이터 출력 회로는 데이터 출력을 위한 11개의 신호 라인이 필요하며, 많은 개수의 신호 라인으로 인해 반도체 메모리 장치는 면적이 커질 수 밖에 없다. 또한 라이징 클럭과 폴링 클럭의 스큐(skew) 발생시 정상적인 데이터 출력이 어렵다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 데이터 출력을 위한 신호의 개수를 줄인 반도체 메모리 장치의 데이터 출력 회로를 제공함에 그 목적이 있다. 또한 라이징 클럭과 폴링 클럭을 사용하지 않고 데이터를 출력하는 반도체 메모리 장치의 데이터 출력 회로를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로는 리드 명령과 클럭을 분주시킨 분주 클럭에 응답하여 선택 신호, 출력 타이밍 신호, 및 입력 제어 신호를 생성하는 데이터 출력 제어 수단, 및 상기 입력 제어 신호에 응답하여 병렬 데이터를 입력 받고, 상기 선택 신호에 응답하여 병렬 데이터를 나열하며, 나열된 상기 병렬 데이터를 상기 출력 타이밍 신호에 동기시켜 직렬 데이터로서 순차적으로 출력하는 신호 응답형 데이터 출력 수단을 포함한다.
본 발명에 따른 다른 실시예의 반도체 메모리 장치의 데이터 출력 회로는 제 1 데이터와 제 2 데이터의 출력 순서를 결정하는 선택 신호를 생성하고, 상기 선택 신호에 의해 결정된 상기 제 1 데이터 또는 상기 제 2 데이터의 출력 타이밍을 결정하는 출력 타이밍 신호를 생성하는 데이터 출력 제어 수단을 포함하며, 상기 선택 신호의 인에이블 구간 및 디스에이블 구간 각각에 대응하여 상기 제 1 데이터 및 상기 제 2 데이터의 출력 순서를 결정한다.
이하, 본 발명에 따른 반도체 메모리 장치의 바람직한 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로의 블록도이다.
본 발명에 따른 데이터 출력 회로는 반도체 메모리 장치에 리드 명령(read command)이 입력되면 소정 시간(CAS Latency)이후에 저장된 병렬 데이터(data_p<0:7>)가 직렬 데이터(data_s<0:7>)로서 출력된다. 이때, 상기 병렬 데이터(data_p<0:7>)와 상기 직렬 데이터(data_s<0:7>)를 8비트로 하여 설명하지만 본 발명의 원리에 따라 8비트가 아닌 비트로도 구현할 수 있다.
상기 데이터 출력 회로는 데이터 출력 제어 수단(100), 및 신호 응답형 데이터 출력 수단(200)을 포함한다.
상기 데이터 출력 제어 수단(100)은 반도체 메모리 장치에 리드 명령(read command)이 입력되고 상기 소정 시간이후 외부 클럭(clk, 이하 클럭)에 동기된 출력 제어 신호(pout_q<0:3>, clkdo_q<0:3>, poutb)를 생성한다.
상기 신호 응답형 데이터 출력 수단(200)은 상기 출력 제어 신호(pout_q<0:3>, clkdo_q<0:3>, poutb)에 응답하여 상기 병렬 데이터(data_p<0:7>)를 상기 직렬 데이터(data_s<0:7>)로서 순차적으로 출력한다.
도 4는 도 3의 데이터 출력 제어 수단의 블록도이다.
데이터 출력 제어 수단(100)은 반도체 메모리 장치에 리드 명령(read command)이 입력되면 외부 클럭(clk, 이하 클럭)에 동기된 출력 제어 신호(pout_q<0:3>, clkdo_q<0:3>, poutb)를 생성한다.
상기 데이터 출력 제어 수단(100)은 출력 인에이블 신호 생성부(110), 클럭 제어부(120), 및 데이터 출력 제어 신호 생성부(130)를 포함한다.
상기 출력 인에이블 신호 생성부(110)는 리드 명령(read command)이 반도체 메모리 장치에 입력되고 소정 시간 경과후 클럭(clk)에 동기된 제 1 내지 제 5 출력 인에에이블 신호(out_en<0:4>)를 생성한다.
상기 클럭 제어부(120)는 상기 클럭(clk)을 분주시켜 2분주 클럭(clk_2df)과 4분주 클럭(clk_4df)를 생성한다. 또한 상기 2분주 클럭(clk_2df)을 지연시켜 제 1 내지 제 3 지연 2분주 클럭(clk_2dfd<0:2>)을 생성한다.
상기 데이터 출력 제어 신호 생성부(130)는 상기 제 1 내지 제 5 출력 인에이블 신호(out_en<0:4>), 상기 2분주 클럭(clk_2df), 상기 4분주 클럭(clk_4df), 및 상기 제 1 내지 제 3 지연 2분주 클럭(clk_2dfd<0:2>)에 응답하여 제 1 내지 제 4 선택 신호(pout_q<0:3>), 입력 제어 신호(poutb), 및 제 1 내지 제 4 출력 타이밍 신호(clkdo_q<0:3>)를 생성한다.
도 5는 도 4의 출력 인에이블 신호 생성부의 회로도이다.
출력 인에이블 신호 생성부(110)는 반도체 메모리 장치에 리드 명령(read command)이 입력되고 소정시간 경과후 제 1 내지 제 5 출력 인에이블 신호(out_en<0:4>)를 생성한다. 이때, 먼저 인에이블 되는 즉, 먼저 하이로 천이하는 출력 인에이블 신호(out_en<i>)가 디스에이블되면 다음 출력 인에이블 신호(out_en<j>)가 하이로 인에이블된다. 또한 상기 제 1 내지 제 5 출력 인에이블 신호(out_en<0:4>)의 각 인에이블 구간은 클럭(clk)의 1주기와 같다.
상기 출력 인에이블 신호 생성부(110)는 제 1 지연부(111), 및 제 1 내지 제 5 쉬프트 레지스터(112~ 116)를 포함한다.
상기 제 1 지연부(111)는 상기 리드 명령(read command)이 입력되고 상기 소정시간 경과후 상기 제 1 쉬프트 레지스터(112)를 동작시킨다.
각 상기 제 1 내지 제 5 쉬프트 레지스터(112~116)는 상기 클럭(clk)을 입력 받는다. 또한 상기 제 1 내지 제 5 쉬프트 레지스터(112~ 116)는 직렬로 연결된다. 이때, 상기 제 1 쉬프트 레지스터(112)는 상기 제 1 출력 인에이블 신호(out_en<0>)를, 상기 제 2 쉬프트 레지스터(113)는 상기 제 2 출력 인에이블 신호(out_en<1>)를, 상기 제 3 쉬프트 레지스터(114)는 상기 제 3 출력 인에이블 신호(out_en<2>)를, 상기 제 4 쉬프트 레지스터(115)는 상기 제 4 출력 인에이블 신호(out_en<3>)를 상기 제 5 쉬프트 레지스터(116)는 상기 제 5 출력 인에이블 신호(out_en<4>)를 출력한다.
도 6은 도 5의 출력 인에이블부의 타이밍도이다.
제 1 쉬프트 레지스터(112)는 제 1 지연부(111)의 출력 신호를 입력 받아 제 1 출력 인에이블 신호(out_en<0>)를 출력한다. 상기 제 1 출력 인에이블 신호(out_en<0>)는 반도체 메모리 장치에 리드 명령(read)이 입력된 이후 소정시간이 경과되고 출력되며, 인에이블 구간은 클럭(clk)의 1주기와 같다.
제 2 쉬프트 레지스터(113)는 상기 제 1 출력 인에이블 신호(out_en<0>)를 입력 받아 제 2 출력 인에이블 신호(out_en<1>)를 출력한다. 상기 제 2 출력 인에이블 신호(out_en<1>)는 상기 제 1 출력 인에이블 신호(out_en<0>)가 로우로 디스에이블되면 하이로 인에이블된다.
제 3 쉬프트 레지스터(114)는 상기 제 2 출력 인에이블 신호(out_en<1>)를 입력 받아 상기 제 3 출력 인에이블 신호(out_en<2>)를 출력한다. 상기 제 3 출력 인에이블 신호(out_en<2>)는 상기 제 2 출력 인에이블 신호(out_en<1>)가 로우로 디스에이블되면 하이로 인에이블된다.
상기 제 4 쉬프트 레지스터(115)는 상기 제 3 출력 인에이블 신호(out_en<2>)를 입력 받아 상기 제 4 출력 인에이블 신호(out_en<3>)를 출력한다. 상기 제 4 출력 인에이블 신호(out_en<3>)는 상기 제 3 출력 인에이블 신호(out_en<2>)가 로우로 디스에이블되면 하이로 인에이블된다.
상기 제 5 쉬프트 레지스터(116)는 상기 제 4 출력 인에이블 신호(out_en<4>)를 입력 받아 상기 제 5 출력 인에이블 신호(out_en<4>)를 출력한다. 상기 제 5 출력 인에이블 신호(out_en<4>)는 상기 제 4 출력 인에이블 신호(out_en<3>)가 로우로 디스에이블되면 하이로 인에이블된다.이때, 상기 제 1 내 지 제 5 출력 인에이블 신호(out_en<0:4>)의 각 인에이블 구간은 상기 클럭(clk)의 1주기와 같다.
도 7은 도 4의 클럭 제어부의 회로도이다.
클럭 제어부(120)는 클럭(clk)을 분주시켜 2분주 클럭(clk_2df), 4분주 클럭(clk_4df), 및 상기 2분주 클럭(clk_2df)을 지연시켜 제 1 내지 제 3 지연 2분주 클럭(clk_2dfd<0:2>)을 생성한다.
상기 클럭 제어부(120)는 클럭 분주부(121), 및 지연 클럭 생성부(122)를 포함한다.
상기 클럭 분주부(121)는 상기 클럭(clk)을 분주시켜 상기 2분주 클럭(clk_2df)와 상기 4분주 클럭(clk_4df)을 생성한다. 상기 클럭 분주부(121)는 카운터로 구현 가능하다.
상기 지연 클럭 생성부(122)는 상기 2분주 클럭(clk_2df)을 지연시켜 상기 제 1 내지 제 3 지연 2분주 클럭(clk_2dfd<0:2>)를 생성한다.
상기 지연 클럭 생성부(122)는 직렬로 연결된 제 2 내지 제 4 지연부(122-1, 122-2, 122-3)를 포함하며 각 지연부(122-1, 122-2, 122-3)의 지연값은 상기 클럭(clk)의 1/4주기로 동일하다.
상기 제 2 지연부(122-1)는 상기 2분주 클럭(clk_2df)을 지연시켜 상기 제 1 지연 2분주 클럭(clk_2dfd<0>)을 생성한다.
상기 제 3 지연부(122-2)는 상기 제 1 지연 2분주 클럭(clk_2dfd<0>)을 지연시켜 상기 제 2 지연 2분주 클럭(clk_2dfd<1>)을 생성한다.
상기 제 4 지연부(122-3)는 상기 제 2 지연 2분주 클럭(clk_2dfd<1>)을 지연시켜 상기 제 3 지연 2분주 클럭(clk_2dfd<2>)을 생성한다.
도 8은 도 4의 데이터 출력 제어 신호 생성부의 회로도이다.
데이터 출력 제어 신호 생성부(130)는 제 1 내지 제 5 출력 인에이블 신호(out_en<0:4>), 2분주 클럭(clk_2df), 4분주 클럭(clk_4df), 및 제 1 내지 제 3 지연 2분주 클럭(clk_2dfd<0:2>)에 응답하여 제 1 내지 제 4 선택 신호(pout_q<0:3>), 입력 제어 신호(poutb), 및 제 1 내지 제 4 출력 타이밍 신호(clkdo_q<0:3>)를 생성한다.
상기 데이터 출력 제어 신호 생성부(130)는 선택 신호 생성부(131), 출력 타이밍 신호 생성부(132), 및 입력 제어 신호 생성부(133)를 포함한다.
상기 선택 신호 생성부(131)는 상기 제 1 및 제 2 출력 인에이블 신호(out_en<0>, out_en<1>), 상기 2분주 클럭(clk_2df), 및 상기 제 1 내지 제 3 지연 2분주 클럭(clk_2dfd<0:2>)에 응답하여 제 1 내지 제 4 선택 신호(pout_q<0:3>)를 생성한다.
상기 선택 신호 생성부(131)는 제 1 내지 제 4 래치부(131-1, 131-2, 131-3, 131-4)를 포함한다. 이때, 각 상기 제 1 내지 제 4 래치부(131-1, 131-2, 131-3, 131-4)는 플립플롭(flip-flop, 도면 표시 F.F)으로 구현할 수 있다.
상기 제 1 래치부(131-1)는 상기 2분주 클럭(clk_2df)과 상기 제 1 출력 인에이블 신호(out_en<0>)에 응답하여 상기 제 1 선택 신호(pout_q<0>)를 생성한다. 상기 제 1 래치부(131-1)는 상기 2분주 클럭(clk_2df)이 하이로 천이하는 타이밍에 상기 제 1 출력 인에이블 신호(out_en<0>)의 레벨을 출력한다. 즉, 상기 2분주 클럭(clk_2df)이 하이로 천이하는 타이밍에 상기 제 1 출력 인에이블 신호(out_en<0>)가 하이이면 상기 제 1 선택 신호(pout_q<0>)는 하이로 천이하며, 상기 2분주 클럭(clk_2df)이 다음 하이로 천이하는 타이밍에 상기 제 1 출력 인에이블 신호(out_en<0>)가 로우이면 상기 제 1 선택 신호(pout_q<0>)는 로우로 천이한다. 따라서 상기 제 1 선택 신호(pout_q<0>)의 인에이블 구간은 상기 2분주 클럭(clk_2df)의 1주기와 같다.
상기 제 2 래치부(131-2)는 상기 제 1 지연 2분주 클럭(clk_2dfd<0>)과 상기 제 1 출력 인에이블 신호(out_en<0>)에 응답하여 상기 제 2 선택 신호(pout_q<1>)를 생성한다. 상기 제 1 지연 2분주 클럭(clk_2dfd<0>)이 하이로 천이하는 타이밍에 상기 제 1 출력 인에이블 신호(out_en<0>)가 하이이면 상기 제 2 선택 신호(pout_q<1>)는 하이로 천이하며, 상기 제 1 지연 2분주 클럭(clk_2dfd<0>)이 다음 하이로 천이하는 타이밍에 상기 제 1 출력 인에이블 신호(out_en<0>)가 로우이면 상기 제 2 선택 신호(pout_q<1>)는 로우로 천이한다. 따라서 상기 제 2 선택 신호(pout_q<1>)의 인에이블 구간은 상기 제 1 지연 2분주 클럭(clk_2dfd<0>)의 1주기와 같다.
상기 제 3 래치부(131-3)는 상기 제 2 지연 2분주 클럭(clk_2dfd<1>)과 상기 제 2 출력 인에이블 신호(out_en<1>)에 응답하여 상기 제 3 선택 신호(pout_q<2>)를 생성한다. 상기 제 2 지연 2분주 클럭(clk_2dfd<1>)이 하이로 천이하는 타이밍에 상기 제 2 출력 인에이블 신호(out_en<1>)가 하이이면 상기 제 3 선택 신 호(pout_q<2>)는 하이로 천이하며, 상기 제 2 지연 2분주 클럭(clk_2dfd<1>)이 다음 하이로 천이하는 타이밍에 상기 제 2 출력 인에이블 신호(out_en<1>)가 로우이면 상기 제 3 선택 신호(pout_q<2>)는 로우로 천이한다. 따라서 상기 제 3 선택 신호(pout_q<2>)의 인에이블 구간은 상기 제 2 지연 2분주 클럭(clk_2dfd<1>)의 1주기와 같다.
상기 제 4 래치부(131-4)는 상기 제 3 지연 2분주 클럭(clk_2dfd<2>)과 상기 제 2 출력 인에이블 신호(out_en<1>)에 응답하여 상기 제 4 선택 신호(pout_q<3>)를 생성한다. 상기 제 3 지연 2분주 클럭(clk_2dfd<2>)이 하이로 천이하는 타이밍에 상기 제 2 출력 인에이블 신호(out_en<1>)가 하이이면 상기 제 4 선택 신호(pout_q<3>)는 하이로 천이하며, 상기 제 3 지연 2분주 클럭(clk_2dfd<2>)이 다음 하이로 천이하는 타이밍에 상기 제 2 출력 인에이블 신호(out_en<1>)가 로우이면 상기 제 4 선택 신호(pout_q<3>)는 로우로 천이한다. 따라서 상기 제 4 선택 신호(pout_q<3>)의 인에이블 구간은 상기 제 3 지연 2분주 클럭(clk_2dfd<2>)의 1주기와 같다.
상기 출력 타이밍 신호 생성부(132)는 상기 클럭(clk), 반전된 상기 클럭(clkb), 및 제 2 내지 제 5 출력 인에이블 신호(out_en<1:4>)에 응답하여 상기 제 1 내지 제 4 출력 타이밍 신호(clkdo_q<0:3>)를 생성한다.
상기 출력 타이밍 신호 생성부(132)는 제 1 내지 제 4 신호 조합부(132-1, 132-2, 132-3, 132-4)를 포함한다.
상기 제 1 신호 조합부(132-1)는 상기 제 2 및 4 출력 인에이블 신 호(out_en<1>, out_en<3>)의 인에이블 구간 즉, 하이 구간에서 상기 클럭(clk)의 하이 구간을 상기 제 1 출력 타이밍 신호(clkdo_q<0>)로서 출력한다.
상기 제 1 신호 조합부(132-1)는 제 1 및 제 2 낸드 게이트(ND11, ND12)와 제 1 및 제 2 인버터(IV11, IV12)를 포함한다. 상기 제 1 낸드 게이트(ND11)는 상기 클럭(clk)과 상기 제 2 출력 인에이블 신호(out_en<1>)를 입력 받는다. 상기 제 1 인버터(IV11)는 상기 제 1 낸드 게이트(ND11)의 출력 신호를 반전시켜 출력한다. 상기 제 2 낸드 게이트(ND12)는 상기 클럭(clk)과 상기 제 4 출력 인에이블 신호(out_en<3>)를 입력 받는다. 상기 제 2 인버터(IV12)는 상기 제 2 낸드 게이트(ND12)의 출력 신호를 반전시켜 출력한다. 이때, 상기 제 1 인버터(IV11)와 상기 제 2 인버터(IV12)의 출력단이 연결된 노드가 상기 제 1 신호 조합부(132-1)의 출력단이다.
상기 제 2 신호 조합부(132-2)는 상기 제 2 및 4 출력 인에이블 신호(out_en<1>, out_en<3>)의 인에이블 구간 즉, 하이 구간에서 상기 반전된 클럭(clkb)의 하이 구간을 상기 제 2 출력 타이밍 신호(clkdo_q<1>)로서 출력한다.
상기 제 2 신호 조합부(132-2)는 제 3 및 제 4 낸드 게이트(ND13, ND14)와 제 3 및 제 4 인버터(IV13, IV14)를 포함한다. 상기 제 3 낸드 게이트(ND13)는 상기 반전된 클럭(clkb)과 상기 제 2 출력 인에이블 신호(out_en<1>)를 입력 받는다. 상기 제 3 인버터(IV13)는 상기 제 3 낸드 게이트(ND13)의 출력 신호를 반전시켜 출력한다. 상기 제 4 낸드 게이트(ND14)는 상기 반전된 클럭(clkb)과 상기 제 4 출력 인에이블 신호(out_en<3>)를 입력 받는다. 상기 제 4 인버터(IV14)는 상기 제 4 낸드 게이트(ND14)의 출력 신호를 반전시켜 출력한다. 이때, 상기 제 3 인버터(IV13)와 상기 제 4 인버터(IV14)의 출력단이 연결된 노드가 상기 제 2 신호 조합부(132-2)의 출력단이다.
상기 제 3 신호 조합부(132-3)는 상기 제 3 및 5 출력 인에이블 신호(out_en<2>, out_en<4>)의 인에이블 구간 즉, 하이 구간에서 상기 클럭(clk)의 하이 구간을 상기 제 3 출력 타이밍 신호(clkdo_q<2>)로서 출력한다.
상기 제 3 신호 조합부(132-3)는 제 5 및 제 6 낸드 게이트(ND15, ND16)와 제 5 및 제 6 인버터(IV15, IV16)를 포함한다. 상기 제 5 낸드 게이트(ND15)는 상기 클럭(clk)과 상기 제 3 출력 인에이블 신호(out_en<2>)를 입력 받는다. 상기 제 5 인버터(IV15)는 상기 제 5 낸드 게이트(ND15)의 출력 신호를 반전시켜 출력한다. 상기 제 6 낸드 게이트(ND16)는 상기 클럭(clk)과 상기 제 5 출력 인에이블 신호(out_en<4>)를 입력 받는다. 상기 제 6 인버터(IV16)는 상기 제 6 낸드 게이트(ND16)의 출력 신호를 반전시켜 출력한다. 이때, 상기 제 5 인버터(IV15)와 상기 제 6 인버터(IV16)의 출력단이 연결된 노드가 상기 제 3 신호 조합부(132-3)의 출력단이다.
상기 제 4 신호 조합부(132-4)는 상기 제 3 및 5 출력 인에이블 신호(out_en<2>, out_en<4>)의 인에이블 구간 즉, 하이 구간에서 상기 반전된 클럭(clkb)의 하이 구간을 상기 제 4 출력 타이밍 신호(clkdo_q<3>)로서 출력한다.
상기 제 4 신호 조합부(132-4)는 제 7 및 제 8 낸드 게이트(ND17, ND18)와 제 7 및 제 8 인버터(IV17, IV18)를 포함한다. 상기 제 7 낸드 게이트(ND17)는 상 기 반전된 클럭(clkb)과 상기 제 3 출력 인에이블 신호(out_en<2>)를 입력 받는다. 상기 제 7 인버터(IV15)는 상기 제 7 낸드 게이트(ND17)의 출력 신호를 반전시켜 출력한다. 상기 제 8 낸드 게이트(ND16)는 상기 반전된 클럭(clkb)과 상기 제 5 출력 인에이블 신호(out_en<4>)를 입력 받는다. 상기 제 8 인버터(IV18)는 상기 제 8 낸드 게이트(ND18)의 출력 신호를 반전시켜 출력한다. 이때, 상기 제 7 인버터(IV17)와 상기 제 8 인버터(IV18)의 출력단이 연결된 노드가 상기 제 4 신호 조합부(132-4)의 출력단이다.
상기 입력 제어 신호 생성부(133)는 상기 제 1 출력 인에이블 신호(out_en<0>)와 상기 4분주 클럭(clk_4df)에 응답하여 상기 입력 제어 신호(poutb)를 생성한다.
상기 입력 제어 신호 생성부(133)는 상기 4분주 클럭(clk_4df)이 하이로 천이하는 타이밍에 상기 제 1 출력 인에이블 신호(out_en<0>)의 레벨을 반전시켜 상기 입력 제어 신호(poutb)로서 출력한다. 즉, 상기 4분주 클럭(clk_4df)이 하이로 천이하는 타이밍에 상기 제 1 출력 인에이블 신호(out_en<0>)가 하이이면 상기 입력 제어 신호(poutb)는 로우로 출력되고, 상기 4분주 클럭(clk_4df)이 다음 하이로 천이하는 타이밍에 상기 제 1 출력 인에이블 신호(out_en<0>)가 로우이면 상기 입력 제어 신호(poutb)는 하이로 출력된다. 따라서 상기 입력 제어 신호(poutb)의 인에이블 구간은 상기 4분주 클럭(clk_4df)의 1주기와 같다.
상기 입력 제어 신호 생성부(133)는 플립플롭(133-1, 도면 표기 F.F), 및 인버터(IV10)를 포함한다. 상기 플립플롭(133-1)은 상기 4분주 클럭(clk_4df)와 상기 제 1 출력 인에이블 신호(out_en<0>)를 입력 받는다. 상기 인버터(IV10)는 상기 플립플롭(133-1)의 출력 신호를 반전시켜 상기 입력 제어 신호(poutb)로서 출력한다.
도 9 및 도 10은 도 7 및 도 8의 출력 타이밍도이다.
도 9는 도 7의 클럭 제어부(120)와 도 8의 선택 신호 생성부(131)의 타이밍도이다.
2분주 클럭(clk_2df)은 클럭(clk)을 2분주시킨 것이다.
제 1 지연 2분주 클럭(clk_2dfd<0>)은 상기 2분주 클럭(clk_2df)을 상기 클럭(clk)의 1/4주기만큼 지연시킨 것이다.
제 2 지연 2분주 클럭(clk_2dfd<1>)은 상기 제 1 지연 2분주 클럭(clk_2dfd<1>)을 상기 클럭(clk)의 1/4주기만큼 지연시킨 것이다.
제 3 지연 2분주 클럭(clk_2dfd<2>)은 상기 제 2 지연 2분주 클럭(clk_2dfd<1>)을 상기 클럭(clk)의 1/4주기만큼 지연시킨 것이다.
상기 제 1 선택 신호(pout_q<0>)는 상기 2분주 클럭(clk_2df)이 하이로 천이하는 타이밍에 상기 제 1 출력 인에이블 신호(out_en<0>)가 하이이므로 하이로 천이하고, 상기 2분주 클럭(clk_2df)이 다음 하이로 천이하는 타이밍에 상기 제 1 출력 인에이블 신호(out_en<0>)가 로우이므로 로우로 천이한다. 즉, 상기 제 1 선택 신호(pout_q<0>)의 인에이블 구간, 즉 하이 구간은 상기 2분주 클럭(clk_2df)의 1주기와 같다.
상기 제 2 선택 신호(pout_q<1>)는 상기 제 1 지연 2분주 클럭(clk_2dfd<0>)이 하이로 천이하는 타이밍에 상기 제 1 출력 인에이블 신호(out_en<0>)가 하이이 므로 하이로 천이하고, 상기 제 2 지연 2분주 클럭(clk_2dfd<0>)이 다음 하이로 천이하는 타이밍에 상기 제 1 출력 인에이블 신호(out_en<0>)가 로우이므로 로우로 천이한다. 즉, 상기 제 2 선택 신호(pout_q<1>)의 인에이블 구간, 즉 하이 구간은 상기 제 1 지연 2분주 클럭(clk_2dfd<0>)의 1주기와 같다.
상기 제 3 선택 신호(pout_q<2>)는 상기 제 2 지연 2분주 클럭(clk_2dfd<1>)이 하이로 천이하는 타이밍에 상기 제 2 출력 인에이블 신호(out_en<1>)가 하이이므로 하이로 천이하고, 상기 제 2 지연 2분주 클럭(clk_2dfd<1>)이 다음 하이로 천이하는 타이밍에 상기 제 2 출력 인에이블 신호(out_en<1>)가 로우이므로 로우로 천이한다. 즉, 상기 제 3 선택 신호(pout_q<2>)의 인에이블 구간, 즉 하이 구간은 상기 제 2 지연 2분주 클럭(clk_2dfd<1>)의 1주기와 같다.
상기 제 4 선택 신호(pout_q<3>)는 상기 제 3 지연 2분주 클럭(clk_2dfd<2>)이 하이로 천이하는 타이밍에 상기 제 2 출력 인에이블 신호(out_en<1>)가 하이이므로 하이로 천이하고, 상기 제 3 지연 2분주 클럭(clk_2dfd<2>)이 다음 하이로 천이하는 타이밍에 상기 제 2 출력 인에이블 신호(out_en<1>)가 로우이므로 로우로 천이한다. 즉, 상기 제 4 선택 신호(pout_q<3>)의 인에이블 구간, 즉 하이 구간은 상기 제 3 지연 2분주 클럭(clk_2dfd<2>)의 1주기와 같다.
도 10는 도 8의 출력 타이밍 신호 생성부의 타이밍도이다.
제 1 출력 타이밍 신호(clkdo_q<0>)는 제 2 출력 인에이블 신호(out_en<1>)와 제 4 출력 인에이블 신호(out_en<3>)의 인에이블 구간 즉, 하이 구간과 겹쳐지는 클럭(clk)의 하이 구간만을 하이 레벨로 갖는다.
제 2 출력 타이밍 신호(clkdo_q<1>)는 제 2 출력 인에이블 신호(out_en<1>)와 제 4 출력 인에이블 신호(out_en<3>)의 인에이블 구간 즉, 하이 구간과 겹쳐지는 반전된 클럭(clkb)의 하이 구간만을 하이 레벨로 갖는다.
제 3 출력 타이밍 신호(clkdo_q<2>)는 제 3 출력 인에이블 신호(out_en<2>)와 제 5 출력 인에이블 신호(out_en<4>)의 인에이블 구간 즉, 하이 구간과 겹쳐지는 상기 클럭(clk)의 하이 구간만을 하이 레벨로 갖는다.
제 4 출력 타이밍 신호(clkdo_q<3>)는 제 3 출력 인에이블 신호(out_en<2>)와 제 5 출력 인에이블 신호(out_en<4>)의 인에이블 구간 즉, 하이 구간과 겹쳐지는 상기 반전된 클럭(clkb)의 하이 구간만을 하이 레벨로 갖는다.
도 11은 도 3의 데이터 출력 수단의 회로도이다.
신호 응답형 데이터 출력 수단(200)은 출력 제어 신호(pout_q<0:3>, clkdo_q<0:3>, poutb)에 응답하여 병렬 데이터(data_p<0:7>)를 직렬 데이터(data_s<0:7>)로서 순차적으로 출력한다. 이때, 상기 출력 제어 신호(pout_q<0:3>, clkdo_q<0:3>, poutb)는 제 1 내지 제 4 선택 신호(pout_q<0:3>), 제 1 내지 제 4 출력 타이밍 신호(clkdo_q<0:3>), 및 입력 제어 신호(poutb)를 포함한다.
상기 신호 응답형 데이터 출력 수단(200)은 데이터 선택부(210), 및 데이터 출력부(220)를 포함한다.
상기 데이터 선택부(210)는 상기 병렬 데이터(data_p<0:7>)를 상기 입력 제어 신호(poutb)에 응답하여 저장하고, 상기 제 1 내지 제 4 선택 신 호(pout_q<0:3>)에 응답하여 상기 병렬 데이터(data_p<0:7>)를 제 1 내지 제 4 선택 데이터(data_sel1, data_sel2, data_sel3, data_sel4)로서 출력한다.
상기 데이터 선택부(210)는 제 1 내지 제 4 데이터 비트 선택부(211~ 214)를 포함한다.
상기 제 1 데이터 비트 선택부(211)는 상기 병렬 데이터(data_p<0:7>)중 0번 데이터(data_p<0>)와 4번 데이터(data_p<4>)를 상기 입력 제어 신호(poutb)에 응답하여 저장한다. 또한 상기 제 1 선택 신호(pout_q<0>)와 상기 제 3 선택 신호(pout_q<2>)에 응답하여 상기 0번 데이터(data_p<0>)와 상기 4번 데이터(data_p<4>)를 상기 제 1 선택 데이터(data_sel1)로서 순차적으로 출력한다.
상기 제 2 데이터 비트 선택부(212)는 상기 병렬 데이터(data_p<0:7>)중 1번 데이터(data_p<1>)와 5번 데이터(data_p<5>)를 상기 입력 제어 신호(poutb)에 응답하여 저장한다. 또한 상기 제 2 선택 신호(pout_q<1>)와 상기 제 3 선택 신호(pout_q<2>)에 응답하여 상기 1번 데이터(data_p<1>)와 상기 5번 데이터(data_p<5>)를 상기 제 2 선택 데이터(data_sel2)로서 순차적으로 출력한다.
상기 제 3 데이터 비트 선택부(213)는 상기 병렬 데이터(data_p<0:7>)중 2번 데이터(data_p<2>)와 6번 데이터(data_p<6>)를 상기 입력 제어 신호(poutb)에 응답하여 저장한다. 또한 상기 제 3 선택 신호(pout_q<2>)에 응답하여 상기 2번 데이터(data_p<2>)와 상기 6번 데이터(data_p<6>)를 상기 제 3 선택 데이터(data_sel3)로서 순차적으로 출력한다.
상기 제 4 데이터 비트 선택부(214)는 상기 병렬 데이터(data_p<0:7>)중 3번 데이터(data_p<3>)와 7번 데이터(data_p<7>)를 상기 입력 제어 신호(poutb)에 응답하여 저장한다. 또한 상기 제 4 선택 신호(pout_q<3>)와 상기 제 3 선택 신호(pout_q<2>)에 응답하여 상기 3번 데이터(data_p<3>)와 상기 7번 데이터(data_p<7>)를 상기 제 4 선택 데이터(data_sel4)로서 순차적으로 출력한다.
상기 데이터 출력부(220)는 상기 제 1 내지 제 4 선택 데이터(data_sel1, data_sel2, data_sel3, data_sel4)를 상기 제 1 내지 제 4 출력 타이밍 신호(clkdo_1<0:3>)에 응답하여 상기 직렬 데이터(data_s<0:7>)로서 출력한다.
상기 데이터 출력부(220)는 제 1 내지 제 4 출력 제어부(221~224), 및 제 6 래치부(225)를 포함한다.
상기 제 1 출력 제어부(221)는 제 1 선택 데이터(data_sel1)를 상기 제 1 출력 타이밍 신호(clkdo_q<0>)에 동기시켜 출력한다.
상기 제 1 출력 제어부(221)는 제 7 래치부(221-1), 및 제 1 동기부(221-2)를 포함한다.
상기 제 7 래치부(221-1)는 제 9 및 10 인버터(IV21, IV22)를 포함한다. 상기 제 9 인버터(IV21)는 상기 제 1 선택 데이터(data_sel1)를 입력 받는다. 상기 제 10 인버터(IV22)는 상기 제 9 인버터(IV21)의 출력 신호를 입력 받아 상기 제 9 인버터(IV21)에 출력한다.
상기 제 1 동기부(221-2)는 스위칭 소자를 포함하며, 상기 스위칭 소자로 제 1 패스 게이트(PG21), 및 제 11 인버터(IV23)를 포함한다.
상기 제 11 인버터(IV23)는 상기 제 1 출력 타이밍 신호(clkdo_q<0>)를 반전 시킨다.
상기 제 1 패스 게이트(PG21)는 상기 제 1 출력 타이밍 신호(clkdo_q<0>)와 상기 제 11 인버터(IV23)의 출력 신호에 응답하여 상기 제 9 인버터(IV21)의 출력 신호를 상기 직렬 데이터(data_s<0:7>)중 0번과 4번 직렬 데이터(data_s<0>, data_s<4>)로서 출력한다.
상기 제 2 출력 제어부(222)는 제 2 선택 데이터(data_sel2)를 상기 제 2 출력 타이밍 신호(clkdo_q<1>)에 동기시켜 출력한다.
상기 제 2 출력 제어부(222)는 제 8 래치부(222-1), 및 제 2 동기부(222-2)를 포함한다.
상기 제 8 래치부(222-1)는 제 12 및 13 인버터(IV24, IV25)를 포함한다. 상기 제 12 인버터(IV24)는 상기 제 2 선택 데이터(data_sel1)를 입력 받는다. 상기 제 13 인버터(IV25)는 상기 제 12 인버터(IV24)의 출력 신호를 입력 받아 상기 제 12 인버터(IV24)에 출력한다.
상기 제 2 동기부(222-2)는 스위칭 소자를 포함하며, 상기 스위칭 소자로 제 2 패스 게이트(PG22), 및 제 14 인버터(IV26)를 포함한다.
상기 제 14 인버터(IV26)는 상기 제 2 출력 타이밍 신호(clkdo_q<1>)를 반전시킨다.
상기 제 2 패스 게이트(PG22)는 상기 제 2 출력 타이밍 신호(clkdo_q<1>)와 상기 제 14 인버터(IV26)의 출력 신호에 응답하여 상기 제 12 인버터(IV24)의 출력 신호를 상기 직렬 데이터(data_s<0:7>)중 1번과 5번 직렬 데이터(data_s<1>, data_s<5>)로서 출력한다.
상기 제 3 출력 제어부(223)는 제 3 선택 데이터(data_sel3)를 상기 제 3 출력 타이밍 신호(clkdo_q<2>)에 동기시켜 출력한다.
상기 제 3 출력 제어부(223)는 제 9 래치부(223-1), 및 제 3 동기부(223-2)를 포함한다.
상기 제 9 래치부(223-1)는 제 15 및 16 인버터(IV27, IV28)를 포함한다. 상기 제 15 인버터(IV27)는 상기 제 3 선택 데이터(data_sel3)를 입력 받는다. 상기 제 16 인버터(IV28)는 상기 제 15 인버터(IV27)의 출력 신호를 입력 받아 상기 제 15 인버터(IV27)에 출력한다.
상기 제 3 동기부(223-2)는 스위칭 소자를 포함하며, 상기 스위칭 소자로 제 3 패스 게이트(PG23), 및 제 17 인버터(IV29)를 포함한다.
상기 제 17 인버터(IV29)는 상기 제 3 출력 타이밍 신호(clkdo_q<2>)를 반전시킨다.
상기 제 3 패스 게이트(PG23)는 상기 제 3 출력 타이밍 신호(clkdo_q<2>)와 상기 제 17 인버터(IV29)의 출력 신호에 응답하여 상기 제 16 인버터(IV27)의 출력 신호를 상기 직렬 데이터(data_s<0:7>)중 2번과 6번 직렬 데이터(data_s<2>, data_s<6>)로서 출력한다.
상기 제 4 출력 제어부(224)는 제 4 선택 데이터(data_sel4)를 상기 제 4 출력 타이밍 신호(clkdo_q<3>)에 동기시켜 출력한다.
상기 제 4 출력 제어부(224)는 제 10 래치부(224-1), 및 제 4 동기부(224-2) 를 포함한다.
상기 제 10 래치부(224-1)는 제 18 및 19 인버터(IV30, IV31)를 포함한다. 상기 제 18 인버터(IV30)는 상기 제 4 선택 데이터(data_sel4)를 입력 받는다. 상기 제 19 인버터(IV31)는 상기 제 18 인버터(IV30)의 출력 신호를 입력 받아 상기 제 18 인버터(IV30)에 출력한다.
상기 제 4 동기부(224-2)는 스위칭 소자를 포함하며, 상기 스위칭 소자로 제 4 패스 게이트(PG24), 및 제 20 인버터(IV32)를 포함한다.
상기 제 20 인버터(IV32)는 상기 제 4 출력 타이밍 신호(clkdo_q<3>)를 반전시킨다.
상기 제 4 패스 게이트(PG24)는 상기 제 4 출력 타이밍 신호(clkdo_q<3>)와 상기 제 20 인버터(IV32)의 출력 신호에 응답하여 상기 제 20 인버터(IV32)의 출력 신호를 상기 직렬 데이터(data_s<0:7>)중 3번과 7번 직렬 데이터(data_s<3>, data_s<7>)로서 출력한다.
상기 제 6 래치부(225)는 상기 제 1 내지 제 4 출력 제어부(221~224)의 출력단이 공통 연결된 노드를 입력 받는다. 즉, 상기 제 6 래치부(225)는 상기 0번 데이터(data_s<0>), 상기 1번 데이터(data_s<1>), 상기 2번 데이터(data_s<2>), 상기 3번 데이터(data_s<3>), 상기 4번 데이터(data_s<4>), 상기 5번 데이터(data_s<5>), 상기 6번 데이터(data_s<6>), 상기 7번 데이터(data_s<7>)를 순차적으로 상기 직렬 데이터(data_s<0:7>)로서 출력한다.
상기 제 6 래치부(225)는 제 21 및 제 22 인버터(IV33, IV34)를 포함한다. 상기 제 21 인버터(IV33)는 상기 제 1 내지 제 4 출력 제어부(221~224)의 출력단이 공통 연결된 노드를 입력 받는다. 상기 제 22 인버터(IV34)는 상기 제 21 인버터(IV33)의 출력 신호를 상기 제 21 인버터(IV32)의 입력 신호로 입력한다. 또한 상기 제 21 인버터(IV31)는 상기 제 6 래치부(225)의 출력 신호를 출력한다.
도 12는 도 11의 제 1 데이터 비트 선택부의 회로도이다.
각 제 1 내지 제 4 데이터 비트 선택부(211~214)는 입력 제어 신호(poutb)와 제 3 선택 신호(pout_q<2>)를 공통 입력 받는다. 상기 각 제 1 내지 제 4 데이터 비트 선택부(211~214)는 입력되는 병렬 데이터(data_p<0:7>)와 선택 신호(pout_q<0:3>)만 다를 뿐 그 구성은 동일하다. 따라서 상기 제 1 데이터 비트 선택부(211)만을 설명한다.
상기 제 1 데이터 비트 선택부(211)는 상기 병렬 데이터(data_p<0:7>)중 0번 데이터(data_p<0>)와 4번 데이터(data_p<4>)를 상기 입력 제어 신호(poutb)에 응답하여 저장하고, 상기 0번 데이터(data_p<0>)와 상기 4번 데이터(data_p<4>)를 상기 제 1 선택 신호(pout_q<0>)와 상기 제 3 선택 신호(pout_q<2>)에 응답하여 제 1 선택 데이터(data_sel1)로서 출력한다.
상기 제 1 데이터 비트 선택부(211)는 제 1 선택부(211-1), 제 2 선택부(211-2), 제 23 및 제 24 인버터(IV41, IV42)를 포함하며, 상기 제 1 선택부(211-1)와 상기 제 2 선택부(211-2)의 출력단이 공통 연결된 노드가 상기 제 1 데이터 비트 선택부(211)의 출력단이다. 이때, 상기 제 23 인버터(IV41)는 상기 입력 제어 신호(poutb)를 반전시켜 출력한다. 상기 제 24 인버터(IV42)는 상기 제 1 선택 신호(pout_q<0>)를 반전시켜 출력한다.
상기 제 1 선택부(211-1)는 상기 입력 제어 신호(poutb)가 인에이블되면 즉, 로우 레벨일 경우 상기 병렬 데이터(data_p<0:7>)중 0번 데이터(data_p<0>)를 입력 받아 저장한다. 또한 상기 제 1 선택 신호(pout_q<0>)가 인에이블되면 즉, 하이 레벨일 경우 저장된 상기 0번 데이터(data_p<0>)를 상기 제 1 선택 데이터(data_sel1)로서 출력한다.
상기 제 1 선택부(211-1)는 제 1 입력부(211-1-1), 제 11 래치부(211-1-2), 및 제 1 출력부(211-1-3)를 포함한다.
상기 제 1 입력부(211-1-1)는 스위칭 소자로서 상기 입력 제어 신호(poutb)가 로우 레벨일때 턴온되어 상기 0번 데이터(data_p<0>)를 상기 제 11 래치부(211-1-2)에 출력한다.
상기 제 1 입력부(211-1-1)는 상기 입력 제어 신호(poutb)와 상기 제 23 인버터(IV41)의 출력 신호에 응답하여 상기 0번 데이터(data_p<0>)를 출력하는 제 5 패스 게이트(PG41)이다.
상기 제 11 래치부(211-1-2)는 상기 제 1 입력부(211-1-1)의 출력 신호를 저장한다.
상기 제 11 래치부(211-1-2)는 제 25 및 제 26 인버터(IV43, IV44)를 포함한다. 상기 제 25 인버터(IV43)는 상기 제 1 입력부(211-1-1)의 출력 신호를 입력 받아 상기 제 1 출력부(211-1-3)에 출력한다. 상기 제 26 인버터(IV44)는 상기 제 25 인버터(IV43)의 출력 신호를 입력 받아 상기 제 25 인버터(IV43)의 입력 신호로 출 력한다.
상기 제 1 출력부(211-1-3)는 상기 제 1 선택 신호(pout_q<0>)가 인에이블되면 즉, 하이 레벨이면 상기 제 11 래치부(211-1-2)의 출력 신호를 상기 제 1 선택 데이터(data_sel1)로서 출력한다.
상기 제 1 출력부(211-1-3)는 스위칭 소자로서 제 6 패스 게이트(PG42)이다. 상기 제 6 패스 게이트(PG42)는 상기 제 1 선택 신호(pout_q<0>)와 상기 제 24 인버터(IV42)의 출력 신호에 응답하여 상기 제 11 래치부(211-1-2)의 출력 신호를 상기 제 1 선택 데이터(data_sel1)로서 출력한다.
상기 제 2 선택부(211-2)는 상기 입력 제어 신호(poutb)가 인에이블되면 즉, 로우 레벨일 경우 상기 병렬 데이터(data_p<0:7>)중 4번 데이터(data_p<4>)를 입력 받아 저장한다. 또한 상기 제 1 선택 신호(pout_q<0>)가 디스에이블되면 즉, 로우 레벨일 경우 저장된 상기 4번 데이터(data_p<4>)를 상기 제 1 선택 데이터(data_sel1)로서 출력한다.
상기 제 2 선택부(211-2)는 제 2 입력부(211-2-1), 제 12 래치부(211-2-2), 및 제 2 출력부(211-2-4)를 포함한다. 또한 상기 제 2 선택부(211-2)는 상기 제 3 선택 신호(pout_q<2>)에 응답하여 상기 제 12 래치부(211-2-2)의 출력 신호를 상기 제 2 출력부(211-2-4)에 출력하는 제어 래치부(211-2-3)를 더 포함한다.
상기 제 2 입력부(211-2-1)는 스위칭 소자로서 상기 입력 제어 신호(poutb)가 로우 레벨일때 턴온되어 상기 4번 데이터(data_p<4>)를 상기 제 12 래치부(211-2-2)에 출력한다.
상기 제 2 입력부(211-2-1)는 상기 입력 제어 신호(poutb)와 상기 제 23 인버터(IV41)의 출력 신호에 응답하여 상기 4번 데이터(data_p<4>)를 출력하는 제 7 패스 게이트(PG43)이다.
상기 제 12 래치부(211-2-2)는 상기 제 2 입력부(211-2-1)의 출력 신호를 저장한다.
상기 제 12 래치부(211-2-2)는 제 27 및 제 28 인버터(IV45, IV46)를 포함한다. 상기 제 27 인버터(IV45)는 상기 제 2 입력부(211-2-1)의 출력 신호를 입력 받아 상기 제어 래치부(211-2-3)에 출력한다. 상기 제 28 인버터(IV46)는 상기 제 27 인버터(IV45)의 출력 신호를 입력 받아 상기 제 27 인버터(IV45)의 입력 신호로 출력한다.
상기 제어 래치부(211-2-3)는 플립플롭(도면 표기 F.F)으로서, 상기 12 래치부(211-2-2)의 출력 신호를 상기 제 3 선택 신호(pout_q<2>)에 응답하여 상기 제 2 출력부(211-2-4)에 출력한다.
상기 제어 래치부(211-2-3)는 상기 제 3 선택 신호(pout_q<2>)가 디스에이블되면 상기 제 12 래치부(211-2-2)의 출력 신호를 상기 제 2 출력부(211-2-4)에 출력한다.
상기 제 2 출력부(211-2-4)는 상기 제 1 선택 신호(pout_q<0>)가 디스에이블되면 즉, 하이 레벨이면 상기 제어 래치부(211-2-3)의 출력 신호를 상기 제 1 선택 데이터(data_sel1)로서 출력한다.
상기 제 2 출력부(211-2-4)는 스위칭 소자로서 제 8 패스 게이트(PG44)이다. 상기 제 8 패스 게이트(PG44)는 상기 제 1 선택 신호(pout_q<0>)와 상기 제 24 인버터(IV42)의 출력 신호에 응답하여 상기 제어 래치부(211-2-3)의 출력 신호를 상기 제 1 선택 데이터(data_sel1)로서 출력한다.
도 13은 본 발명에 따른 데이터 출력 회로의 데이터 출력 타이밍도이다.
반도체 메모리 장치에 리드 명령이 입력되면 소정시간이후 반도체 메모리 장치는 데이터를 출력하게 된다. 이때, 반도체 메모리 장치는 하나의 리드 명령에 대해 몇 비트의 데이터를 출력할 것인지 설정되어 있다. 도 13에서는 하나의 리드 명령에 대해 8비트의 데이터를 출력하는 데이터 출력 회로의 타이밍도를 나타낸 것이다. 또한 하나의 리드 명령이 반도체 메모리 장치에 입력되면 기설정된 어드레스의 8비트 데이터가 한번에 데이터 출력 회로에 입력되고 순차적으로 출력으로 출력된다. 이때, 상기 데이터 출력 회로에 입력되는 데이터를 병렬 데이터라고 하고 상기 데이터 출력 회로에서 출력되는 데이터를 직렬 데이터라고 한다.
상기 데이터 출력 회로는 리드 명령이 입력된 이후 생성되는 입력 제어 신호(poutb)의 인에이블 구간 즉, 로우 구간에서 8비트 병렬 데이터(data_p<0:7>)를 입력 받는다.
도 11의 제 1 데이터 비트 선택부(211)는 상기 8비트 병렬 데이터(data_p<0:7>)중 0번 데이터(data_p<0>)와 4번 데이터(data_p<4>)를 상기 제 1 선택 신호(pout_q<0>)에 응답하여 제 1 선택 데이터(data_sel1)로서 순차적으로 출력한다. 즉, 상기 0번 데이터(data_p<0>)는 상기 제 1 선택 신호(pout_q<0>)가 인에이블되면 즉, 하이이면 상기 제 1 선택 데이터(data_sel1)로서 출력되고, 상기 4 번 데이터(data_p<4>)는 상기 제 1 선택 신호(pout_q<0>)가 디스에이블 즉, 로우이면 상기 제 1 선택 데이터(data_sel1)로서 출력된다.
제 2 데이터 비트 선택부(212)는 상기 8비트 병렬 데이터(data_p<0:7>)중 1번 데이터(data_p<1>)와 5번 데이터(data_p<5>)를 상기 제 2 선택 신호(pout_q<1>)에 응답하여 제 2 선택 데이터(data_sel2)로서 순차적으로 출력한다. 즉, 상기 1번 데이터(data_p<1>)는 상기 제 2 선택 신호(pout_q<1>)가 인에이블되면 즉, 하이이면 상기 제 2 선택 데이터(data_sel2)로서 출력되고, 상기 5번 데이터(data_p<5>)는 상기 제 2 선택 신호(pout_q<1>)가 디스에이블 즉, 로우이면 상기 제 2 선택 데이터(data_sel2)로서 출력된다.
제 3 데이터 비트 선택부(213)는 상기 8비트 병렬 데이터(data_p<0:7>)중 2번 데이터(data_p<2>)와 6번 데이터(data_p<6>)를 상기 제 3 선택 신호(pout_q<2>)에 응답하여 제 3 선택 데이터(data_sel3)로서 순차적으로 출력한다. 즉, 상기 2번 데이터(data_p<2>)는 상기 제 3 선택 신호(pout_q<2>)가 인에이블되면 즉, 하이이면 상기 제 3 선택 데이터(data_sel3)로서 출력되고, 상기 6번 데이터(data_p<6>)는 상기 제 3 선택 신호(pout_q<2>)가 디스에이블 즉, 로우이면 상기 제 3 선택 데이터(data_sel3)로서 출력된다.
제 4 데이터 비트 선택부(214)는 상기 8비트 병렬 데이터(data_p<0:7>)중 3번 데이터(data_p<3>)와 7번 데이터(data_p<7>)를 상기 제 4 선택 신호(pout_q<3>)에 응답하여 제 4 선택 데이터(data_sel4)로서 순차적으로 출력한다. 즉, 상기 3번 데이터(data_p<3>)는 상기 제 4 선택 신호(pout_q<3>)가 인에이블되면 즉, 하이이 면 상기 제 4 선택 데이터(data_sel4)로서 출력되고, 상기 7번 데이터(data_p<7>)는 상기 제 4 선택 신호(pout_q<3>)가 디스에이블 즉, 로우이면 상기 제 4 선택 데이터(data_sel4)로서 출력된다.
제 1 출력 제어부(221)는 상기 제 1 선택 데이터(data_sel1)를 제 1 출력 타이밍 신호(clkdo_q<0>)에 응답하여 직렬 데이터(data_s<0:7>)로서 출력한다.
상기 제 1 출력 제어부(221)는 상기 제 1 선택 데이터(data_sel1)가 상기 0번 데이터(data_p<0>)일 경우 상기 제 1 출력 타이밍 신호(clkdo_q<0>)의 첫번째 하이 구간에서 직렬 데이터(data_s<0:7>)로서 출력한다. 또한 상기 제 1 출력 제어부(221)는 상기 제 1 선택 데이터(data_sel1)가 상기 4번 데이터(data_p<4>)일 경우 상기 제 1 출력 타이밍 신호(clkdo_q<0>)의 두번째 하이 구간에서 상기 직렬 데이터(data_s<0:7>)로서 출력한다.
제 2 출력 제어부(222)는 상기 제 2 선택 데이터(data_sel2)를 제 2 출력 타이밍 신호(clkdo_q<1>)에 응답하여 상기 직렬 데이터(data_s<0:7>)로서 출력한다.
상기 제 2 출력 제어부(222)는 상기 제 2 선택 데이터(data_sel2)가 상기 1번 데이터(data_p<1>)일 경우 상기 제 2 출력 타이밍 신호(clkdo_q<1>)의 첫번째 하이 구간에서 상기 직렬 데이터(data_s<0:7>)로서 출력한다. 또한 상기 제 2 출력 제어부(222)는 상기 제 2 선택 데이터(data_sel2)가 상기 5번 데이터(data_p<5>)일 경우 상기 제 2 출력 타이밍 신호(clkdo_q<1>)의 두번째 하이 구간에서 상기 직렬 데이터(data_s<0:7>)로서 출력한다.
제 3 출력 제어부(223)는 상기 제 3 선택 데이터(data_sel3)를 제 3 출력 타 이밍 신호(clkdo_q<2>)에 응답하여 상기 직렬 데이터(data_s<0:7>)로서 출력한다.
상기 제 3 출력 제어부(223)는 상기 제 3 선택 데이터(data_sel3)가 상기 2번 데이터(data_p<2>)일 경우 상기 제 3 출력 타이밍 신호(clkdo_q<2>)의 첫번째 하이 구간에서 상기 직렬 데이터(data_s<0:7>)로서 출력한다. 또한 상기 제 3 출력 제어부(223)는 상기 제 3 선택 데이터(data_sel3)가 상기 6번 데이터(data_p<6>)일 경우 상기 제 3 출력 타이밍 신호(clkdo_q<2>)의 두번째 하이 구간에서 상기 직렬 데이터(data_s<0:7>)로서 출력한다.
제 4 출력 제어부(224)는 상기 제 4 선택 데이터(data_sel4)를 제 4 출력 타이밍 신호(clkdo_q<3>)에 응답하여 상기 직렬 데이터(data_s<0:7>)로서 출력한다.
상기 제 4 출력 제어부(224)는 상기 제 4 선택 데이터(data_sel4)가 상기 3번 데이터(data_p<3>)일 경우 상기 제 4 출력 타이밍 신호(clkdo_q<3>)의 첫번째 하이 구간에서 상기 직렬 데이터(data_s<0:7>)로서 출력한다. 또한 상기 제 4 출력 제어부(224)는 상기 제 4 선택 데이터(data_sel4)가 상기 7번 데이터(data_p<7>)일 경우 상기 제 4 출력 타이밍 신호(clkdo_q<3>)의 두번째 하이 구간에서 상기 직렬 데이터(data_s<0:7>)로서 출력한다.
본 발명에 따른 데이터 출력 회로는 종래 회로와는 달리 라이징 클럭과 폴링 클럭을 사용하지 않고 데이터를 출력할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예 시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로는 데이터 출력을 위한 신호의 개수를 줄임으로써, 반도체 메모리 장치의 면적을 줄이는 효과가 있다. 또한 본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로는 라이징 클럭과 폴링 클럭을 사용하지 않음으로써, 클럭 스큐(skew)에 대해 반도체 메모리 장치의 동작 안정성을 높이는 효과가 있다.

Claims (46)

  1. 리드 명령과 클럭을 분주시킨 분주 클럭에 응답하여 선택 신호, 출력 타이밍 신호, 및 입력 제어 신호를 생성하는 데이터 출력 제어 수단; 및
    상기 입력 제어 신호에 응답하여 병렬 데이터를 입력 받고, 상기 선택 신호에 응답하여 병렬 데이터를 나열하며, 나열된 상기 병렬 데이터를 상기 출력 타이밍 신호에 동기시켜 직렬 데이터로서 순차적으로 출력하는 신호 응답형 데이터 출력 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  2. 제 1 항에 있어서,
    상기 분주 클럭은 2분주 클럭과 4분주 클럭을 포함하며,
    상기 데이터 출력 제어 수단은
    상기 리드 명령이 입력되면 상기 클럭에 동기된 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부,
    상기 클럭을 2분주시킨 상기 2분주 클럭과 4분주시킨 상기 4분주 클럭을 생성하고 상기 2분주 클럭을 지연시킨 지연 2분주 클럭을 생성하는 클럭 제어부, 및
    상기 클럭, 상기 출력 인에이블 신호, 상기 2분주 클럭, 상기 지연 2분주 클럭, 및 상기 4분주 클럭에 응답하여 상기 선택 신호, 상기 입력 제어 신호, 및 상기 출력 타이밍 신호를 생성하는 데이터 출력 제어 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  3. 제 2 항에 있어서,
    상기 출력 인에이블 신호 생성부는
    상기 리드 명령이 반도체 메모리 장치에 입력되고 소정 시간 경과후, 상기 클럭의 한 주기의 인에이블 구간을 갖고 각 인에이블 타이밍이 서로 다른 복수개의 상기 출력 인에이블 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  4. 제 3 항에 있어서,
    상기 출력 인에이블 신호 생성부는
    상기 복수개의 출력 인에이블 신호중 먼저 인에이블된 상기 출력 인에이블 신호가 디스에이블되면 다음 출력 인에이블 신호가 인에이블되도록 하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  5. 제 4 항에 있어서,
    상기 출력 인에이블 신호 생성부는
    상기 소정 시간을 지연 시간으로 갖는 지연부, 및
    직렬로 연결되고 각 상기 클럭을 입력 받는 복수개의 쉬프트 레지스터를 포함하며, 각 쉬프트 레지스터에서 상기 출력 인에이블 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  6. 제 5 항에 있어서,
    상기 지연부는
    상기 리드 명령이 입력되고 상기 소정 시간 경과후 상기 복수개의 쉬프트 레지스터중 첫번째 쉬프트 레지스터를 동작시키는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  7. 제 2 항에 있어서,
    상기 클럭 제어부는
    상기 클럭을 입력으로 하여 상기 2분주 클럭과 상기 4분주 클럭을 생성하는 클럭 분주부, 및
    상기 2분주 클럭을 지연시켜 복수개의 상기 지연 2분주 클럭을 생성하는 지연 클럭 생성부를 반도체 메모리 장치의 데이터 출력 회로.
  8. 제 7 항에 있어서,
    상기 복수개의 지연 2분주 클럭은
    서로 위상이 다른 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  9. 제 8 항에 있어서,
    상기 지연 클럭 생성부는
    복수개의 지연부를 포함하며 각 지연부에서 상기 지연 2분주 클럭을 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  10. 제 9 항에 있어서,
    상기 지연 클럭 생성부는
    직렬로 연결된 상기 복수개의 지연부를 포함하며 상기 복수개의 지연부중 첫번째 지연부는 상기 2분주 클럭을 입력 받는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  11. 제 10 항에 있어서,
    상기 복수개의 지연부는
    각 지연부의 지연시간이 동일한 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  12. 제 2 항에 있어서,
    상기 데이터 출력 제어 신호 생성부는
    상기 병렬 데이터를 상기 데이터 출력 수단에 입력시키는 상기 입력 제어 신호, 상기 병렬 데이터중 각 데이터의 출력 우선 순위를 결정하는 상기 선택 신호, 및 상기 병렬 데이터의 각 데이터의 출력 타이밍을 결정하는 출력 타이밍 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  13. 제 12 항에 있어서,
    상기 데이터 출력 제어 신호 생성부는
    상기 출력 인에이블 신호, 상기 2분주 클럭, 및 상기 지연 2분주 클럭에 응답하여 상기 선택 신호를 생성하는 선택 신호 생성부,
    상기 출력 인에이블 신호중 첫번째로 인에이블되는 출력 인에이블 신호와 상기 4분주 클럭에 응답하여 상기 입력 제어 신호를 생성하는 입력 제어 신호 생성부, 및
    상기 클럭, 반전된 상기 클럭, 및 상기 출력 인에이블 신호에 응답하여 상기 출력 타이밍 신호를 생성하는 출력 타이밍 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  14. 제 13 항에 있어서,
    상기 선택 신호 생성부는
    복수개의 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  15. 제 14 항에 있어서,
    상기 복수개의 래치부는
    각 상기 2분주 클럭 또는 상기 지연 2분주 클럭이 하이로 천이하는 타이밍에 상기 출력 인에이블 신호의 레벨을 상기 선택 신호의 레벨로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  16. 제 15 항에 있어서,
    상기 복수개의 래치부는
    각 플립플롭인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  17. 제 13 항에 있어서,
    상기 입력 제어 신호 생성부는
    상기 4분주 클럭이 하이로 천이하는 타이밍에 상기 출력 인에이블 신호중 첫번째로 인에이블되는 출력 인에이블 신호의 레벨을 반전시켜 상기 입력 제어 신호의 레벨로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  18. 제 17 항에 있어서,
    상기 입력 제어 신호 생성부는
    상기 4분주 클럭과 상기 첫번째로 인에이블되는 출력 인에이블 신호를 입력 받는 래치부, 및
    상기 래치부의 출력 신호를 반전시켜 상기 입력 제어 신호로서 출력하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  19. 제 18 항에 있어서,
    상기 래치부는
    플립플롭인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  20. 제 13 항에 있어서,
    상기 출력 타이밍 신호 생성부는
    상기 출력 인에이블 신호중 기설정된 출력 인에이블 신호의 인에이블 구간동안 상기 클럭 또는 상기 반전된 클럭을 상기 출력 타이밍 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  21. 제 20 항에 있어서,
    상기 출력 타이밍 신호 생성부는
    상기 클럭 또는 상기 반전된 클럭과 기설정된 상기 출력 인에이블 신호를 입력 받아 상기 출력 타이밍 신호를 생성하는 신호 조합부를 복수개 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  22. 제 1 항 또는 제 2 항에 있어서,
    상기 신호 응답형 데이터 출력 수단은
    상기 입력 제어 신호와 상기 선택 신호에 응답하여 상기 병렬 데이터중 기설정된 데이터를 선택 데이터로서 출력하는 데이터 선택부, 및
    상기 출력 타이밍 신호에 응답하여 상기 선택 데이터를 직렬 데이터로서 출력하는 데이터 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  23. 제 22 항에 있어서,
    상기 데이터 선택부는
    상기 입력 제어 신호에 응답하여 상기 병렬 데이터를 입력 받고, 상기 선택 신호에 응답하여 상기 선택 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  24. 제 23 항에 있어서,
    상기 데이터 선택부는
    상기 입력 제어 신호, 상기 선택 신호중 기설정된 선택 신호에 응답하여 상기 병렬 데이터중 기설정된 데이터를 입력 받는 데이터 비트 선택부를 복수개 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  25. 제 24 항에 있어서,
    상기 데이터 비트 선택부는
    상기 입력 제어 신호에 응답하여 상기 병렬 데이터중 1비트 데이터를 입력 받고 기설정된 상기 선택 신호에 응답하여 상기 1비트 데이터를 출력하는 선택부를 복수개 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  26. 제 25 항에 있어서,
    상기 선택부는
    상기 입력 제어 신호에 응답하여 상기 1비트 데이터를 입력 받아 출력하는 입력부,
    상기 입력부의 출력 신호를 저장하는 래치부, 및
    상기 선택된 선택 신호에 응답하여 상기 래치부의 출력 신호를 상기 선택 데이터로서 출력하는 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  27. 제 26 항에 있어서,
    상기 선택부는
    상기 래치부의 출력단과 상기 출력부의 입력단 사이에 지정된 선택 신호에 응답하는 제어 래치부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  28. 제 26 항에 있어서,
    상기 입력부와 상기 출력부는
    스위칭 소자인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  29. 제 27 항에 있어서,
    상기 제어 래치부는
    플립플롭인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  30. 제 22 항에 있어서,
    상기 데이터 출력부는
    상기 출력 타이밍 신호에 응답하여 상기 선택 데이터를 상기 직렬 데이터로서 출력하는 출력 제어부를 복수개 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  31. 제 30 항에 있어서,
    상기 데이터 출력부는
    상기 복수개의 출력 제어부의 출력단이 공통으로 연결된 노드가 상기 데이터 출력부의 출력단인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  32. 제 31 항에 있어서,
    상기 출력 제어부는
    상기 출력 타이밍 신호중 선택된 출력 타이밍 신호에 응답하는 스위칭 소자 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  33. 제 1 데이터와 제 2 데이터의 출력 순서를 결정하는 선택 신호를 생성하고, 상기 선택 신호에 의해 결정된 상기 제 1 데이터 또는 상기 제 2 데이터의 출력 타이밍을 결정하는 출력 타이밍 신호를 생성하는 데이터 출력 제어 수단을 포함하며, 상기 선택 신호의 인에이블 구간 및 디스에이블 구간 각각에 대응하여 상기 제 1 데이터 및 상기 제 2 데이터의 출력 순서를 결정하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  34. 제 33 항에 있어서,
    상기 선택 신호의 인에이블 구간에서 상기 제 1 데이터를 선택하여 상기 출력 타이밍 신호에 동기시켜 상기 제 1 데이터를 출력하며, 상기 선택 신호의 디스에이블 구간에서 상기 제 2 데이터를 선택하여 상기 출력 타이밍 신호에 동기시켜 상기 제 2 데이터를 출력하는 신호 응답형 데이터 출력 수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  35. 제 33 항에 있어서,
    상기 데이터 출력 제어 수단은
    리드 명령에 응답하여 클럭에 동기된 복수개의 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부,
    상기 클럭을 2분주시킨 2분주 클럭과 상기 2분주 클럭을 지연시킨 복수개의 지연 2분주 클럭을 생성하는 클럭 제어부, 및
    상기 복수개의 출력 인에이블 신호, 상기 2분주 클럭, 및 상기 복수개의 지연 2분주 클럭에 응답하여 상기 선택 신호와 상기 출력 타이밍 신호를 생성하는 데이터 출력 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  36. 제 35 항에 있어서,
    상기 출력 인에이블 신호 생성부는
    상기 복수개의 출력 인에이블 신호중 먼저 인에이블된 출력 인에이블 신호가 디스에이블되면 그 다음 출력 인에이블 신호가 인에이블되도록 하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  37. 제 36 항에 있어서,
    상기 출력 인에이블 신호 생성부는
    상기 리드 명령과 상기 클럭에 응답하여 동작을 시작하는 복수개의 쉬프트 레지스터를 포함하며 각 쉬프트 레지스터는 하나의 출력 인에이블 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  38. 제 37 항에 있어서,
    상기 복수개의 쉬프트 레지스터는 상기 클럭을 공통 입력 받으며 직렬로 연결되고 첫번째 쉬프트 레지스터는 상기 리드 명령에 의해 동작을 시작하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  39. 제 35 항에 있어서,
    상기 클럭 제어부는
    상기 클럭을 2분주시켜 상기 2분주 클럭을 생성하는 클럭 분주부, 및
    상기 2분주 클럭을 지연시켜 복수개의 상기 지연 2분주 클럭을 생성하는 지연 클럭 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  40. 제 39 항에 있어서,
    상기 지연 클럭 생성부는
    직렬로 연결된 복수개의 지연부를 포함하며, 각 지연부에서 상기 지연 2분주 클럭을 출력하고 첫번째 지연부는 상기 2분주 클럭을 입력 받는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  41. 제 40 항에 있어서,
    상기 복수개의 지연부는 각 지연 시간이 상기 클럭의 1/4 주기인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  42. 제 35 항에 있어서,
    상기 데이터 출력 제어 신호 생성부는
    상기 출력 인에이블 신호와 상기 2분주 클럭 또는 상기 2분주 지연 클럭에 응답하여 상기 선택 신호를 생성하는 선택 신호 생성부, 및
    상기 클럭과 상기 출력 인에이블 신호에 응답하여 상기 출력 타이밍 신호를 생성하는 출력 타이밍 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  43. 제 42 항에 있어서,
    상기 선택 신호 생성부는
    상기 2분주 클럭 또는 상기 2분주 지연 클럭의 라이징 타이밍에 상기 출력 인에이블 신호의 레벨을 상기 선택 신호의 레벨로서 출력하는 복수개의 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  44. 제 43 항에 있어서,
    상기 래치부는
    플립플롭인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  45. 제 42 항에 있어서,
    상기 출력 타이밍 신호 생성부는
    상기 복수개의 출력 인에이블 신호중 기설정된 출력 인에이블 신호의 인에이블 구간동안 상기 클럭 또는 반전된 클럭을 상기 출력 타이밍 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  46. 제 45 항에 있어서,
    상기 출력 타이밍 신호 생성부는
    상기 클럭 또는 상기 반전된 클럭과 상기 기설정된 출력 인에이블 신호를 입력 받아 상기 출력 타이밍 신호를 생성하는 신호 조합부를 복수개 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
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