KR100868016B1 - 반도체 메모리 장치의 데이터 출력 회로 - Google Patents
반도체 메모리 장치의 데이터 출력 회로 Download PDFInfo
- Publication number
- KR100868016B1 KR100868016B1 KR1020070036331A KR20070036331A KR100868016B1 KR 100868016 B1 KR100868016 B1 KR 100868016B1 KR 1020070036331 A KR1020070036331 A KR 1020070036331A KR 20070036331 A KR20070036331 A KR 20070036331A KR 100868016 B1 KR100868016 B1 KR 100868016B1
- Authority
- KR
- South Korea
- Prior art keywords
- data
- output
- signal
- clock
- selection
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1036—Read-write modes for single port memories, i.e. having either a random port or a serial port using data shift registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/106—Data output latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Dram (AREA)
Abstract
Description
Claims (46)
- 리드 명령과 클럭을 분주시킨 분주 클럭에 응답하여 선택 신호, 출력 타이밍 신호, 및 입력 제어 신호를 생성하는 데이터 출력 제어 수단; 및상기 입력 제어 신호에 응답하여 병렬 데이터를 입력 받고, 상기 선택 신호에 응답하여 병렬 데이터를 나열하며, 나열된 상기 병렬 데이터를 상기 출력 타이밍 신호에 동기시켜 직렬 데이터로서 순차적으로 출력하는 신호 응답형 데이터 출력 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 1 항에 있어서,상기 분주 클럭은 2분주 클럭과 4분주 클럭을 포함하며,상기 데이터 출력 제어 수단은상기 리드 명령이 입력되면 상기 클럭에 동기된 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부,상기 클럭을 2분주시킨 상기 2분주 클럭과 4분주시킨 상기 4분주 클럭을 생성하고 상기 2분주 클럭을 지연시킨 지연 2분주 클럭을 생성하는 클럭 제어부, 및상기 클럭, 상기 출력 인에이블 신호, 상기 2분주 클럭, 상기 지연 2분주 클럭, 및 상기 4분주 클럭에 응답하여 상기 선택 신호, 상기 입력 제어 신호, 및 상기 출력 타이밍 신호를 생성하는 데이터 출력 제어 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 2 항에 있어서,상기 출력 인에이블 신호 생성부는상기 리드 명령이 반도체 메모리 장치에 입력되고 소정 시간 경과후, 상기 클럭의 한 주기의 인에이블 구간을 갖고 각 인에이블 타이밍이 서로 다른 복수개의 상기 출력 인에이블 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 3 항에 있어서,상기 출력 인에이블 신호 생성부는상기 복수개의 출력 인에이블 신호중 먼저 인에이블된 상기 출력 인에이블 신호가 디스에이블되면 다음 출력 인에이블 신호가 인에이블되도록 하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 4 항에 있어서,상기 출력 인에이블 신호 생성부는상기 소정 시간을 지연 시간으로 갖는 지연부, 및직렬로 연결되고 각 상기 클럭을 입력 받는 복수개의 쉬프트 레지스터를 포함하며, 각 쉬프트 레지스터에서 상기 출력 인에이블 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 5 항에 있어서,상기 지연부는상기 리드 명령이 입력되고 상기 소정 시간 경과후 상기 복수개의 쉬프트 레지스터중 첫번째 쉬프트 레지스터를 동작시키는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 2 항에 있어서,상기 클럭 제어부는상기 클럭을 입력으로 하여 상기 2분주 클럭과 상기 4분주 클럭을 생성하는 클럭 분주부, 및상기 2분주 클럭을 지연시켜 복수개의 상기 지연 2분주 클럭을 생성하는 지연 클럭 생성부를 반도체 메모리 장치의 데이터 출력 회로.
- 제 7 항에 있어서,상기 복수개의 지연 2분주 클럭은서로 위상이 다른 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 8 항에 있어서,상기 지연 클럭 생성부는복수개의 지연부를 포함하며 각 지연부에서 상기 지연 2분주 클럭을 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 9 항에 있어서,상기 지연 클럭 생성부는직렬로 연결된 상기 복수개의 지연부를 포함하며 상기 복수개의 지연부중 첫번째 지연부는 상기 2분주 클럭을 입력 받는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 10 항에 있어서,상기 복수개의 지연부는각 지연부의 지연시간이 동일한 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 2 항에 있어서,상기 데이터 출력 제어 신호 생성부는상기 병렬 데이터를 상기 데이터 출력 수단에 입력시키는 상기 입력 제어 신호, 상기 병렬 데이터중 각 데이터의 출력 우선 순위를 결정하는 상기 선택 신호, 및 상기 병렬 데이터의 각 데이터의 출력 타이밍을 결정하는 출력 타이밍 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 12 항에 있어서,상기 데이터 출력 제어 신호 생성부는상기 출력 인에이블 신호, 상기 2분주 클럭, 및 상기 지연 2분주 클럭에 응답하여 상기 선택 신호를 생성하는 선택 신호 생성부,상기 출력 인에이블 신호중 첫번째로 인에이블되는 출력 인에이블 신호와 상기 4분주 클럭에 응답하여 상기 입력 제어 신호를 생성하는 입력 제어 신호 생성부, 및상기 클럭, 반전된 상기 클럭, 및 상기 출력 인에이블 신호에 응답하여 상기 출력 타이밍 신호를 생성하는 출력 타이밍 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 13 항에 있어서,상기 선택 신호 생성부는복수개의 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 14 항에 있어서,상기 복수개의 래치부는각 상기 2분주 클럭 또는 상기 지연 2분주 클럭이 하이로 천이하는 타이밍에 상기 출력 인에이블 신호의 레벨을 상기 선택 신호의 레벨로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 15 항에 있어서,상기 복수개의 래치부는각 플립플롭인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 13 항에 있어서,상기 입력 제어 신호 생성부는상기 4분주 클럭이 하이로 천이하는 타이밍에 상기 출력 인에이블 신호중 첫번째로 인에이블되는 출력 인에이블 신호의 레벨을 반전시켜 상기 입력 제어 신호의 레벨로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 17 항에 있어서,상기 입력 제어 신호 생성부는상기 4분주 클럭과 상기 첫번째로 인에이블되는 출력 인에이블 신호를 입력 받는 래치부, 및상기 래치부의 출력 신호를 반전시켜 상기 입력 제어 신호로서 출력하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 18 항에 있어서,상기 래치부는플립플롭인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 13 항에 있어서,상기 출력 타이밍 신호 생성부는상기 출력 인에이블 신호중 기설정된 출력 인에이블 신호의 인에이블 구간동안 상기 클럭 또는 상기 반전된 클럭을 상기 출력 타이밍 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 20 항에 있어서,상기 출력 타이밍 신호 생성부는상기 클럭 또는 상기 반전된 클럭과 기설정된 상기 출력 인에이블 신호를 입력 받아 상기 출력 타이밍 신호를 생성하는 신호 조합부를 복수개 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 1 항 또는 제 2 항에 있어서,상기 신호 응답형 데이터 출력 수단은상기 입력 제어 신호와 상기 선택 신호에 응답하여 상기 병렬 데이터중 기설정된 데이터를 선택 데이터로서 출력하는 데이터 선택부, 및상기 출력 타이밍 신호에 응답하여 상기 선택 데이터를 직렬 데이터로서 출력하는 데이터 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 22 항에 있어서,상기 데이터 선택부는상기 입력 제어 신호에 응답하여 상기 병렬 데이터를 입력 받고, 상기 선택 신호에 응답하여 상기 선택 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 23 항에 있어서,상기 데이터 선택부는상기 입력 제어 신호, 상기 선택 신호중 기설정된 선택 신호에 응답하여 상기 병렬 데이터중 기설정된 데이터를 입력 받는 데이터 비트 선택부를 복수개 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 24 항에 있어서,상기 데이터 비트 선택부는상기 입력 제어 신호에 응답하여 상기 병렬 데이터중 1비트 데이터를 입력 받고 기설정된 상기 선택 신호에 응답하여 상기 1비트 데이터를 출력하는 선택부를 복수개 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 25 항에 있어서,상기 선택부는상기 입력 제어 신호에 응답하여 상기 1비트 데이터를 입력 받아 출력하는 입력부,상기 입력부의 출력 신호를 저장하는 래치부, 및상기 선택된 선택 신호에 응답하여 상기 래치부의 출력 신호를 상기 선택 데이터로서 출력하는 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 26 항에 있어서,상기 선택부는상기 래치부의 출력단과 상기 출력부의 입력단 사이에 지정된 선택 신호에 응답하는 제어 래치부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 26 항에 있어서,상기 입력부와 상기 출력부는스위칭 소자인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 27 항에 있어서,상기 제어 래치부는플립플롭인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 22 항에 있어서,상기 데이터 출력부는상기 출력 타이밍 신호에 응답하여 상기 선택 데이터를 상기 직렬 데이터로서 출력하는 출력 제어부를 복수개 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 30 항에 있어서,상기 데이터 출력부는상기 복수개의 출력 제어부의 출력단이 공통으로 연결된 노드가 상기 데이터 출력부의 출력단인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 31 항에 있어서,상기 출력 제어부는상기 출력 타이밍 신호중 선택된 출력 타이밍 신호에 응답하는 스위칭 소자 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 1 데이터와 제 2 데이터의 출력 순서를 결정하는 선택 신호를 생성하고, 상기 선택 신호에 의해 결정된 상기 제 1 데이터 또는 상기 제 2 데이터의 출력 타이밍을 결정하는 출력 타이밍 신호를 생성하는 데이터 출력 제어 수단을 포함하며, 상기 선택 신호의 인에이블 구간 및 디스에이블 구간 각각에 대응하여 상기 제 1 데이터 및 상기 제 2 데이터의 출력 순서를 결정하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 33 항에 있어서,상기 선택 신호의 인에이블 구간에서 상기 제 1 데이터를 선택하여 상기 출력 타이밍 신호에 동기시켜 상기 제 1 데이터를 출력하며, 상기 선택 신호의 디스에이블 구간에서 상기 제 2 데이터를 선택하여 상기 출력 타이밍 신호에 동기시켜 상기 제 2 데이터를 출력하는 신호 응답형 데이터 출력 수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 33 항에 있어서,상기 데이터 출력 제어 수단은리드 명령에 응답하여 클럭에 동기된 복수개의 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부,상기 클럭을 2분주시킨 2분주 클럭과 상기 2분주 클럭을 지연시킨 복수개의 지연 2분주 클럭을 생성하는 클럭 제어부, 및상기 복수개의 출력 인에이블 신호, 상기 2분주 클럭, 및 상기 복수개의 지연 2분주 클럭에 응답하여 상기 선택 신호와 상기 출력 타이밍 신호를 생성하는 데이터 출력 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 35 항에 있어서,상기 출력 인에이블 신호 생성부는상기 복수개의 출력 인에이블 신호중 먼저 인에이블된 출력 인에이블 신호가 디스에이블되면 그 다음 출력 인에이블 신호가 인에이블되도록 하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 36 항에 있어서,상기 출력 인에이블 신호 생성부는상기 리드 명령과 상기 클럭에 응답하여 동작을 시작하는 복수개의 쉬프트 레지스터를 포함하며 각 쉬프트 레지스터는 하나의 출력 인에이블 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 37 항에 있어서,상기 복수개의 쉬프트 레지스터는 상기 클럭을 공통 입력 받으며 직렬로 연결되고 첫번째 쉬프트 레지스터는 상기 리드 명령에 의해 동작을 시작하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 35 항에 있어서,상기 클럭 제어부는상기 클럭을 2분주시켜 상기 2분주 클럭을 생성하는 클럭 분주부, 및상기 2분주 클럭을 지연시켜 복수개의 상기 지연 2분주 클럭을 생성하는 지연 클럭 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 39 항에 있어서,상기 지연 클럭 생성부는직렬로 연결된 복수개의 지연부를 포함하며, 각 지연부에서 상기 지연 2분주 클럭을 출력하고 첫번째 지연부는 상기 2분주 클럭을 입력 받는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 40 항에 있어서,상기 복수개의 지연부는 각 지연 시간이 상기 클럭의 1/4 주기인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 35 항에 있어서,상기 데이터 출력 제어 신호 생성부는상기 출력 인에이블 신호와 상기 2분주 클럭 또는 상기 2분주 지연 클럭에 응답하여 상기 선택 신호를 생성하는 선택 신호 생성부, 및상기 클럭과 상기 출력 인에이블 신호에 응답하여 상기 출력 타이밍 신호를 생성하는 출력 타이밍 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 42 항에 있어서,상기 선택 신호 생성부는상기 2분주 클럭 또는 상기 2분주 지연 클럭의 라이징 타이밍에 상기 출력 인에이블 신호의 레벨을 상기 선택 신호의 레벨로서 출력하는 복수개의 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 43 항에 있어서,상기 래치부는플립플롭인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 42 항에 있어서,상기 출력 타이밍 신호 생성부는상기 복수개의 출력 인에이블 신호중 기설정된 출력 인에이블 신호의 인에이블 구간동안 상기 클럭 또는 반전된 클럭을 상기 출력 타이밍 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 45 항에 있어서,상기 출력 타이밍 신호 생성부는상기 클럭 또는 상기 반전된 클럭과 상기 기설정된 출력 인에이블 신호를 입력 받아 상기 출력 타이밍 신호를 생성하는 신호 조합부를 복수개 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070036331A KR100868016B1 (ko) | 2007-04-13 | 2007-04-13 | 반도체 메모리 장치의 데이터 출력 회로 |
US12/047,793 US7843743B2 (en) | 2007-04-13 | 2008-03-13 | Data output circuit for semiconductor memory apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070036331A KR100868016B1 (ko) | 2007-04-13 | 2007-04-13 | 반도체 메모리 장치의 데이터 출력 회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20080092681A KR20080092681A (ko) | 2008-10-16 |
KR100868016B1 true KR100868016B1 (ko) | 2008-11-11 |
Family
ID=39853568
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070036331A KR100868016B1 (ko) | 2007-04-13 | 2007-04-13 | 반도체 메모리 장치의 데이터 출력 회로 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7843743B2 (ko) |
KR (1) | KR100868016B1 (ko) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9443609B2 (en) | 2011-08-25 | 2016-09-13 | SK Hynix Inc. | Voltage monitoring test circuit and voltage monitoring method using the same |
US11031056B2 (en) | 2018-12-31 | 2021-06-08 | SK Hynix Inc. | Clock generation circuitry for memory device to generate multi-phase clocks and output data clocks to sort and serialize output data |
US11270744B2 (en) | 2019-11-21 | 2022-03-08 | SK Hynix Inc. | Semiconductor memory device configured to output data based on a warm-up cycle and operating method thereof |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101004685B1 (ko) * | 2008-11-06 | 2011-01-04 | 주식회사 하이닉스반도체 | 반도체 장치 |
KR20110040538A (ko) * | 2009-10-14 | 2011-04-20 | 삼성전자주식회사 | 레이턴시 회로 및 이를 포함하는 반도체 장치 |
JP2022140060A (ja) * | 2021-03-12 | 2022-09-26 | キヤノン株式会社 | 素子基板、記録ヘッド、記録装置及びその制御方法 |
KR20220135980A (ko) | 2021-03-31 | 2022-10-07 | 에스케이하이닉스 주식회사 | 파이프회로를 사용하여 리드동작을 수행하기 위한 전자장치 |
KR20230072337A (ko) | 2021-11-17 | 2023-05-24 | 에스케이하이닉스 주식회사 | 파이프회로를 이용하는 반도체장치 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08195672A (ja) * | 1995-01-17 | 1996-07-30 | Nippon Telegr & Teleph Corp <Ntt> | プログラマブル論理素子の入出力回路 |
JP2007087468A (ja) * | 2005-09-20 | 2007-04-05 | Elpida Memory Inc | 出力制御信号発生回路 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
AU1841895A (en) | 1994-02-15 | 1995-08-29 | Rambus Inc. | Delay-locked loop |
KR100437539B1 (ko) * | 2001-06-29 | 2004-06-26 | 주식회사 하이닉스반도체 | 클럭 동기 회로 |
KR100507873B1 (ko) | 2003-01-10 | 2005-08-17 | 주식회사 하이닉스반도체 | 듀티 보정 회로를 구비한 아날로그 지연고정루프 |
KR100540487B1 (ko) * | 2003-10-31 | 2006-01-10 | 주식회사 하이닉스반도체 | 데이터 출력제어회로 |
JP2005316722A (ja) | 2004-04-28 | 2005-11-10 | Renesas Technology Corp | クロック発生回路及び半導体集積回路 |
KR100800147B1 (ko) * | 2006-06-29 | 2008-02-01 | 주식회사 하이닉스반도체 | 데이터 출력 제어 회로 |
KR100818099B1 (ko) * | 2006-09-29 | 2008-03-31 | 주식회사 하이닉스반도체 | 데이터 출력 제어 회로 및 데이터 출력 제어 방법 |
-
2007
- 2007-04-13 KR KR1020070036331A patent/KR100868016B1/ko active IP Right Grant
-
2008
- 2008-03-13 US US12/047,793 patent/US7843743B2/en active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08195672A (ja) * | 1995-01-17 | 1996-07-30 | Nippon Telegr & Teleph Corp <Ntt> | プログラマブル論理素子の入出力回路 |
JP2007087468A (ja) * | 2005-09-20 | 2007-04-05 | Elpida Memory Inc | 出力制御信号発生回路 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9443609B2 (en) | 2011-08-25 | 2016-09-13 | SK Hynix Inc. | Voltage monitoring test circuit and voltage monitoring method using the same |
US11031056B2 (en) | 2018-12-31 | 2021-06-08 | SK Hynix Inc. | Clock generation circuitry for memory device to generate multi-phase clocks and output data clocks to sort and serialize output data |
US11270744B2 (en) | 2019-11-21 | 2022-03-08 | SK Hynix Inc. | Semiconductor memory device configured to output data based on a warm-up cycle and operating method thereof |
Also Published As
Publication number | Publication date |
---|---|
US20080253203A1 (en) | 2008-10-16 |
US7843743B2 (en) | 2010-11-30 |
KR20080092681A (ko) | 2008-10-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100868016B1 (ko) | 반도체 메모리 장치의 데이터 출력 회로 | |
KR100813424B1 (ko) | 지연 라인 동기화 장치 및 방법 | |
US9997220B2 (en) | Apparatuses and methods for adjusting delay of command signal path | |
US7864623B2 (en) | Semiconductor device having latency counter | |
US9330741B2 (en) | Semiconductor devices | |
KR100322530B1 (ko) | 반도체 메모리 장치의 데이터 입력 회로 및 데이터 입력 방법 | |
US7394722B2 (en) | Method for controlling data output timing of memory device and device therefor | |
KR101009335B1 (ko) | 반도체 메모리 장치 및 그 구동방법 | |
US8928371B2 (en) | Deserializers | |
US10333507B2 (en) | Serializer device | |
KR100875671B1 (ko) | 프리차지신호 생성장치를 구비하는 반도체메모리소자 및그의 구동방법 | |
JP2004171738A (ja) | 高速データの出力のためのパイプラッチ回路 | |
US7649802B2 (en) | Method for controlling time point for data output in synchronous memory device | |
US7813217B2 (en) | Semiconductor memory device and method for operating the same | |
KR100673678B1 (ko) | 데이터 입력 도메인 크로싱 마진을 보장하는 반도체 메모리장치의 데이터 입력 회로 및 그 데이터 입력 동작 방법 | |
KR101004666B1 (ko) | 버스트 오더 제어회로 및 제어방법 | |
US7848179B2 (en) | Output enable signal generating circuit and method | |
KR20160117087A (ko) | 반도체장치 | |
KR100236979B1 (ko) | 데이터 지연을 이용한 셀 동기 장치 | |
KR101096222B1 (ko) | 반도체 메모리 장치 및 그 동작 방법 | |
KR20080063877A (ko) | 반도체 메모리 소자 | |
KR100238230B1 (ko) | 동기식 반도체 장치 및 방법 | |
KR101018689B1 (ko) | 반도체 메모리 장치와 시스템 구동 방법 | |
KR20100052240A (ko) | 출력 인에이블 신호 생성회로 | |
KR20080109424A (ko) | 반도체 소자 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20121022 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20131023 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20141021 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20151020 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20161024 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20171025 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20181022 Year of fee payment: 11 |