JP2022140060A - 素子基板、記録ヘッド、記録装置及びその制御方法 - Google Patents

Abstract

【課題】アンチヒューズメモリを書き込む場合、ラッチ信号を制御信号とすると高周波でラッチ回路を作動させるため、誤動作により不具合が生じる。また、書込み用の制御信号を別途設けると端子数が増え、記録素子基板が大型化する。【解決手段】複数グループの記録素子及びメモリ素子と、クロック信号を入力する第１端子と、データ信号を入力する第２端子と、クロック信号に同期してデータ信号を受け取って、メモリ素子及び記録素子のグループ及びブロックを選択する選択信号を出力する制御データ供給手段と、データ信号に含まれる切り替え信号に応じて、第２端子とメモリ素子のメモリ制御信号との接続を切り替えるスイッチ手段と、を有する。ここで切り替え信号は、メモリ素子への書き込みの場合はスイッチ手段が第２端子とメモリ素子のメモリ制御信号とを接続するように切り替え、第２端子を介してメモリ素子に書き込むためのパルス信号が入力される。【選択図】図１

Description

本発明は、素子基板、当該素子基板を有する記録ヘッド、および当該記録ヘッドを有する記録装置とその制御方法に関するものである。

従来の液体吐出ヘッドに搭載される記録素子基板において、製品ＩＤや設定パラメータ等の固有情報をヘッド内部に記録するＯＴＰ（One Time Programmable）ＲＯＭとしてＰｏｌｙヒューズメモリが知られている。このＰｏｌｙヒューズメモリは、トランジスタのゲート配線や抵抗素子等を形成するＰｏｌｙシリコンを用いたものであり、既存の半導体の製造プロセス工程を追加することなく、記録素子基板上にメモリを形成できる利点がある。Ｐｏｌｙヒューズメモリへの書き込みを行う書き込む回路を用いた従来技術として、例えば特許文献１がある。

近年、Ｐｏｌｙヒューズメモリと比較してメモリモジュールを小さくすることができ、且つ、新たな工程を追加する事なく、従来の半導体製造プロセスを用いて作成可能なメモリとして、特許文献１に記載されているアンチヒューズメモリがある。これは、ＭＯＳトランジスタのゲート酸化膜をメモリとして形成したものであり、ゲート酸化膜に過電圧を印加して短絡させ、その特性変化をメモリとして使用するものである。

特許文献１では、Ｐｏｌｙヒューズメモリの書込み動作において、クロック信号に同期してシリアルデータ信号をシフトレジスタに入力した後、ラッチ信号により、そのデータ信号をラッチ回路に保持している。そして、このラッチ信号を書込み動作の制御信号としている。このラッチ信号は、本来は、シフトレジスタのデータをラッチ回路に保持させる信号であるため、一般的に高周波でラッチ信号を入力させることはない。

特開２００６－１５７３６号公報

Ｐｏｌｙヒューズメモリは、抵抗体を断線させて書込みを行う原理を採用しているため、直流電圧を一定時間に１回だけ印加することで書き込みが可能である。従って、ラッチ信号を書込み動作の制御信号としても問題とならない。

一方で、アンチヒューズメモリの場合は、ゲート酸化膜を破壊させて書込みを行う原理を用いているため、直流電圧では書き込みが行われず、電圧を断続的に印加するパルス波形を複数回印加する必要がある。よって、より短時間で書き込みを行うためには、高周波のパルス波形を印加しなければならない。従って、アンチヒューズメモリに書き込む際にラッチ信号を制御信号とすると、高周波でラッチ回路を作動させることになる。これにより、上述のラッチ回路等の誤動作が発生して、誤ったデータが保持されてしまう等の不具合が生じるおそれがある。このため、アンチヒューズメモリ書込み専用の制御信号を設けることも考えられるが、その信号用の端子が増えるため、端子数の増加により記録素子基板の大型化を招くという課題がある。

本発明の目的は、上記従来技術の課題の少なくとも一つを解決することにある。

本発明の目的は、メモリ素子の書込み専用の信号を入力するための端子を追加することなく、回路の誤動作を防止してメモリ素子に、短時間で、かつ確実にデータを書き込むできる技術を提供することにある。

上記目的を達成するために本発明の一態様に係る素子基板は以下のような構成を備える。即ち、
複数グループの記録素子と、
複数グループのメモリ素子と、
クロック信号を入力する第１端子と、
データ信号を入力する第２端子と、
前記第１端子から入力されるクロック信号に同期して前記第２端子から入力されるデータ信号を受け取って、前記メモリ素子及び前記記録素子のグループ及びブロックを選択するための選択信号を出力する制御データ供給手段と、
前記データ信号に含まれる切り替え信号に応じて、前記第２端子と前記メモリ素子のメモリ制御信号との接続を切り替えるスイッチ手段と、を有し、
前記切り替え信号は、前記メモリ素子への書き込みの場合は前記スイッチ手段が前記第２端子と前記メモリ素子のメモリ制御信号とを接続するように切り替え、前記第２端子を介して前記メモリ素子に書き込むためのパルス信号が入力されることを特徴とする。

本発明によれば、メモリ素子への書込み専用の信号を入力する端子を追加することなく、回路の誤動作を防止して、メモリ素子に、短時間で、かつ確実にデータを書き込むことができるという効果がある。

本発明のその他の特徴及び利点は、添付図面を参照とした以下の説明により明らかになるであろう。なお、添付図面においては、同じ若しくは同様の構成には、同じ参照番号を付す。

添付図面は明細書に含まれ、その一部を構成し、本発明の実施形態を示し、その記述と共に本発明の原理を説明するために用いられる。
実施形態１に係る素子基板１１に搭載される吐出モジュールとメモリモジュールと駆動回路構成の一部を示す図。 本発明の実施形態に係る記録ヘッドユニットを搭載可能な記録装置と、記録ヘッドユニット、記録ヘッド及びメモリモジュール回路構成を説明する図。 実施形態１に係る吐出モジュールの駆動時の記録装置からヘッド基板への信号入力と動作を説明するタイムチャート（ａ）、実施形態１に係るメモリモジュールの書き込み時の記録装置からヘッド基板への信号入力と動作を説明するタイムチャート（ｂ）、実施形態２に係るメモリモジュールの書き込み時の記録装置からヘッド基板への信号入力と動作を説明するタイムチャート（ｃ）、実施形態３に係るメモリモジュールの書き込み時の記録装置からヘッド基板への信号入力と動作を説明するタイムチャート（ｄ）。 実施形態１に係る記録装置が吐出モジュールを駆動するときの処理を説明するフローチャート。 実施形態１に係る記録装置によるメモリモジュールへの書き込み処理を説明するフローチャート。 実施形態２に係る素子基板１１ａに搭載される吐出モジュールとメモリモジュールと駆動回路構成の一部を示す図。 実施形態２に係る記録装置が吐出モジュールを駆動するときの処理を説明するフローチャート。 実施形態２に係る記録装置によるメモリモジュールへの書き込み処理を説明するフローチャート。 実施形態に係る記録装置を制御する制御構成の概略を説明するブロック図。 実施形態３に係る素子基板１１ｂに搭載される吐出モジュールとメモリモジュールと駆動回路構成の一部を示す図。 実施形態３に係る記録装置が吐出モジュールを駆動するときの処理を説明するフローチャート。 実施形態３に係る記録装置によるメモリモジュールへの書き込み処理を説明するフローチャート。

以下、添付図面を参照して本発明の実施形態を詳しく説明する。尚、以下の実施形態は特許請求の範囲に係る発明を限定するものでない。実施形態には複数の特徴が記載されているが、これら複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一もしくは同様の構成に同一の参照番号を付し、重複した説明は省略する。

尚、以下の実施形態の説明において、「記録」には、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わず、広く記録媒体上に画像、模様、パターン等を形成する、又は媒体の加工を行う場合も含まれ、人間が視覚で知覚し得るように顕在化したものであるか否かを問わない。また、本実施形態では「記録媒体」としてシート状の紙を想定するが、布、プラスチック・フィルム等であってもよい。

図２（ａ）は、本発明の実施形態に係る記録ヘッドユニット２０を搭載可能な記録装置１０００を示す概略斜視図である。

図２（ａ）に示すように、リードスクリュー５００４は、駆動モータ５０１３の正逆回転に連動して駆動力伝達ギア５００８，５００９を介して回転する。キャリッジＨＣは記録ヘッドユニット２０を載置可能であり、リードスクリュー５００４の螺旋溝５００５に係合するピン（不図示）を有しており、リードスクリュー５００４が回転することによって矢印ａ，ｂ方向に往復移動される。

図２（ｂ）は、実施形態に係る記録ヘッド１０を備える記録ヘッドユニット２０の一例を示す斜視図である。

記録ヘッドユニット２０は、記録ヘッド１０と、記録ヘッド１０に供給する記録剤（インク）を収容する収容部２４を備え、これらが一体となったカートリッジを構成している。記録ヘッド１０は、図２（ａ）に示す記録媒体Ｐに対向する面に設けられている。尚、これらは必ずしも一体である必要はなく、収容部２４が取り外し可能な形態を取ることもできる。また、記録ヘッドユニット２０はテープ部材２２を備えている。このテープ部材２２は、記録ヘッド１０に電力を供給するための端子を有しており、記録装置本体から接点２３を介して電力や各種信号をやり取りする。

図２（ｃ）は、実施形態に係る記録ヘッド１０の模式的な斜視図である。

液体吐出ヘッドとしての記録ヘッド１０は、記録素子基板Ｉ１と流路形成部材１２０とを備えている。記録素子基板Ｉ１には電気熱変換素子によって生じた熱エネルギーを記録剤に付与するための熱作用部１１７が複数配列して設けられている。また、流路形成部材１２０は、記録剤を吐出する吐出口１２１が熱作用部１１７に対応して複数配列して設けられた吐出口部材でもある。記録装置本体からテープ部材２２を介して記録素子基板Ｉ１に電力や信号が送られ、電気熱変換素子が駆動されて生じた熱エネルギーが熱作用部１１７を介して記録剤（液体；インク）に付与されて、吐出口１２１から記録剤が吐出される。

［実施形態１］
次に、図１～図３を参照して、本発明の実施形態１に係る半導体基板としての記録素子基板（以下、単に「基板」とも称する）に搭載される吐出モジュール２０４とメモリモジュール２０６の回路構成を説明する。

図１は、本発明の実施形態１に係る記録素子基板１１の回路構成の一部を示す図である。尚、この記録素子基板１１は、前述した図２の記録素子基板Ｉ１として使用される。

この基板１１は、複数グループの吐出モジュール２０４と複数グループのメモリモジュール２０６とを含む。吐出モジュール２０４は、記録素子Ｒｈ（例えば、電気熱変換素子）と、記録素子Ｒｈを駆動するための駆動素子（トランジスタ）ＭＤ１と、記録素子選択用の論理積回路ＡＮＤ１とを含む。記録素子Ｒｈを駆動することによりインク等の記録剤が吐出口１２１から吐出されて記録（印刷）を行うことができる。

またメモリモジュール２０６は、メモリ素子としてのアンチヒューズ素子ＡＦと、アンチヒューズ素子ＡＦに情報を書き込むための駆動素子（トランジスタ）ＭＤ２と、メモリ素子選択用の論理積回路ＡＮＤ２とを含む。アンチヒューズ素子ＡＦは、過電圧が供給されることにより情報を固定的に保持する。即ち、１回だけプログラム可能なメモリとして機能する。

信号供給回路であるの制御データ供給回路２０１から出力された論理データ信号に基づいて、記録素子Ｒｈやアンチヒューズ素子ＡＦの駆動が制御される。制御データ供給回路２０１は、シフトレジスタ（Ｓ／Ｒ）２３９、ラッチ（ＬＴ）回路２３８、デコーダ２３７等を含む。制御データ供給回路２０１には、記録装置１０００本体や不図示のホストＰＣ等を介して、クロック信号ＣＬＫ、データ信号ＤＡＴＡ、ラッチ信号ＬＴ等の論理データ信号が入力される。また論理積回路ＡＮＤ１、論理積回路ＡＮＤ２、及び制御データ供給回路２０１には、ロジック用の電源電圧として、第１の電源電圧ＶＤＤ（例えば、３～５Ｖ）が供給される。ここで記録素子及びメモリ素子を選択する際は、ＤＡＴＡ信号は、後述する吐出モジュール２０４やメモリモジュール２０６を選択するためのシリアルデータを含んでおり、そのうちの特定のビット（例えばシリアルデータの先頭ビット）が後述する切り替え信号２０５となる。

ここで制御データ供給回路２０１は、例えば、それぞれがｎ個の吐出モジュール２０４を有するｍ個のグループについて、グループごとに吐出モジュール２０４の動作を制御して記録素子Ｒｈを駆動する時分割駆動を可能とする。制御データ供給回路２０１は、ｍビットのグループ選択信号２０２と、ｎビットのブロック選択信号２０３とを出力する。更に制御データ供給回路２０１は、記録素子とメモリ素子とを切り替える切り替え信号２０５を少なくとも１ビット出力する。グループ選択信号２０２のうちの少なくとも１ビットと、ブロック選択信号２０３のうちの少なくとも１ビットと、切り替え信号２０５の少なくとも１ビットと、記録素子制御信号ＨＥ（ヒートイネーブル）２２０とを、各々の吐出モジュール２０４が受信することで記録素子Ｒｈが時分割駆動される。

また制御データ供給回路２０１は、例えば、それぞれがｘ個のメモリモジュール２０６を有するｙ個のグループについて、グループごとにメモリモジュール２０６の動作を制御してアンチヒューズ素子ＡＦを駆動する時分割駆動を可能とする。制御データ供給回路２０１が出力するグループ選択信号２０２、ブロック選択信号２０３、切り替え信号２０５の各信号の少なくとも１ビットと、メモリ制御（ＭＥ）信号を各々のメモリモジュール２０６が受信することで、アンチヒューズ素子ＡＦは時分割駆動される。ここで、メモリ制御信号２２１は、切り替え信号２０５によって制御される（スイッチ）ＳＷ３によって接続が制御される。

即ち、メモリモジュール２０６への書き込み時はＳＷ３がオンされて接続され、ＤＡＴＡ端子２３１に入力される、メモリ書込みパルス生成部２２６で生成された信号が、メモリ制御信号２２１として入力される。一方、吐出モジュール２０４の駆動時は、切り替え信号２０５によりＳＷ３はオフされ、メモリモジュール２０６にメモリ制御信号２２１は入力されない。この動作は、詳しく後述する。また、どのメモリモジュール２０６に含まれるアンチヒューズ素子ＡＦに情報を書き込むかは、信号ＣＬＫ、ＤＡＴＡ、ＬＴ、ＨＥに従うグループ選択信号２０２、ブロック選択信号２０３、及び切り替え信号２０５によって決定される。

尚、吐出モジュール２０４及びメモリモジュール２０６は、切り替え信号２０５により排他的に駆動され、全ての記録素子Ｒｈと全てのアンチヒューズ素子ＡＦとが同一の時間において駆動されないように構成されている。即ち、切り替え信号２０５は、記録素子Ｒｈ及びアンチヒューズ素子ＡＦのうちのいずれか一方が駆動されるように駆動を切り替えるための信号である。

記録素子選択用の論理積回路ＡＮＤ１には、対応するグループ選択信号２０２、ブロック選択信号２０３、切り替え信号２０５、記録素子制御信号２２０が入力される。入力された信号に応答して駆動素子ＭＤ１が導通状態（オン状態）となり、記録素子用の駆動素子ＭＤ１に直列に接続された記録素子Ｒｈが駆動される。

ここで、記録素子用の駆動素子ＭＤ１としては、例えば、高耐圧ＭＯＳトランジスタであるＤＭＯＳトランジスタ（Ｄｏｕｂｌｅ－ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）が用いられる。メモリ素子としてアンチヒューズ素子ＡＦを用いる場合、一般的に、記録素子の駆動電流とメモリ素子の駆動電流とでは、メモリ素子の駆動電流の方が小さく、ＤＭＯＳトランジスタの電流駆動能力も小さくて済む。従って、メモリ素子用の駆動素子ＭＤ２の面積を、記録素子用の駆動素子ＭＤ１の面積よりも小さくしても良い。また記録素子選択用の論理積回路ＡＮＤ１としては、例えば、ＭＯＳトランジスタが用いられる。ここで、吐出モジュール２０４には、吐出モジュール駆動用の電源電圧（ＶＨ例えば、２４Ｖ）がＶＨ端子から供給され、接地電位をＧＮＤＨとする。

またメモリ素子選択用の論理積回路ＡＮＤ２には、対応するグループ選択信号２０２、ブロック選択信号２０３、切り替え信号２０５、メモリ制御信号２２１が入力される。入力された信号に応じた信号がメモリ素子用の駆動素子ＭＤ２に出力され、駆動素子ＭＤ２の導通状態／非導通状態が切り替えられる。駆動素子ＭＤ２としては、例えば、記録素子用の駆動素子ＭＤ１と同様に、ＤＭＯＳトランジスタが用いられる。また、メモリ素子選択用の論理積回路ＡＮＤ２としては、ＭＯＳトランジスタが用いられる。ここで、メモリモジュール２０６には、アンチヒューズ素子ＡＦに情報を書き込むためのメモリ書込み用電源電圧（例えば、２４Ｖ）がＶＩＤ端子から供給され、接地電位をＧＮＤＨとする。図１に示すように、記録素子用の駆動素子ＭＤ１とメモリ素子用の駆動素子ＭＤ２とが共通のグランド配線を介して共通のＧＮＤＨ端子に接続されるように構成してもよい。

尚、メモリ書込み用電源回路２２８と吐出モジュール駆動用電源回路２２９は、独立した電源ラインである例を記載している。しかしアンチヒューズ素子ＡＦへの書き込みに要する電圧の最小値が吐出モジュール駆動用電圧以下の場合は、例えば降圧回路と併せて、吐出モジュール駆動用電源電圧を用いてもよい。

図２（ｄ）は、基板１１に用いるメモリモジュール２０６の回路構成例を示す図である。

ここでは、メモリ素子選択用の論理積回路ＡＮＤ２をＮＡＮＤ回路及びインバータＩＮＶで示している。インバータＩＮＶはＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１で構成されており、トランジスタＭＰ１及びＭＮ１としてはＭＯＳＦＥＴが用いられる。インバータＩＮＶには入力信号Ｓｉｇが入力され、出力信号Ｖｇがメモリ素子用の駆動素子ＭＤ２のゲートに出力される。尚、図２（ｄ）は、図１に示した駆動素子ＭＤ２と論理積回路ＡＮＤ２との配置を左右逆にして示している。

アンチヒューズ素子ＡＦは、情報が書き込まれる前は、例えば容量素子Ｃａとして機能する。図２（ｄ）は、アンチヒューズ素子ＡＦに情報が書き込まれる前の状態を示しており、アンチヒューズ素子ＡＦは容量Ｃａとして表わしている。アンチヒューズ素子ＡＦとしての容量Ｃａは、その一端において駆動素子ＭＤ２と直列に接続されている。また容量Ｃａの他端には情報の読み書きを行う際に、メモリ書込み用電圧ＶＩＤが供給される。

また、メモリモジュール２０６は、アンチヒューズ素子ＡＦと並列に接続された抵抗素子（抵抗値をＲｐとし、以下、単に「抵抗素子Ｒｐ」とも示す）を備えている。これにより、駆動素子ＭＤ２が非導通状態であるにも拘わらず、アンチヒューズ素子ＡＦの両端に過電圧が印加されて、アンチヒューズ素子ＡＦに誤って情報が書き込まれるような事態が生じるのを防ぐことができる。

次に、アンチヒューズ素子ＡＦに情報を書き込む際のメモリモジュール２０６の動作を説明する。アンチヒューズ素子ＡＦに情報を書き込む際には、制御信号Ｓｉｇにロウレベルの信号を入力することにより、駆動素子ＭＤ２をオン状態にする。これにより、アンチヒューズ素子ＡＦを構成するゲート酸化膜にメモリ書込み用電圧ＶＩＤが印加され、ゲート酸化膜が破壊されることで、アンチヒューズ素子ＡＦに情報が書込まれる。即ち、情報を書き込む前にはアンチヒューズ素子ＡＦは容量素子Ｃａであったのに対し、書き込み後にはアンチヒューズ素子ＡＦは抵抗素子となる。

次に、アンチヒューズ素子ＡＦから情報を読み出す際のメモリモジュール２０６の動作を説明する。

アンチヒューズ素子ＡＦの情報を読み出す際には、制御信号Ｓｉｇにロウレベルの信号を入力することにより、メモリ素子用の駆動素子ＭＤ２をオン状態にする。このときのＶＩＤ－ＧＮＤＨ間の抵抗を測定することで、アンチヒューズ素子ＡＦに情報が書込まれたか否かを判別することができる。

図１の基板においてアンチヒューズ素子ＡＦの情報を読み出す際は、書き込み時と同様にして選択されたメモリモジュールを駆動した後、ＳＷ１により、メモリ読み出し用電流生成部２２７側を選択する。その後、測定用定電流通電時の電圧Ｖｏｕｔを測定し、ＶＩＤ－ＧＮＤＨ間の抵抗を測定することで、メモリモジュール２０６に情報が書込まれているか否かを判別することができる。

アンチヒューズ素子ＡＦに書き込む情報は、例えばチップＩＤや設定パラメータ等の製品固有の情報であり、これらは、製品出荷時に工場にて検査機等を用いて書き込みが行われる。或いは、製品本体に搭載され、ユーザが製品の使用開始後に情報を書き込む場合は、製品本体から高電圧ＶＩＤに相当する電圧が供給される。

以下実施形態１を説明する前に、図９を参照して実施形態１に係る記録装置１０００の制御回路の構成について説明する。

図９は、本発明の実施形態に係る記録装置１０００を制御する制御構成の概略を説明するブロック図である。

コントローラ９００は、この記録装置１０００の動作を制御する。コントローラ９００は、ＣＰＵ９０１、ＲＡＭ９０２、ＲＯＭ９０３、入出力インタフェース（Ｉ／Ｏ Ｉ／Ｆ）９０４を有している。ＣＰＵ９０１は、ＲＯＭ９０３に記憶されているプログラムを読み出して、そのプログラム実行することで、後述するフローチャートで示す処理を実行する。またＣＰＵ９０１は、この記録装置１０００の印刷処理などの各種動作を制御している。入出力インタフェース（Ｉ／Ｏ Ｉ／Ｆ）９０４は、前述の搬送モータ５０１３を回転駆動するモータドライバ９０５と接続されている。尚、実施形態に係る記録装置１０００は、これら以外に操作パネルや各種センサ、給紙部などを備えているが、ここではそれらを省略している。尚、図１に示す記録装置１０００の各部の機能は、ＣＰＵ９０１がＲＯＭ９０３に記憶されているプログラムを実行することで実現される。

以下、図１、図３（ａ）、図４を参照して、吐出モジュール２０４の駆動時の動作を説明する。

図３（ａ）は、実施形態１に係る吐出モジュール２０４の駆動時の記録装置１０００からヘッド基板１１への信号入力と動作を説明するタイムチャートである。

図３（ａ）のＣＬＫ，ＤＡＴＡ、ＬＴ，ＨＥは、図１の記録装置１０００から記録素子基板１１のＣＬＫ端子２３０，ＤＡＴＡ端子２３１、ＬＴ端子２３２，ＨＥ端子２３３にそれぞれ入力される信号である。Ｉｈｅは吐出モジュール２０４に流れる電流、Ｉａｆはメモリモジュール２０６に流れる電流を示す。図３（ａ）は、記録素子を選択するためのシリアルデータ（ＤＡＴＡ）をＣＬＫ信号に同期してシフトレジスタ２３９に入力し、ラッチ信号（ＬＴ）により複数段のラッチ回路２３８にラッチする。そしてＨＥ端子から駆動信号が入力されると、選択された記録素子Ｒｈには電流Ｉｈｅが流れる。

図４は、実施形態１に係る記録装置１０００が吐出モジュール２０４を駆動するときの処理を説明するフローチャートである。尚、このフローチャートで示す処理は、ＣＰＵ９０１がＲＯＭ９０３に記憶されているプログラムを実行することにより達成される。

図４のＳ４０１で、記録装置１０００が吐出モジュールの２０４駆動動作を開始する。このとき信号の生成に先立って、Ｓ４０２で吐出モジュール駆動用電源回路２２９がオンされる。これにより、吐出モジュール駆動用電源電圧ＶＨ（例えば２４Ｖ）がＶＨ端子２３５を通して吐出モジュール２０４に印加される。このときＧＮＤＨ端子２３６を０Ｖとする。尚、このＳ４０２は、ＣＰＵ９０１の制御と関係なく、記録装置１０００の電源の投入と同時に実行されてもよい。

実施形態１では、ＳＷ２を切り替えることにより、ＤＡＴＡ生成部２２３とメモリ書込みパルス生成部２２６の出力を選択的にＤＡＴＡ端子２３１に接続可能な構成としている。従ってＳ４０３でＣＰＵ９０１は、ＳＷ２をＤＡＴＡ生成部２２３側に切り替える。これによりＤＡＴＡ端子２３１には、ＤＡＴＡ生成部２２３で生成されたＤＡＴＡ信号が入力される。

次にＳ４０４に進みＣＰＵ９０１は、ＣＬＫ生成部２２２でＣＬＫ信号を生成し、ＤＡＴＡ生成部２２３で吐出モジュール２０４を選択駆動するためのＤＡＴＡ信号をＣＬＫ信号に同期して出力させる。ここでＤＡＴＡ信号は、図３（ａ）に示すように、グループビットの１５ビット、グループ選択信号ビットの４ビット、切り替え信号２０５の１ビットを含む２０ビットで構成される。グループビットとブロック選択ビットは、駆動させる吐出モジュール２０４に対応したビットが「１」となる信号である。切り替え信号２０５は、吐出モジュール２０４を選択して駆動するときにロウレベルとなる。

ここで吐出モジュール２０４の駆動時は、切り替え信号２０５はロウレベルで供給されるが、吐出モジュール２０４及びメモリモジュール２０６は、切り替え信号２０５により排他的に駆動され、全ての記録素子Ｒｈと全てのアンチヒューズ素子ＡＦとが同一の時間において駆動されない。

そしてＳ４０５でＣＰＵ９０１は、ＣＬＫ端子２３０から入力されたＣＬＫ信号に同期してＤＡＴＡ信号を出力してシフトレジスタ（Ｓ／Ｒ）２３９にシリアルで入力する。こうして２０ビットのデータがシフトレジスタ２３９に入力されるとＳ４０６に進む。Ｓ４０６でＣＰＵ９０１は、ＬＴ端子２３２からＬＴ生成部２２４で生成されたラッチ（ＬＴ）信号を供給する。これにより、２０ビットのデータ信号がＬＴ回路２３８に保持される。こうして入力されたシリアル信号がパラレル信号に変換される。このとき、２０ビットのうちの一部のデータ信号はデコーダ２３７を経てブロック選択信号２０３として出力される。

実施形態１では、吐出モジュール２０４のブロックを選択する４ビットのデータがデコーダ２３７により１６ビットのブロック選択信号２０３にデコードされて出力される。また、２０ビットのデータ信号に含まれる１ビットの切り替えビットの値に応じて、制御データ供給回路２０１は切り替え信号２０５を出力する。

このとき、メモリ制御信号２２１とＤＡＴＡ端子２３１との接続を制御するＳＷ３は、制御データ供給回路２０１から供給されたロウレベルの切り替え信号２０５によってオフされる。これによりメモリモジュール２０６へ入力されるメモリ制御信号２２１はオープン状態となり、メモリモジュール２０６にメモリ制御信号ＭＥ２２１は入力されない。

そしてＳ４０７に進みＣＰＵ９０１は、ＨＥ生成部２２５で生成された記録素子制御信号であるＨＥ（ヒートイネーブル）信号をＨＥ端子２３３から入力する。これにより、選択された記録素子選択用の論理積回路ＡＮＤ１には、対応するグループ選択信号２０２、ブロック選択信号２０３、切り替え信号２０５、記録素子制御信号ＨＥ２２０が入力される。これにより、その選択された吐出モジュール２０４の駆動素子ＭＤ１が、その制御信号ＨＥ２２０に応答して導通状態となり、その駆動素子ＭＤ１と直列に接続された記録素子Ｒｈが通電駆動され、その吐出モジュールに電流Ｉｈｅが流れる。そしてＳ４０８に進みＣＰＵ９０１は、例えば１ラインの記録が終了したかどうか判定し、終了していないときはＳ４０５に戻って前述の処理を実行し、１ラインの記録が終了するとこの処理を終了する。

尚、図３（ａ）では、吐出モジュール２０４の駆動と並行して、次の記録処理のためにＣＬＫ信号、ＤＡＴＡ信号が供給されている。これは次のカラムで駆動させる吐出モジュール２０４を選択するための信号をシフトレジスタ２３９に入力しているものである。こうして記録素子制御信号ＨＥ２２０が入力されて吐出モジュール２０４の駆動を終了した後、ＬＴ信号が入力されると、次のカラムで駆動させる吐出モジュール２０４を選択する信号がラッチ回路２３８にラッチされる。そして再び、制御データ供給回路２０１から供給されたＨＥ信号が入力されると、選択された記録素子Ｒｈが駆動され、選択された吐出モジュール２０４に電流Ｉｈｅが流れるという動作を繰り返す。

次に図１、図３（ｂ）、図５を参照して、メモリモジュール２０６の駆動時の動作を説明する。

図３（ｂ）は、実施形態１に係るメモリモジュール２０６の書き込み時の記録装置１０００からヘッド基板１１への信号入力と動作を説明するタイムチャートである。

図５は、実施形態１に係る記録装置１０００によるメモリモジュール２０６への書き込み処理を説明するフローチャートである。尚、このフローチャートで示す処理は、ＣＰＵ９０１がＲＯＭ９０３に記憶されているプログラムを実行することにより達成される。

まずＳ５０１で、記録装置１０００がメモリモジュール２０６への書込み動作を開始する。次にＳ５０２に進み、ＣＰＵ９０１は、信号の生成に先立ってメモリ書込み用電源回路２２８をオンし、メモリ書込み用電源電圧ＶＩＤ（例えば２４Ｖ）がＶＩＤ端子２３４を通してメモリモジュール２０６に印加される。ここでＧＮＤＨ端子２３６を０Ｖとする。尚、このＳ５０２は、ＣＰＵ９０１の制御と関係なく、記録装置１０００の電源の投入と同時に実行されてもよい。

次にＳ５０３に進みＣＰＵ９０１は、ＳＷ２をＤＡＴＡ生成部２２３側に接続し、ＤＡＴＡ端子２３１に、生成されたＤＡＴＡ信号が入力されるようにする。次にＳ５０４に進みＣＰＵ９０１は、ＣＬＫ生成部２２２でＣＬＫ信号を生成し、ＤＡＴＡ生成部２２３でＤＡＴＡ信号を生成し、切り替え信号２０５をハイレベルにする。そしてＳ５０５でＣＰＵ９０１は、ＤＡＴＡ生成部２２３で生成した、メモリモジュール２０６を駆動するためのＤＡＴＡ信号をＣＬＫ信号に同期して出力する。ここでＤＡＴＡ信号は、図３（ｂ）に示すように、ブロック選択ビットの１５ビット、ブロック選択ビットの４ビット、切り替え信号２０５の１ビットの２０ビットで構成される。この送信ビットの構成は、吐出モジュール２０４の駆動時と同じである。グループ選択ビットとブロック選択ビットは、書込むメモリモジュール２０６に対応したビットがハイレベルとなる。このとき切り替え信号２０５は、メモリモジュール２０６への書込みであるためハイレベルである。

ここで、メモリモジュール２０６への書込み時は、切り替え信号２０５はハイレベルで供給されるが、吐出モジュール２０４及びメモリモジュール２０６は、切り替え信号２０５により排他的に駆動されるため、全ての記録素子Ｒｈと全てのアンチヒューズ素子ＡＦとが同一の時間において駆動されない。

そしてＳ５０６に進みＣＰＵ９０１は、ＬＴ生成部２２４で生成されたＬＴ信号をＬＴ端子２３２を介して出力する。これにより、２０ビットのデータ信号がＬＴ回路２３８にラッチされて、入力したシリアル信号がパラレル信号に変換される。このときデータ信号の一部の信号はデコーダ２３７を経て、制御データ供給回路２０１からグループ選択信号２０２、ブロック選択信号２０３が供給される。

ここでは、メモリモジュール２０６のブロック選択ビットの４ビットがデコーダ２３７により１６ビットのブロック選択信号２０３に変換されて供給される。また、切り替え信号２０５がハイレベルであるため、メモリ制御信号とＤＡＴＡ端子２３１の接続を制御するＳＷ３がオンになる。こうしてメモリ制御信号ＭＥとＤＡＴＡ端子２３１が接続される。

次にＳ５０７でＣＰＵ９０１は、ＳＷ２をメモリ書き込みパルス生成部２２６側に切り替える。これによりメモリ書き込みパルス生成部２２６がＤＡＴＡ端子２３１に接続される。こうしてメモリ書き込みパルス生成部２２６の出力が、メモリモジュール２０６へ入力されるメモリ制御信号ＭＥと接続されるとＳ５０８に進む。Ｓ５０８でＣＰＵ９０１は、メモリ書き込みパルス生成部２２６によりメモリ書き込みパルス信号を生成して、そのパルス信号をＤＡＴＡ端子２３１を通してメモリ制御信号ＭＥとしてメモリモジュール２０６に入力する。

これにより、メモリ素子選択用の論理積回路ＡＮＤ２には、対応するグループ選択信号２０２、ブロック選択信号２０３、切り替え信号２０５、メモリ素子制御信号ＭＥが入力される。こうして、入力されたメモリ素子制御信号ＭＥに応答して、選択されたメモリ素子用の駆動素子ＭＤ２がパルス駆動された状態となる。これによりメモリ素子用の駆動素子ＭＤ２と直列に接続されたアンチヒューズ素子ＡＦに電流Ｉａｆが流れる。

そしてＳ５０９で書込みが終了したかどうか判定し、終了していない、即ち、他のメモリモジュール２０６に書き込む場合はＳ５０３に戻って、上述した一連の動作を繰り返す。また、上述した吐出モジュール２０４の駆動動作を行うことも可能である。

ここで、前述したように、アンチヒューズメモリの書き込み原理は、アンチヒューズ素子ＡＦを構成するゲート酸化膜に電圧を印加し、ゲート酸化膜を破壊することで、アンチヒューズ素子ＡＦに情報を書込む。これに対して、ポリヒューズメモリのような抵抗素子を断線させて書き込みを行う素子の場合は、直流電圧を一定時間印加することで書き込みを行う。しかし、アンチヒューズ素子ＡＦの場合は直流電圧では書き込みができない。

そこでアンチヒューズメモリの場合、図３（ｂ）のＤＡＴＡ（メモリ素子制御信号ＭＥ）のようなパルス波形の電圧を断続的に印加するバースト駆動を行う。これにより、アンチヒューズ素子ＡＦのゲート酸化膜が破壊され、メモリモジュール２０６に情報が書込まれる。メモリ素子制御信号ＭＥは、記録装置１０００のメモリ書き込みパルス生成部２２６において、任意の周波数及びパルス数のパルス波形を生成して使用する。

実施形態１では、メモリ書き込みパルス生成部２２６は、周波数５ＭＨｚ、パルス数１０万回の矩形波を生成し、これをメモリ素子制御信号ＭＥとしてメモリモジュール２０６に出力して書き込みを行う。

尚、実施形態１では、図３（ｂ）に示すように、メモリモジュール２０６の書き込みを行っているときは、図３（ａ）の吐出モジュール２０４の駆動時とは異なり、ＣＬＫ信号を出力しない。そして万が一、ＣＬＫ信号が出力された場合でも、メモリモジュール２０６への書き込みが行われない回路構成（不図示）としている。これは、吐出モジュール２０４の駆動時にメモリモジュール２０６の書き込み時と共通してグループ選択信号２０２、ブロック選択信号２０３を使用しているためである。そして万が一、切り替え信号２０５がノイズ等で反転して誤動作した場合でも、メモリモジュール２０６が誤って書き込まれないようにしている。

以上説明したように実施形態１によれば、アンチヒューズメモリ素子にデータを書き込む場合に、ＳＷ３を介してメモリ制御信号としてメモリ書込みパルスを与えることにより、素子基板の端子数を増やすことなくメモリ素子にデータを書き込むことができる。

［実施形態２］
図６は、実施形態２に係る素子基板１１ａ（以下、単に「基板」とも称する）に搭載される吐出モジュール２０４とメモリモジュール２０６と駆動回路構成の一部を示す図である。尚、図６において、前述の図１の素子基板１１と共通する箇所は同じ参照番号で示し、それらの説明を省略する。

前述の図１に示す実施形態１に係る記録素子基板１１と異なる点は２点である。１点はＣＬＫ生成部２２２とメモリ書込みパルス生成部２２６は、ＳＷ２の切り替えにより選択的にＣＬＫ端子２３０に接続可能であること。もう１点は、メモリ制御信号ＭＥ２２１と記録素子制御信号ＨＥ２２０をマルチプレクサ２４０で選択的に共通配線を通してメモリモジュール２０６と吐出モジュール２０４に供給する点である。ここでマルチプレクサ２４０は、切り替え信号２０５がロウレベルの場合はＨＥ端子２３３から入力されるＨＥ（ヒートイネーブル）信号を選択してＨＥ信号２２０として出力する。一方、切り替え信号２０５がハイレベルの場合はＣＬＫ端子２３０から入力されるＣＬＫ信号を選択してメモリ制御信号ＭＥ２２１として出力する。図６の回路では、切り替え信号２０５は、吐出モジュール２０４の論路積回路ＡＮＤ１とメモリモジュール２０６の論路積回路ＡＮＤ２に入力されている。そして論路積回路ＡＮＤ１は切り替え信号２０５がロウレベルの時にハイレベルの信号を出力でき、論路積回路ＡＮＤ２は切り替え信号２０５がハイレベルの時にハイレベルの信号を出力できる。従って、記録素子制御信号ＨＥ２２０により吐出モジュール２０４とメモリモジュール２０６が同時に駆動されることはない。

以下、図６、図３（ａ）、図７を参照して吐出モジュール２０４の駆動時の動作を説明する。尚、実施形態２に係る吐出モジュール２０４の駆動時のタイミングチャートは、前述の実施形態１の図３（ａ）と同じであるため、その説明を省略する。

図７は、実施形態２に係る記録装置１０００が吐出モジュール２０４を駆動するときの処理を説明するフローチャートである。尚、このフローチャートで示す処理は、ＣＰＵ９０１がＲＯＭ９０３に記憶されているプログラムを実行することにより達成される。尚、図７において、前述の図４と共通する処理は同じ参照番号で示す。但し、処理が同じであっても、前述の実施形態１の場合とは図６の回路の動作が異なるので、その相違点については詳しく説明する。

前述したように、実施形態２の記録素子基板１１ａでは、ＣＬＫ生成部２２２とメモリ書込みパルス生成部２２６は、ＳＷ２の切り替えにより選択的にＣＬＫ端子２３０に接続可能な構成としている。

そのためＳ７０１でＣＰＵ９０１は、ＳＷ２をＣＬＫ生成部２２２側に切り替える。これによりＣＬＫ端子２３０には、ＣＬＫ生成部２２２で生成されたＣＬＫ信号が入力される状態になる。そしてＳ４０４に進みＣＰＵ９０１は、ＣＬＫ生成部２２２でＣＬＫ信号を生成し、ＤＡＴＡ生成部２２３で吐出モジュール２０４を選択駆動するためのＤＡＴＡ信号をＣＬＫ信号に同期して出力させる。ここでＤＡＴＡ信号は、図３（ａ）に示すように、グループビットの１５ビット、グループ選択信号ビットの４ビット、切り替え信号２０５の１ビットを含む２０ビットで構成される。グループビットとブロック選択ビットは、駆動させる吐出モジュール２０４に対応したビットが「１」となる信号である。切り替え信号２０５は、吐出モジュール２０４が選択して駆動されるときにロウレベルとなる。これによりマルチプレクサ２４０は、ＨＥ端子２３３から入力されるＨＥ（ヒートイネーブル）信号を選択する。

そしてＳ４０５でＣＰＵ９０１は、ＣＬＫ端子２３０から入力されたＣＬＫ信号に同期してＤＡＴＡ信号を出力してシフトレジスタ（Ｓ／Ｒ）２３９にシリアルで出力する。こうして２０ビットのデータがシフトレジスタ２３９に入力されるとＳ４０６に進む。Ｓ４０６でＣＰＵ９０１は、ＬＴ端子２３２からＬＴ生成部２２４で生成されたＬＴ信号を供給する。これにより、２０ビットのデータ信号がＬＴ回路２３８に保持される。こうして入力されたシリアル信号がパラレル信号に変換される。このとき、２０ビットのうちの一部のデータ信号はデコーダ２３７を経てブロック選択信号２０３として出力される。

そしてＳ４０７で、ＨＥ端子２３３からＨＥ生成部２２５で生成された記録素子制御信号であるＨＥ（ヒートイネーブル）信号を供給する。このとき前述したように、マルチプレクサ２４０は、切り替え信号２０５に応じてＨＥ端子２３３の入力を選択してメモリ制御信号ＭＥ２２１と記録素子制御信号ＨＥ２２０の共通配線へ出力している。これにより、選択された記録素子選択用の論理積回路ＡＮＤ１には、対応するグループ選択信号２０２、ブロック選択信号２０３、切り替え信号２０５、記録素子制御信号ＨＥ２２０が入力される。これにより、その選択された吐出モジュールの駆動素子ＭＤ１が、その制御信号ＨＥ２２０に応答して導通状態となり、その駆動素子ＭＤ１と直列に接続された記録素子Ｒｈが通電駆動され、吐出モジュールに電流Ｉｈｅが流れる。

以上説明したようにして、吐出モジュール２０４を駆動して記録を行うことができる。

次に、図６、図３（ｃ）、図８を参照して、実施形態２に係るメモリモジュール２０６の駆動時の動作を説明する。

図３（ｃ）は、実施形態２に係るメモリモジュール２０６の書き込み時の記録装置１０００からヘッド基板１１ａへの信号入力と動作を説明するタイムチャートである。

図８は、実施形態２に係る記録装置１０００によるメモリモジュール２０６への書き込み処理を説明するフローチャートである。尚、このフローチャートで示す処理は、ＣＰＵ９０１がＲＯＭ９０３に記憶されているプログラムを実行することにより達成される。尚、図８において、前述の実施形態１の図５と共通する処理は同じ参照番号で示す。但し、処理が同じであっても、前述の実施形態１の場合とは図６の回路の動作が異なるので、その相違点については詳しく説明する。

Ｓ８０１でＣＰＵ９０１は、ＳＷ２をＣＬＫ生成部２２２側に切り替える。これによりＣＬＫ端子２３０にはＣＬＫ信号が入力される。そしてＳ５０４に進みＣＰＵ９０１は、ＣＬＫ生成部２２２でＣＬＫ信号を生成する。そしてＳ５０５でＣＰＵ９０１は、ＤＡＴＡ生成部２２３で生成したメモリモジュール２０６を駆動するためのＤＡＴＡ信号をＣＬＫ信号に同期して出力する。このとき切り替え信号２０５は、メモリモジュール２０６への書込みが選択されるためハイレベルになる。ここで、メモリモジュール２０６への書込み時は、切り替え信号２０５はハイレベルで供給されるが、吐出モジュール２０４及びメモリモジュール２０６は、切り替え信号２０５により排他的に駆動されるため、全ての記録素子Ｒｈと全てのアンチヒューズ素子ＡＦとが同一の時間において駆動されない。

そしてＳ５０６に進みＣＰＵ９０１は、ＬＴ生成部２２４で生成されたＬＴ信号をＬＴ端子２３２を介して出力する。このときデータ信号の一部の信号はデコーダ２３７を経て、制御データ供給回路２０１からグループ選択信号２０２、ブロック選択信号２０３が供給される。

次にＳ８０２に進みＣＰＵ９０１は、ＳＷ２をメモリ書込みパルス生成部２２６側に切り替える。これによりメモリ書込みパルス生成部２２６で生成されたパルス信号がＣＬＫ端子２３０に入力される状態になる。ここでメモリモジュール２０６への書込み時は、切り替え信号２０５はハイレベルであるため、マルチプレクサ２４０はＣＬＫ端子２３０からの入力を選択する。これによりメモリ書込みパルス生成部２２６で生成されたパルス信号は、メモリ制御信号ＭＥ２２１として供給されることになる。こうしてＳ５０８で、入力されたメモリ素子制御信号ＭＥ２２１に応答して、選択されたメモリ素子用の駆動素子ＭＤ１がオン状態となり、メモリ素子用の駆動素子ＭＤ２と直列に接続されたアンチヒューズ素子ＡＦに電流Ｉａｆが流れてメモリ素子への書き込みが行われる。

これにより図３（ｃ）に示すように、メモリ素子への書き込み時には、メモリ書込みパルス生成部２２６で生成されたパルス信号がメモリ制御信号ＭＥ２２１として供給される。これにより、アンチヒューズ素子ＡＦに電圧を断続的に印加するパルス波形を複数回印加してメモリ素子への書き込みを行うことができる。

尚、図３（ｃ）に示すように、メモリモジュール２０６の書き込みを行っているときは、吐出モジュール２０４の駆動時と異なりＤＡＴＡ信号を入力しない、こうして、万が一ＤＡＴＡ信号が入力された場合でも、メモリモジュール２０６への書き込みが行われない回路構成（不図示）としている。これは、吐出モジュール２０４の駆動時にグループ選択信号２０２、ブロック選択信号２０３、記録素子制御信号ＨＥ２２０を共通で使用しており、万が一、切り替え信号２０５がノイズ等でデータ反転して誤動作した場合にメモリモジュール２０６が誤まって書き込みされないようにするためである。

以上説明したように実施形態２によれば、アンチヒューズ素子ＡＦへの書き込み時に、メモリ書込みパルス生成部２２６で生成されたパルス信号を供給して書き込むことにより、メモリ素子へのデータの書き込みを実現できる。またこのパルス信号は、ＣＬＫ信号と共通の端子を使用しているため、基板の端子数の増大を抑えることができる。

［実施形態３］
図１０は、実施形態３に係る素子基板１１ｂ（以下、単に「基板」とも称する）に搭載される吐出モジュール２０４とメモリモジュール２０６と駆動回路構成の一部を示す図である。尚、図１０において、前述の図１の素子基板１１と共通する箇所は同じ参照番号で示している。

実施形態３が実施形態１と異なるのは２点である。１点は、任意の周波数及びパルス数のパルス波形を生成可能なメモリ書込みパルス生成部２２６及び切り替えＳＷ２を設けていないこと。もう１点は、ＣＬＫ端子２３０に供給されるＣＬＫ信号をメモリ制御信号ＭＥ２２１として使用することである。そして、メモリモジュール２０６の書き込み時と、メモリモジュール２０６の書込み時に送信するＣＬＫの周波数及びパルス数の信号を繰り返してメモリモジュール２０６への書込みを行う構成としている点である。

図３（ｄ）は、実施形態３に係るメモリモジュール２０６の書き込み時の記録装置１０００からヘッド基板への信号入力と動作を説明するタイムチャートである。

図１１は、実施形態３に係る記録装置１０００が吐出モジュール２０４を駆動するときの処理を説明するフローチャートである。尚、このフローチャートで示す処理は、ＣＰＵ９０１がＲＯＭ９０３に記憶されているプログラムを実行することにより達成される。尚、図１１において、前述の図４と共通する処理は同じ参照番号で示す。実施形態１の図４のフローチャートと異なる点は、図４のＳ４０２が削除されたことのみである。それ以外の動作は、実施形態１と同じである。また実施形態３に係る吐出モジュールの駆動時の動作は、実施形態１と同じ図３（ａ）で示される。

実施形態３では、上述したようにメモリ書込みパルス生成部２２６及び切り替えＳＷ２を設けていないため、図４のＳ４０２で行われる切り替えＳＷ２を制御する動作を行う必要がない。

次に図１０、図３（ｄ）、図１２を参照して、実施形態３に係るメモリモジュール２０６の駆動時の動作を説明する。

図１２は、実施形態３に係る記録装置１０００によるメモリモジュール２０６への書き込み処理を説明するフローチャートである。図１３のフローチャートにおいて、前述の実施形態１に係る図５のフローチャートと共通する処理は同じ参照番号を付して、その説明を省略する。

実施形態３では、上述したようにメモリ書込みパルス生成部２２６及び切り替えＳＷ２を設けていないため、図５のＳ５０３とＳ５０７で行われる、切り替えＳＷ２を制御する動作を行う必要がない。

図１２では、Ｓ５０４で切り替え信号２０５をハイレベルにすることによりＳＷ３をオンにしている。これによりＳ５０８で、ＣＬＫ生成部２２２で生成されたＣＬＫ信号がＣＬＫ端子２３０を通してメモリ制御信ＭＥ号２２１としてメモリモジュール２０６に入力される。これにより、メモリ素子選択用の論理積回路ＡＮＤ２に、対応するグループ選択信号２０２、ブロック選択信号２０３、切り替え信号２０５、メモリ素子制御信号ＭＥ２２１が入力される。そして、入力されたメモリ素子制御信号ＭＥに応答して選択されたメモリ素子用の駆動素子ＭＤ１がオン状態となり、メモリ素子用の駆動素子ＭＤ２と直列に接続されたアンチヒューズ素子ＡＦに電流Ｉａｆが流れる。

ここで、前述したようにアンチヒューズメモリの場合、パルス波形の電圧を断続的に印加するバースト駆動を行うことでアンチヒューズ素子のゲート酸化膜が破壊され、メモリモジュール２０６に情報が書込まれる。

実施形態３では、１カラムのデータ送信でＣＬＫ信号は図３（ｄ）のように１０パルス（周波数８ＭＨｚ）であるため、１万カラムのデータ送信を繰り返し、前述の実施形態１と同じ１０万回の矩形波パルスを印加している。尚、印加するパルスの条件は、印加電圧やアンチヒューズメモリ素子ＡＦの構造等の条件により異なるため、記録装置１０００や記録素子に応じて最適なパルス条件を設定すればよい。

また実施形態３では、図１０の基板で示すように、ＣＬＫ端子２３０、ＤＡＴＡ端子２３１は、それぞれＣＬＫ信号、ＤＡＴＡ信号だけが使用している。このため、吐出モジュール２０４の駆動時と同様に、メモリモジュール２０６の書き込みに並行して、次カラムの書込みのためのＤＡＴＡ信号を送信できる（前述の実施形態１，２とは異なる）。よって、次に素子基板１１ｂがＬＴ信号を受信したときには、次のカラムで書き込むメモリモジュール２０６が選択された状態となる。こうしてＬＴ信号を出力するたびに、メモリ素子への書込みと選択データの送信を並行して行うことができる。これにより、繰り返してデータを送信する場合は、より短時間でメモリモジュール２０６の書き込みを行うことが可能となる。

実施形態３では、メモリ書込みパルス生成部２２６と切り替えＳＷ２を設けないことにより、実施形態１及び実施形態２と比べると、記録装置１０００の回路構成や動作を簡略化できる。

以上、実施形態１～３で、記録素子基板の一部構成を変えた例を挙げたが、その変形箇所はそれぞれの実施形態で組み合わせ種々の形態を構成しても良い。例えば、実施形態１と実施形態３に対して、実施形態２のメモリ制御信号ＭＥ２２１と記録素子制御信号ＨＥ２２０をマルチプレクサＭＰで選択的に共通配線を通してメモリモジュール２０６と吐出モジュール２０４に供給する構成にしても良い。

または実施形態２に対して、ＤＡＴＡ生成部２２３とメモリ書込みパルス生成部２２６はＳＷ２の切り替えにより、選択的にＣＬＫ端子２３０に接続可能な構成としても良い。また実施形態３において、ＤＡＴＡ端子２３１に供給されるＤＡＴＡ信号をメモリ制御信号ＭＥ２２１として使用しても良い。

尚、吐出モジュール２０４の駆動時、及びメモリモジュール２０６の書込み時に、万が一、切り替え信号２０５がノイズ等で反転して誤動作、誤書込みされないように、メモリ制御信号ＭＥ２２１を、記録素子制御信号ＨＥ２２０として併用しない方が望ましい。

以上説明したように実施形態３によれば、アンチヒューズメモリ書込み用の制御信号をデータ信号とクロック信号と兼用している。これにより、クロック信号とクロック信号に同期して送信されるデータ信号は一般的に高周波で送信できる。これにより高周波信号を送信しても不具合無く、より短時間で信頼性の高いデータの書込みが可能となる。

またアンチヒューズメモリ素子の書込み用の制信号を別途設けないので、端子数が削減できるため、素子基板が大型化するのを抑制できる効果がある。

以上説明したように実施形態によれば、クロック信号とクロック信号に同期して送信されるデータ信号は、高周波信号を送信しても不具がない。そこで、アンチヒューズメモリの書込み用の制御信号を、データ信号またはクロック信号で兼用することで、より短時間で信頼性高いデータ書込みが可能となる。

また、アンチヒューズメモリ書込み用の制御信号を別途設けないので、端子数の増大を防止できるため記録素子基板の大型化を抑制できるという効果がある。

（その他の実施形態）
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

本発明は上記実施形態に制限されるものではなく、本発明の精神及び範囲から逸脱することなく、様々な変更及び変形が可能である。従って、本発明の範囲を公にするために、以下の請求項を添付する。

１１，１１ａ，１１ｂ…素子基板、２０１…制御データ供給回路、２０４…吐出モジュール、２０５…切り替え信号、２０６…メモリモジュール、２２０…記録素子制御信号ＨＥ、２２１…メモリ制御信号ＭＥ、２４０…マルチプレクサ

Claims (17)

1. 複数グループの記録素子と、
   複数グループのメモリ素子と、
   クロック信号を入力する第１端子と、
   データ信号を入力する第２端子と、
   前記第１端子から入力されるクロック信号に同期して前記第２端子から入力されるデータ信号を受け取って、前記メモリ素子及び前記記録素子のグループ及びブロックを選択するための選択信号を出力する制御データ供給手段と、
   前記データ信号に含まれる切り替え信号に応じて、前記第２端子と前記メモリ素子のメモリ制御信号との接続を切り替えるスイッチ手段と、を有し、
   前記切り替え信号は、前記メモリ素子への書き込みの場合は前記スイッチ手段が前記第２端子と前記メモリ素子のメモリ制御信号とを接続するように切り替え、前記第２端子を介して前記メモリ素子に書き込むためのパルス信号が入力されることを特徴とする素子基板。
2. 複数グループの記録素子と、
   複数グループのメモリ素子と、
   クロック信号を入力する第１端子と、
   データ信号を入力する第２端子と、
   前記記録素子を駆動するための駆動信号を入力する第３端子と、
   前記第１端子から入力されるクロック信号に同期して前記第２端子から入力されるデータ信号を受け取って、前記メモリ素子及び前記記録素子のグループ及びブロックを選択するための選択信号を出力する制御データ供給手段と、
   前記データ信号に含まれる切り替え信号に応じて、前記第１端子から入力されるクロック信号及び前記第３端子から入力される前記駆動信号のいずれかを、前記記録素子の駆動を制御する記録素子制御信号及び前記メモリ素子を制御するためのメモリ制御信号と接続するよう選択する選択手段と、を有し、
   前記切り替え信号は、前記記録素子の駆動時は、前記選択手段が前記第３端子から入力される前記駆動信号を選択し、前記メモリ素子の駆動時は、前記選択手段が前記第１端子から入力されるクロック信号を選択するように切り替え、前記第１端子を介して前記メモリ素子に書き込むためのパルス信号が入力されることを特徴とする素子基板。
3. 複数グループの記録素子と、
   複数グループのメモリ素子と、
   クロック信号を入力する第１端子と、
   データ信号を入力する第２端子と、
   前記第１端子から入力されるクロック信号に同期して前記第２端子から入力されるデータ信号を受け取って、前記メモリ素子及び前記記録素子のグループ及びブロックを選択するための選択信号を出力する制御データ供給手段と、
   前記データ信号に含まれる切り替え信号に応じて、前記第１端子と前記メモリ素子のメモリ制御信号との接続を切り替えるスイッチ手段と、を有し、
   前記切り替え信号は、前記メモリ素子への書き込みの場合、前記スイッチ手段が前記第１端子と前記メモリ素子のメモリ制御信号とを接続するように切り替え、前記第１端子を介して前記メモリ素子に書き込むためのパルス信号が入力されることを特徴とする素子基板。
4. 前記制御データ供給手段は、
   前記第１端子から入力されるクロック信号に同期して前記第２端子から入力されるデータ信号を受け取って保持するシフトレジスタと、
   ラッチ信号に応じて前記シフトレジスタに保持されているシリアルデータをラッチする複数段のラッチ回路と、
   前記複数段のラッチ回路の出力をデコードして前記メモリ素子及び前記記録素子のグループ及びブロックを選択するための選択信号を出力するデコーダとを、有することを特徴とする請求項１乃至３のいずれか１項に記載の素子基板。
5. 前記切り替え信号は、前記複数段のラッチ回路の中の特定のラッチ回路の出力であることを特徴とする請求項４に記載の素子基板。
6. 前記切り替え信号は、前記記録素子と前記メモリ素子を排他的に選択する信号であることを特徴とする請求項１乃至５のいずれか１項に記載の素子基板。
7. 前記記録素子或いは前記メモリ素子のブロックは、前記複数グループに亘って、各グループでそれぞれ１つ選択される複数の記録素子或いはメモリ素子を含むことを特徴とする請求項１乃至６のいずれか１項に記載の素子基板。
8. 前記メモリ素子は、アンチヒューズメモリ素子を含むことを特徴とする請求項１乃至７のいずれか１項に記載の素子基板。
9. 請求項１に記載の素子基板を有する記録ヘッドを備えた記録装置であって、
   前記メモリ素子及び前記記録素子のグループ及びブロックを選択するための選択信号を出力するときは、前記第１端子からクロック信号を供給し、当該クロック信号に同期して前記第２端子からデータ信号を前記素子基板に供給する第１供給手段と、
   前記選択信号により選択されたメモリ素子にデータを書き込むときは、前記切り替え信号により、前記スイッチ手段が前記第２端子と前記メモリ素子のメモリ制御信号とを接続するように切り替え、前記第２端子を介して前記パルス信号を前記素子基板に供給する第２供給手段と、
   を有することを特徴とする記録装置。
10. 請求項２に記載の素子基板を有する記録ヘッドを備えた記録装置であって、
    前記メモリ素子及び前記記録素子のグループ及びブロックを選択するための選択信号を出力するときは、前記第１端子からクロック信号を供給し、当該クロック信号に同期して前記第２端子からデータ信号を前記素子基板に供給する第１供給手段と、
    前記選択信号により選択されたメモリ素子にデータを書き込むときは、前記切り替え信号により、前記選択手段が前記第１端子と前記メモリ素子のメモリ制御信号とを接続するように選択させ、前記第１端子を介して前記パルス信号を前記素子基板に供給する第２供給手段と、
    を有することを特徴とする記録装置。
11. 請求項３に記載の素子基板を有する記録ヘッドを備えた記録装置であって、
    前記メモリ素子及び前記記録素子のグループ及びブロックを選択するための選択信号を出力するときは、前記第１端子からクロック信号を供給し、当該クロック信号に同期して前記第２端子からデータ信号を前記素子基板に供給する第１供給手段と、
    前記選択信号により選択されたメモリ素子にデータを書き込むときは、前記切り替え信号により、前記スイッチ手段が前記第１端子と前記メモリ素子のメモリ制御信号とを接続するように切り替え、前記第１端子を介して前記クロック信号を供給することで前記パルス信号を前記素子基板に供給する第２供給手段と、
    を有することを特徴とする記録装置。
12. 前記第２供給手段が前記パルス信号を前記素子基板に供給しているときに、前記第１供給手段により前記第２端子からデータ信号を前記素子基板に供給することが可能であることを特徴とする請求項１１に記載の記録装置。
13. 請求項１乃至８のいずれか１項に記載の素子基板を備えたことを特徴とする記録ヘッド。
14. 請求項１３に記載の記録ヘッドを有する記録装置。
15. 請求項１に記載の素子基板を有する記録ヘッドを備えた記録装置を制御する制御方法であって、
    前記メモリ素子及び前記記録素子のグループ及びブロックを選択するための選択信号を出力するときは、前記第１端子からクロック信号を供給し、当該クロック信号に同期して前記第２端子からデータ信号を前記素子基板に供給する第１供給工程と、
    前記選択信号により選択されたメモリ素子にデータを書き込むときは、前記切り替え信号により、前記スイッチ手段が前記第２端子と前記メモリ素子のメモリ制御信号とを接続するように切り替え、前記第２端子を介して前記パルス信号を前記素子基板に供給する第２供給工程と、
    を有することを特徴とする制御方法。
16. 請求項２に記載の素子基板を有する記録ヘッドを備えた記録装置を制御する制御方法であって、
    前記メモリ素子及び前記記録素子のグループ及びブロックを選択するための選択信号を出力するときは、前記第１端子からクロック信号を供給し、当該クロック信号に同期して前記第２端子からデータ信号を前記素子基板に供給する第１供給工程と、
    前記選択信号により選択されたメモリ素子にデータを書き込むときは、前記切り替え信号により、前記選択手段が前記第１端子と前記メモリ素子のメモリ制御信号とを接続するように選択させ、前記第１端子を介して前記パルス信号を前記素子基板に供給する第２供給工程と、
    を有することを特徴とする制御方法。
17. 請求項３に記載の素子基板を有する記録ヘッドを備えた記録装置を制御する制御方法であって、
    前記メモリ素子及び前記記録素子のグループ及びブロックを選択するための選択信号を出力するときは、前記第１端子からクロック信号を供給し、当該クロック信号に同期して前記第２端子からデータ信号を前記素子基板に供給する第１供給工程と、
    前記選択信号により選択されたメモリ素子にデータを書き込むときは、前記切り替え信号により、前記スイッチ手段が前記第１端子と前記メモリ素子のメモリ制御信号とを接続するように切り替え、前記第１端子を介して前記クロック信号を供給することで前記パルス信号を前記素子基板に供給する第２供給工程と、
    を有することを特徴とする制御方法。

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