KR20220135980A - 파이프회로를 사용하여 리드동작을 수행하기 위한 전자장치 - Google Patents

파이프회로를 사용하여 리드동작을 수행하기 위한 전자장치 Download PDF

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Abstract

전자장치는 리드동작 시 발생하는 제1 및 제2 출력제어신호를 토대로 선택적으로 발생하는 펄스를 포함하는 제1 및 제2 프리차지신호를 생성하는 프리차지제어회로 및 상기 제1 및 제2 프리차지신호에 의해 제1 및 제2 내부노드 중 어느 하나를 프리차지하고, 제1 및 제2 입력제어신호에 의해 내부데이터를 래치하며, 상기 제1 및 제2 출력제어신호에 의해 래치된 상기 내부데이터로부터 생성되는 데이터를 외부로 출력하는 데이터처리회로를 포함하되, 상기 데이터는 상기 제1 및 제2 내부노드 중 어느 하나를 통해 전달된 상기 내부데이터로부터 생성된다.

Description

파이프회로를 사용하여 리드동작을 수행하기 위한 전자장치{ELECRONIC DEVICE FOR PERFORMING READ OPERATION USING PIPE CIRCUIT}
본 발명은 파이프회로에 연결된 내부노드를 선택적으로 프리차지하여 리드동작을 수행하기 위한 전자장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 외부 칩 셋(chip set)으로부터 입력되는 명령에 따라 데이터의 읽기 및 쓰기 동작을 수행한다. 반도체 메모리 장치가 이러한 읽기 및 쓰기 동작을 수행하기 위해서는 내부에 다양한 회로들이 구비되어야 하며, 그 중에는 보다 많은 데이터를 효율적으로 제어하기 위한 파이프회로가 있다. 일반적으로, 파이프회로는 입력되는 복수개의 신호 각각을 원하는 타이밍에 저장하고, 원하는 타이밍에 각각 출력하도록 구성된 회로로서 반도체장치 내부에 포함되며, 내부 회로들 사이 또는 반도체장치의 외부장치와 반도체장치의 내부회로 사이의 신호 송수신을 대용량화시킬 수 있다.
본 발명은 리드동작 시 다수의 파이프회로에 연결된 내부노드들 중 사용되지 않는 내부노드를 전원전압 또는 접지전압 레벨로 프리차지하여 내부노드의 로딩을 감소하는 전자장치를 제공한다.
이를 위해 본 발명은 리드동작 시 발생하는 제1 및 제2 출력제어신호를 토대로 선택적으로 발생하는 펄스를 포함하는 제1 및 제2 프리차지신호를 생성하는 프리차지제어회로 및 상기 제1 및 제2 프리차지신호에 의해 제1 및 제2 내부노드 중 어느 하나를 프리차지하고, 제1 및 제2 입력제어신호에 의해 내부데이터를 래치하며, 상기 제1 및 제2 출력제어신호에 의해 래치된 상기 내부데이터로부터 생성되는 데이터를 외부로 출력하는 데이터처리회로를 포함하되, 상기 데이터는 상기 제1 및 제2 내부노드 중 어느 하나를 통해 전달된 상기 내부데이터로부터 생성되는 전자장치를 제공한다.
또한, 본 발명은 컬럼펄스의 펄스에 따라 순차적으로 발생하는 펄스를 포함하는 제1 및 제2 입력제어신호를 생성하고, 컬럼시프팅펄스의 펄스에 따라 순차적으로 발생하는 펄스를 포함하는 제1 및 제2 출력제어신호를 생성하는 파이프제어회로, 상기 제1 출력제어신호에 의해 발생하는 펄스를 포함하는 제2 프리차지신호를 생성한 이후 상기 제2 출력제어신호에 의해 발생하는 펄스를 포함하는 제1 프리차지신호를 생성하는 프리차지제어회로 및 상기 제2 프리차지신호의 펄스에 의해 제2 내부노드를 프리차지하고, 상기 제1 입력제어신호 및 상기 제1 출력제어신호에 의해 제1 내부데이터로부터 제1 데이터를 생성한 이후 상기 제1 프리차지신호의 펄스에 의해 상기 제1 내부노드를 프리차지하고, 상기 제2 입력제어신호 및 상기 제2 출력제어신호에 의해 제2 내부데이터로부터 제2 데이터를 생성하는 데이터처리회로를 포함하는 전자장치를 제공한다.
또한, 본 발명은 리드동작 시 선택적으로 발생하는 펄스를 포함하는 다수의 출력제어신호에 의해 다수의 프리차지신호를 생성하는 프리차지제어회로 및 다수의 파이프회로를 포함하고, 상기 다수의 프리차지신호에 의해 상기 다수의 파이프회로에 연결되는 다수의 내부노드를 선택적으로 프리차지하며, 상기 다수의 파이프회로는 다수의 입력제어신호 및 상기 다수의 출력제어신호에 의해 내부데이터를 상기 다수의 내부노드 중 어느 하나로 출력하고, 상기 다수의 내부노드의 로직레벨에 따라 데이터를 생성하여 외부로 출력하는 데이터처리회로를 포함하는 전자장치를 제공한다.
본 발명에 의하면 리드동작 시 다수의 파이프회로에 연결된 내부노드들 중 사용되지 않는 내부노드를 전원전압 또는 접지전압 레벨로 프리차지하여 내부노드의 로딩을 감소할 수 있다.
또한, 본 발명에 의하면 리드동작 시 다수의 파이프회로에 연결된 내부노드들 중 사용되지 않는 내부노드를 전원전압 또는 접지전압 레벨로 프리차지하여 내부노드의 로딩을 감소함으로써 데이터를 고속으로 출력할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 전자시스템에 포함된 전자장치의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 전자장치에 포함된 시프트회로의 구성을 도시한 블럭도이다.
도 4는 도 2에 도시된 전자장치에 포함된 파이프제어회로의 구성을 도시한 블럭도이다.
도 5는 도 4에 도시된 파이프제어회로에 포함된 입력제어회로의 구성을 도시한 도면이다.
도 6은 도 4에 도시된 파이프제어회로에 포함된 출력제어회로의 구성을 도시한 도면이다.
도 7은 도 2에 도시된 전자장치에 포함된 프리차지제어회로의 구성을 도시한 회로도이다.
도 8은 도 2에 도시된 전자장치에 포함된 데이터처리회로의 구성을 도시한 도면이다.
도 9는 도 8에 도시된 데이터처리회로에 포함된 제1 파이프회로의 구성을 도시한 회로도이다.
도 10 및 11은 본 발명의 일 실시예에 따른 전자시스템의 동작을 설명하기 위한 타이밍도이다.
도 12는 본 발명의 다른 실시예에 따른 전자시스템에 포함된 전자장치의 구성을 도시한 블럭도이다.
도 13은 도 12에 도시된 전자장치에 포함된 프리차지제어회로로의 구성을 도시한 회로도이다.
도 14는 도 12에 도시된 전자장치에 포함된 데이터처리회로의 구성을 도시한 도면이다.
도 15는 본 발명의 다른 실시예에 따른 전자시스템에 포함된 전자장치의 구성을 도시한 블럭도이다.
도 16은 도 15에 도시된 전자장치에 포함된 프리차지제어회로로의 구성을 도시한 회로도이다.
도 17은 도 15에 도시된 전자장치에 포함된 데이터처리회로의 구성을 도시한 도면이다.
도 18은 본 발명의 다른 실시예에 따른 전자시스템에 포함된 전자장치의 구성을 도시한 블럭도이다.
도 19는 도 18에 도시된 전자장치에 포함된 프리차지제어회로로의 구성을 도시한 회로도이다.
도 20은 도 18에 도시된 전자장치에 포함된 데이터처리회로의 구성을 도시한 도면이다.
도 21은 본 발명의 다른 실시예에 따른 전자시스템의 구성을 도시한 블럭도이다.
"기 설정된"이라는 용어는 프로세스나 알고리즘에서 매개변수를 사용할 때 매개변수의 수치가 미리 결정되어 있음을 의미한다. 매개변수의 수치는 실시예에 따라서 프로세스나 알고리즘이 시작할 때 설정되거나 프로세스나 알고리즘이 수행되는 구간 동안 설정될 수 있다.
다양한 구성요소들을 구별하는데 사용되는 "제1" 및 "제2" 등의 용어는 구성요소들에 의해 한정되지 않는다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 반대로 제2 구성요소는 제1 구성요소로 명명될 수 있다.
하나의 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 할 때 직접적으로 연결되거나 중간에 다른 구성요소를 매개로 연결될 수도 있다고 이해되어야 한다. 반면 "직접 연결되어" 및 "직접 접속되어"라는 기재는 하나의 구성요소가 다른 구성요소에 또 다른 구성요소를 사이에 두지 않고 직접 연결된다고 이해되어야 한다.
"로직하이레벨" 및 "로직로우레벨"은 신호들의 로직레벨들을 설명하기 위해 사용된다. "로직하이레벨"을 갖는 신호는 "로직로우레벨"을 갖는 신호와 구별된다. 예를 들어, 제1 전압을 갖는 신호가 "로직하이레벨"에 대응할 때 제2 전압을 갖는 신호는 "로직로우레벨"에 대응할 수 있다. 일 실시예에 따라 "로직하이레벨"은 "로직로우레벨"보다 큰 전압으로 설정될 수 있다. 한편, 신호들의 로직레벨들은 실시예에 따라서 다른 로직레벨 또는 반대의 로직레벨로 설정될 수 있다. 예를 들어, 로직하이레벨을 갖는 신호는 실시예에 따라서 로직로우레벨을 갖도록 설정될 수 있고, 로직로우레벨을 갖는 신호는 실시예에 따라서 로직하이레벨을 갖도록 설정될 수 있다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 전자시스템(100)은 컨트롤러(110) 및 전자장치(120)를 포함할 수 있다. 전자장치(120)는 파이프제어회로(230), 프리차지제어회로(240) 및 데이터처리회로(260)를 포함할 수 있다.
컨트롤러(110)는 제1 컨트롤핀(11), 제2 컨트롤핀(31) 및 제3 컨트롤핀(51)을 포함할 수 있다. 전자장치(120)는 제1 반도체핀(21), 제2 반도체핀(41) 및 제3 반도체핀(61)을 포함할 수 있다. 제1 전송라인(L11)은 제1 컨트롤핀(11) 및 제1 반도체핀(21) 사이에 연결될 수 있다. 제2 전송라인(L31)은 제2 컨트롤핀(31) 및 제2 반도체핀(41) 사이에 연결될 수 있다. 제3 전송라인(L51)은 제3 컨트롤핀(51) 및 제3 반도체핀(61) 사이에 연결될 수 있다. 컨트롤러(110)는 전자장치(120)를 제어하기 위해 클럭(CLK)을 제1 전송라인(L11)을 통해 전자장치(120)에 전송할 수 있다. 컨트롤러(110)는 반도체장치(120)를 제어하기 위해 커맨드어드레스(CA)를 제2 전송라인(L31)을 통해 전자장치(120)에 전송할 수 있다. 컨트롤러(110)는 제3 전송라인(L51)을 통해 전자장치(120)로부터 데이터(DATA)를 수신할 수 있다. 컨트롤러(110)는 리드동작을 수행하기 위한 클럭(CLK) 및 커맨드어드레스(CA)를 전자장치(120)로 출력할 수 있다. 커맨드어드레스(CA)는 클럭(CLK)에 포함된 홀수 펄스 또는 짝수 펄스에 동기 되어 연속적으로 출력될 수 있다.
파이프제어회로(230)는 클럭(CLK)에 동기 되어 입력되는 커맨드어드레스(CA)에 의해 리드동작 시 순차적으로 인에이블되는 제1 내지 제4 입력제어신호(도 2의 PIN<1:4>)를 생성할 수 있다. 파이프제어회로(230)는 클럭(CLK)에 동기 되어 입력되는 커맨드어드레스(CA)에 의해 리드동작 시 순차적으로 인에이블되는 제1 내지 제4 출력제어신호(도 2의 POUT<1:4>)를 생성할 수 있다.
프리차지제어회로(240)는 제1 내지 제4 출력제어신호(도 2의 POUT<1:4>)를 토대로 선택적으로 발생하는 펄스를 포함하는 제1 및 제2 프리차지신호(도 2의 PCG<1:2>)를 생성할 수 있다.
데이터처리회로(260)는 제1 및 제2 프리차지신호(도 2의 PCG<1:2>)에 의해 제1 및 제2 내부노드(도 8의 ND21,ND22) 중 어느 하나를 프리차지할 수 있다. 데이터처리회로(260)는 제1 내지 제4 입력제어신호(도 2의 PIN<1:4>)에 의해 내부데이터(도 2의 ID<1:N>)를 래치할 수 있다. 데이터처리회로(260)는 제1 내지 제4 출력제어신호(도 2의 POUT<1:4>)에 의해 래치된 내부데이터(도 2의 ID<1:N>)로부터 데이터(DATA)를 생성할 수 있다.
도 2에 도시된 바와 같이, 전자장치(120)는 컬럼펄스생성회로(210), 시프트회로(220), 파이프제어회로(230), 프리차지제어회로(240), 코어회로(250) 및 데이터처리회로(260)를 포함할 수 있다.
컬럼펄스생성회로(210)는 클럭(CLK)에 동기 되어 커맨드어드레스(CA<1:M>)를 토대로 컬럼펄스(AYP)를 생성할 수 있다. 컬럼펄스생성회로(210)는 클럭(CLK)에 동기 되어 입력되는 커맨드어드레스(CA<1:M>)가 리드동작을 수행하기 위한 로직레벨 조합인 경우 발생하는 펄스를 포함하는 컬럼펄스(AYP)를 생성할 수 있다. 컬럼펄스생성회로(210)는 클럭(CLK)에 동기 되어 입력되는 커맨드어드레스(CA<1:M>)를 디코딩하여 발생하는 펄스를 포함하는 컬럼펄스(AYP)를 생성할 수 있다. 커맨드어드레스(CA<1:M>)의 비트 수(M)는 실시예에 따라 다양한 비트 수로 설정될 수 있다.
시프트회로(220)는 클럭(CLK)에 동기 되어 컬럼펄스(AYP)를 레이턴시 구간만큼 지연하여 컬럼시프팅펄스(AYP_SFT)를 생성할 수 있다. 시프트회로(220)는 클럭(CLK)에 동기 되어 제1 내지 제4 레이턴시신호(RL<1:4>)에 의해 조절되는 지연량으로 컬럼펄스(AYP)를 지연하여 컬럼시프팅펄스(AYP_SFT)를 생성할 수 있다. 레이턴시 구간은 제1 내지 제M 커맨드어드레스(CA<1:M>)가 입력되는 시점부터 제1 내지 제N 내부데이터(ID<1:N>)가 출력되기 위한 구간으로 설정될 수 있다. 제1 내지 제4 레이턴시신호(RL<1:4>)는 레이턴시 구간을 설정하기 위한 신호로 설정될 수 있다. 제1 내지 제4 레이턴시신호(RL<1:4>)의 비트 수(4)는 실시예에 따라 다양하게 설정될 수 있다.
파이프제어회로(230)는 컬럼펄스(AYP)에 따라 순차적으로 발생하는 펄스를 포함하는 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성할 수 있다. 파이프제어회로(230)는 컬럼펄스(AYP)의 펄스가 입력될 때 마다 순차적으로 발생하는 펄스를 포함하는 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성할 수 있다. 예를 들어, 파이프제어회로(230)는 컬럼펄스(AYP)의 펄스가 1회 입력되는 경우 발생하는 펄스를 포함하는 제1 입력제어신호(PIN<1>)를 생성할 수 있다. 파이프제어회로(230)는 컬럼펄스(AYP)의 펄스가 2회 입력되는 경우 발생하는 펄스를 포함하는 제2 입력제어신호(PIN<2>)를 생성할 수 있다. 파이프제어회로(230)는 제4 입력제어신호(PIN<4>)의 펄스가 생성된 이후 컬럼펄스(AYP)의 펄스가 입력되는 경우 발생하는 펄스를 포함하는 제1 입력제어신호(PIN<1>)를 생성할 수 있다.
파이프제어회로(230)는 컬럼시프팅펄스(AYP_SFT)에 따라 순차적으로 발생하는 펄스를 포함하는 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성할 수 있다. 파이프제어회로(230)는 컬럼시프팅펄스(AYP_SFT)의 펄스가 입력될 때 마다 순차적으로 발생하는 펄스를 포함하는 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성할 수 있다. 예를 들어, 파이프제어회로(230)는 컬럼시프팅펄스(AYP_SFT)의 펄스가 1회 입력되는 경우 발생하는 펄스를 포함하는 제1 출력제어신호(POUT<1>)를 생성할 수 있다. 파이프제어회로(230)는 컬럼시프팅펄스(AYP_SFT)의 펄스가 2회 입력되는 경우 발생하는 펄스를 포함하는 제2 출력제어신호(POUT<2>)를 생성할 수 있다. 파이프제어회로(230)는 제4 출력제어신호(POUT<4>)의 펄스가 생성된 이후 컬럼시프팅펄스(AYP_SFT)의 펄스가 입력되는 경우 발생하는 펄스를 포함하는 제1 출력제어신호(POUT<1>)를 생성할 수 있다.
프리차지제어회로(240)는 제1 내지 제4 출력제어신호(POUT<1:4>)를 토대로 선택적으로 발생하는 펄스를 포함하는 제1 및 제2 프리차지신호(PCG<1:2>)를 생성할 수 있다. 프리차지제어회로(240)는 제3 및 제4 출력제어신호(POUT<3:4>)를 토대로 발생하는 펄스를 포함하는 제1 프리차지신호(PCG<1>)를 생성할 수 있다. 프리차지제어회로(240)는 제1 및 제2 출력제어신호(POUT<1:2>)를 토대로 발생하는 펄스를 포함하는 제2 프리차지신호(PCG<2>)를 생성할 수 있다.
코어회로(250)는 다수의 메모리셀(미도시)을 포함하는 일반적인 메모리회로로 구현될 수 있다. 코어회로(250)는 리드동작 시 컬럼펄스(AYP)의 펄스에 의해 내부에 저장된 내부데이터(ID<1:N>)를 출력할 수 있다. 코어회로(250)는 리드동작 시 내부데이터(ID<1:N>)를 출력하도록 구현되어 있지만 라이트동작 시 내부데이터(ID<1:N>)를 저장하도록 구현될 수 있다. 내부데이터(ID<1:N>)의 비트 수(N)는 실시예에 따라 다양한 비트 수로 설정될 수 있다.
데이터처리회로(260)는 제1 및 제2 프리차지신호(PCG<1:2>)에 의해 제1 및 제2 내부노드(도 8의 ND21,ND22) 중 어느 하나를 프리차지할 수 있다. 데이터처리회로(260)는 제1 및 제2 프리차지신호(PCG<1:2>)에 의해 제1 및 제2 내부노드(도 8의 ND21,ND22) 중 어느 하나를 전원전압(VDD) 레벨로 프리차지할 수 있다. 데이터처리회로(260)는 제1 내지 제4 입력제어신호(PIN<1:4>)에 의해 내부데이터(ID<1:N>)를 래치할 수 있다. 데이터처리회로(260)는 제1 내지 제4 출력제어신호(POUT<1:4>)에 의해 래치된 내부데이터(ID<1:N>)로부터 데이터(DATA<1:N>)를 생성할 수 있다. 데이터처리회로(260)는 데이터(DATA<1:N>)를 컨트롤러(110)로 출력할 수 있다. 데이터(DATA<1:N>)의 비트 수(N)는 실시예에 따라 다양한 비트 수로 설정될 수 있다. 내부데이터(ID<1:N>)와 데이터(DATA<1:N>)는 동일한 비트 수(N)으로 설정될 수 있다.
도 3에 도시된 바와 같이, 시프트회로(220)는 제1 시프팅신호생성회로(221), 제2 시프팅신호생성회로(222), 제3 시프팅신호생성회로(223), 제4 시프팅신호생성회로(224) 및 멀티플랙서(225)를 포함할 수 있다.
제1 시프팅신호생성회로(221)는 플립플롭으로 구현될 수 있다. 제1 시프팅신호생성회로(221)는 컬럼펄스(AYP)를 클럭(CLK)의 한 주기만큼 지연하여 제1 시프팅신호(SFT<1>)를 생성할 수 있다.
제2 시프팅신호생성회로(222)는 플립플롭으로 구현될 수 있다. 제2 시프팅신호생성회로(222)는 제1 시프팅신호(SFT<1>)를 클럭(CLK)의 한 주기만큼 지연하여 제2 시프팅신호(SFT<2>)를 생성할 수 있다.
제3 시프팅신호생성회로(223)는 플립플롭으로 구현될 수 있다. 제3 시프팅신호생성회로(223)는 제2 시프팅신호(SFT<2>)를 클럭(CLK)의 한 주기만큼 지연하여 제3 시프팅신호(SFT<3>)를 생성할 수 있다.
제4 시프팅신호생성회로(224)는 플립플롭으로 구현될 수 있다. 제4 시프팅신호생성회로(224)는 제3 시프팅신호(SFT<3>)를 클럭(CLK)의 한 주기만큼 지연하여 제4 시프팅신호(SFT<4>)를 생성할 수 있다.
멀티플랙서(225)는 제1 내지 제4 레이턴시신호(RL<1:4>)의 로직레벨 조합에 따라 제1 내지 제4 시프팅신호(SFT<1:4>) 중 어느 하나를 컬럼시프팅펄스(AYP_SFT)로 출력할 수 있다. 멀티플랙서(225)는 제1 레이턴시신호(RL<1>)가 로직하이레벨로 입력되는 경우 제1 시프팅신호(SFT<1>)를 컬럼시프팅펄스(AYP_SFT)로 출력할 수 있다. 멀티플랙서(225)는 제2 레이턴시신호(RL<2>)가 로직하이레벨로 입력되는 경우 제2 시프팅신호(SFT<2>)를 컬럼시프팅펄스(AYP_SFT)로 출력할 수 있다. 멀티플랙서(225)는 제3 레이턴시신호(RL<3>)가 로직하이레벨로 입력되는 경우 제3 시프팅신호(SFT<3>)를 컬럼시프팅펄스(AYP_SFT)로 출력할 수 있다. 멀티플랙서(225)는 제4 레이턴시신호(RL<4>)가 로직하이레벨로 입력되는 경우 제4 시프팅신호(SFT<4>)를 컬럼시프팅펄스(AYP_SFT)로 출력할 수 있다. 제1 내지 제4 레이턴시신호(RL<1:4>)의 비트 수는 4 비트로 설정되어 있지만 다양한 레이턴시 구간을 설정하기 위하여 다양한 비트 수로 설정될 수 있다.
도 4에 도시된 바와 같이, 파이프제어회로(230)는 입력제어회로(310) 및 출력제어회로(320)를 포함할 수 있다.
입력제어회로(310)는 컬럼펄스(AYP)의 펄스에 따라 순차적으로 발생하는 펄스를 포함하는 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성할 수 있다. 입력제어회로(310)는 컬럼펄스(AYP)의 펄스가 1회 입력되는 경우 발생하는 펄스를 포함하는 제1 입력제어신호(PIN<1>)를 생성할 수 있다. 입력제어회로(310)는 컬럼펄스(AYP)의 펄스가 2회 입력되는 경우 발생하는 펄스를 포함하는 제2 입력제어신호(PIN<2>)를 생성할 수 있다. 입력제어회로(310)는 컬럼펄스(AYP)의 펄스가 3회 입력되는 경우 발생하는 펄스를 포함하는 제3 입력제어신호(PIN<3>)를 생성할 수 있다. 입력제어회로(310)는 컬럼펄스(AYP)의 펄스가 4회 입력되는 경우 발생하는 펄스를 포함하는 제4 입력제어신호(PIN<4>)를 생성할 수 있다. 입력제어회로(310)는 컬럼펄스(AYP)의 펄스가 5회 입력되는 경우 발생하는 펄스를 포함하는 제1 입력제어신호(PIN<1>)를 생성할 수 있다.
출력제어회로(320)는 컬럼시프팅펄스(AYP_SFT)의 펄스에 따라 순차적으로 발생하는 펄스를 포함하는 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성할 수 있다. 출력제어회로(320)는 컬럼시프팅펄스(AYP_SFT)의 펄스가 1회 입력되는 경우 발생하는 펄스를 포함하는 제1 출력제어신호(POUT<1>)를 생성할 수 있다. 출력제어회로(320)는 컬럼시프팅펄스(AYP_SFT)의 펄스가 2회 입력되는 경우 발생하는 펄스를 포함하는 제2 출력제어신호(POUT<2>)를 생성할 수 있다. 출력제어회로(320)는 컬럼시프팅펄스(AYP_SFT)의 펄스가 3회 입력되는 경우 발생하는 펄스를 포함하는 제3 출력제어신호(POUT<3>)를 생성할 수 있다. 출력제어회로(320)는 컬럼시프팅펄스(AYP_SFT)의 펄스가 4회 입력되는 경우 발생하는 펄스를 포함하는 제4 출력제어신호(POUT<4>)를 생성할 수 있다. 출력제어회로(320)는 컬럼시프팅펄스(AYP_SFT)의 펄스가 5회 입력되는 경우 발생하는 펄스를 포함하는 제1 출력제어신호(POUT<1>)를 생성할 수 있다.
도 5에 도시된 바와 같이, 입력제어회로(310)는 전치입력신호생성회로(311) 및 입력제어신호생성회로(312)를 포함할 수 있다.
전치입력신호생성회로(311)는 플립플롭들(311_1,311_2,311_3,311_4)이 직렬로 연결될 수 있다. 플립플롭(311_1)은 컬럼펄스(AYP)의 펄스가 입력되는 경우 제4 전치입력신호(PI<4>)를 제1 전치입력신호(PI<1>)로 출력할 수 있다. 플립플롭(311_2)은 컬럼펄스(AYP)의 펄스가 입력되는 경우 제1 전치입력신호(PI<1>)를 제2 전치입력신호(PI<2>)로 출력할 수 있다. 플립플롭(311_3)은 컬럼펄스(AYP)의 펄스가 입력되는 경우 제2 전치입력신호(PI<2>)를 제3 전치입력신호(PI<3>)로 출력할 수 있다. 플립플롭(311_4)은 컬럼펄스(AYP)의 펄스가 입력되는 경우 제3 전치입력신호(PI<3>)를 제4 전치입력신호(PI<4>)로 출력할 수 있다. 제1 내지 제4 전치입력신호(PI<1:4>) 중 제4 전치입력신호(PI<4>)는 초기화동작 시 로직하이레벨로 생성될 수 있다.
전치입력신호생성회로(311)는 컬럼펄스(AYP)의 펄스가 입력될 때 마다 순차적으로 인에이블되는 제1 내지 제4 전치입력신호(PI<1:4>)를 생성할 수 있다.
입력제어신호생성회로(312)는 낸드게이트들(312_1,312_3,312_5,312_7) 및 인버터들(312_2,312_4,312_6,312_8)로 구현될 수 있다.
낸드게이트(312_1) 및 인버터(312_2)는 제1 전치입력신호(PI<1>) 및 컬럼펄스(AYP)를 논리곱 연산을 수행하여 제1 입력제어신호(PIN<1>)를 생성할 수 있다. 낸드게이트(312_1) 및 인버터(312_2)는 제1 전치입력신호(PI<1>)가 로직하이레벨로 입력되는 구간 동안 컬럼펄스(AYP)의 펄스가 입력되는 경우 발생하는 펄스를 포함하는 제1 입력제어신호(PIN<1>)를 생성할 수 있다.
낸드게이트(312_3) 및 인버터(312_4)는 제2 전치입력신호(PI<2>) 및 컬럼펄스(AYP)를 논리곱 연산을 수행하여 제2 입력제어신호(PIN<2>)를 생성할 수 있다. 낸드게이트(312_3) 및 인버터(312_4)는 제2 전치입력신호(PI<2>)가 로직하이레벨로 입력되는 구간 동안 컬럼펄스(AYP)의 펄스가 입력되는 경우 발생하는 펄스를 포함하는 제2 입력제어신호(PIN<2>)를 생성할 수 있다.
낸드게이트(312_5) 및 인버터(312_6)는 제3 전치입력신호(PI<3>) 및 컬럼펄스(AYP)를 논리곱 연산을 수행하여 제3 입력제어신호(PIN<3>)를 생성할 수 있다. 낸드게이트(312_5) 및 인버터(312_6)는 제3 전치입력신호(PI<3>)가 로직하이레벨로 입력되는 구간 동안 컬럼펄스(AYP)의 펄스가 입력되는 경우 발생하는 펄스를 포함하는 제3 입력제어신호(PIN<3>)를 생성할 수 있다.
낸드게이트(312_7) 및 인버터(312_8)는 제4 전치입력신호(PI<4>) 및 컬럼펄스(AYP)를 논리곱 연산을 수행하여 제4 입력제어신호(PIN<4>)를 생성할 수 있다. 낸드게이트(312_7) 및 인버터(312_8)는 제4 전치입력신호(PI<4>)가 로직하이레벨로 입력되는 구간 동안 컬럼펄스(AYP)의 펄스가 입력되는 경우 발생하는 펄스를 포함하는 제4 입력제어신호(PIN<4>)를 생성할 수 있다.
입력제어신호생성회로(312)는 컬럼펄스(AYP)의 펄스가 입력될 때 마다 순차적으로 발생하는 펄스를 포함하는 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성할 수 있다.
도 6에 도시된 바와 같이, 출력제어회로(320)는 전치출력신호생성회로(321) 및 출력제어신호생성회로(322)를 포함할 수 있다.
전치출력신호생성회로(321)는 플립플롭들(321_1,321_2,321_3,321_4)이 직렬로 연결될 수 있다. 플립플롭(321_1)은 컬럼시프팅펄스(AYP_SFT)의 펄스가 입력되는 경우 제4 전치출력신호(PO<4>)를 제1 전치출력신호(PO<1>)로 출력할 수 있다. 플립플롭(321_2)은 컬럼시프팅펄스(AYP_SFT)의 펄스가 입력되는 경우 제1 전치출력신호(PO<1>)를 제2 전치출력신호(PO<2>)로 출력할 수 있다. 플립플롭(321_3)은 컬럼시프팅펄스(AYP_SFT)의 펄스가 입력되는 경우 제2 전치출력신호(PO<2>)를 제3 전치출력신호(PO<3>)로 출력할 수 있다. 플립플롭(321_4)은 컬럼시프팅펄스(AYP_SFT)의 펄스가 입력되는 경우 제3 전치출력신호(PO<3>)를 제4 전치출력신호(PO<4>)로 출력할 수 있다. 제1 내지 제4 전치출력신호(PO<1:4>) 중 제4 전치출력신호(PO<4>)는 초기화동작 시 로직하이레벨로 생성될 수 있다.
전치출력신호생성회로(321)는 컬럼시프팅펄스(AYP_SFT)의 펄스가 입력될 때 마다 순차적으로 인에이블되는 제1 내지 제4 전치출력신호(PO<1:4>)를 생성할 수 있다.
출력제어신호생성회로(322)는 낸드게이트들(322_1,322_3,322_5,322_7) 및 인버터들(322_2,322_4,322_6,322_8)로 구현될 수 있다.
낸드게이트(322_1) 및 인버터(322_2)는 제1 전치출력신호(PO<1>) 및 컬럼시프팅펄스(AYP_SFT)를 논리곱 연산을 수행하여 제1 출력제어신호(POUT<1>)를 생성할 수 있다. 낸드게이트(322_1) 및 인버터(322_2)는 제1 전치출력신호(PO<1>)가 로직하이레벨로 입력되는 구간 동안 컬럼시프팅펄스(AYP_SFT)의 펄스가 입력되는 경우 발생하는 펄스를 포함하는 제1 출력제어신호(POUT<1>)를 생성할 수 있다.
낸드게이트(322_3) 및 인버터(322_4)는 제2 전치출력신호(PO<2>) 및 컬럼시프팅펄스(AYP_SFT)를 논리곱 연산을 수행하여 제2 출력제어신호(POUT<2>)를 생성할 수 있다. 낸드게이트(322_3) 및 인버터(322_4)는 제2 전치출력신호(PO<2>)가 로직하이레벨로 입력되는 구간 동안 컬럼시프팅펄스(AYP_SFT)의 펄스가 입력되는 경우 발생하는 펄스를 포함하는 제2 출력제어신호(POUT<2>)를 생성할 수 있다.
낸드게이트(322_5) 및 인버터(322_6)는 제3 전치출력신호(PO<3>) 및 컬럼시프팅펄스(AYP_SFT)를 논리곱 연산을 수행하여 제3 출력제어신호(POUT<3>)를 생성할 수 있다. 낸드게이트(322_5) 및 인버터(322_6)는 제3 전치출력신호(PO<3>)가 로직하이레벨로 입력되는 구간 동안 컬럼시프팅펄스(AYP_SFT)의 펄스가 입력되는 경우 발생하는 펄스를 포함하는 제3 출력제어신호(POUT<3>)를 생성할 수 있다.
낸드게이트(322_7) 및 인버터(322_8)는 제4 전치출력신호(PO<4>) 및 컬럼시프팅펄스(AYP_SFT)를 논리곱 연산을 수행하여 제4 출력제어신호(POUT<4>)를 생성할 수 있다. 낸드게이트(322_7) 및 인버터(322_8)는 제4 전치출력신호(PO<4>)가 로직하이레벨로 입력되는 구간 동안 컬럼시프팅펄스(AYP_SFT)의 펄스가 입력되는 경우 발생하는 펄스를 포함하는 제4 출력제어신호(POUT<4>)를 생성할 수 있다.
출력제어신호생성회로(322)는 컬럼시프팅펄스(AYP_SFT)의 펄스가 입력될 때 마다 순차적으로 발생하는 펄스를 포함하는 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성할 수 있다.
도 7에 도시된 바와 같이, 프리차지제어회로(240)는 노어게이트들(240_1,240_2)로 구현될 수 있다.
노어게이트(240_1)는 제3 출력제어신호(POUT<3>) 및 제4 출력제어신호(POUT<4>)를 부정 논리합 연산을 수행하여 제1 프리차지신호(PCG<1>)를 생성할 수 있다. 노어게이트(240_1)는 제3 출력제어신호(POUT<3>) 및 제4 출력제어신호(POUT<4>) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직로우레벨의 제1 프리차지신호(PCG<1>)를 생성할 수 있다. 노어게이트(240_1)는 제3 출력제어신호(POUT<3>) 및 제4 출력제어신호(POUT<4>)가 모두 로직로우레벨로 입력되는 경우 로직하이레벨의 제1 프리차지신호(PCG<1>)를 생성할 수 있다.
노어게이트(240_2)는 제1 출력제어신호(POUT<1>) 및 제2 출력제어신호(POUT<2>)를 부정 논리합 연산을 수행하여 제2 프리차지신호(PCG<2>)를 생성할 수 있다. 노어게이트(240_2)는 제1 출력제어신호(POUT<1>) 및 제2 출력제어신호(POUT<2>) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직로우레벨의 제2 프리차지신호(PCG<2>)를 생성할 수 있다. 노어게이트(240_2)는 제1 출력제어신호(POUT<1>) 및 제2 출력제어신호(POUT<2>)가 모두 로직로우레벨로 입력되는 경우 로직하이레벨의 제2 프리차지신호(PCG<2>)를 생성할 수 있다.
도 8에 도시된 바와 같이, 데이터처리회로(260)는 제1 파이프회로(261), 제2 파이프회로(262), 제3 파이프회로(263), 제4 파이프회로(264) 및 데이터출력회로(265)를 포함할 수 있다.
제1 파이프회로(261)는 제1 입력제어신호(PIN<1>)의 펄스에 의해 내부데이터(ID<1:N>)를 래치할 수 있다. 제1 파이프회로(261)는 제1 출력제어신호(POUT<1>)의 펄스에 의해 래치된 내부데이터(ID<1:N>)를 제1 내부노드(ND21)로 출력할 수 있다. 제1 내부노드(ND21)에 실린 내부데이터(ID<1:N>)는 제1 래치데이터(LD1<1:N>)로 설정될 수 있다.
제2 파이프회로(262)는 제2 입력제어신호(PIN<2>)의 펄스에 의해 내부데이터(ID<1:N>)를 래치할 수 있다. 제2 파이프회로(262)는 제2 출력제어신호(POUT<2>)의 펄스에 의해 래치된 내부데이터(ID<1:N>)를 제1 내부노드(ND21)로 출력할 수 있다. 제1 내부노드(ND21)에 실린 내부데이터(ID<1:N>)는 제1 래치데이터(LD1<1:N>)로 설정될 수 있다.
제3 파이프회로(263)는 제3 입력제어신호(PIN<3>)의 펄스에 의해 내부데이터(ID<1:N>)를 래치할 수 있다. 제3 파이프회로(263)는 제3 출력제어신호(POUT<3>)의 펄스에 의해 래치된 내부데이터(ID<1:N>)를 제2 내부노드(ND22)로 출력할 수 있다. 제2 내부노드(ND22)에 실린 내부데이터(ID<1:N>)는 제2 래치데이터(LD2<1:N>)로 설정될 수 있다.
제4 파이프회로(264)는 제4 입력제어신호(PIN<4>)의 펄스에 의해 내부데이터(ID<1:N>)를 래치할 수 있다. 제4 파이프회로(264)는 제4 출력제어신호(POUT<4>)의 펄스에 의해 래치된 내부데이터(ID<1:N>)를 제2 내부노드(ND22)로 출력할 수 있다. 제2 내부노드(ND22)에 실린 내부데이터(ID<1:N>)는 제2 래치데이터(LD2<1:N>)로 설정될 수 있다.
데이터출력회로(265)는 제1 프리차지소자(265_1), 제2 프리차지소자(265_2) 및 논리소자(265_3)로 구현될 수 있다.
제1 프리차지소자(265_1)는 전원전압(VDD)과 제1 내부노드(ND21) 사이에 위치하는 PMOS 트랜지스터로 구현될 수 있다. 제1 프리차지소자(265_1)는 제1 프리차지신호(PCG<1>)가 로직로우레벨로 입력되는 경우 턴온되어 제1 내부노드(ND21)를 전원전압(VDD) 레벨로 프리차지할 수 있다. 제1 프리차지소자(265_1)는 제1 프리차지신호(PCG<1>)가 로직하이레벨로 입력되는 경우 턴오프될 수 있다.
제2 프리차지소자(265_2)는 전원전압(VDD)과 제2 내부노드(ND22) 사이에 위치하는 PMOS 트랜지스터로 구현될 수 있다. 제2 프리차지소자(265_2)는 제2 프리차지신호(PCG<2>)가 로직로우레벨로 입력되는 경우 턴온되어 제2 내부노드(ND22)를 전원전압(VDD) 레벨로 프리차지할 수 있다. 제2 프리차지소자(265_2)는 제2 프리차지신호(PCG<2>)가 로직하이레벨로 입력되는 경우 턴오프될 수 있다.
논리소자(265_3)는 낸드게이트로 구현될 수 있다. 논리소자(265_3)는 제1 내부노드(ND21) 및 제2 내부노드(ND22)의 로직레벨에 따라 데이터(DATA<1:N>)를 생성할 수 있다. 논리소자(265_3)는 제1 내부노드(ND21)가 전원전압(VDD) 레벨로 프리차지되는 경우 제2 내부노드(ND22)에 실린 제2 래치데이터(LD2<1:N>)를 반전 버퍼링하여 데이터(DATA<1:N>)를 생성할 수 있다. 논리소자(265_3)는 제2 내부노드(ND22)가 전원전압(VDD) 레벨로 프리차지되는 경우 제1 내부노드(ND21)에 실린 제1 래치데이터(LD1<1:N>)를 반전 버퍼링하여 데이터(DATA<1:N>)를 생성할 수 있다.
도 9에 도시된 바와 같이, 제1 파이프회로(261)는 인버터들(261_1,261_2,261_3,261_4,261_5,261_6)로 구현될 수 있다.
인버터(261_1)는 제1 입력제어신호(PIN<1>)를 반전 버퍼링하여 출력할 수 있다.
인버터(261_2)는 제1 입력제어신호(PIN<1>)가 로직하이레벨로 입력되는 구간 동안 턴온되어 내부데이터(ID<1:N>)를 수신하고, 내부데이터(ID<1:N>)를 반전 버피링하여 출력할 수 있다.
인버터들(261_3,261_4)는 인버터(261_2)의 출력신호를 반전 버퍼링하여 출력하고, 인버터(261_2)의 출력신호를 래치할 수 있다.
인버터(261_5)는 제1 출력제어신호(POUT<1>)를 반전 버퍼링하여 출력할 수 있다.
인버터(261_6)는 제1 출력제어신호(POUT<1>)가 로직하이레벨로 입력되는 구간 동안 턴온되어 인버터(261_3)의 출력신호를 반전 버피링하여 제1 래치데이터(LD1<1:N>)로 출력할 수 있다. 인버터(261_6)는 제1 래치데이터(LD1<1:N>)를 제1 내부노드(도 8의 ND21)로 출력할 수 있다.
한편, 도 9에 도시된 제1 파이프회로(261)는 설명의 편의상 하나의 회로로 도시되어 있지만 내부데이터(ID<1:N>) 및 제1 래치데이터(LD1<1:N>)의 비트 수와 동일한 N개의 회로로 구현될 수 있다.
도 8에 도시된 제2 내지 제3 파이프회로(262,263,264)는 도 9에 도시된 제1 파이프회로(261)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 10 및 11을 참고하여 본 발명의 일 실시예에 따른 전자시스템(100)의 동작을 설명하되, 리드동작이 4회 연속으로 수행되는 동작을 예를 들어 설명하면 다음과 같다.
T1 시점에, 컨트롤러(100)는 제1 리드동작(RD1)을 수행하기 위한 커맨드어드레스(CA<1:M>)를 출력한다.
T2 시점에, 컬럼펄스생성회로(210)는 클럭(CLK)에 동기 되어 제1 리드동작(RD1)을 수행하기 위한 커맨드어드레스(CA<1:M>)를 토대로 컬럼펄스(AYP)를 생성한다.
파이프제어회로(230)는 컬럼펄스(AYP)에 따라 발생하는 펄스를 포함하는 제1 입력제어신호(PIN<1>)를 생성한다.
코어회로(250)는 컬럼펄스(AYP)의 펄스에 의해 내부에 저장된 내부데이터(ID<1:N>)를 출력한다. 이때, 내부데이터(ID<1:N>)는 제1 리드동작(RD1)을 위한 내부데이터(ID<1:N>)로 설정된다.
데이터처리회로(260)는 제1 입력제어신호(PIN<1>)에 의해 내부데이터(ID<1:N>)를 래치한다.
T3 시점에, 컨트롤러(100)는 제2 리드동작(RD2)을 수행하기 위한 커맨드어드레스(CA<1:M>)를 출력한다.
시프트회로(220)는 클럭(CLK)에 동기 되어 T2 시점의 컬럼펄스(AYP)를 레이턴시 구간만큼 지연하여 컬럼시프팅펄스(AYP_SFT)를 생성한다.
파이프제어회로(230)는 컬럼시프팅펄스(AYP_SFT)에 의해 발생하는 펄스를 포함하는 제1 출력제어신호(POUT<1>)를 생성한다.
프리차지제어회로(240)는 제1 출력제어신호(POUT<1>)를 토대로 발생하는 펄스를 포함하는 제2 프리차지신호(PCG<2>)를 생성한다.
데이터처리회로(260)는 제2 프리차지신호(PCG<2>)에 의해 제2 내부노드(ND22)를 전원전압(VDD) 레벨로 프리차지한다. 데이터처리회로(260)는 제1 출력제어신호(POUT<1>)에 의해 래치된 내부데이터(ID<1:N>)를 제1 내부노드(ND21)로 출력한다. 이때, 제1 내부노드(ND21)에 실린 내부데이터(ID<1:N>)는 제1 래치데이터(LD1<1:N>)로 설정되고, 제1 래치데이터(LD1<1:N>)는 제1 리드동작(RD1)을 위한 제1 래치데이터(LD1<1:N>)로 설정된다. 데이터처리회로(260)는 제2 내부노드(ND22)가 전원전압(VDD) 레벨로 프리차지(VDD PRE-CHARGE)되어 전원전압(VDD) 레벨의 제2 래치데이터(LD2<1:N>)를 생성한다. 데이터처리회로(260)는 전원전압(VDD) 레벨의 제2 내부노드(ND22)의 로직레벨에 따라 제1 래치데이터(LD1<1:N>)로부터 데이터(DATA<1:N>)를 생성한다. 데이터처리회로(260)는 데이터(DATA<1:N>)를 컨트롤러(110)로 출력한다. 이때, 데이터(DATA<1:N>)는 제1 리드동작(RD1)을 위한 데이터(DATA<1:N>)로 설정된다.
T4 시점에, 컬럼펄스생성회로(210)는 클럭(CLK)에 동기 되어 제2 리드동작(RD2)을 수행하기 위한 커맨드어드레스(CA<1:M>)를 토대로 컬럼펄스(AYP)를 생성한다.
파이프제어회로(230)는 컬럼펄스(AYP)에 따라 발생하는 펄스를 포함하는 제2 입력제어신호(PIN<2>)를 생성한다.
코어회로(250)는 컬럼펄스(AYP)의 펄스에 의해 내부에 저장된 내부데이터(ID<1:N>)를 출력한다. 이때, 내부데이터(ID<1:N>)는 제2 리드동작(RD2)을 위한 내부데이터(ID<1:N>)로 설정된다.
데이터처리회로(260)는 제2 입력제어신호(PIN<2>)에 의해 내부데이터(ID<1:N>)를 래치한다.
T5 시점에, 컨트롤러(100)는 제3 리드동작(RD3)을 수행하기 위한 커맨드어드레스(CA<1:M>)를 출력한다.
시프트회로(220)는 클럭(CLK)에 동기 되어 T4 시점의 컬럼펄스(AYP)를 레이턴시 구간만큼 지연하여 컬럼시프팅펄스(AYP_SFT)를 생성한다.
파이프제어회로(230)는 컬럼시프팅펄스(AYP_SFT)에 의해 발생하는 펄스를 포함하는 제2 출력제어신호(POUT<2>)를 생성한다.
프리차지제어회로(240)는 제2 출력제어신호(POUT<2>)를 토대로 발생하는 펄스를 포함하는 제2 프리차지신호(PCG<2>)를 생성한다.
데이터처리회로(260)는 제2 프리차지신호(PCG<2>)에 의해 제2 내부노드(ND22)를 전원전압(VDD) 레벨로 프리차지한다. 데이터처리회로(260)는 제2 출력제어신호(POUT<2>)에 의해 래치된 내부데이터(ID<1:N>)를 제1 내부노드(ND21)로 출력한다. 이때, 제1 내부노드(ND21)에 실린 내부데이터(ID<1:N>)는 제1 래치데이터(LD1<1:N>)로 설정되고, 제1 래치데이터(LD1<1:N>)는 제2 리드동작(RD2)을 위한 제1 래치데이터(LD1<1:N>)로 설정된다. 데이터처리회로(260)는 제2 내부노드(ND22)가 전원전압(VDD) 레벨로 프리차지(VDD PRE-CHARGE)되어 전원전압(VDD) 레벨의 제2 래치데이터(LD2<1:N>)를 생성한다. 데이터처리회로(260)는 전원전압(VDD) 레벨의 제2 내부노드(ND22)의 로직레벨에 따라 제1 래치데이터(LD1<1:N>)로부터 데이터(DATA<1:N>)를 생성한다. 데이터처리회로(260)는 데이터(DATA<1:N>)를 컨트롤러(110)로 출력한다. 이때, 데이터(DATA<1:N>)는 제2 리드동작(RD2)을 위한 데이터(DATA<1:N>)로 설정된다.
T6 시점에, 컬럼펄스생성회로(210)는 클럭(CLK)에 동기 되어 제3 리드동작(RD3)을 수행하기 위한 커맨드어드레스(CA<1:M>)를 토대로 컬럼펄스(AYP)를 생성한다.
파이프제어회로(230)는 컬럼펄스(AYP)에 따라 발생하는 펄스를 포함하는 제3 입력제어신호(PIN<3>)를 생성한다.
코어회로(250)는 컬럼펄스(AYP)의 펄스에 의해 내부에 저장된 내부데이터(ID<1:N>)를 출력한다. 이때, 내부데이터(ID<1:N>)는 제3 리드동작(RD3)을 위한 내부데이터(ID<1:N>)로 설정된다.
데이터처리회로(260)는 제3 입력제어신호(PIN<3>)에 의해 내부데이터(ID<1:N>)를 래치한다.
T7 시점에, 컨트롤러(100)는 제4 리드동작(RD4)을 수행하기 위한 커맨드어드레스(CA<1:M>)를 출력한다.
시프트회로(220)는 클럭(CLK)에 동기 되어 T6 시점의 컬럼펄스(AYP)를 레이턴시 구간만큼 지연하여 컬럼시프팅펄스(AYP_SFT)를 생성한다.
파이프제어회로(230)는 컬럼시프팅펄스(AYP_SFT)에 의해 발생하는 펄스를 포함하는 제3 출력제어신호(POUT<3>)를 생성한다.
프리차지제어회로(240)는 제3 출력제어신호(POUT<3>)를 토대로 발생하는 펄스를 포함하는 제1 프리차지신호(PCG<1>)를 생성한다.
데이터처리회로(260)는 제1 프리차지신호(PCG<1>)에 의해 제1 내부노드(ND21)를 전원전압(VDD) 레벨로 프리차지한다. 데이터처리회로(260)는 제3 출력제어신호(POUT<3>)에 의해 래치된 내부데이터(ID<1:N>)를 제2 내부노드(ND22)로 출력한다. 이때, 제2 내부노드(ND22)에 실린 내부데이터(ID<1:N>)는 제2 래치데이터(LD2<1:N>)로 설정되고, 제2 래치데이터(LD2<1:N>)는 제3 리드동작(RD3)을 위한 제2 래치데이터(LD2<1:N>)로 설정된다. 데이터처리회로(260)는 제1 내부노드(ND21)가 전원전압(VDD) 레벨로 프리차지(VDD PRE-CHARGE)되어 전원전압(VDD) 레벨의 제1 래치데이터(LD1<1:N>)를 생성한다. 데이터처리회로(260)는 전원전압(VDD) 레벨의 제1 내부노드(ND21)의 로직레벨에 따라 제2 래치데이터(LD2<1:N>)로부터 데이터(DATA<1:N>)를 생성한다. 데이터처리회로(260)는 데이터(DATA<1:N>)를 컨트롤러(110)로 출력한다. 이때, 데이터(DATA<1:N>)는 제3 리드동작(RD3)을 위한 데이터(DATA<1:N>)로 설정된다.
T8 시점에, 컬럼펄스생성회로(210)는 클럭(CLK)에 동기 되어 제4 리드동작(RD4)을 수행하기 위한 커맨드어드레스(CA<1:M>)를 토대로 컬럼펄스(AYP)를 생성한다.
파이프제어회로(230)는 컬럼펄스(AYP)에 따라 발생하는 펄스를 포함하는 제4 입력제어신호(PIN<4>)를 생성한다.
코어회로(250)는 컬럼펄스(AYP)의 펄스에 의해 내부에 저장된 내부데이터(ID<1:N>)를 출력한다. 이때, 내부데이터(ID<1:N>)는 제4 리드동작(RD4)을 위한 내부데이터(ID<1:N>)로 설정된다.
데이터처리회로(260)는 제4 입력제어신호(PIN<4>)에 의해 내부데이터(ID<1:N>)를 래치한다.
T9 시점에, 시프트회로(220)는 클럭(CLK)에 동기 되어 T8 시점의 컬럼펄스(AYP)를 레이턴시 구간만큼 지연하여 컬럼시프팅펄스(AYP_SFT)를 생성한다.
파이프제어회로(230)는 컬럼시프팅펄스(AYP_SFT)에 의해 발생하는 펄스를 포함하는 제4 출력제어신호(POUT<4>)를 생성한다.
프리차지제어회로(240)는 제4 출력제어신호(POUT<4>)를 토대로 발생하는 펄스를 포함하는 제1 프리차지신호(PCG<1>)를 생성한다.
데이터처리회로(260)는 제1 프리차지신호(PCG<1>)에 의해 제1 내부노드(ND21)를 전원전압(VDD) 레벨로 프리차지한다. 데이터처리회로(260)는 제4 출력제어신호(POUT<4>)에 의해 래치된 내부데이터(ID<1:N>)를 제2 내부노드(ND22)로 출력한다. 이때, 제2 내부노드(ND22)에 실린 내부데이터(ID<1:N>)는 제2 래치데이터(LD2<1:N>)로 설정되고, 제2 래치데이터(LD2<1:N>)는 제4 리드동작(RD4)을 위한 제2 래치데이터(LD2<1:N>)로 설정된다. 데이터처리회로(260)는 제1 내부노드(ND21)가 전원전압(VDD) 레벨로 프리차지(VDD PRE-CHARGE)되어 전원전압(VDD) 레벨의 제1 래치데이터(LD1<1:N>)를 생성한다. 데이터처리회로(260)는 전원전압(VDD) 레벨의 제1 내부노드(ND21)의 로직레벨에 따라 제2 래치데이터(LD2<1:N>)로부터 데이터(DATA<1:N>)를 생성한다. 데이터처리회로(260)는 데이터(DATA<1:N>)를 컨트롤러(110)로 출력한다. 이때, 데이터(DATA<1:N>)는 제4 리드동작(RD4)을 위한 데이터(DATA<1:N>)로 설정된다.
이와 같은 본 발명의 일 실시예에 따른 전자시스템은 리드동작 시 다수의 파이프회로에 연결된 내부노드들 중 사용되지 않는 내부노드를 전원전압 레벨로 프리차지하여 내부노드의 로딩을 감소할 수 있다. 본 발명의 일 실시예에 따른 전자시스템은 리드동작 시 다수의 파이프회로에 연결된 내부노드들 중 사용되지 않는 내부노드를 전원전압 레벨로 프리차지하여 내부노드의 로딩을 함으로써 데이터를 고속으로 출력할 수 있다.
도 12는 본 발명의 다른 실시예에 따른 전자시스템에 포함된 전자장치의 구성을 도시한 블럭도이다.
도 12에 도시된 바와 같이, 전자장치(120A)는 컬럼펄스생성회로(210A), 시프트회로(220A), 파이프제어회로(230A), 프리차지제어회로(240A), 코어회로(250A) 및 데이터처리회로(260A)를 포함할 수 있다.
컬럼펄스생성회로(210A)는 클럭(CLK)에 동기 되어 커맨드어드레스(CA<1:M>)를 토대로 컬럼펄스(AYP)를 생성할 수 있다. 컬럼펄스생성회로(210A)는 클럭(CLK)에 동기 되어 입력되는 커맨드어드레스(CA<1:M>)가 리드동작을 수행하기 위한 로직레벨 조합인 경우 발생하는 펄스를 포함하는 컬럼펄스(AYP)를 생성할 수 있다.
시프트회로(220A)는 클럭(CLK)에 동기 되어 컬럼펄스(AYP)를 레이턴시 구간만큼 지연하여 컬럼시프팅펄스(AYP_SFT)를 생성할 수 있다. 시프트회로(220A)는 클럭(CLK)에 동기 되어 제1 내지 제4 레이턴시신호(RL<1:4>)에 의해 조절되는 지연량으로 컬럼펄스(AYP)를 지연하여 컬럼시프팅펄스(AYP_SFT)를 생성할 수 있다.
파이프제어회로(230A)는 컬럼펄스(AYP)에 따라 순차적으로 발생하는 펄스를 포함하는 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성할 수 있다. 파이프제어회로(230A)는 컬럼펄스(AYP)의 펄스가 입력될 때 마다 순차적으로 발생하는 펄스를 포함하는 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성할 수 있다. 파이프제어회로(230A)는 컬럼시프팅펄스(AYP_SFT)에 따라 순차적으로 발생하는 펄스를 포함하는 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성할 수 있다. 파이프제어회로(230A)는 컬럼시프팅펄스(AYP_SFT)의 펄스가 입력될 때 마다 순차적으로 발생하는 펄스를 포함하는 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성할 수 있다.
프리차지제어회로(240A)는 제1 내지 제4 출력제어신호(POUT<1:4>)를 토대로 선택적으로 발생하는 펄스를 포함하는 제1 및 제2 프리차지신호(PCG<1:2>)를 생성할 수 있다. 프리차지제어회로(240A)는 제3 및 제4 출력제어신호(POUT<3:4>)를 토대로 발생하는 펄스를 포함하는 제1 프리차지신호(PCG<1>)를 생성할 수 있다. 프리차지제어회로(240A)는 제1 및 제2 출력제어신호(POUT<1:2>)를 토대로 발생하는 펄스를 포함하는 제2 프리차지신호(PCG<2>)를 생성할 수 있다.
코어회로(250A)는 다수의 메모리셀(미도시)을 포함하는 일반적인 메모리회로로 구현될 수 있다. 코어회로(250A)는 리드동작 시 컬럼펄스(AYP)의 펄스에 의해 내부에 저장된 내부데이터(ID<1:N>)를 출력할 수 있다.
데이터처리회로(260A)는 제1 및 제2 프리차지신호(PCG<1:2>)에 의해 제1 및 제2 내부노드(도 14의 ND21A,ND22A) 중 어느 하나를 프리차지할 수 있다. 데이터처리회로(260A)는 제1 및 제2 프리차지신호(PCG<1:2>)에 의해 제1 및 제2 내부노드(도 14의 ND21A,ND22A) 중 어느 하나를 접지전압(VSS) 레벨로 프리차지할 수 있다. 데이터처리회로(260A)는 제1 내지 제4 입력제어신호(PIN<1:4>)에 의해 내부데이터(ID<1:N>)를 래치할 수 있다. 데이터처리회로(260A)는 제1 내지 제4 출력제어신호(POUT<1:4>)에 의해 래치된 내부데이터(ID<1:N>)로부터 데이터(DATA<1:N>)를 생성할 수 있다. 데이터처리회로(260A)는 데이터(DATA<1:N>)를 컨트롤러(110)로 출력할 수 있다. 데이터(DATA<1:N>)의 비트 수(N)는 실시예에 따라 다양한 비트 수로 설정될 수 있다. 내부데이터(ID<1:N>)와 데이터(DATA<1:N>)는 동일한 비트 수(N)으로 설정될 수 있다.
한편, 도 12에 도시된 컬럼펄스생성회로(210A), 시프트회로(220A), 파이프제어회로(230A) 및 코어회로(250A)는 도 2에 도시된 컬럼펄스생성회로(210), 시프트회로(220), 파이프제어회로(230)및 코어회로(250)와 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 13에 도시된 바와 같이, 프리차지제어회로(240A)는 노어게이트들(240_1A,240_3A)과 인버터들(240_2A,240_4A)로 구현될 수 있다.
노어게이트(240_1A)와 인버터(240_2A)는 제3 출력제어신호(POUT<3>) 및 제4 출력제어신호(POUT<4>)를 논리합 연산을 수행하여 제1 프리차지신호(PCG<1>)를 생성할 수 있다. 노어게이트(240_1A)와 인버터(240_2A)는 제3 출력제어신호(POUT<3>) 및 제4 출력제어신호(POUT<4>) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직하이레벨의 제1 프리차지신호(PCG<1>)를 생성할 수 있다. 노어게이트(240_1A)와 인버터(240_2A)는 제3 출력제어신호(POUT<3>) 및 제4 출력제어신호(POUT<4>)가 모두 로직로우레벨로 입력되는 경우 로직로우레벨의 제1 프리차지신호(PCG<1>)를 생성할 수 있다.
노어게이트(240_3A)와 인버터(240_4A)는 제1 출력제어신호(POUT<1>) 및 제2 출력제어신호(POUT<2>)를 논리합 연산을 수행하여 제2 프리차지신호(PCG<2>)를 생성할 수 있다. 노어게이트(240_3A)와 인버터(240_4A)는 제1 출력제어신호(POUT<1>) 및 제2 출력제어신호(POUT<2>) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직하이레벨의 제2 프리차지신호(PCG<2>)를 생성할 수 있다. 노어게이트(240_3A)와 인버터(240_4A)는 제1 출력제어신호(POUT<1>) 및 제2 출력제어신호(POUT<2>)가 모두 로직로우레벨로 입력되는 경우 로직로우레벨의 제2 프리차지신호(PCG<2>)를 생성할 수 있다.
도 14에 도시된 바와 같이, 데이터처리회로(260A)는 제1 파이프회로(261A), 제2 파이프회로(262A), 제3 파이프회로(263A), 제4 파이프회로(264A) 및 데이터출력회로(265A)를 포함할 수 있다.
제1 파이프회로(261A)는 제1 입력제어신호(PIN<1>)의 펄스에 의해 내부데이터(ID<1:N>)를 래치할 수 있다. 제1 파이프회로(261A)는 제1 출력제어신호(POUT<1>)의 펄스에 의해 래치된 내부데이터(ID<1:N>)를 제1 내부노드(ND21A)로 출력할 수 있다. 제1 내부노드(ND21A)에 실린 내부데이터(ID<1:N>)는 제1 래치데이터(LD1<1:N>)로 설정될 수 있다.
제2 파이프회로(262A)는 제2 입력제어신호(PIN<2>)의 펄스에 의해 내부데이터(ID<1:N>)를 래치할 수 있다. 제2 파이프회로(262A)는 제2 출력제어신호(POUT<2>)의 펄스에 의해 래치된 내부데이터(ID<1:N>)를 제1 내부노드(ND21A)로 출력할 수 있다. 제1 내부노드(ND21A)에 실린 내부데이터(ID<1:N>)는 제1 래치데이터(LD1<1:N>)로 설정될 수 있다.
제3 파이프회로(263A)는 제3 입력제어신호(PIN<3>)의 펄스에 의해 내부데이터(ID<1:N>)를 래치할 수 있다. 제3 파이프회로(263A)는 제3 출력제어신호(POUT<3>)의 펄스에 의해 래치된 내부데이터(ID<1:N>)를 제2 내부노드(ND22A)로 출력할 수 있다. 제2 내부노드(ND22A)에 실린 내부데이터(ID<1:N>)는 제2 래치데이터(LD2<1:N>)로 설정될 수 있다.
제4 파이프회로(264A)는 제4 입력제어신호(PIN<4>)의 펄스에 의해 내부데이터(ID<1:N>)를 래치할 수 있다. 제4 파이프회로(264A)는 제4 출력제어신호(POUT<4>)의 펄스에 의해 래치된 내부데이터(ID<1:N>)를 제2 내부노드(ND22A)로 출력할 수 있다. 제2 내부노드(ND22A)에 실린 내부데이터(ID<1:N>)는 제2 래치데이터(LD2<1:N>)로 설정될 수 있다.
데이터출력회로(265A)는 제1 프리차지소자(265_1A), 제2 프리차지소자(265_2A) 및 논리소자(265_3A)로 구현될 수 있다.
제1 프리차지소자(265_1A)는 제1 내부노드(ND21A)와 접지전압(VSDS) 사이에 위치하는 NMOS 트랜지스터로 구현될 수 있다. 제1 프리차지소자(265_1A)는 제1 프리차지신호(PCG<1>)가 로직하이레벨로 입력되는 경우 턴온되어 제1 내부노드(ND21A)를 접지전압(VSS) 레벨로 프리차지할 수 있다. 제1 프리차지소자(265_1A)는 제1 프리차지신호(PCG<1>)가 로직로우레벨로 입력되는 경우 턴오프될 수 있다.
제2 프리차지소자(265_2A)는 제2 내부노드(ND22A)와 접지전압(VSS) 사이에 위치하는 NMOS 트랜지스터로 구현될 수 있다. 제2 프리차지소자(265_2A)는 제2 프리차지신호(PCG<2>)가 로직하이레벨로 입력되는 경우 턴온되어 제2 내부노드(ND22A)를 접지전압(VSS) 레벨로 프리차지할 수 있다. 제2 프리차지소자(265_2A)는 제2 프리차지신호(PCG<2>)가 로직로우벨로 입력되는 경우 턴오프될 수 있다.
논리소자(265_3A)는 노어게이트로 구현될 수 있다. 논리소자(265_3A)는 제1 내부노드(ND21A) 및 제2 내부노드(ND22A)의 로직레벨에 따라 데이터(DATA<1:N>)를 생성할 수 있다. 논리소자(265_3A)는 제1 내부노드(ND21A)가 접지전압(VSS) 레벨로 프리차지되는 경우 제2 내부노드(ND22A)에 실린 제2 래치데이터(LD2<1:N>)를 반전 버퍼링하여 데이터(DATA<1:N>)를 생성할 수 있다. 논리소자(265_3A)는 제2 내부노드(ND22A)가 접지전압(VSS) 레벨로 프리차지되는 경우 제1 내부노드(ND21A)에 실린 제1 래치데이터(LD1<1:N>)를 반전 버퍼링하여 데이터(DATA<1:N>)를 생성할 수 있다.
이와 같은 본 발명의 일 실시예에 따른 전자시스템은 리드동작 시 다수의 파이프회로에 연결된 내부노드들 중 사용되지 않는 내부노드를 접지전압 레벨로 프리차지하여 내부노드의 로딩을 감소할 수 있다. 본 발명의 일 실시예에 따른 전자시스템은 리드동작 시 다수의 파이프회로에 연결된 내부노드들 중 사용되지 않는 내부노드를 접지전압 레벨로 프리차지하여 내부노드의 로딩을 함으로써 데이터를 고속으로 출력할 수 있다.
도 15는 본 발명의 다른 실시예에 따른 전자시스템에 포함된 전자장치의 구성을 도시한 블럭도이다.
도 15에 도시된 바와 같이, 전자장치(120B)는 컬럼펄스생성회로(210B), 시프트회로(220B), 파이프제어회로(230B), 프리차지제어회로(240B), 코어회로(250B) 및 데이터처리회로(260B)를 포함할 수 있다.
컬럼펄스생성회로(210B)는 클럭(CLK)에 동기 되어 커맨드어드레스(CA<1:M>)를 토대로 컬럼펄스(AYP)를 생성할 수 있다. 컬럼펄스생성회로(210B)는 클럭(CLK)에 동기 되어 입력되는 커맨드어드레스(CA<1:M>)가 리드동작을 수행하기 위한 로직레벨 조합인 경우 발생하는 펄스를 포함하는 컬럼펄스(AYP)를 생성할 수 있다.
시프트회로(220B)는 클럭(CLK)에 동기 되어 컬럼펄스(AYP)를 레이턴시 구간만큼 지연하여 컬럼시프팅펄스(AYP_SFT)를 생성할 수 있다. 시프트회로(220B)는 클럭(CLK)에 동기 되어 제1 내지 제4 레이턴시신호(RL<1:4>)에 의해 조절되는 지연량으로 컬럼펄스(AYP)를 지연하여 컬럼시프팅펄스(AYP_SFT)를 생성할 수 있다.
파이프제어회로(230B)는 컬럼펄스(AYP)에 따라 순차적으로 발생하는 펄스를 포함하는 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성할 수 있다. 파이프제어회로(230B)는 컬럼펄스(AYP)의 펄스가 입력될 때 마다 순차적으로 발생하는 펄스를 포함하는 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성할 수 있다. 파이프제어회로(230B)는 컬럼시프팅펄스(AYP_SFT)에 따라 순차적으로 발생하는 펄스를 포함하는 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성할 수 있다. 파이프제어회로(230B)는 컬럼시프팅펄스(AYP_SFT)의 펄스가 입력될 때 마다 순차적으로 발생하는 펄스를 포함하는 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성할 수 있다.
프리차지제어회로(240B)는 제1 내지 제4 출력제어신호(POUT<1:4>)를 토대로 선택적으로 발생하는 펄스를 포함하는 제1 내지 제4 프리차지신호(PCG<1:4>)를 생성할 수 있다.
코어회로(250B)는 다수의 메모리셀(미도시)을 포함하는 일반적인 메모리회로로 구현될 수 있다. 코어회로(250B)는 리드동작 시 컬럼펄스(AYP)의 펄스에 의해 내부에 저장된 내부데이터(ID<1:N>)를 출력할 수 있다.
데이터처리회로(260B)는 제1 내지 제4 프리차지신호(PCG<1:4>)에 의해 제1 내지 제4 내부노드(도 17의 ND21B,ND22B,ND23B,ND24B)를 선택적으로 프리차지할 수 있다. 데이터처리회로(260B)는 제1 내지 제4 프리차지신호(PCG<1:4>)에 의해 제1 내지 제4 내부노드(도 17의 ND21B,ND22B,ND23B,ND24B)를 선택적으로 전원전압(VDD) 레벨로 프리차지할 수 있다. 데이터처리회로(260B)는 제1 내지 제4 입력제어신호(PIN<1:4>)에 의해 내부데이터(ID<1:N>)를 래치할 수 있다. 데이터처리회로(260B)는 제1 내지 제4 출력제어신호(POUT<1:4>)에 의해 래치된 내부데이터(ID<1:N>)로부터 데이터(DATA<1:N>)를 생성할 수 있다. 데이터처리회로(260B)는 데이터(DATA<1:N>)를 컨트롤러(110)로 출력할 수 있다. 데이터(DATA<1:N>)의 비트 수(N)는 실시예에 따라 다양한 비트 수로 설정될 수 있다. 내부데이터(ID<1:N>)와 데이터(DATA<1:N>)는 동일한 비트 수(N)으로 설정될 수 있다.
한편, 도 15에 도시된 컬럼펄스생성회로(210B), 시프트회로(220B), 파이프제어회로(230B) 및 코어회로(250B)는 도 2에 도시된 컬럼펄스생성회로(210), 시프트회로(220), 파이프제어회로(230)및 코어회로(250)와 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 16에 도시된 바와 같이, 프리차지제어회로(240B)는 노어게이트들(240_1B,240_2B,240_3B,240_4B)로 구현될 수 있다.
노어게이트(240_1B)는 제2 출력제어신호(POUT<2>), 제3 출력제어신호(POUT<3>) 및 제4 출력제어신호(POUT<4>)를 부정 논리합 연산을 수행하여 제1 프리차지신호(PCG<1>)를 생성할 수 있다. 노어게이트(240_1B)는 제2 출력제어신호(POUT<2>), 제3 출력제어신호(POUT<3>) 및 제4 출력제어신호(POUT<4>) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직로우레벨의 제1 프리차지신호(PCG<1>)를 생성할 수 있다. 노어게이트(240_1B)는 제2 출력제어신호(POUT<2>), 제3 출력제어신호(POUT<3>) 및 제4 출력제어신호(POUT<4>)가 모두 로직로우레벨로 입력되는 경우 로직하이레벨의 제1 프리차지신호(PCG<1>)를 생성할 수 있다.
노어게이트(240_2B)는 제1 출력제어신호(POUT<1>), 제3 출력제어신호(POUT<3>) 및 제4 출력제어신호(POUT<4>)를 부정 논리합 연산을 수행하여 제2 프리차지신호(PCG<2>)를 생성할 수 있다. 노어게이트(240_2B)는 제1 출력제어신호(POUT<1>), 제3 출력제어신호(POUT<3>) 및 제4 출력제어신호(POUT<4>) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직로우레벨의 제2 프리차지신호(PCG<2>)를 생성할 수 있다. 노어게이트(240_2B)는 제1 출력제어신호(POUT<1>), 제3 출력제어신호(POUT<3>) 및 제4 출력제어신호(POUT<4>)가 모두 로직로우레벨로 입력되는 경우 로직하이레벨의 제2 프리차지신호(PCG<2>)를 생성할 수 있다.
노어게이트(240_3B)는 제1 출력제어신호(POUT<1>), 제2 출력제어신호(POUT<2>) 및 제4 출력제어신호(POUT<4>)를 부정 논리합 연산을 수행하여 제3 프리차지신호(PCG<3>)를 생성할 수 있다. 노어게이트(240_3B)는 제1 출력제어신호(POUT<1>), 제2 출력제어신호(POUT<2>) 및 제4 출력제어신호(POUT<4>) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직로우레벨의 제3 프리차지신호(PCG<3>)를 생성할 수 있다. 노어게이트(240_3B)는 제1 출력제어신호(POUT<1>), 제2 출력제어신호(POUT<2>) 및 제4 출력제어신호(POUT<4>)가 모두 로직로우레벨로 입력되는 경우 로직하이레벨의 제3 프리차지신호(PCG<3>)를 생성할 수 있다.
노어게이트(240_4B)는 제1 출력제어신호(POUT<1>), 제2 출력제어신호(POUT<2>) 및 제3 출력제어신호(POUT<3>)를 부정 논리합 연산을 수행하여 제4 프리차지신호(PCG<4>)를 생성할 수 있다. 노어게이트(240_4B)는 제1 출력제어신호(POUT<1>), 제2 출력제어신호(POUT<2>) 및 제3 출력제어신호(POUT<3>) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직로우레벨의 제4 프리차지신호(PCG<4>)를 생성할 수 있다. 노어게이트(240_4B)는 제1 출력제어신호(POUT<1>), 제2 출력제어신호(POUT<2>) 및 제3 출력제어신호(POUT<3>)가 모두 로직로우레벨로 입력되는 경우 로직하이레벨의 제4 프리차지신호(PCG<4>)를 생성할 수 있다.
도 17에 도시된 바와 같이, 데이터처리회로(260B)는 제1 파이프회로(261B), 제2 파이프회로(262B), 제3 파이프회로(263B), 제4 파이프회로(264B) 및 데이터출력회로(265B)를 포함할 수 있다.
제1 파이프회로(261B)는 제1 입력제어신호(PIN<1>)의 펄스에 의해 내부데이터(ID<1:N>)를 래치할 수 있다. 제1 파이프회로(261B)는 제1 출력제어신호(POUT<1>)의 펄스에 의해 래치된 내부데이터(ID<1:N>)를 제1 내부노드(ND21B)로 출력할 수 있다. 제1 내부노드(ND21B)에 실린 내부데이터(ID<1:N>)는 제1 래치데이터(LD1<1:N>)로 설정될 수 있다.
제2 파이프회로(262B)는 제2 입력제어신호(PIN<2>)의 펄스에 의해 내부데이터(ID<1:N>)를 래치할 수 있다. 제2 파이프회로(262B)는 제2 출력제어신호(POUT<2>)의 펄스에 의해 래치된 내부데이터(ID<1:N>)를 제2 내부노드(ND22B)로 출력할 수 있다. 제2 내부노드(ND22B)에 실린 내부데이터(ID<1:N>)는 제2 래치데이터(LD2<1:N>)로 설정될 수 있다.
제3 파이프회로(263B)는 제3 입력제어신호(PIN<3>)의 펄스에 의해 내부데이터(ID<1:N>)를 래치할 수 있다. 제3 파이프회로(263B)는 제3 출력제어신호(POUT<3>)의 펄스에 의해 래치된 내부데이터(ID<1:N>)를 제3 내부노드(ND23B)로 출력할 수 있다. 제3 내부노드(ND23B)에 실린 내부데이터(ID<1:N>)는 제3 래치데이터(LD3<1:N>)로 설정될 수 있다.
제4 파이프회로(264B)는 제4 입력제어신호(PIN<4>)의 펄스에 의해 내부데이터(ID<1:N>)를 래치할 수 있다. 제4 파이프회로(264B)는 제4 출력제어신호(POUT<4>)의 펄스에 의해 래치된 내부데이터(ID<1:N>)를 제4 내부노드(ND24B)로 출력할 수 있다. 제4 내부노드(ND24B)에 실린 내부데이터(ID<1:N>)는 제4 래치데이터(LD4<1:N>)로 설정될 수 있다.
데이터출력회로(265B)는 제1 프리차지소자(265_1B), 제2 프리차지소자(265_2B), 제3 프리차지소자(265_3B), 제4 프리차지소자(265_4B) 및 논리소자(265_5B)로 구현될 수 있다.
제1 프리차지소자(265_1B)는 전원전압(VDD)과 제1 내부노드(ND21B) 사이에 위치하는 PMOS 트랜지스터로 구현될 수 있다. 제1 프리차지소자(265_1B)는 제1 프리차지신호(PCG<1>)가 로직로우레벨로 입력되는 경우 턴온되어 제1 내부노드(ND21B)를 전원전압(VDD) 레벨로 프리차지할 수 있다. 제1 프리차지소자(265_1B)는 제1 프리차지신호(PCG<1>)가 로직하이레벨로 입력되는 경우 턴오프될 수 있다.
제2 프리차지소자(265_2B)는 전원전압(VDD)과 제2 내부노드(ND22B) 사이에 위치하는 PMOS 트랜지스터로 구현될 수 있다. 제2 프리차지소자(265_2B)는 제2 프리차지신호(PCG<2>)가 로직로우레벨로 입력되는 경우 턴온되어 제2 내부노드(ND22B)를 전원전압(VDD) 레벨로 프리차지할 수 있다. 제2 프리차지소자(265_2B)는 제2 프리차지신호(PCG<2>)가 로직하이레벨로 입력되는 경우 턴오프될 수 있다.
제3 프리차지소자(265_3B)는 전원전압(VDD)과 제3 내부노드(ND23B) 사이에 위치하는 PMOS 트랜지스터로 구현될 수 있다. 제3 프리차지소자(265_3B)는 제3 프리차지신호(PCG<3>)가 로직로우레벨로 입력되는 경우 턴온되어 제3 내부노드(ND23B)를 전원전압(VDD) 레벨로 프리차지할 수 있다. 제3 프리차지소자(265_3B)는 제3 프리차지신호(PCG<3>)가 로직하이레벨로 입력되는 경우 턴오프될 수 있다.
제4 프리차지소자(265_4B)는 전원전압(VDD)과 제4 내부노드(ND24B) 사이에 위치하는 PMOS 트랜지스터로 구현될 수 있다. 제4 프리차지소자(265_4B)는 제4 프리차지신호(PCG<4>)가 로직로우레벨로 입력되는 경우 턴온되어 제4 내부노드(ND24B)를 전원전압(VDD) 레벨로 프리차지할 수 있다. 제4 프리차지소자(265_4B)는 제4 프리차지신호(PCG<4>)가 로직하이레벨로 입력되는 경우 턴오프될 수 있다.
논리소자(265_5B)는 낸드게이트로 구현될 수 있다. 논리소자(265_5B)는 제1 내부노드(ND21B), 제2 내부노드(ND22B), 제3 내부노드(ND23B) 및 제4 내부노드(ND24B)의 로직레벨에 따라 데이터(DATA<1:N>)를 생성할 수 있다. 논리소자(265_5B)는 제2 내부노드(ND22B), 제3 내부노드(ND23B) 및 제4 내부노드(ND24B)가 전원전압(VDD) 레벨로 프리차지되는 경우 제1 내부노드(ND21B)에 실린 제1 래치데이터(LD1<1:N>)를 반전 버퍼링하여 데이터(DATA<1:N>)를 생성할 수 있다. 논리소자(265_5B)는 제1 내부노드(ND21B), 제3 내부노드(ND23B) 및 제4 내부노드(ND24B)가 전원전압(VDD) 레벨로 프리차지되는 경우 제2 내부노드(ND22B)에 실린 제2 래치데이터(LD2<1:N>)를 반전 버퍼링하여 데이터(DATA<1:N>)를 생성할 수 있다. 논리소자(265_5B)는 제1 내부노드(ND21B), 제2 내부노드(ND22B) 및 제4 내부노드(ND24B)가 전원전압(VDD) 레벨로 프리차지되는 경우 제3 내부노드(ND23B)에 실린 제3 래치데이터(LD3<1:N>)를 반전 버퍼링하여 데이터(DATA<1:N>)를 생성할 수 있다. 논리소자(265_5B)는 제1 내부노드(ND21B), 제2 내부노드(ND22B) 및 제3 내부노드(ND23B)가 전원전압(VDD) 레벨로 프리차지되는 경우 제4 내부노드(ND24B)에 실린 제4 래치데이터(LD4<1:N>)를 반전 버퍼링하여 데이터(DATA<1:N>)를 생성할 수 있다.
이와 같은 본 발명의 일 실시예에 따른 전자시스템은 리드동작 시 다수의 파이프회로에 연결된 내부노드들 중 사용되지 않는 내부노드를 전원전압 레벨로 프리차지하여 내부노드의 로딩을 감소할 수 있다. 본 발명의 일 실시예에 따른 전자시스템은 리드동작 시 다수의 파이프회로에 연결된 내부노드들 중 사용되지 않는 내부노드를 전원전압 레벨로 프리차지하여 내부노드의 로딩을 함으로써 데이터를 고속으로 출력할 수 있다.
도 18은 본 발명의 다른 실시예에 따른 전자시스템에 포함된 전자장치의 구성을 도시한 블럭도이다.
도 18에 도시된 바와 같이, 전자장치(120C)는 컬럼펄스생성회로(210C), 시프트회로(220C), 파이프제어회로(230C), 프리차지제어회로(240C), 코어회로(250C) 및 데이터처리회로(260C)를 포함할 수 있다.
컬럼펄스생성회로(210C)는 클럭(CLK)에 동기 되어 커맨드어드레스(CA<1:M>)를 토대로 컬럼펄스(AYP)를 생성할 수 있다. 컬럼펄스생성회로(210C)는 클럭(CLK)에 동기 되어 입력되는 커맨드어드레스(CA<1:M>)가 리드동작을 수행하기 위한 로직레벨 조합인 경우 발생하는 펄스를 포함하는 컬럼펄스(AYP)를 생성할 수 있다.
시프트회로(220C)는 클럭(CLK)에 동기 되어 컬럼펄스(AYP)를 레이턴시 구간만큼 지연하여 컬럼시프팅펄스(AYP_SFT)를 생성할 수 있다. 시프트회로(220C)는 클럭(CLK)에 동기 되어 제1 내지 제4 레이턴시신호(RL<1:4>)에 의해 조절되는 지연량으로 컬럼펄스(AYP)를 지연하여 컬럼시프팅펄스(AYP_SFT)를 생성할 수 있다.
파이프제어회로(230C)는 컬럼펄스(AYP)에 따라 순차적으로 발생하는 펄스를 포함하는 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성할 수 있다. 파이프제어회로(230C)는 컬럼펄스(AYP)의 펄스가 입력될 때 마다 순차적으로 발생하는 펄스를 포함하는 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성할 수 있다. 파이프제어회로(230C)는 컬럼시프팅펄스(AYP_SFT)에 따라 순차적으로 발생하는 펄스를 포함하는 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성할 수 있다. 파이프제어회로(230C)는 컬럼시프팅펄스(AYP_SFT)의 펄스가 입력될 때 마다 순차적으로 발생하는 펄스를 포함하는 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성할 수 있다.
프리차지제어회로(240C)는 제1 내지 제4 출력제어신호(POUT<1:4>)를 토대로 선택적으로 발생하는 펄스를 포함하는 제1 내지 제4 프리차지신호(PCG<1:4>)를 생성할 수 있다.
코어회로(250C)는 다수의 메모리셀(미도시)을 포함하는 일반적인 메모리회로로 구현될 수 있다. 코어회로(250C)는 리드동작 시 컬럼펄스(AYP)의 펄스에 의해 내부에 저장된 내부데이터(ID<1:N>)를 출력할 수 있다.
데이터처리회로(260C)는 제1 내지 제4 프리차지신호(PCG<1:4>)에 의해 제1 내지 제4 내부노드(도 20의 ND21C,ND22C,ND23C,ND24C)를 선택적으로 프리차지할 수 있다. 데이터처리회로(260C)는 제1 내지 제4 프리차지신호(PCG<1:4>)에 의해 제1 내지 제4 내부노드(도 20의 ND21C,ND22C,ND23C,ND24C)를 선택적으로 접지전압(VSS) 레벨로 프리차지할 수 있다. 데이터처리회로(260C)는 제1 내지 제4 입력제어신호(PIN<1:4>)에 의해 내부데이터(ID<1:N>)를 래치할 수 있다. 데이터처리회로(260C)는 제1 내지 제4 출력제어신호(POUT<1:4>)에 의해 래치된 내부데이터(ID<1:N>)로부터 데이터(DATA<1:N>)를 생성할 수 있다. 데이터처리회로(260C)는 데이터(DATA<1:N>)를 컨트롤러(110)로 출력할 수 있다. 데이터(DATA<1:N>)의 비트 수(N)는 실시예에 따라 다양한 비트 수로 설정될 수 있다. 내부데이터(ID<1:N>)와 데이터(DATA<1:N>)는 동일한 비트 수(N)으로 설정될 수 있다.
한편, 도 18에 도시된 컬럼펄스생성회로(210C), 시프트회로(220C), 파이프제어회로(230C) 및 코어회로(250C)는 도 2에 도시된 컬럼펄스생성회로(210), 시프트회로(220), 파이프제어회로(230)및 코어회로(250)와 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 19에 도시된 바와 같이, 프리차지제어회로(240C)는 노어게이트들(240_1C,240_3C,240_5C,240_7C) 및 인버터들(240_2C,240_4C,240_6C,240_8C)로 구현될 수 있다.
노어게이트(240_1C)와 인버터(240_2C)는 제2 출력제어신호(POUT<2>), 제3 출력제어신호(POUT<3>) 및 제4 출력제어신호(POUT<4>)를 논리합 연산을 수행하여 제1 프리차지신호(PCG<1>)를 생성할 수 있다. 노어게이트(240_1C)와 인버터(240_2C)는 제2 출력제어신호(POUT<2>), 제3 출력제어신호(POUT<3>) 및 제4 출력제어신호(POUT<4>) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직하이레벨의 제1 프리차지신호(PCG<1>)를 생성할 수 있다. 노어게이트(240_1C)와 인버터(240_2C)는 제2 출력제어신호(POUT<2>), 제3 출력제어신호(POUT<3>) 및 제4 출력제어신호(POUT<4>)가 모두 로직로우레벨로 입력되는 경우 로직로우레벨의 제1 프리차지신호(PCG<1>)를 생성할 수 있다.
노어게이트(240_3C)와 인버터(240_4C)는 제1 출력제어신호(POUT<1>), 제3 출력제어신호(POUT<3>) 및 제4 출력제어신호(POUT<4>)를 논리합 연산을 수행하여 제2 프리차지신호(PCG<2>)를 생성할 수 있다. 노어게이트(240_3C)와 인버터(240_4C)는 제1 출력제어신호(POUT<1>), 제3 출력제어신호(POUT<3>) 및 제4 출력제어신호(POUT<4>) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직하이레벨의 제2 프리차지신호(PCG<2>)를 생성할 수 있다. 노어게이트(240_3C)와 인버터(240_4C)는 제1 출력제어신호(POUT<1>), 제3 출력제어신호(POUT<3>) 및 제4 출력제어신호(POUT<4>)가 모두 로직로우레벨로 입력되는 경우 로직로우레벨의 제2 프리차지신호(PCG<2>)를 생성할 수 있다.
노어게이트(240_5C)와 인버터(240_6C)는 제1 출력제어신호(POUT<1>), 제2 출력제어신호(POUT<2>) 및 제4 출력제어신호(POUT<4>)를 논리합 연산을 수행하여 제3 프리차지신호(PCG<3>)를 생성할 수 있다. 노어게이트(240_5C)와 인버터(240_6C)는 제1 출력제어신호(POUT<1>), 제2 출력제어신호(POUT<2>) 및 제4 출력제어신호(POUT<4>) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직하이레벨의 제3 프리차지신호(PCG<3>)를 생성할 수 있다. 노어게이트(240_5C)와 인버터(240_6C)는 제1 출력제어신호(POUT<1>), 제2 출력제어신호(POUT<2>) 및 제4 출력제어신호(POUT<4>)가 모두 로직로우레벨로 입력되는 경우 로직로우레벨의 제3 프리차지신호(PCG<3>)를 생성할 수 있다.
노어게이트(240_7C)와 인버터(240_8C)는 제1 출력제어신호(POUT<1>), 제2 출력제어신호(POUT<2>) 및 제3 출력제어신호(POUT<3>)를 논리합 연산을 수행하여 제4 프리차지신호(PCG<4>)를 생성할 수 있다. 노어게이트(240_7C)와 인버터(240_8C)는 제1 출력제어신호(POUT<1>), 제2 출력제어신호(POUT<2>) 및 제3 출력제어신호(POUT<3>) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직하이레벨의 제4 프리차지신호(PCG<4>)를 생성할 수 있다. 노어게이트(240_7C)와 인버터(240_8C)는 제1 출력제어신호(POUT<1>), 제2 출력제어신호(POUT<2>) 및 제3 출력제어신호(POUT<3>)가 모두 로직로우레벨로 입력되는 경우 로직로우레벨의 제4 프리차지신호(PCG<4>)를 생성할 수 있다.
도 20에 도시된 바와 같이, 데이터처리회로(260C)는 제1 파이프회로(261C), 제2 파이프회로(262C), 제3 파이프회로(263C), 제4 파이프회로(264C) 및 데이터출력회로(265C)를 포함할 수 있다.
제1 파이프회로(261C)는 제1 입력제어신호(PIN<1>)의 펄스에 의해 내부데이터(ID<1:N>)를 래치할 수 있다. 제1 파이프회로(261C)는 제1 출력제어신호(POUT<1>)의 펄스에 의해 래치된 내부데이터(ID<1:N>)를 제1 내부노드(ND21C)로 출력할 수 있다. 제1 내부노드(ND21C)에 실린 내부데이터(ID<1:N>)는 제1 래치데이터(LD1<1:N>)로 설정될 수 있다.
제2 파이프회로(262C)는 제2 입력제어신호(PIN<2>)의 펄스에 의해 내부데이터(ID<1:N>)를 래치할 수 있다. 제2 파이프회로(262C)는 제2 출력제어신호(POUT<2>)의 펄스에 의해 래치된 내부데이터(ID<1:N>)를 제2 내부노드(ND22C)로 출력할 수 있다. 제2 내부노드(ND22C)에 실린 내부데이터(ID<1:N>)는 제2 래치데이터(LD2<1:N>)로 설정될 수 있다.
제3 파이프회로(263C)는 제3 입력제어신호(PIN<3>)의 펄스에 의해 내부데이터(ID<1:N>)를 래치할 수 있다. 제3 파이프회로(263C)는 제3 출력제어신호(POUT<3>)의 펄스에 의해 래치된 내부데이터(ID<1:N>)를 제3 내부노드(ND23C)로 출력할 수 있다. 제3 내부노드(ND23C)에 실린 내부데이터(ID<1:N>)는 제3 래치데이터(LD3<1:N>)로 설정될 수 있다.
제4 파이프회로(264C)는 제4 입력제어신호(PIN<4>)의 펄스에 의해 내부데이터(ID<1:N>)를 래치할 수 있다. 제4 파이프회로(264C)는 제4 출력제어신호(POUT<4>)의 펄스에 의해 래치된 내부데이터(ID<1:N>)를 제4 내부노드(ND24C)로 출력할 수 있다. 제4 내부노드(ND24C)에 실린 내부데이터(ID<1:N>)는 제4 래치데이터(LD4<1:N>)로 설정될 수 있다.
데이터출력회로(265C)는 제1 프리차지소자(265_1C), 제2 프리차지소자(265_2C), 제3 프리차지소자(265_3C), 제4 프리차지소자(265_4C) 및 논리소자(265_5C)로 구현될 수 있다.
제1 프리차지소자(265_1C)는 제1 내부노드(ND21C)와 접지전압(VSS) 사이에 위치하는 NMOS 트랜지스터로 구현될 수 있다. 제1 프리차지소자(265_1C)는 제1 프리차지신호(PCG<1>)가 로직하이레벨로 입력되는 경우 턴온되어 제1 내부노드(ND21C)를 접지전압(VSS) 레벨로 프리차지할 수 있다. 제1 프리차지소자(265_1C)는 제1 프리차지신호(PCG<1>)가 로직로우레벨로 입력되는 경우 턴오프될 수 있다.
제2 프리차지소자(265_2C)는 제2 내부노드(ND22C)와 접지전압(VSS) 사이에 위치하는 NMOS 트랜지스터로 구현될 수 있다. 제2 프리차지소자(265_2C)는 제2 프리차지신호(PCG<2>)가 로직하이레벨로 입력되는 경우 턴온되어 제2 내부노드(ND22C)를 접지전압(VSS) 레벨로 프리차지할 수 있다. 제2 프리차지소자(265_2C)는 제2 프리차지신호(PCG<2>)가 로직로우레벨로 입력되는 경우 턴오프될 수 있다.
제3 프리차지소자(265_3C)는 제3 내부노드(ND23C)와 접지전압(VSS) 사이에 위치하는 NMOS 트랜지스터로 구현될 수 있다. 제3 프리차지소자(265_3C)는 제3 프리차지신호(PCG<3>)가 로직하이레벨로 입력되는 경우 턴온되어 제3 내부노드(ND23C)를 접지전압(VSS) 레벨로 프리차지할 수 있다. 제3 프리차지소자(265_3C)는 제3 프리차지신호(PCG<3>)가 로직로우레벨로 입력되는 경우 턴오프될 수 있다.
제4 프리차지소자(265_4C)는 제4 내부노드(ND24C)와 접지전압(VSS) 사이에 위치하는 NMOS 트랜지스터로 구현될 수 있다. 제4 프리차지소자(265_4C)는 제4 프리차지신호(PCG<4>)가 로직하이레벨로 입력되는 경우 턴온되어 제4 내부노드(ND24C)를 접지전압(VSS) 레벨로 프리차지할 수 있다. 제4 프리차지소자(265_4C)는 제4 프리차지신호(PCG<4>)가 로직로우레벨로 입력되는 경우 턴오프될 수 있다.
논리소자(265_5C)는 노어게이트로 구현될 수 있다. 논리소자(265_5C)는 제1 내부노드(ND21C), 제2 내부노드(ND22C), 제3 내부노드(ND23C) 및 제4 내부노드(ND24C)의 로직레벨에 따라 데이터(DATA<1:N>)를 생성할 수 있다. 논리소자(265_5C)는 제2 내부노드(ND22C), 제3 내부노드(ND23C) 및 제4 내부노드(ND24C)가 접지전압(VSS) 레벨로 프리차지되는 경우 제1 내부노드(ND21C)에 실린 제1 래치데이터(LD1<1:N>)를 반전 버퍼링하여 데이터(DATA<1:N>)를 생성할 수 있다. 논리소자(265_5C)는 제1 내부노드(ND21C), 제3 내부노드(ND23C) 및 제4 내부노드(ND24C)가 접지전압(VSS) 레벨로 프리차지되는 경우 제2 내부노드(ND22C)에 실린 제2 래치데이터(LD2<1:N>)를 반전 버퍼링하여 데이터(DATA<1:N>)를 생성할 수 있다. 논리소자(265_5C)는 제1 내부노드(ND21C), 제2 내부노드(ND22C) 및 제4 내부노드(ND24C)가 접지전압(VSS) 레벨로 프리차지되는 경우 제3 내부노드(ND23C)에 실린 제3 래치데이터(LD3<1:N>)를 반전 버퍼링하여 데이터(DATA<1:N>)를 생성할 수 있다. 논리소자(265_5C)는 제1 내부노드(ND21C), 제2 내부노드(ND22C) 및 제3 내부노드(ND23C)가 접지전압(VSS) 레벨로 프리차지되는 경우 제4 내부노드(ND24C)에 실린 제4 래치데이터(LD4<1:N>)를 반전 버퍼링하여 데이터(DATA<1:N>)를 생성할 수 있다.
이와 같은 본 발명의 일 실시예에 따른 전자시스템은 리드동작 시 다수의 파이프회로에 연결된 내부노드들 중 사용되지 않는 내부노드를 접지전압 레벨로 프리차지하여 내부노드의 로딩을 감소할 수 있다. 본 발명의 일 실시예에 따른 전자시스템은 리드동작 시 다수의 파이프회로에 연결된 내부노드들 중 사용되지 않는 내부노드를 접지전압 레벨로 프리차지하여 내부노드의 로딩을 함으로써 데이터를 고속으로 출력할 수 있다.
도 21은 본 발명의 일 실시예에 따른 전자시스템(1000)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 21에 도시된 바와 같이, 전자시스템(1000)은 호스트(1100) 및 반도체시스템(1200)을 포함할 수 있다.
호스트(1100) 및 반도체시스템(1200)은 인터페이스 프로토콜을 사용하여 상호 신호들을 전송할 수 있다. 호스트(1100) 및 반도체시스템(1200) 사이에 사용되는 인터페이스 프로토콜에는 MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), USB(Universal Serial Bus) 등이 있다.
반도체시스템(1200)은 컨트롤러(1300)와 반도체장치들(1400(K:1))을 포함할 수 있다. 컨트롤러(1300)는 반도체장치들(1400(K:1))이 리드동작을 수행하도록 반도체장치들(1400(K:1))을 제어할 수 있다. 반도체장치들(1400(K:1)) 각각은 리드동작 시 다수의 파이프회로에 연결된 내부노드들 중 사용되지 않는 내부노드를 전원전압 또는 접지전압 레벨로 프리차지하여 내부노드의 로딩을 감소할 수 있다. 반도체장치들(1400(K:1)) 각각은 리드동작 시 다수의 파이프회로에 연결된 내부노드들 중 사용되지 않는 내부노드를 전원전압 또는 접지전압 레벨로 프리차지하여 내부노드의 로딩을 감소함으로써 데이터를 고속으로 출력할 수 있다.
컨트롤러(1300)는 도 1에 도시된 컨트롤러(110)로 구현될 수 있다. 반도체장치들(1400(K:1)) 각각은 도 1에 도시된 전자장치(120)로 구현될 수 있다. 실시예에 따라서 반도체장치들(1400(K:1))은 DRAM(dynamic random access memory), PRAM(Phase change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 및 FRAM(Ferroelectric Random Access Memory) 중 하나로 구현될 수 있다.
100. 전자시스템 110. 컨트롤러
120. 전자장치
제1 실시예
210. 컬럼펄스생성회로 220. 시프트회로
221. 제1 시프팅신호생성회로 222. 제2 시프팅신호생성회로
223. 제3 시프팅신호생성회로 224. 제4 시프팅신호생성회로
225. 멀티플랙서 230. 파이프제어회로
240. 프리차지제어회로 250. 코어회로
260. 데이터처리회로 261. 제1 파이프회로
262. 제2 파이프회로 263. 제3 파이프회로
264. 제4 파이프회로 265. 데이터출력회로
310. 입력제어회로 311. 전치입력신호생성회로
312. 입력제어신호생성회로 320. 출력제어회로
321. 전치출력신호생성회로 322. 출력제어신호생성회로
제2 실시예
120A. 전자장치 210A. 컬럼펄스생성회로
220A. 시프트회로 230A. 파이프제어회로
240A. 프리차지제어회로 250A. 코어회로
260A. 데이터처리회로 261A. 제1 파이프회로
262A. 제2 파이프회로 263A. 제3 파이프회로
264A. 제4 파이프회로 265A. 데이터출력회로
제3 실시예
120B. 전자장치 210B. 컬럼펄스생성회로
220B. 시프트회로 230B. 파이프제어회로
240B. 프리차지제어회로 250B. 코어회로
260B. 데이터처리회로 261B. 제1 파이프회로
262B. 제2 파이프회로 263B. 제3 파이프회로
264B. 제4 파이프회로 265B. 데이터출력회로
제4 실시예
120C. 전자장치 210C. 컬럼펄스생성회로
220C. 시프트회로 230C. 파이프제어회로
240C. 프리차지제어회로 250C. 코어회로
260C. 데이터처리회로 261C. 제1 파이프회로
262C. 제2 파이프회로 263C. 제3 파이프회로
264C. 제4 파이프회로 265C. 데이터출력회로

Claims (21)

  1. 리드동작 시 발생하는 제1 및 제2 출력제어신호를 토대로 선택적으로 발생하는 펄스를 포함하는 제1 및 제2 프리차지신호를 생성하는 프리차지제어회로; 및
    상기 제1 및 제2 프리차지신호에 의해 제1 및 제2 내부노드 중 어느 하나를 프리차지하고, 제1 및 제2 입력제어신호에 의해 내부데이터를 래치하며, 상기 제1 및 제2 출력제어신호에 의해 래치된 상기 내부데이터로부터 생성되는 데이터를 외부로 출력하는 데이터처리회로를 포함하되, 상기 데이터는 상기 제1 및 제2 내부노드 중 어느 하나를 통해 전달된 상기 내부데이터로부터 생성되는 전자장치.
  2. 제 1 항에 있어서, 상기 프리차지제어회로는
    상기 제1 출력제어신호의 펄스로부터 상기 제2 프리차지신호를 생성하고, 상기 제2 출력제어신호의 펄스로부터 상기 제1 프리차지신호를 생성하는 전자장치.
  3. 제 1 항에 있어서, 상기 데이터처리회로는
    상기 제1 및 제2 프리차지신호에 의해 상기 제1 및 제2 내부노드 중 어느 하나를 전원전압으로 프리차지하는 전자장치.
  4. 제 1 항에 있어서, 상기 데이터처리회로는
    상기 제1 입력제어신호의 펄스에 의해 상기 내부데이터를 래치하고, 상기 제1 출력제어신호에 의해 래치된 상기 내부데이터로부터 제1 래치데이터를 생성하며, 상기 제1 래치데이터를 상기 제1 내부노드로 출력하는 제1 파이프회로;
    상기 제2 입력제어신호의 펄스에 의해 상기 내부데이터를 래치하고, 상기 제2 출력제어신호에 의해 래치된 상기 내부데이터로부터 제2 래치데이터를 생성하며, 상기 제2 래치데이터를 상기 제2 내부노드로 출력하는 제2 파이프회로; 및
    상기 제1 프리차지신호에 의해 상기 제1 내부노드를 전원전압으로 프리차지하고, 상기 제2 프리차지신호에 의해 상기 제2 내부노드를 상기 전원전압으로 프리차지하며, 상기 제1 내부노드 및 상기 제2 내부노드에 실린 상기 제1 래치데이터 및 상기 제2 래치데이터 중 어느 하나로부터 상기 데이터를 생성하는 데이터출력회로를 포함하는 전자장치.
  5. 제 4 항에 있어서, 상기 데이터출력회로는
    상기 전원전압과 상기 제1 내부노드 사이에 위치하고, 상기 제1 프리차지신호의 펄스에 의해 상기 제1 내부노드를 상기 전원전압으로 구동하는 제1 프리차지소자;
    상기 전원전압과 상기 제2 내부노드 사이에 위치하고, 상기 제2 프리차지신호의 펄스에 의해 상기 제2 내부노드를 상기 전원전압으로 구동하는 제2 프리차지소자; 및
    상기 제1 내부노드 및 상기 제2 내부노드에 실린 상기 제1 래치데이터 및 상기 제2 래치데이터 중 어느 하나로부터 상기 데이터를 생성하는 논리소자를 포함하는 전자장치.
  6. 제 1 항에 있어서, 상기 데이터처리회로는
    상기 제1 입력제어신호의 펄스에 의해 상기 내부데이터를 래치하고, 상기 제1 출력제어신호에 의해 래치된 상기 내부데이터로부터 제1 래치데이터를 생성하며, 상기 제1 래치데이터를 상기 제1 내부노드로 출력하는 제1 파이프회로;
    상기 제2 입력제어신호의 펄스에 의해 상기 내부데이터를 래치하고, 상기 제2 출력제어신호에 의해 래치된 상기 내부데이터로부터 제2 래치데이터를 생성하며, 상기 제2 래치데이터를 상기 제2 내부노드로 출력하는 제2 파이프회로; 및
    상기 제1 프리차지신호에 의해 상기 제1 내부노드를 접지전압으로 프리차지하고, 상기 제2 프리차지신호에 의해 상기 제2 내부노드를 상기 접지전압으로 프리차지하며, 상기 제1 내부노드 및 상기 제2 내부노드에 실린 상기 제1 래치데이터 및 상기 제2 래치데이터 중 어느 하나로부터 상기 데이터를 생성하는 데이터출력회로를 포함하는 전자장치.
  7. 제 6 항에 있어서, 상기 데이터출력회로는
    상기 제1 내부노드와 상기 접지전압 사이에 위치하고, 상기 제1 프리차지신호의 펄스에 의해 상기 제1 내부노드를 상기 접지전압으로 구동하는 제1 프리차지소자;
    상기 제2 내부노드와 상기 접지전압 사이에 위치하고, 상기 제2 프리차지신호의 펄스에 의해 상기 제2 내부노드를 상기 접지전압으로 구동하는 제2 프리차지소자; 및
    상기 제1 내부노드 및 상기 제2 내부노드에 실린 상기 제1 래치데이터 및 상기 제2 래치데이터 중 어느 하나로부터 상기 데이터를 생성하는 논리소자를 포함하는 전자장치.
  8. 제 1 항에 있어서,
    클럭에 동기 되어 상기 리드동작을 수행하기 위한 커맨드를 디코딩하여 발생하는 펄스를 포함하는 컬럼펄스를 생성하는 컬럼펄스생성회로;
    상기 컬럼펄스를 레이턴시 구간만큼 지연하여 컬럼시프팅펄스를 생성하는 시프트회로; 및
    상기 컬럼펄스의 펄스에 따라 순차적으로 발생하는 펄스를 포함하는 상기 제1 및 제2 입력제어신호를 생성하고, 상기 컬럼시프팅펄스의 펄스에 따라 순차적으로 발생하는 펄스를 포함하는 상기 제1 및 제2 출력제어신호를 생성하는 파이프제어회로를 더 포함하는 전자장치.
  9. 제 8 항에 있어서, 상기 파이프제어회로는
    상기 컬럼펄스의 펄스에 따라 순차적으로 발생하는 펄스를 포함하는 상기 제1 및 제2 입력제어신호를 생성하는 입력제어회로; 및
    상기 컬럼시프팅펄스의 펄스에 따라 순차적으로 발생하는 펄스를 포함하는 상기 제1 및 제2 출력제어신호를 생성하는 출력제어회로를 포함하는 전자장치.
  10. 제 9 항에 있어서, 상기 입력제어회로는
    상기 컬럼펄스에 펄스에 따라 순차적으로 발생하는 제1 및 제2 전치입력신호를 생성하는 전치입력신호생성회로; 및
    상기 제1 및 제2 전치입력신호가 인에이블되는 구간 동안 상기 컬럼펄스의 펄스로부터 상기 제1 및 제2 입력제어신호를 생성하는 입력제어신호생성회로를 포함하는 전자장치.
  11. 제 9 항에 있어서, 상기 출력제어회로는
    상기 컬럼시프팅펄스에 펄스에 따라 순차적으로 발생하는 제1 및 제2 전치출력신호를 생성하는 전치출력신호생성회로; 및
    상기 제1 및 제2 전치출력신호가 인에이블되는 구간 동안 상기 컬럼시프팅펄스의 펄스로부터 상기 제1 및 제2 출력제어신호를 생성하는 출력제어신호생성회로를 포함하는 전자장치.
  12. 컬럼펄스의 펄스에 따라 순차적으로 발생하는 펄스를 포함하는 제1 및 제2 입력제어신호를 생성하고, 컬럼시프팅펄스의 펄스에 따라 순차적으로 발생하는 펄스를 포함하는 제1 및 제2 출력제어신호를 생성하는 파이프제어회로;
    상기 제1 출력제어신호에 의해 발생하는 펄스를 포함하는 제2 프리차지신호를 생성한 이후 상기 제2 출력제어신호에 의해 발생하는 펄스를 포함하는 제1 프리차지신호를 생성하는 프리차지제어회로; 및
    상기 제2 프리차지신호의 펄스에 의해 제2 내부노드를 프리차지하고, 상기 제1 입력제어신호 및 상기 제1 출력제어신호에 의해 제1 내부데이터로부터 제1 데이터를 생성한 이후 상기 제1 프리차지신호의 펄스에 의해 상기 제1 내부노드를 프리차지하고, 상기 제2 입력제어신호 및 상기 제2 출력제어신호에 의해 제2 내부데이터로부터 제2 데이터를 생성하는 데이터처리회로를 포함하는 전자장치.
  13. 제 12 항에 있어서, 상기 파이프제어회로는
    상기 컬럼펄스의 펄스에 따라 순차적으로 발생하는 펄스를 포함하는 상기 제1 및 제2 입력제어신호를 생성하는 입력제어회로; 및
    상기 컬럼시프팅펄스의 펄스에 따라 순차적으로 발생하는 펄스를 포함하는 상기 제1 및 제2 출력제어신호를 생성하는 출력제어회로를 포함하는 전자장치.
  14. 제 12 항에 있어서, 상기 데이터처리회로는
    상기 제2 내부노드가 프리차지되는 경우 상기 제1 내부노드로 출력된 상기 제1 내부데이터로부터 상기 제1 데이터를 생성하고, 상기 제1 내부노드가 프리차지되는 경우 상기 제2 내부노드로 출력된 상기 제2 내부데이터로부터 상기 제2 데이터를 생성하는 전자장치.
  15. 제 12 항에 있어서, 상기 데이터처리회로는
    상기 제1 입력제어신호의 펄스에 의해 상기 제1 내부데이터를 래치하고, 상기 제1 출력제어신호에 의해 래치된 상기 제1 내부데이터로부터 제1 래치데이터를 생성하며, 상기 제1 래치데이터를 상기 제1 내부노드로 출력하는 제1 파이프회로;
    상기 제2 입력제어신호의 펄스에 의해 상기 제2 내부데이터를 래치하고, 상기 제2 출력제어신호에 의해 래치된 상기 제2 내부데이터로부터 제2 래치데이터를 생성하며, 상기 제2 래치데이터를 상기 제2 내부노드로 출력하는 제2 파이프회로; 및
    상기 제2 프리차지신호에 의해 상기 제2 내부노드를 전원전압으로 프리차지하고, 상기 제1 내부노드에 실린 상기 제1 래치데이터로부터 상기 제1 데이터를 생성한 이후 상기 제1 프리차지신호에 의해 상기 제1 내부노드를 상기 전원전압으로 프리차지하고, 상기 제2 내부노드에 실린 상기 제2 래치데이터로부터 상기 제2 데이터를 생성하는 데이터출력회로를 포함하는 전자장치.
  16. 제 15 항에 있어서, 상기 데이터출력회로는
    상기 전원전압과 상기 제1 내부노드 사이에 위치하고, 상기 제1 프리차지신호의 펄스에 의해 상기 제1 내부노드를 상기 전원전압으로 구동하는 제1 프리차지소자;
    상기 전원전압과 상기 제2 내부노드 사이에 위치하고, 상기 제2 프리차지신호의 펄스에 의해 상기 제2 내부노드를 상기 전원전압으로 구동하는 제2 프리차지소자; 및
    상기 제1 내부노드 및 상기 제2 내부노드에 실린 상기 제1 래치데이터 및 상기 제2 래치데이터 중 어느 하나로부터 상기 제1 및 제2 데이터를 생성하는 논리소자를 포함하는 전자장치.
  17. 제 12 항에 있어서, 상기 데이터처리회로는
    상기 제1 입력제어신호의 펄스에 의해 상기 제1 내부데이터를 래치하고, 상기 제1 출력제어신호에 의해 래치된 상기 제1 내부데이터로부터 제1 래치데이터를 생성하며, 상기 제1 래치데이터를 상기 제1 내부노드로 출력하는 제1 파이프회로;
    상기 제2 입력제어신호의 펄스에 의해 상기 제2 내부데이터를 래치하고, 상기 제2 출력제어신호에 의해 래치된 상기 제2 내부데이터로부터 제2 래치데이터를 생성하며, 상기 제2 래치데이터를 상기 제2 내부노드로 출력하는 제2 파이프회로; 및
    상기 제2 프리차지신호에 의해 상기 제2 내부노드를 접지전압으로 프리차지하고, 상기 제1 내부노드에 실린 상기 제1 래치데이터로부터 상기 제1 데이터를 생성한 이후 상기 제1 프리차지신호에 의해 상기 제1 내부노드를 상기 접지전압으로 프리차지하고, 상기 제2 내부노드에 실린 상기 제2 래치데이터로부터 상기 제2 데이터를 생성하는 데이터출력회로를 포함하는 전자장치.
  18. 제 17 항에 있어서, 상기 데이터출력회로는
    상기 제1 내부노드와 상기 접지전압 사이에 위치하고, 상기 제1 프리차지신호의 펄스에 의해 상기 제1 내부노드를 상기 접지전압으로 구동하는 제1 프리차지소자;
    상기 제2 내부노드와 상기 접지전압 사이에 위치하고, 상기 제2 프리차지신호의 펄스에 의해 상기 제2 내부노드를 상기 접지전압으로 구동하는 제2 프리차지소자; 및
    상기 제1 내부노드 및 상기 제2 내부노드에 실린 상기 제1 래치데이터 및 상기 제2 래치데이터 중 어느 하나로부터 상기 제1 및 제2 데이터를 생성하는 논리소자를 포함하는 전자장치.
  19. 리드동작 시 선택적으로 발생하는 펄스를 포함하는 다수의 출력제어신호에 의해 다수의 프리차지신호를 생성하는 프리차지제어회로; 및
    다수의 파이프회로를 포함하고, 상기 다수의 프리차지신호에 의해 상기 다수의 파이프회로에 연결되는 다수의 내부노드를 선택적으로 프리차지하며, 상기 다수의 파이프회로는 다수의 입력제어신호 및 상기 다수의 출력제어신호에 의해 내부데이터를 상기 다수의 내부노드 중 어느 하나로 출력하고, 상기 다수의 내부노드의 로직레벨에 따라 데이터를 생성하여 외부로 출력하는 데이터처리회로를 포함하는 전자장치.
  20. 제 19 항에 있어서, 상기 데이터처리회로는
    상기 다수의 프리차지신호에 의해 상기 다수의 내부노드를 전원전압 레벨로 프리차지하는 전자장치.
  21. 제 19 항에 있어서, 상기 데이터처리회로는
    상기 다수의 프리차지신호에 의해 상기 다수의 내부노드를 접지전압 레벨로 프리차지하는 전자장치.
KR1020210042378A 2021-03-31 2021-03-31 파이프회로를 사용하여 리드동작을 수행하기 위한 전자장치 KR20220135980A (ko)

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