KR20220032898A - 전원 공급을 제어하기 위한 전자장치 - Google Patents

전원 공급을 제어하기 위한 전자장치 Download PDF

Info

Publication number
KR20220032898A
KR20220032898A KR1020200114791A KR20200114791A KR20220032898A KR 20220032898 A KR20220032898 A KR 20220032898A KR 1020200114791 A KR1020200114791 A KR 1020200114791A KR 20200114791 A KR20200114791 A KR 20200114791A KR 20220032898 A KR20220032898 A KR 20220032898A
Authority
KR
South Korea
Prior art keywords
signal
control signal
circuit
address
internal
Prior art date
Application number
KR1020200114791A
Other languages
English (en)
Inventor
김웅래
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020200114791A priority Critical patent/KR20220032898A/ko
Priority to US17/151,580 priority patent/US11270743B1/en
Priority to CN202110134811.0A priority patent/CN114155895A/zh
Publication of KR20220032898A publication Critical patent/KR20220032898A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/229—Timing of a write operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

전자장치는 라이트동작 및 오토프리차지 동작 시 전원 공급을 제어하기 위해 인에이블되는 커맨드전원제어신호, 상태전원제어신호, 어드레스전원제어신호 및 프리차지전원제어신호를 생성하는 제어신호생성회로 및 상기 커맨드전원제어신호, 상기 상태전원제어신호, 상기 어드레스전원제어신호 및 상기 프리차지전원제어신호가 인에이블되는 구간 동안 상기 전원을 입력 받아 내부칩선택신호 및 내부커맨드어드레스를 토대로 라이트신호, 라이트프리차지신호, 뱅크어드레스, 내부어드레스 및 오토프리차지어드레스를 생성하는 제어회로를 포함한다.

Description

전원 공급을 제어하기 위한 전자장치{ELECRONIC DEVICE FOR CONTROLLING THE POWER SUPPLY}
본 발명은 라이트동작 및 오토프리차지동작을 제어하기 위한 제어회로에 전원 공급을 제어하기 위한 전자장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체장치는 외부 칩 셋(chip set)으로부터 입력되는 커맨드에 따라 데이터의 읽기 및 쓰기 동작을 수행한다. 반도체장치가 이러한 읽기 및 쓰기 동작을 수행하기 위해서는 액티브동작을 수행하여야 한다. 반도체장치는 커맨드어드레스핀을 통해 입력되는 커맨드 및 어드레스에 의해 액티브동작을 수행하기 위한 액티브커맨드와 내부어드레스를 생성하는데, 칩선택신호(chip selection signal)를 사용하여 연속적으로 입력되는 커맨드와 어드레스를 구분하고 있다.
본 발명은 라이트동작 및 오토프리차지동작을 제어하기 위한 제어회로에 필요한 구간 동안만 전원을 공급하는 전자장치를 제공한다.
이를 위해 본 발명은 라이트동작 및 오토프리차지 동작 시 전원 공급을 제어하기 위해 인에이블되는 커맨드전원제어신호, 상태전원제어신호, 어드레스전원제어신호 및 프리차지전원제어신호를 생성하는 제어신호생성회로 및 상기 커맨드전원제어신호, 상기 상태전원제어신호, 상기 어드레스전원제어신호 및 상기 프리차지전원제어신호가 인에이블되는 구간 동안 상기 전원을 입력 받아 내부칩선택신호 및 내부커맨드어드레스를 토대로 라이트신호, 라이트프리차지신호, 뱅크어드레스, 내부어드레스 및 오토프리차지어드레스를 생성하는 제어회로를 포함하는 전자장치를 제공한다.
또한, 본 발명은 내부칩선택신호 및 내부커맨드어드레스의 로직레벨 조합에 따라 라이트동작 시 전원전압 및 접지전압의 공급을 제어하기 위해 인에이블되는 커맨드전원제어신호 및 어드레스전원제어신호를 생성하는 제어신호생성회로 및 상기 커맨드전원제어신호 및 상기 어드레스전원제어신호가 인에이블되는 구간 동안 상기 전원을 입력 받아 상기 내부칩선택신호 및 상기 내부커맨드어드레스를 토대로 라이트신호, 뱅크어드레스 및 내부어드레스를 생성하는 제어회로를 포함하는 전자장치를 제공한다.
본 발명에 의하면 라이트동작 및 오토프리차지동작을 제어하기 위한 제어회로에 필요한 구간 동안만 전원을 공급함으로써 전류소모량을 감소할 수 있다.
또한, 본 발명에 의하면 라이트동작 및 오토프리차지동작을 제어하기 위한 제어회로의 동작이 필요 없는 구간 동안 전원의 공급을 차단하여 불필요한 신호 생성을 방지함으로써 동작 오류를 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 전자장치에 포함된 반도체장치의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 반도체장치에 포함된 제어신호생성회로의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 제어신호생성회로에 포함된 전달제어신호생성회로의 구성을 도시한 도면이다.
도 5는 도 3에 도시된 제어신호생성회로에 포함된 전원제어신호생성회로의 구성을 도시한 블럭도이다.
도 6은 도 5에 도시된 전원제어신호생성회로에 포함된 제1 펄스생성회로의 구성을 도시한 회로도이다.
도 7은 도 3에 도시된 제어신호생성회로에 포함된 출력제어신호생성회로의 구성을 도시한 블럭도이다.
도 8은 도 7에 도시된 출력제어신호생성회로에 포함된 시프트회로의 구성을 도시한 도면이다.
도 9는 도 7에 도시된 출력제어신호생성회로에 포함된 신호지연회로의 구성을 도시한 도면이다.
도 10은 도 2에 도시된 반도체장치에 포함된 제어회로의 구성을 도시한 블럭도이다.
도 11은 도 10에 도시된 제어회로에 포함된 제1 제어회로의 구성을 도시한 도면이다.
도 12는 도 10에 도시된 제어회로에 포함된 제2 제어회로의 구성을 도시한 도면이다.
도 13은 도 10에 도시된 제어회로에 포함된 제3 제어회로의 구성을 도시한 도면이다.
도 14는 도 13에 도시된 제3 제어회로에 포함된 어드레스생성회로의 구성을 도시한 블럭도이다.
도 15는 도 10에 도시된 제어회로에 포함된 제4 제어회로의 구성을 도시한 도면이다.
도 16은 도 15에 도시된 제4 제어회로에 포함된 프리차지어드레스생성회로의 구성을 도시한 블럭도이다.
도 17은 본 발명의 일 실시예에 따른 전자장치의 동작을 설명하기 위한 타이밍도이다.
도 18은 도 1 내지 도 17에 도시된 전자장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
"기 설정된"이라는 용어는 프로세스나 알고리즘에서 매개변수를 사용할 때 매개변수의 수치가 미리 결정되어 있음을 의미한다. 매개변수의 수치는 실시예에 따라서 프로세스나 알고리즘이 시작할 때 설정되거나 프로세스나 알고리즘이 수행되는 구간 동안 설정될 수 있다.
다양한 구성요소들을 구별하는데 사용되는 "제1" 및 "제2" 등의 용어는 구성요소들에 의해 한정되지 않는다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 반대로 제2 구성요소는 제1 구성요소로 명명될 수 있다.
하나의 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 할 때 직접적으로 연결되거나 중간에 다른 구성요소를 매개로 연결될 수도 있다고 이해되어야 한다. 반면 "직접 연결되어" 및 "직접 접속되어"라는 기재는 하나의 구성요소가 다른 구성요소에 또 다른 구성요소를 사이에 두지 않고 직접 연결된다고 이해되어야 한다.
"로직하이레벨" 및 "로직로우레벨"은 신호들의 로직레벨들을 설명하기 위해 사용된다. "로직하이레벨"을 갖는 신호는 "로직로우레벨"을 갖는 신호와 구별된다. 예를 들어, 제1 전압을 갖는 신호가 "로직하이레벨"에 대응할 때 제2 전압을 갖는 신호는 "로직로우레벨"에 대응할 수 있다. 일 실시예에 따라 "로직하이레벨"은 "로직로우레벨"보다 큰 전압으로 설정될 수 있다. 한편, 신호들의 로직레벨들은 실시예에 따라서 다른 로직레벨 또는 반대의 로직레벨로 설정될 수 있다. 예를 들어, 로직하이레벨을 갖는 신호는 실시예에 따라서 로직로우레벨을 갖도록 설정될 수 있고, 로직로우레벨을 갖는 신호는 실시예에 따라서 로직하이레벨을 갖도록 설정될 수 있다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 전자장치(100)는 컨트롤러(110) 및 반도체장치(120)를 포함할 수 있다. 반도체장치(120)는 입력제어회로(210), 제어신호생성회로(230), 제어회로(240) 및 메모리회로(260)를 포함할 수 있다.
컨트롤러(110)는 제1 컨트롤핀(11), 제2 컨트롤핀(31), 제3 컨트롤핀(51) 및 제4 컨트롤핀(71)을 포함할 수 있다. 반도체장치(120)는 제1 반도체핀(21), 제2 반도체핀(41), 제3 반도체핀(61) 및 제4 반도체핀(81)을 포함할 수 있다. 제1 전송라인(L11)은 제1 컨트롤핀(11) 및 제1 반도체핀(21) 사이에 연결될 수 있다. 제2 전송라인(L31)은 제2 컨트롤핀(31) 및 제2 반도체핀(41) 사이에 연결될 수 있다. 제3 전송라인(L51)은 제3 컨트롤핀(51) 및 제3 반도체핀(61) 사이에 연결될 수 있다. 제4 전송라인(L71)은 제4 컨트롤핀(71) 및 제4 반도체핀(81) 사이에 연결될 수 있다. 컨트롤러(110)는 반도체장치(120)를 제어하기 위해 클럭(CLK)을 제1 전송라인(L11)을 통해 반도체장치(120)에 전송할 수 있다. 컨트롤러(110)는 반도체장치(120)를 제어하기 위해 칩선택신호(CS)를 제2 전송라인(L31)을 통해 반도체장치(120)에 전송할 수 있다. 컨트롤러(110)는 반도체장치(120)를 제어하기 위해 커맨드어드레스(CA)를 제3 전송라인(L51)을 통해 반도체장치(120)에 전송할 수 있다. 컨트롤러(110)와 반도체장치(120)는 제4 전송라인(L71)을 통해 데이터(DATA)를 전송 및 수신할 수 있다.
컨트롤러(110)는 라이트동작 및 오토프리차지동작을 수행하기 위한 클럭(CLK), 칩선택신호(CS), 커맨드어드레스(CA) 및 데이터(DATA)를 반도체장치(120)로 출력할 수 있다. 칩선택신호(CS) 및 커맨드어드레스(CA)는 클럭(CLK)에 포함된 홀수 펄스 또는 짝수 펄스에 동기 되어 연속적으로 출력될 수 있다.
입력제어회로(210)는 다수의 버퍼를 포함할 수 있다. 입력제어회로(210)는 컨트롤러(110)로부터 입력되는 칩선택신호(CS) 및 커맨드어드레스(CA)를 입력 받아 내부칩선택신호(도 2의 ICS) 및 내부커맨드어드레스(도 2의 ICA<1:K>)를 생성할 수 있다.
제어신호생성회로(230)는 라이트동작 및 오토프리차지 동작 시 전원 공급을 제어하기 위해 인에이블되는 커맨드전원제어신호(도 2의 CMD_PG), 상태전원제어신호(도 2의 STT_PG), 어드레스전원제어신호(도 2의 ADD_PG) 및 프리차지전원제어신호(도 2의 PCG_PG)를 생성할 수 있다. 제어신호생성회로(230)는 내부칩선택신호(도 2의 ICS) 및 내부커맨드어드레스(도 2의 ICA<1:K>)의 로직레벨에 따라 전원 공급을 제어하기 위해 인에이블되는 커맨드전원제어신호(도 2의 CMD_PG), 상태전원제어신호(도 2의 STT_PG), 어드레스전원제어신호(도 2의 ADD_PG) 및 프리차지전원제어신호(도 2의 PCG_PG)를 생성할 수 있다. 전원은 도 2에 도시된 전원전압(VDD) 및 접지전압(VSS)을 포함할 수 있다.
제어회로(240)는 커맨드전원제어신호(도 2의 CMD_PG), 상태전원제어신호(도 2의 STT_PG), 어드레스전원제어신호(도 2의 ADD_PG) 및 프리차지전원제어신호(도 2의 PCG_PG)가 인에이블되는 구간 동안 전원을 입력 받아 구동될 수 있다. 제어회로(240)는 커맨드전원제어신호(도 2의 CMD_PG), 상태전원제어신호(도 2의 STT_PG), 어드레스전원제어신호(도 2의 ADD_PG) 및 프리차지전원제어신호(도 2의 PCG_PG)가 인에이블되는 구간 동안 라이트신호(도 2의 EWT), 라이트프리차지신호(도 2의 WTAPG), 뱅크어드레스(도 2의 BA<1:L>), 내부어드레스(도 2의 IADD<1:M>) 및 오토프리차지어드레스(도 2의 ABA<1:L>)를 생성할 수 있다.
메모리회로(260)는 라이트동작 시 데이터(DATA)를 저장할 수 있다. 메모리회로(260)는 라이트신호(도 2의 EWT), 뱅크어드레스(도 2의 BA<1:L>) 및 내부어드레스(도 2의 IADD<1:M>)에 의해 선택되는 메모리셀에 데이터(DATA)를 저장할 수 있다. 메모리회로(260)는 라이트동작 이후 오토프리차지동작을 수행할 수 있다. 메모리회로(260)는 오토프리차지어드레스(도 2의 ABA<1:L>)에 의해 오토프리차지동작을 수행할 수 있다.
도 2에 도시된 바와 같이, 반도체장치(120)는 입력제어회로(210), 내부클럭생성회로(220), 제어신호생성회로(230), 제어회로(240), 입출력회로(250) 및 메모리회로(260)를 포함할 수 있다.
입력제어회로(210)는 제1 버퍼(211), 제2 버퍼(212) 및 버퍼제어회로(213)를 포함할 수 있다.
제1 버퍼(211)는 파워다운제어신호(PD)에 의해 활성화될 수 있다. 제1 버퍼(211)는 칩선택신호(CS)를 버퍼링하여 내부칩선택신호(ICS)를 생성할 수 있다. 제1 버퍼(211)는 제1 내지 제K 커맨드어드레스(CA<1:K>)를 버퍼링하여 제1 내지 제K 내부커맨드어드레스(ICA<1:K>)를 생성할 수 있다. 제1 버퍼(211)는 파워다운제어신호(PD)가 인에이블되는 경우 활성화되는 CMOS 버퍼로 구현될 수 있다. 제1 버퍼(211)는 파워다운동작 시 활성화될 수 있다.
제2 버퍼(212)는 파워다운제어신호(PD)에 의해 활성화될 수 있다. 제2 버퍼(212)는 칩선택신호(CS)를 버퍼링하여 내부칩선택신호(ICS)를 생성할 수 있다. 제2 버퍼(212)는 제1 내지 제K 커맨드어드레스(CA<1:K>)를 버퍼링하여 제1 내지 제K 내부커맨드어드레스(ICA<1:K>)를 생성할 수 있다. 제2 버퍼(212)는 파워다운제어신호(PD)가 디스에이블되는 경우 활성화되는 차동증폭버퍼로 구현될 수 있다. 제2제2 버퍼(212)는 파워다운동작 이후 라이트동작, 리드동작 및 오토프리차지동작 시 활성화될 수 있다.
버퍼제어회로(213)는 파워다운동작 여부에 따라 제1 버퍼(211) 및 제2 버퍼(212) 중 어느 하나를 활성화하기 위한 파워다운제어신호(PD)를 생성할 수 있다. 버퍼제어회로(213)는 파워다운동작 진입 시 인에이블되는 파워다운제어신호(PD)를 생성할 수 있다. 버퍼제어회로(213)는 파워다운동작 진입 이후 칩선택신호(CS)가 입력되는 경우 디스에이블되는 파워다운제어신호(PD)를 생성할 수 있다. 인에이블되는 파워다운제어신호(PD)의 로직레벨은 실시예에 따라 로직하이레벨 또는 로직로우레벨로 설정될 수 있다.
입력제어회로(210)는 파워다운동작 시 CMOS 버퍼인 제1 버퍼(211)가 활성화 될 수 있다. 입력제어회로(210)는 파워다운동작 시 제1 버퍼(211)를 통해 칩선택신호(CS) 및 제1 내지 제K 커맨드어드레스(CA<1:K>)를 버퍼링하여 내부칩선택신호(ICS) 및 제1 내지 제K 내부커맨드어드레스(ICA<1:K>)를 생성할 수 있다. 입력제어회로(210)는 파워다운동작 종료 시 차동증폭버퍼인 제2 버퍼(212)가 활성화 될 수 있다. 입력제어회로(210)는 파워다운동작 종료 시 제2 버퍼(212)를 통해 칩선택신호(CS) 및 제1 내지 제K 커맨드어드레스(CA<1:K>)를 버퍼링하여 내부칩선택신호(ICS) 및 제1 내지 제K 내부커맨드어드레스(ICA<1:K>)를 생성할 수 있다.
내부클럭생성회로(220)는 클럭(CLK)을 입력 받아 내부클럭(ICLK)을 생성할 수 있다. 내부클럭생성회로(220)는 클럭(CLK)의 주파수의 2배 주파수를 갖는 내부클럭(ICLK)을 생성할 수 있다. 클럭(CLK) 및 내부클럭(ICLK)의 주파수 및 토글링 주기는 실시예에 따라 다양하게 설정될 수 있다.
제어신호생성회로(230)는 라이트동작 및 오토프리차지 동작 시 전원 공급을 제어하기 위해 인에이블되는 커맨드전원제어신호(CMD_PG), 상태전원제어신호(STT_PG), 어드레스전원제어신호(ADD_PG) 및 프리차지전원제어신호(PCG_PG)를 생성할 수 있다. 제어신호생성회로(230)는 내부칩선택신호(ICS) 및 제1 내지 제K 내부커맨드어드레스(ICA<1:K>)가 라이트동작을 수행하기 위한 로직레벨 조합인 경우 전원 공급을 제어하기 위해 인에이블되는 커맨드전원제어신호(CMD_PG), 상태전원제어신호(STT_PG) 및 어드레스전원제어신호(ADD_PG)를 생성할 수 있다. 제어신호생성회로(230)는 내부칩선택신호(ICS) 및 제1 내지 제K 내부커맨드어드레스(ICA<1:K>)가 오토프리차지동작을 수행하기 위한 로직레벨 조합인 경우 전원 공급을 제어하기 위해 인에이블되는 커맨드전원제어신호(CMD_PG), 상태전원제어신호(STT_PG), 어드레스전원제어신호(ADD_PG) 및 프리차지전원제어신호(PCG_PG)를 생성할 수 있다.
제어회로(240)는 커맨드전원제어신호(CMD_PG), 상태전원제어신호(STT_PG), 어드레스전원제어신호(ADD_PG) 및 프리차지전원제어신호(PCG_PG)가 인에이블되는 구간 동안 전원전압(VDD) 및 접지전압(VSS)을 입력 받아 구동될 수 있다. 제어회로(240)는 라이트동작 시 커맨드전원제어신호(CMD_PG), 상태전원제어신호(STT_PG) 및 어드레스전원제어신호(ADD_PG)가 인에이블되는 구간 동안 내부칩선택신호(ICS) 및 제1 내지 제K 내부커맨드어드레스(ICA<1:K>)에 의해 라이트신호(EWT), 제1 내지 제L 뱅크어드레스(BA<1:L>) 및 제1 내지 제M 내부어드레스(IADD<1:M>)를 생성할 수 있다. 제어회로(240)는 오토프리차지동작 시 커맨드전원제어신호(CMD_PG), 상태전원제어신호(STT_PG), 어드레스전원제어신호(ADD_PG)및 프리차지전원제어신호(PCG_PG)가 인에이블되는 구간 동안 내부칩선택신호(ICS) 및 제1 내지 제K 내부커맨드어드레스(ICA<1:K>)에 의해 라이트신호(EWT), 라이트프리차지신호(WTAPG), 제1 내지 제L 뱅크어드레스(BA<1:L>), 제1 내지 제M 내부어드레스(IADD<1:M>) 및 제1 내지 제L 프리차지어드레스(ABA<1:L>)를 생성할 수 있다. 제어회로(240)는 오토프리차지동작 시 내부칩선택신호(ICS) 및 제1 내지 제K 내부커맨드어드레스(ICA<1:K>)에 의해 라이트신호(EWT), 라이트프리차지신호(WTAPG), 제1 내지 제L 뱅크어드레스(BA<1:L>) 및 제1 내지 제M 내부어드레스(IADD<1:M>)를 생성한 이후 제1 내지 제L 뱅크어드레스(BA<1:L>)로부터 제1 내지 제L 프리차지어드레스(ABA<1:L>)를 생성할 수 있다.
입출력회로(250)는 라이트동작 시 컨트롤러(110)로부터 입력되는 데이터(DATA)를 버퍼링하여 내부데이터(ID)를 생성할 수 있다. 입출력회로(250)는 오토프리차지동작 시 컨트롤러(110)로부터 입력되는 데이터(DATA)를 버퍼링하여 내부데이터(ID)를 생성할 수 있다. 입출력회로(250)는 라이트동작 및 오토프리차지동작 시 데이터(DATA)를 버퍼링하여 내부데이터(ID)를 생성하도록 구현되어 있지만 리드동작 시 내부데이터(ID)를 버퍼링하여 데이터(DATA)를 생성하도록 구현될 수 있다.
메모리회로(260)는 라이트동작 시 내부데이터(ID)를 저장할 수 있다. 메모리회로(260)는 라이트신호(EWT), 제1 내지 제L 뱅크어드레스(BA<1:L>) 및 제1 내지 제M 내부어드레스(IADD<1:M>)에 의해 선택되는 메모리셀에 내부데이터(ID)를 저장할 수 있다. 메모리회로(260)는 라이트동작 이후 오토프리차지동작을 수행할 수 있다. 메모리회로(260)는 라이트프리차지신호(WTAPG) 및 제1 내지 제L 오토프리차지어드레스(ABA<1:L>)에 의해 오토프리차지동작을 수행할 수 있다. 메모리회로(260)는 라이트동작 및 오토프리차지동작 시 내부데이터(ID)를 저장하도록 구현되어 있지만 리드동작 시 내부에 저장된 내부데이터(ID)를 출력하도록 구현될 수 있다.
도 3에 도시된 바와 같이 제어신호생성회로(230)는 전달제어신호생성회로(231), 전원제어신호생성회로(232) 및 출력제어신호생성회로(233)를 포함할 수 있다.
전달제어신호생성회로(231)는 내부클럭(ICLK)에 동기 되어 내부칩선택신호(ICS)를 래치할 수 있다. 전달제어신호생성회로(231)는 래치된 내부칩선택신호(ICS)를 시프팅하여 전달제어신호(TCON)를 생성할 수 있다. 전달제어신호생성회로(231)는 내부클럭(ICLK)의 펄스 입력 구간 동안 내부칩선택신호(ICS)를 토대로 전달제어신호(TCON)를 생성할 수 있다.
전원제어신호생성회로(232)는 내부클럭(ICLK)에 동기 되어 내부칩선택신호(ICS)를 토대로 커맨드전원제어신호(CMD_PG)를 생성할 수 있다. 전원제어신호생성회로(232)는 내부클럭(ICLK)에 동기 되어 내부칩선택신호(ICS)의 펄스폭을 조절하여 커맨드전원제어신호(CMD_PG)를 생성할 수 있다. 전원제어신호생성회로(232)는 내부칩선택신호(ICS) 및 리커버리출력제어신호(NWR_CTR)를 토대로 상태전원제어신호(STT_PG)를 생성할 수 있다. 전원제어신호생성회로(232)는 내부칩선택신호(ICS)가 입력되는 시점에 인에이블되는 상태전원제어신호(STT_PG)를 생성할 수 있다. 전원제어신호생성회로(232)는 리커버리출력제어신호(NWR_CTR)가 입력되는 시점에 디스에이블되는 상태전원제어신호(STT_PG)를 생성할 수 있다. 전원제어신호생성회로(232)는 내부칩선택신호(ICS) 및 어드레스출력제어신호(ADD_CTR)를 토대로 어드레스전원제어신호(ADD_PG)를 생성할 수 있다. 전원제어신호생성회로(232)는 내부칩선택신호(ICS)가 입력되는 시점에 인에이블되는 어드레스전원제어신호(ADD_PG)를 생성할 수 있다. 전원제어신호생성회로(232)는 어드레스출력제어신호(ADD_CTR)가 입력되는 시점에 디스에이블되는 어드레스전원제어신호(ADD_PG)를 생성할 수 있다. 전원제어신호생성회로(232)는 라이트출력제어신호(WTT) 및 리커버리출력제어신호(NWR_CTR)를 토대로 프리차지전원제어신호(PCG_PG)를 생성할 수 있다.
출력제어신호생성회로(233)는 내부클럭(ICLK)에 동기 되어 라이트신호(EWT) 및 상태전원제어신호(STT_PG)를 토대로 어드레스출력제어신호(ADD_CTR) 및 리커버리출력제어신호(NWR_CTR)를 생성할 수 있다. 출력제어신호생성회로(233)는 내부클럭(ICLK)에 동기 되어 라이트신호(EWT)를 시프팅하여 어드레스출력제어신호(ADD_CTR)를 생성할 수 있다. 출력제어신호생성회로(233)는 내부클럭(ICLK)에 동기 되어 어드레스출력제어신호(ADD_CTR)를 시프팅하여 리커버리출력제어신호(NWR_CTR)를 생성할 수 있다.
도 4에 도시된 바와 같이 전달제어신호생성회로(231)는 전달시프팅신호생성회로(231_1) 및 신호합성회로(231_2)를 포함할 수 있다.
전달시프팅신호생성회로(231_1)는 플립플롭들(231<1>,231<2>)로 구현될 수 있다. 플립플롭(231<1>)은 내부클럭(ICLK)에 동기 되어 내부칩선택신호(ICS)를 래치할 수 있다. 플립플롭(231<1>)은 래치된 내부칩선택신호(ICS)를 제1 전달시프팅신호(TCS<1>)로 출력할 수 있다. 플립플롭(231<2>)은 내부클럭(ICLK)에 동기 되어 제1 전달시프팅신호(TCS<1>)를 래치할 수 있다. 플립플롭(231<2>)은 래치된 제1 전달시프팅신호(TCS<1>)를 제2 전달시프팅신호(TCS<2>)로 출력할 수 있다.
전달시프팅신호생성회로(231_1)는 내부칩선택신호(ICS)를 시프팅하여 제1 전달시프팅신호(TCS<1>)를 생성한 이후 제2 전달시프팅신호(TCS<2>)를 생성할 수 있다.
신호합성회로(231_2)는 노어게이트(231<3>) 및 인버터(231<4>)로 구현될 쉬 있다. 신호합성회로(231_2)는 제1 전달시프팅신호(TCS<1>) 및 제2 전달시프팅신호(TCS<2>)를 논리합 연산을 수행하여 전달제어신호(TCON)를 생성할 수 있다. 신호합성회로(231_2)는 제1 전달시프팅신호(TCS<1>) 및 제2 전달시프팅신호(TCS<2>) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직하이레벨로 인에이블되는 전달제어신호(TCON)를 생성할 수 있다.
도 5에 도시된 바와 같이 전원제어신호생성회로(232)는 제1 펄스생성회로(232_1), 제2 펄스생성회로(232_2), 제3 펄스생성회로(232_3) 및 제4 펄스생성회로(232_4)를 포함할 수 있다.
제1 펄스생성회로(232_1)는 내부클럭(ICLK)에 동기 되어 내부칩선택신호(ICS) 및 전달제어신호(TCON)를 토대로 발생하는 펄스를 포함하는 커맨드전원제어신호(CMD_PG)를 생성할 수 있다. 제1 펄스생성회로(232_1)는 내부클럭(ICLK)에 동기 되어 내부칩선택신호(ICS) 및 전달제어신호(TCON)의 의해 펄스폭이 조절되는 커맨드전원제어신호(CMD_PG)를 생성할 수 있다.
제2 펄스생성회로(232_2)는 내부칩선택신호(ICS) 및 리커버리출력제어신호(NWR_CTR)를 토대로 발생하는 펄스를 포함하는 상태전원제어신호(STT_PG)를 생성할 수 있다. 제2 펄스생성회로(232_2)는 내부칩선택신호(ICS)가 입력되는 시점에 인에이블되는 상태전원제어신호(STT_PG)를 생성할 수 있다. 제2 펄스생성회로(232_2)는 리커버리출력제어신호(NWR_CTR)가 입력되는 시점에 디스에이블되는 상태전원제어신호(STT_PG)를 생성할 수 있다.
제3 펄스생성회로(232_3)는 내부칩선택신호(ICS) 및 어드레스출력제어신호(ADD_CTR)를 토대로 발생하는 펄스를 포함하는 어드레스전원제어신호(ADD_PG)를 생성할 수 있다. 제3 펄스생성회로(232_3)는 내부칩선택신호(ICS)가 입력되는 시점에 인에이블되는 어드레스전원제어신호(ADD_PG)를 생성할 수 있다. 제3 펄스생성회로(232_3)는 어드레스전원제어신호(ADD_PG)가 입력되는 시점에 디스에이블되는 어드레스전원제어신호(ADD_PG)를 생성할 수 있다.
제4 펄스생성회로(232_4)는 라이트출력신호(WTT) 및 리커버리출력제어신호(NWR_CTR)를 토대로 발생하는 펄스를 포함하는 프리차지전원제어신호(PCG_PG)를 생성할 수 있다. 제4 펄스생성회로(232_4)는 라이트출력신호(WTT)가 입력되는 시점에 인에이블되는 프리차지전원제어신호(PCG_PG)를 생성할 수 있다. 제4 펄스생성회로(232_4)는 리커버리출력제어신호(NWR_CTR)가 입력되는 시점에 디스에이블되는 프리차지전원제어신호(PCG_PG)를 생성할 수 있다.
도 6에 도시된 바와 같이 제1 펄스생성회로(232_1)는 내부펄스생성회로(310) 및 신호전달회로(320)를 포함할 수 있다.
내부펄스생성회로(310)는 인버터들(311<1>,311<2>,311<4>,311<6>), 노어게이트들(311<3>,311<5>,311<7>)로 구현될 수 있다. 내부펄스생성회로(310)는 내부칩선택신호(ICS)가 입력되는 시점부터 소정구간 인에이블되는 내부펄스(IP)를 생성할 수 있다. 내부펄스생성회로(310)는 내부칩선택신호(ICS)가 로직하이레벨로 입력되는 시점부터 소정구간 발생하는 로직로우레벨의 펄스를 포함하는 내부펄스(IP)를 생성할 수 있다.
신호전달회로(320)는 내부클럭(ICLK)에 동기 되어 내부펄스(IP) 및 전달제어신호(TCON)를 토대로 커맨드전원제어신호(CMD_PG)를 생성할 수 있다. 신호전달회로(320)는 내부클럭(ICLK)이 로직하이레벨로 입력되는 시점에 내부펄스(IP)가 로직로우레벨인 경우 로직하이레벨로 인에이블되는 커맨드전원제어신호(CMD_PG)를 생성할 수 있다. 신호전달회로(320)는 내부클럭(ICLK)이 로직하이레벨로 입력되는 시점에 전달제어신호(TCON)가 로직로우레벨인 경우 로직로우레벨로 디스에이블되는 커맨드전원제어신호(CMD_PG)를 생성할 수 있다.
도 7에 도시된 바와 같이 출력제어신호생성회로(233)는 시프트회로(233_1) 및 신호지연회로(233_2)를 포함할 수 있다.
시프트회로(233_1)는 내부클럭(ICLK)에 동기 되어 라이트신호(EWT)를 시프팅하여 레이턴시신호(WL)를 생성한 이후 리커버리신호(NWR)를 생성할 수 있다. 시프트회로(233_1)는 내부클럭(ICLK)에 동기 되어 라이트신호(EWT)를 제1 구간만큼 시프팅하여 레이턴시신호(WL)를 생성할 수 있다. 시프트회로(233_1)는 내부클럭(ICLK)에 동기 되어 레이턴시신호(WL)를 제2 구간만큼 시프팅하여 리커버리신호(NWR)를 생성할 수 있다. 제1 구간은 라이트레이턴시 구간으로 설정될 수 있다. 제2 구간은 라이트리커버리 구간으로 설정될 수 있다. 제1 구간 및 제2 구간의 시간은 실시예에 따라 다양하게 설정될 수 있다.
신호지연회로(233_2)는 레이턴시신호(WL) 및 리커버리신호(NWR)에 동기 되어 상태전원제어신호(STT_PG)를 토대로 어드레스출력제어신호(ADD_CTR) 및 리커버리출력제어신호(NWR_CTR)를 생성할 수 있다. 신호지연회로(233_2)는 레이턴시신호(WL)가 입력되는 시점에 상태전원제어신호(STT_PG)를 토대로 어드레스출력제어신호(ADD_CTR)를 생성할 수 있다. 신호지연회로(233_2)는 리커버리신호(NWR)가 입력되는 시점에 상태전원제어신호(STT_PG)를 토대로 리커버리출력제어신호(NWR_CTR)를 생성할 수 있다.
도 8에 도시된 바와 같이 시프트회로(233_1)는 제1 시프트회로(330) 및 제2 시프트회로(340)를 포함할 수 있다.
제1 시프트회로(330)는 플립플롭들(331<1>,331<2>,331<3>,331<4>), 낸드게이트들(331<5>,331<7>,331<9>) 및 인버터들(331<6>,331<8>,331<10>)로 구현될 수 있다. 제1 시프트회로(330)는 내부클럭(ICLK)에 동기 되어 라이트신호(EWT)를 제1 구간만큼 시프팅하여 레이턴시신호(WL)를 생성할 수 있다. 제1 시프트회로(330)는 3개의 플립플롭들(331<1>,331<2>,331<3>)을 통해 라이트신호(EWT)를 제1 구간만큼 시프팅하여 레이턴시신호(WL)를 생성하도록 구현되어 있지만 다양한 수의 플립플롭을 통해 라이트신호(EWT)를 라이트레이턴시 구간만큼 시프팅하여 레이턴시신호(WL)를 생성하도록 구현될 수 있다.
제2 시프트회로(340)는 플립플롭들(341<1>,341<2>,341<3>,341<4>), 낸드게이트들(341<5>,341<7>,341<9>,341<11>), 인버터들(341<6>,341<8>,341<10>,341<12>)로 구현될 수 있다. 제2 시프트회로(340)는 내부클럭(ICLK)에 동기 되어 레이턴시신호(WL)를 제2 구간만큼 시프팅하여 리커버리신호(NWR)를 생성할 수 있다. 제2 시프트회로(340)는 3개의 플립플롭들(341<1>,341<2>,341<3>)을 통해 레이턴시신호(WL)를 제2 구간만큼 시프팅하여 리커버리신호(NWR)를 생성하도록 구현되어 있지만 다양한 수의 플립플롭을 통해 레이턴시신호(WL)를 라이트리커버리 구간만큼 시프팅하여 리커버리신호(NWR)를 생성하도록 구현될 수 있다.
도 9에 도시된 바와 같이 신호지연회로(233_2)는 제1 래치회로(350) 및 제2 래치회로(360)를 포함할 수 있다.
제1 래치회로(350)는 플립플롭(351<1>), 지연기(351<2>) 및 앤드게이트(351<3>)로 구현될 수 있다. 플립플롭(351<1>)은 레이턴시신호(WL)에 동기 되어 상태전원제어신호(STT_PG)를 래치할 수 있다. 플립플롭(351<1>)은 래치된 상태전원제어신호(STT_PG)를 상태레이턴시신호(STT_WL)로 출력할 수 있다. 지연기(351<2>)는 상태레이턴시신호(STT_WL)를 반전 지연하여 출력할 수 있다. 앤드게이트(351<3>)는 상태레이턴시신호(STT_WL)와 지연기(351<2>)의 출력 신호를 논리곱 연산을 수행하여 어드레스출력제어신호(ADD_CTR)를 생성할 수 있다.
제2 래치회로(360)는 플립플롭(361<1>), 지연기(361<2>) 및 앤드게이트(361<3>)로 구현될 수 있다. 플립플롭(361<1>)은 리커버리신호(NWR)에 동기 되어 상태전원제어신호(STT_PG)를 래치할 수 있다. 플립플롭(361<1>)은 래치된 상태전원제어신호(STT_PG)를 상태리커버리신호(STT_NWR)로 출력할 수 있다. 지연기(361<2>)는 상태리커버리신호(STT_NWR)를 반전 지연하여 출력할 수 있다. 앤드게이트(361<3>)는 상태리커버리신호(STT_NWR)와 지연기(361<2>)의 출력 신호를 논리곱 연산을 수행하여 리커버리출력제어신호(NWR_CTR)를 생성할 수 있다.
도 10에 도시된 바와 같이 제어회로(240)는 제1 제어회로(241), 제2 제어회로(242), 제3 제어회로(243) 및 제4 래치회로(244)를 포함할 수 있다.
제1 제어회로(241)는 커맨드전원제어신호(CMD_PG)가 인에이블되는 구간 동안 전원전압(VDD) 및 접지전압(VSS)을 공급 받아 구동되고, 내부칩선택신호(ICS) 및 제1 내지 제K 내부커맨드어드레스(ICA<l:K>)를 토대로 라이트신호(EWT)를 생성할 수 있다. 제1 제어회로(241)는 커맨드전원제어신호(CMD_PG)가 인에이블되는 구간 동안 내부칩선택신호(ICS) 및 제1 내지 제K 내부커맨드어드레스(ICA<l:K>)가 라이트동작 및 오토프리차지동작을 수행하기 위한 로직레벨 조합인 경우 인에이블되는 라이트신호(EWT)를 생성할 수 있다.
제2 제어회로(242)는 상태전원제어신호(STT_PG)가 인에이블되는 구간 동안 전원전압(VDD) 및 접지전압(VSS)을 공급 받아 구동되고, 라이트신호(EWT)를 토대로 순차적으로 인에이블되는 라이트플래그신호(WTF), 라이트출력제어신호(WTT) 및 라이트프리차지신호(WTAPG)를 생성할 수 있다. 제2 제어회로(242)는 상태전원제어신호(STT_PG)가 인에이블되는 구간 동안 라이트신호(EWT)가 입력되는 경우 순차적으로 인에이블되는 라이트플래그신호(WTF), 라이트출력제어신호(WTT) 및 라이트프리차지신호(WTAPG)를 생성할 수 있다.
제3 제어회로(243)는 어드레스전원제어신호(ADD_PG)가 인에이블되는 구간 동안 전원전압(VDD) 및 접지전압(VSS)을 공급 받아 구동되고, 라이트신호(EWT) 및 라이트플래그신호(WTF)에 의해 제1 내지 제K 내부커맨드어드레스(ICA<1:K>)를 토대로 제1 내지 제L 뱅크어드레스(BA<1:L>) 및 제1 내지 제M 내부어드레스(IADD<1:M>)를 생성할 수 있다. 제3 제어회로(243)는 어드레스전원제어신호(ADD_PG)가 인에이블되는 구간 동안 라이트신호(EWT)가 입력되는 경우 제1 내지 제K 내부커맨드어드레스(ICA<1:K>)를 래치할 수 있다. 제3 제어회로(243)는 어드레스전원제어신호(ADD_PG)가 인에이블되는 구간 동안 라이트플래그신호(WTF)가 입력되는 경우 래치된 제1 내지 제K 내부커맨드어드레스(ICA<1:K>)를 토대로 제1 내지 제L 뱅크어드레스(BA<1:L>) 및 제1 내지 제M 내부어드레스(IADD<1:M>)를 생성할 수 있다.
제4 래치회로(244)는 프리차지전원제어신호(PCG_PG)가 인에이블되는 구간 동안 전원전압(VDD) 및 접지전압(VSS)을 공급 받아 구동되고, 라이트출력제어신호(WTT) 및 라이트프리차지신호(WTAPG)에 의해 제1 내지 제L 뱅크어드레스(BA<1:L>)로부터 제1 내지 제L 오토프리차지어드레스(ABA<1:L>)를 생성할 수 있다. 제4 래치회로(244)는 프리차지전원제어신호(PCG_PG)가 인에이블되는 구간 동안 라이트출력제어신호(WTT)가 입력되는 경우 제1 내지 제L 뱅크어드레스(BA<1:L>)를 래치할 수 있다. 제4 래치회로(244)는 프리차지전원제어신호(PCG_PG)가 인에이블되는 구간 동안 라이트프리차지신호(WTAPG)가 입력되는 경우 래치된 제1 내지 제L 뱅크어드레스(BA<1:L>)를 토대로 제1 내지 제L 오토프리차지어드레스(ABA<1:L>)를 생성할 수 있다.
도 11에 도시된 바와 같이 제1 제어회로(241)는 제1 전원공급회로(241_1) 및 디코더(241_2)를 포함할 수 있다.
제1 전원공급회로(241_1)는 인버터(241<1>), PMOS 트랜지스터(241<2>) 및 NMOS 트랜지스터(241<3>)로 구현될 수 있다. 인버터(241<1>)는 커맨드전원제어신호(CMD_PG)를 반전 버퍼링하여 출력할 수 있다. PMOS 트랜지스터(241<2>)는 전원전압(VDD)과 디코더(241_2) 사이에 연결될 수 있다. PMOS 트랜지스터(241<2>)는 인버터(241<1>)의 출력신호가 로직로우레벨인 경우 턴온되어 디코더(241_2)에 전원전압(VDD)을 공급할 수 있다. PMOS 트랜지스터(241<2>)는 인버터(241<1>)의 출력신호가 로직하이레벨인 경우 턴오프되어 디코더(241_2)에 전원전압(VDD)의 공급을 차단할 수 있다. NMOS 트랜지스터(241<3>)는 디코더(241_2)와 접지전압(VSS) 사이에 연결될 수 있다. NMOS 트랜지스터(241<3>)는 커맨드전원제어신호(CMD_PG)가 로직하이레벨인 경우 턴온되어 디코더(241_2)에 접지전압(VSS)을 공급할 수 있다. NMOS 트랜지스터(241<3>)는 커맨드전원제어신호(CMD_PG)가 로직로우레벨인 경우 턴오프되어 디코더(241_2)에 접지전압(VSS)의 공급을 차단할 수 있다.
제1 전원공급회로(241_1)는 커맨드전원제어신호(CMD_PG)가 로직하이레벨로 인에이블되는 구간 동안 디코더(241_2)에 전원전압(VDD) 및 접지전압(VSS)을 공급할 수 있다.
디코더(241_2)는 전원전압(VDD) 및 접지전압(VSS)이 공급되는 구간 동안 구동되어 내부칩선택신호(ICS) 및 제1 내지 제K 내부커맨드어드레스(ICA<1:K>)를 토대로 라이트신호(EWT)를 생성할 수 있다. 디코더(241_2)는 전원전압(VDD) 및 접지전압(VSS)이 공급되는 구간 동안 구동되어 내부칩선택신호(ICS) 및 제1 내지 제K 내부커맨드어드레스(ICA<1:K>)를 디코딩하여 라이트신호(EWT)를 생성할 수 있다. 디코더(241_2)는 전원전압(VDD) 및 접지전압(VSS)이 공급되는 구간 동안 구동되어 내부칩선택신호(ICS) 및 제1 내지 제K 내부커맨드어드레스(ICA<1:K>)의 로직레벨이 라이트동작 및 오토프리차지동작을 수행하기 위한 조합인 경우 인에이블되는 라이트신호(EWT)를 생성할 수 있다.
도 12에 도시된 바와 같이 제2 제어회로(242)는 제2 전원공급회로(242_1) 및 라이트제어회로(242_2)를 포함할 수 있다.
제2 전원공급회로(242_1)는 인버터(242<1>), PMOS 트랜지스터(242<2>) 및 NMOS 트랜지스터(242<3>)로 구현될 수 있다. 인버터(242<1>)는 상태전원제어신호(STT_PG)를 반전 버퍼링하여 출력할 수 있다. PMOS 트랜지스터(242<2>)는 전원전압(VDD)과 라이트제어회로(242_2) 사이에 연결될 수 있다. PMOS 트랜지스터(242<2>)는 인버터(242<1>)의 출력신호가 로직로우레벨인 경우 턴온되어 라이트제어회로(242_2)에 전원전압(VDD)을 공급할 수 있다. PMOS 트랜지스터(242<2>)는 인버터(242<1>)의 출력신호가 로직하이레벨인 경우 턴오프되어 라이트제어회로(242_2)에 전원전압(VDD)의 공급을 차단할 수 있다. NMOS 트랜지스터(242<3>)는 라이트제어회로(242_2)와 접지전압(VSS) 사이에 연결될 수 있다. NMOS 트랜지스터(242<3>)는 상태전원제어신호(STT_PG)가 로직하이레벨인 경우 턴온되어 라이트제어회로(242_2)에 접지전압(VSS)을 공급할 수 있다. NMOS 트랜지스터(242<3>)는 상태전원제어신호(STT_PG)가 로직로우레벨인 경우 턴오프되어 라이트제어회로(242_2)에 접지전압(VSS)의 공급을 차단할 수 있다.
제2 전원공급회로(242_1)는 상태전원제어신호(STT_PG)가 로직하이레벨로 인에이블되는 구간 동안 라이트제어회로(242_2)에 전원전압(VDD) 및 접지전압(VSS)을 공급할 수 있다.
라이트제어회로(242_2)는 전원전압(VDD) 및 접지전압(VSS)이 공급되는 구간 동안 구동되어 라이트신호(EWT)를 토대로 순차적으로 인에이블되는 라이트플래그신호(WTF), 라이트출력제어신호(WTT) 및 라이트프리차지신호(WTAPG)를 생성할 수 있다. 라이트제어회로(242_2)는 전원전압(VDD) 및 접지전압(VSS)이 공급되는 구간 동안 구동되어 라이트신호(EWT)를 시프팅하여 순차적으로 인에이블되는 라이트플래그신호(WTF), 라이트출력제어신호(WTT) 및 라이트프리차지신호(WTAPG)를 생성할 수 있다.
도 13에 도시된 바와 같이 제3 제어회로(243)는 제3 전원공급회로(243_1) 및 어드레스생성회로(243_2)를 포함할 수 있다.
제3 전원공급회로(243_1)는 인버터(243<1>), PMOS 트랜지스터(243<2>) 및 NMOS 트랜지스터(243<3>)로 구현될 수 있다. 인버터(243<1>)는 어드레스전원제어신호(ADD_PG)를 반전 버퍼링하여 출력할 수 있다. PMOS 트랜지스터(243<2>)는 전원전압(VDD)과 어드레스생성회로(243_2) 사이에 연결될 수 있다. PMOS 트랜지스터(243<2>)는 인버터(243<1>)의 출력신호가 로직로우레벨인 경우 턴온되어 어드레스생성회로(243_2)에 전원전압(VDD)을 공급할 수 있다. PMOS 트랜지스터(243<2>)는 인버터(243<1>)의 출력신호가 로직하이레벨인 경우 턴오프되어 어드레스생성회로(243_2)에 전원전압(VDD)의 공급을 차단할 수 있다. NMOS 트랜지스터(243<3>)는 어드레스생성회로(243_2)와 접지전압(VSS) 사이에 연결될 수 있다. NMOS 트랜지스터(243<3>)는 어드레스전원제어신호(ADD_PG)가 로직하이레벨인 경우 턴온되어 어드레스생성회로(243_2)에 접지전압(VSS)을 공급할 수 있다. NMOS 트랜지스터(243<3>)는 어드레스전원제어신호(ADD_PG)가 로직로우레벨인 경우 턴오프되어 어드레스생성회로(243_2)에 접지전압(VSS)의 공급을 차단할 수 있다.
제3 전원공급회로(243_1)는 어드레스전원제어신호(ADD_PG)가 로직하이레벨로 인에이블되는 구간 동안 어드레스생성회로(243_2)에 전원전압(VDD) 및 접지전압(VSS)을 공급할 수 있다.
어드레스생성회로(243_2)는 전원전압(VDD) 및 접지전압(VSS)이 공급되는 구간 동안 구동되어 라이트신호(EWT), 라이트플래그신호(WTF) 및 제1 내지 제K 내부커맨드어드레스(ICA<1:K>)를 토대로 제1 내지 제L 뱅크어드레스(BA<1:L>) 및 제1 내지 제M 내부어드레스(IADD<1:M>)를 생성할 수 있다. 어드레스생성회로(243_2)는 전원전압(VDD) 및 접지전압(VSS)이 공급되는 구간 동안 구동되어 라이트신호(EWT) 및 라이트플래그신호(WTF)에 의해 제1 내지 제K 내부커맨드어드레스(ICA<1:K>)를 토대로 제1 내지 제L 뱅크어드레스(BA<1:L>) 및 제1 내지 제M 내부어드레스(IADD<1:M>)를 생성할 수 있다. 어드레스생성회로(243_2)는 전원전압(VDD) 및 접지전압(VSS)이 공급되는 구간 동안 구동되어 라이트신호(EWT)가 입력되는 경우 제1 내지 제K 내부커맨드어드레스(ICA<1:K>)를 래치할 수 있다. 어드레스생성회로(243_2)는 전원전압(VDD) 및 접지전압(VSS)이 공급되는 구간 동안 구동되어 라이트플래그신호(WTF)가 입력되는 경우 래치된 제1 내지 제K 내부커맨드어드레스(ICA<1:K>)를 토대로 제1 내지 제L 뱅크어드레스(BA<1:L>) 및 제1 내지 제M 내부어드레스(IADD<1:M>)를 생성할 수 있다. 제1 내지 제L 뱅크어드레스(BA<1:L>)는 제1 내지 제K 내부커맨드어드레스(ICA<1:K>)에 포함된 제1 그룹의 비트들로부터 생성될 수 있다. 제1 내지 제M 내부어드레스(IADD<1:M>)는 제1 내지 제K 내부커맨드어드레스(ICA<1:K>)에 포함된 제2 그룹의 비트들로부터 생성될 수 있다.
도 14에 도시된 바와 같이 어드레스생성회로(243_2)는 제1 파이프제어회로(370) 및 제1 파이프회로(380)를 포함할 수 있다.
제1 파이프제어회로(370)는 라이트신호(EWT) 및 라이트플래그신호(WTF)에 의해 순차적으로 인에이블되는 제1 입력제어신호(PIN<1>) 및 제1 출력제어신호(POUT<1>)를 생성할 수 있다. 제1 파이프제어회로(370)는 라이트신호(EWT)가 입력되는 경우 인에이블되는 제1 입력제어신호(PIN<1>)를 생성할 수 있다. 제1 파이프제어회로(370)는 라이트플래그신호(WTF)가 입력되는 경우 인에이블되는 제1 출력제어신호(POUT<1>)를 생성할 수 있다.
제1 파이프회로(380)는 제1 입력제어신호(PIN<1>) 및 제1 출력제어신호(POUT<1>)에 의해 제1 내지 제K 내부커맨드어드레스(ICA<1:K>)를 토대로 제1 내지 제L 뱅크어드레스(BA<1:L>) 및 제1 내지 제M 내부어드레스(IADD<1:M>)를 생성할 수 있다. 제1 파이프회로(380)는 제1 입력제어신호(PIN<1>)가 입력되는 경우 제1 내지 제K 내부커맨드어드레스(ICA<1:K>)를 래치할 수 있다. 제1 파이프회로(380)는 제1 출력제어신호(POUT<1>)가 입력되는 경우 래치된 제1 내지 제K 내부커맨드어드레스(ICA<1:K>)에 포함된 제1 그룹의 비트들로부터 제1 내지 제L 뱅크어드레스(BA<1:L>)를 생성할 수 있다. 제1 파이프회로(380)는 제1 출력제어신호(POUT<1>)가 입력되는 경우 래치된 제1 내지 제K 내부커맨드어드레스(ICA<1:K>)에 포함된 제2 그룹의 비트들로부터 제1 내지 제M 내부어드레스(IADD<1:M>)를 생성할 수 있다.
도 15에 도시된 바와 같이 제4 제어회로(244)는 제4 전원공급회로(244_1) 및 프리차지어드레스생성회로(244_2)를 포함할 수 있다.
제4 전원공급회로(244_1)는 인버터(244<1>), PMOS 트랜지스터(243<2>) 및 NMOS 트랜지스터(243<3>)로 구현될 수 있다. 인버터(244<1>)는 프리차지전원제어신호(PCG_PG)를 반전 버퍼링하여 출력할 수 있다. PMOS 트랜지스터(244<2>)는 전원전압(VDD)과 프리차지어드레스생성회로(244_2) 사이에 연결될 수 있다. PMOS 트랜지스터(244<2>)는 인버터(244<1>)의 출력신호가 로직로우레벨인 경우 턴온되어 프리차지어드레스생성회로(244_2)에 전원전압(VDD)을 공급할 수 있다. PMOS 트랜지스터(244<2>)는 인버터(244<1>)의 출력신호가 로직하이레벨인 경우 턴오프되어 프리차지어드레스생성회로(244_2)에 전원전압(VDD)의 공급을 차단할 수 있다. NMOS 트랜지스터(244<3>)는 프리차지어드레스생성회로(244_2)와 접지전압(VSS) 사이에 연결될 수 있다. NMOS 트랜지스터(244<3>)는 프리차지전원제어신호(PCG_PG)가 로직하이레벨인 경우 턴온되어 프리차지어드레스생성회로(244_2)에 접지전압(VSS)을 공급할 수 있다. NMOS 트랜지스터(244<3>)는 프리차지전원제어신호(PCG_PG)가 로직로우레벨인 경우 턴오프되어 프리차지어드레스생성회로(244_2)에 접지전압(VSS)의 공급을 차단할 수 있다.
제4 전원공급회로(244_1)는 프리차지전원제어신호(PCG_PG)가 로직하이레벨로 인에이블되는 구간 동안 프리차지어드레스생성회로(244_2)에 전원전압(VDD) 및 접지전압(VSS)을 공급할 수 있다.
프리차지어드레스생성회로(244_2)는 전원전압(VDD) 및 접지전압(VSS)이 공급되는 구간 동안 구동되어 라이트출력제어신호(WTT), 라이트프리차지신호(WTAPG) 및 제1 내지 제L 뱅크어드레스(BA<1:L>)를 토대로 제1 내지 제L 프리차지어드레스(ABA<1:L>)를 생성할 수 있다. 프리차지어드레스생성회로(244_2)는 전원전압(VDD) 및 접지전압(VSS)이 공급되는 구간 동안 구동되어 라이트출력제어신호(WTT)가 입력되는 경우 제1 내지 제L 뱅크어드레스(BA<1:L>)를 래치할 수 있다. 프리차지어드레스생성회로(244_2)는 전원전압(VDD) 및 접지전압(VSS)이 공급되는 구간 동안 구동되어 라이트프리차지신호(WTAPG)가 입력되는 경우 래치된 제1 내지 제L 뱅크어드레스(BA<1:L>)를 토대로 제1 내지 제L 프리차지어드레스(ABA<1:L>)를 생성할 수 있다.
도 16에 도시된 바와 같이 프리차지어드레스생성회로(244_2)는 제2 파이프제어회로(390) 및 제2 파이프회로(400)를 포함할 수 있다.
제2 파이프제어회로(390)는 라이트출력제어신호(WTT) 및 라이트프리차지신호(WTAPG)에 의해 순차적으로 인에이블되는 제2 입력제어신호(PIN<2>) 및 제2 출력제어신호(POUT<2>)를 생성할 수 있다. 제2 파이프제어회로(390)는 라이트출력제어신호(WTT)가 입력되는 경우 인에이블되는 제2 입력제어신호(PIN<2>)를 생성할 수 있다. 제2 파이프제어회로(390)는 라이트프리차지신호(WTAPG)가 입력되는 경우 인에이블되는 제2 출력제어신호(POUT<2>)를 생성할 수 있다.
제2 파이프회로(400)는 제2 입력제어신호(PIN<2>) 및 제2 출력제어신호(POUT<2>)에 의해 제1 내지 제L 뱅크어드레스(BA<1:L>)를 토대로 제1 내지 제L 프리차지어드레스(ABA<1:L>)를 생성할 수 있다. 제2 파이프회로(400)는 제2 입력제어신호(PIN<2>)가 입력되는 경우 제1 내지 제L 뱅크어드레스(BA<1:L>)를 래치할 수 있다. 제2 파이프회로(400)는 제2 출력제어신호(POUT<2>)가 입력되는 경우 래치된 제1 내지 제L 뱅크어드레스(BA<1:L>)로부터 제1 내지 제L 프리차지어드레스(ABA<1:L>)를 생성할 수 있다.
도 17을 참고하여 본 발명의 일 실시예에 따른 전자장치(100)의 동작을 설명하되, 라이트동작을 수행한 이후 오토프리차지동작을 수행하는 동작을 설명하면 다음과 같다.
T1 시점에, 컨트롤러(100)는 라이트동작 및 오토프리차지동작을 수행하기 위한 클럭(CLK), 로직하이레벨의 칩선택신호(CS), 제1 내지 제K 커맨드어드레스(CA<1:M>)를 출력한다.
입력제어회로(210)는 제2 버퍼(212)를 통해 칩선택신호(CS) 및 제1 내지 제K 커맨드어드레스(CA<1:K>)를 버퍼링하여 내부칩선택신호(ICS) 및 제1 내지 제K 내부커맨드어드레스(ICA<1:K>)를 생성한다.
내부클럭생성회로(220)는 클럭(CLK)을 입력 받아 내부클럭(ICLK)을 생성한다.
전달제어신호생성회로(231)는 내부클럭(ICLK)에 동기 되어 내부칩선택신호(ICS)로부터 로직하이레벨의 전달제어신호(TCON)를 생성한다.
전원제어신호생성회로(232)는 내부클럭(ICLK)에 동기 되어 전달제어신호(TCON) 및 내부칩선택신호(ICS)에 의해 로직하이레벨로 인에이블되는 커맨드전원제어신호(CMD_PG)를 생성한다. 전원제어신호생성회로(232)는 내부칩선택신호(ICS)에 의해 로직하이레벨로 인에이블되는 상태전원제어신호(STT_PG)를 생성한다. 전원제어신호생성회로(232)는 내부칩선택신호(ICS)에 의해 로직하이레벨로 인에이블되는 어드레스전원제어신호(ADD_PG)를 생성한다.
제1 전원공급회로(241_1)는 커맨드전원제어신호(CMD_PG)가 로직하이레벨로 인에이블되는 구간 동안 디코더(241_2)에 전원전압(VDD) 및 접지전압(VSS)을 공급한다.
제2 전원공급회로(242_1)는 상태전원제어신호(STT_PG)가 로직하이레벨로 인에이블되는 구간 동안 라이트제어회로(242_2)에 전원전압(VDD) 및 접지전압(VSS)을 공급한다.
제3 전원공급회로(243_1)는 어드레스전원제어신호(ADD_PG)가 로직하이레벨로 인에이블되는 구간 동안 어드레스생성회로(243_2)에 전원전압(VDD) 및 접지전압(VSS)을 공급한다.
T2 시점에, 디코더(241_2)는 전원전압(VDD) 및 접지전압(VSS)이 공급되는 구간 동안 구동되어 내부칩선택신호(ICS) 및 제1 내지 제K 내부커맨드어드레스(ICA<1:K>)의 로직레벨이 라이트동작 및 오토프리차지동작을 수행하기 위한 조합이므로 로직하이레벨로 인에이블되는 라이트신호(EWT)를 생성한다.
어드레스생성회로(243_2)는 전원전압(VDD) 및 접지전압(VSS)이 공급되는 구간 동안 구동되어 로직하이레벨의 라이트신호(EWT)에 의해 제1 내지 제K 내부커맨드어드레스(ICA<1:K>)를 래치한다.
T3 시점에, 시프트회로(233_1)는 내부클럭(ICLK)에 동기 되어 T2 시점의 라이트신호(EWT)를 시프팅하여 로직하이레벨의 레이턴시신호(WL)를 생성한다.
라이트제어회로(242_2)는 전원전압(VDD) 및 접지전압(VSS)이 공급되는 구간 동안 구동되어 T2 시점의 라이트신호(EWT)를 시프팅하여 로직하이레벨로 인에이블되는 라이트플래그신호(WTF)를 생성한다.
어드레스생성회로(243_2)는 전원전압(VDD) 및 접지전압(VSS)이 공급되는 구간 동안 구동되어 로직하이레벨의 라이트플래그신호(WTF)에 의해 래치된 제1 내지 제K 내부커맨드어드레스(ICA<1:K>)를 토대로 제1 내지 제L 뱅크어드레스(BA<1:L>) 및 제1 내지 제M 내부어드레스(IADD<1:M>)를 생성한다.
입출력회로(250)는 라이트동작 시 컨트롤러(110)로부터 입력되는 데이터(DATA)를 버퍼링하여 내부데이터(ID)를 생성한다.
메모리회로(260)는 라이트신호(EWT), 제1 내지 제L 뱅크어드레스(BA<1:L>) 및 제1 내지 제M 내부어드레스(IADD<1:M>)에 의해 선택되는 메모리셀에 내부데이터(ID)를 저장하는 라이트동작을 수행한다.
T4 시점에, 시프트회로(233_1)는 내부클럭(ICLK)에 동기 되어 T3 시점의 레이턴시신호(WL)를 시프팅하여 로직하이레벨의 리커버리신호(NWR)를 생성한다.
라이트제어회로(242_2)는 전원전압(VDD) 및 접지전압(VSS)이 공급되는 구간 동안 구동되어 T3 시점의 라이트플래그신호(WTF)를 시프팅하여 로직하이레벨로 인에이블되는 라이트출력제어신호(WTT)를 생성한다.
전원제어신호생성회로(232)는 라이트출력제어신호(WTT)에 의해 로직하이레벨로 인에이블되는 프리차지전원제어신호(PCG_PG)를 생성한다.
제4 전원공급회로(244_1)는 프리차지전원제어신호(PCG_PG)가 로직하이레벨로 인에이블되는 구간 동안 프리차지어드레스생성회로(244_2)에 전원전압(VDD) 및 접지전압(VSS)을 공급한다.
전원제어신호생성회로(232)는 내부클럭(ICLK)에 동기 되어 로직로우레벨의 전달제어신호(TCON)에 의해 로직로우레벨로 디스에이블되는 커맨드전원제어신호(CMD_PG)를 생성한다.
제1 전원공급회로(241_1)는 커맨드전원제어신호(CMD_PG)가 로직로우레벨로 디스에이블되므로 디코더(241_2)에 전원전압(VDD) 및 접지전압(VSS)의 공급을 차단한다.
디코더(241_2)는 전원전압(VDD) 및 접지전압(VSS)이 공급되지 않아 구동을 중단한다.
T5 시점에, 라이트제어회로(242_2)는 전원전압(VDD) 및 접지전압(VSS)이 공급되는 구간 동안 구동되어 T4 시점의 라이트출력제어신호(WTT)를 시프팅하여 로직하이레벨로 인에이블되는 라이트프리차지신호(WTAPG)를 생성한다.
신호지연회로(233_2)는 T3 시점에 생성된 레이턴시신호(WL)에 의해 상태전원제어신호(STT_PG)로부터 로직하이레벨의 어드레스출력제어신호(ADD_CTR)를 생성한다.
프리차지어드레스생성회로(244_2)는 전원전압(VDD) 및 접지전압(VSS)이 공급되는 구간 동안 구동되어 T3 시점에 생성된 제1 내지 제L 뱅크어드레스(BA<1:L>)로부터 제1 내지 제L 프리차지어드레스(ABA<1:L>)를 생성한다.
메모리회로(260)는 라이트프리차지신호(WTAPG) 및 제1 내지 제L 프리차지어드레스(ABA<1:L>)에 의해 오토프리차지동작을 수행한다.
T6 시점에, 전원제어신호생성회로(232)는 내부클럭(ICLK)에 동기 되어 T5 시점에 생성된 로직하이레벨의 어드레스출력제어신호(ADD_CTR)에 의해 로직로우레벨로 디스에이블되는 어드레스전원제어신호(ADD_PG)를 생성한다.
제3 전원공급회로(243_1)는 어드레스전원제어신호(ADD_PG)가 로직로우레벨로 디스에이블되므로 어드레스생성회로(243_2)에 전원전압(VDD) 및 접지전압(VSS)의 공급을 차단한다.
어드레스생성회로(243_2)는 전원전압(VDD) 및 접지전압(VSS)이 공급되지 않아 구동을 중단한다.
T7 시점에, 전원제어신호생성회로(232)는 로직로우레벨로 디스에이블되는 프리차지전원제어신호(PCG_PG)를 생성한다.
제4 전원공급회로(244_1)는 프리차지전원제어신호(PCG_PG)가 로직로우레벨로 디스에이블되므로 프리차지어드레스생성회로(244_2)에 전원전압(VDD) 및 접지전압(VSS)의 공급을 차단한다.
프리차지어드레스생성회로(244_2)는 전원전압(VDD) 및 접지전압(VSS)이 공급되지 않아 구동을 중단한다.
신호지연회로(233_2)는 T4 시점에 생성된 리커버리신호(NWR)에 의해 상태전원제어신호(STT_PG)로부터 로직하이레벨의 리커버리출력제어신호(NWR_CTR)를 생성한다.
T8 시점에, 전원제어신호생성회로(232)는 내부클럭(ICLK)에 동기 되어 T7 시점에 생성된 로직하이레벨의 리커버리출력제어신호(NWR_CTR)에 의해 로직로우레벨로 디스에이블되는 상태전원제어신호(STT_PG)를 생성한다.
제2 전원공급회로(242_1)는 상태전원제어신호(STT_PG)가 로직로우레벨로 디스에이블되므로 라이트제어회로(242_2)에 전원전압(VDD) 및 접지전압(VSS)의 공급을 차단한다.
라이트제어회로(242_2)는 전원전압(VDD) 및 접지전압(VSS)이 공급되지 않아 구동을 중단한다.
이와 같은 본 발명의 일 실시예에 따른 전자장치는 라이트동작 및 오토프리차지동작을 제어하기 위한 제어회로의 내부구성들에 필요한 구간 동안만 전원을 공급함으로써 전류소모량을 감소할 수 있다. 또한, 본 발명의 일 실시예에 따른 전자장치는 라이트동작 및 오토프리차지동작을 제어하기 위한 제어회로의 내부구성들의 동작이 필요 없는 구간 동안 전원의 공급을 차단하여 불필요한 신호 생성을 방지함으로써 동작 오류를 방지할 수 있다.
도 18은 본 발명의 일 실시예에 따른 전자시스템(1000)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 18에 도시된 바와 같이, 전자시스템(1000)은 호스트(1100) 및 반도체시스템(1200)을 포함할 수 있다.
호스트(1100) 및 반도체시스템(1200)은 인터페이스 프로토콜을 사용하여 상호 신호들을 전송할 수 있다. 호스트(1100) 및 반도체시스템(1200) 사이에 사용되는 인터페이스 프로토콜에는 MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), USB(Universal Serial Bus) 등이 있다.
반도체시스템(1200)은 컨트롤러(1300)와 반도체장치들(1400(K:1))을 포함할 수 있다. 컨트롤러(1300)는 반도체장치들(1400(K:1))이 라이트동작 및 오토프리차지동작을 수행하도록 반도체장치들(1400(K:1))을 제어할 수 있다. 반도체장치들(1400(K:1)) 각각은 라이트동작 및 오토프리차지동작을 제어하기 위한 제어회로에 필요한 구간 동안만 전원을 공급함으로써 전류소모량을 감소할 수 있다. 또한, 반도체장치들(1400(K:1)) 각각은 라이트동작 및 오토프리차지동작을 제어하기 위한 제어회로의 동작이 필요 없는 구간 동안 전원의 공급을 차단하여 불필요한 신호 생성을 방지함으로써 동작 오류를 방지할 수 있다.
컨트롤러(1300)는 도 1에 도시된 컨트롤러(110)로 구현될 수 있다. 반도체장치들(1400(K:1)) 각각은 도 1에 도시된 반도체장치(120)로 구현될 수 있다. 실시예에 따라서 반도체장치(120)는 DRAM(dynamic random access memory), PRAM(Phase change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 및 FRAM(Ferroelectric Random Access Memory) 중 하나로 구현될 수 있다.
100. 전자장치 110. 컨트롤러
120. 반도체장치 210. 입력제어회로
211. 제1 버퍼 212. 제2 버퍼
213. 버퍼제어회로 220. 내부클럭생성회로
230. 제어신호생성회로 231. 전달제어신호생성회로
231_1. 전달시프팅신호생성회로 231_2. 신호합성회로
232. 전원제어신호생성회로 232_1. 제1 펄스생성회로
232_2. 제2 펄스생성회로 232_3. 제3 펄스생성회로
232_4. 제4 펄스생성회로 233. 출력제어신호생성회로
233_1. 시프트회로 233_2. 신호지연회로
240. 제어회로 241. 제1 제어회로
241_1. 제1 전원공급회로 241_2. 디코더
242. 제2 제어회로 242_1. 제2 전원공급회로
242_2. 라이트제어회로 243. 제3 제어회로
243_1. 제3 전원공급회로 243_2. 어드레스생성회로
244. 제4 제어회로 244_1. 제4 전원공급회로
244_2. 프리차지어드레스생성회로 250. 입출력회로
260. 메모리회로 310. 내부펄스생성회로
320. 신호전달회로 330. 제1 시프트회로
340. 제2 시프트회로 350. 제1 래치회로
360. 제2 래치회로 370. 제1 파이프제어회로
380. 제1 파이프회로 390. 제2 파이프제어회로
400. 제2 파이프회로

Claims (22)

  1. 라이트동작 및 오토프리차지 동작 시 전원 공급을 제어하기 위해 인에이블되는 커맨드전원제어신호, 상태전원제어신호, 어드레스전원제어신호 및 프리차지전원제어신호를 생성하는 제어신호생성회로; 및
    상기 커맨드전원제어신호, 상기 상태전원제어신호, 상기 어드레스전원제어신호 및 상기 프리차지전원제어신호가 인에이블되는 구간 동안 상기 전원을 입력 받아 내부칩선택신호 및 내부커맨드어드레스를 토대로 라이트신호, 라이트프리차지신호, 뱅크어드레스, 내부어드레스 및 오토프리차지어드레스를 생성하는 제어회로를 포함하는 전자장치.
  2. 제 1 항에 있어서, 상기 전원은 상기 전자장치의 외부에서 공급되는 전원전압 및 접지전압을 포함하는 전자장치.
  3. 제 1 항에 있어서, 상기 커맨드전원제어신호, 상기 상태전원제어신호 및 상기 어드레스전원제어신호는 상기 내부칩선택신호가 입력되는 시점에 인에이블되고, 상기 프리차지전원제어신호는 상기 내부칩선택신호가 입력되는 시점부터 설정구간이후 인에이블되는 전자장치.
  4. 제 3 항에 있어서, 상기 설정구간은 상기 라이트동작 시 생성되는 라이트신호가 시프팅되어 라이트출력제어신호가 생성되는 구간으로 설정되는 전자장치.
  5. 제 1 항에 있어서, 상기 제어신호생성회로는
    내부클럭에 동기 되어 상기 내부칩선택신호를 래치하고, 래치된 상기 내부칩선택신호를 시프팅하여 전달제어신호를 생성하는 전달제어신호생성회로;
    상기 내부클럭에 동기 되어 상기 내부칩선택신호를 토대로 상기 커맨드전원제어신호를 생성하고, 상기 내부칩선택신호, 어드레스출력제어신호 및 리커버리출력제어신호를 토대로 상기 상태전원제어신호 및 상기 어드레스전원제어신호를 생성하며, 라이트출력제어신호 및 상기 리커버리출력제어신호를 토대로 상기 프리차지전원제어신호를 생성하는 전원제어신호생성회로; 및
    상기 내부클럭에 동기 되어 라이트신호 및 상기 상태전원제어신호를 토대로 상기 어드레스출력제어신호 및 상기 리커버리출력제어신호를 생성하는 출력제어신호생성회로를 포함하는 전자장치.
  6. 제 5 항에 있어서, 상기 전달제어신호생성회로는
    상기 내부클럭에 동기 되어 상기 내부칩선택신호를 래치하여 제1 전달시프팅신호를 생성하고, 상기 내부클럭에 동기 되어 제1 전달시프팅신호를 래치하여 제2 전달시프팅신호를 생성하는 전달시프팅신호생성회로; 및
    상기 제1 전달시프팅신호 및 상기 제2 전달시프팅신호를 합성하여 상기 전달제어신호를 생성하는 신호합성회로를 포함하는 전자장치.
  7. 제 5 항에 있어서, 상기 전원제어신호생성회로는
    상기 내부클럭에 동기 되어 상기 내부칩선택신호 및 상기 전달제어신호를 토대로 발생하는 펄스를 포함하는 상기 커맨드전원제어신호를 생성하는 제1 펄스생성회로;
    상기 내부칩선택신호 및 상기 리커버리출력제어신호를 토대로 발생하는 펄스를 포함하는 상기 상태전원제어신호를 생성하는 제2 펄스생성회로;
    상기 내부칩선택신호 및 상기 어드레스출력제어신호를 토대로 발생하는 펄스를 포함하는 상기 어드레스전원제어신호를 생성하는 제3 펄스생성회로; 및
    상기 라이트출력신호 및 상기 리커버리출력제어신호를 토대로 발생하는 펄스를 포함하는 상기 프리차지전원제어신호를 생성하는 제4 펄스생성회로를 포함하는 전자장치.
  8. 제 7 항에 있어서, 상기 제1 펄스생성회로는
    상기 내부칩선택신호가 입력되는 시점부터 소정구간 인에이블되는 내부펄스를 생성하는 내부펄스생성회로; 및
    상기 내부클럭에 동기 되어 상기 내부펄스 및 상기 전달제어신호를 토대로 인에이블되는 상기 커맨드전원제어신호를 생성하는 신호전달회로를 포함하는 전자장치.
  9. 제 5 항에 있어서, 상기 출력제어신호생성회로는
    상기 내부클럭에 동기 되어 상기 라이트신호를 시프팅하여 레이턴시신호를 생성한 이후 리커버리신호를 생성하는 시프트회로; 및
    상기 레이턴시신호 및 상기 리커버리신호에 동기 되어 상기 상태전원제어신호를 토대로 상기 어드레스출력제어신호 및 상기 리커버리출력제어신호를 생성하는 신호지연회로를 포함하는 전자장치.
  10. 제 9 항에 있어서, 상기 시프트회로는
    상기 내부클럭에 동기 되어 상기 라이트신호를 제1 구간만큼 시프팅하여 레이턴시신호를 생성하는 제1 시프트회로; 및
    상기 내부클럭에 동기 되어 상기 레이턴시신호를 제2 구간만큼 시프팅하여 리커버리신호를 생성하는 제2 시프트회로를 포함하는 전자장치.
  11. 제 9 항에 있어서, 상기 신호지연회로는
    상기 레이턴시신호에 동기 되어 상기 상태전원제어신호를 래치하고, 래치된 상기 상태전원제어신호를 지연하여 상기 어드레스출력제어신호를 생성하는 제1 래치회로; 및
    상기 리커버리신호에 동기 되어 상기 상태전원제어신호를 래치하고, 래치된 상기 상태전원제어신호를 지연하여 상기 리커버리출력제어신호를 생성하는 제2 래치회로를 포함하는 전자장치.
  12. 제 1 항에 있어서, 상기 제어회로는
    상기 커맨드전원제어신호가 인에이블되는 구간 동안 상기 전원을 공급 받아 구동되고, 상기 내부칩선택신호 및 상기 내부커맨드어드레스를 토대로 상기 라이트신호를 생성하는 제1 제어회로;
    상기 상태전원제어신호가 인에이블되는 구간 동안 상기 전원을 공급 받아 구동되고, 상기 라이트신호를 토대로 순차적으로 인에이블되는 라이트플래그신호, 라이트출력제어신호 및 라이트프리차지신호를 생성하는 제2 제어회로;
    상기 어드레스전원제어신호가 인에이블되는 구간 동안 상기 전원을 공급 받아 구동되고, 상기 라이트신호 및 상기 라이트플래그신호에 의해 상기 내부커맨드어드레스를 토대로 상기 뱅크어드레스 및 상기 내부어드레스를 생성하는 제3 제어회로; 및
    상기 프리차지전원제어신호가 인에이블되는 구간 동안 상기 전원을 공급 받아 구동되고, 상기 라이트출력제어신호 및 상기 라이트프리차지신호에 의해 상기 뱅크어드레스로부터 상기 오토프리차지어드레스를 생성하는 제4 제어회로를 포함하는 전자장치.
  13. 내부칩선택신호 및 내부커맨드어드레스의 로직레벨 조합에 따라 라이트동작 시 전원전압 및 접지전압의 공급을 제어하기 위해 인에이블되는 커맨드전원제어신호 및 어드레스전원제어신호를 생성하는 제어신호생성회로; 및
    상기 커맨드전원제어신호 및 상기 어드레스전원제어신호가 인에이블되는 구간 동안 상기 전원을 입력 받아 상기 내부칩선택신호 및 상기 내부커맨드어드레스를 토대로 라이트신호, 뱅크어드레스 및 내부어드레스를 생성하는 제어회로를 포함하는 전자장치.
  14. 제 12 항에 있어서, 상기 전원은 상기 전자장치의 외부에서 공급되는 전원전압 및 접지전압을 포함하는 전자장치.
  15. 제 13 항에 있어서, 상기 제어신호생성회로는
    내부클럭에 동기 되어 상기 내부칩선택신호를 래치하고, 래치된 상기 내부칩선택신호를 시프팅하여 전달제어신호를 생성하는 전달제어신호생성회로;
    상기 내부클럭에 동기 되어 상기 내부칩선택신호를 토대로 상기 커맨드전원제어신호를 생성하고, 상기 내부칩선택신호 및 어드레스출력제어신호를 토대로 상기 어드레스전원제어신호를 생성는 전원제어신호생성회로; 및
    상기 내부클럭에 동기 되어 라이트신호를 시프팅하여 상기 어드레스출력제어신호를 생성하는 출력제어신호생성회로를 포함하는 전자장치.
  16. 제 15 항에 있어서, 상기 전달제어신호생성회로는
    상기 내부클럭에 동기 되어 상기 내부칩선택신호를 래치하여 제1 전달시프팅신호를 생성하고, 상기 내부클럭에 동기 되어 제1 전달시프팅신호를 래치하여 제2 전달시프팅신호를 생성하는 전달시프팅신호생성회로; 및
    상기 제1 전달시프팅신호 및 상기 제2 전달시프팅신호를 합성하여 상기 전달제어신호를 생성하는 신호합성회로를 포함하는 전자장치.
  17. 제 14 항에 있어서, 상기 전원제어신호생성회로는
    상기 내부클럭에 동기 되어 상기 내부칩선택신호 및 상기 전달제어신호를 토대로 발생하는 펄스를 포함하는 상기 커맨드전원제어신호를 생성하는 제1 펄스생성회로; 및
    상기 내부칩선택신호 및 상기 어드레스출력제어신호를 토대로 발생하는 펄스를 포함하는 상기 어드레스전원제어신호를 생성하는 제2 펄스생성회로를 포함하는 전자장치.
  18. 제 17 항에 있어서, 상기 제1 펄스생성회로는
    상기 내부칩선택신호가 입력되는 시점부터 소정구간 인에이블되는 내부펄스를 생성하는 내부펄스생성회로; 및
    상기 내부클럭에 동기 되어 상기 내부펄스 및 상기 전달제어신호를 토대로 인에이블되는 상기 커맨드전원제어신호를 생성하는 신호전달회로를 포함하는 전자장치.
  19. 제 13 항에 있어서, 상기 제어회로는
    상기 커맨드전원제어신호가 인에이블되는 구간 동안 상기 전원을 공급 받아 구동되고, 상기 내부칩선택신호 및 상기 내부커맨드어드레스를 토대로 상기 라이트신호를 생성하는 제1 제어회로; 및
    상기 어드레스전원제어신호가 인에이블되는 구간 동안 상기 전원을 공급 받아 구동되고, 상기 라이트신호 및 라이트플래그신호에 의해 상기 내부커맨드어드레스를 토대로 상기 뱅크어드레스 및 상기 내부어드레스를 생성하는 제2 제어회로를 포함하는 전자장치.
  20. 제 19 항에 있어서, 상기 제1 제어회로는
    상기 커맨드전원제어신호가 인에이블되는 구간 동안 상기 전원전압 및 상기 접지전압을 공급하는 제1 전원공급회로; 및
    상기 전원전압 및 상기 접지전압이 공급되는 구간 동안 상기 내부칩선택신호 및 상기 내부커맨드어드레스를 디코딩하여 상기 라이트신호를 생성하는 디코더를 포함하는 전자장치.
  21. 제 19 항에 있어서, 상기 제2 제어회로는
    상기 어드레스전원제어신호가 인에이블되는 구간 동안 상기 전원전압 및 상기 접지전압을 공급하는 제2 전원공급회로; 및
    상기 전원전압 및 상기 접지전압이 공급되는 구간 동안 상기 라이트신호 및 상기 라이트플래그신호에 의해 상기 내부커맨드어드레스를 토대로 상기 뱅크어드레스 및 상기 내부어드레스를 생성하는 어드레스생성회로를 포함하는 전자장치.
  22. 제 21 항에 있어서, 상기 어드레스생성회로는
    상기 라이트신호가 입력되는 경우 인에이블되는 입력제어신호를 생성하고, 상기 상기 라이트플래그신호가 입력되는 경우 인에이블되는 출력제어신호를 생성하는 파이프제어회로; 및
    상기 입력제어신호가 입력되는 경우 상기 내부어드레스를 저장하고, 상기 출력제어신호가 입력되는 경우 저장된 상기 내부어드레스로부터 상기 뱅크어드레스 및 상기 내부어드레스를 생성하는 파이프회로를 포함하는 전자장치.
KR1020200114791A 2020-09-08 2020-09-08 전원 공급을 제어하기 위한 전자장치 KR20220032898A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200114791A KR20220032898A (ko) 2020-09-08 2020-09-08 전원 공급을 제어하기 위한 전자장치
US17/151,580 US11270743B1 (en) 2020-09-08 2021-01-18 Electronic devices controlling a power supply
CN202110134811.0A CN114155895A (zh) 2020-09-08 2021-01-29 控制电源的电子器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200114791A KR20220032898A (ko) 2020-09-08 2020-09-08 전원 공급을 제어하기 위한 전자장치

Publications (1)

Publication Number Publication Date
KR20220032898A true KR20220032898A (ko) 2022-03-15

Family

ID=80461554

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200114791A KR20220032898A (ko) 2020-09-08 2020-09-08 전원 공급을 제어하기 위한 전자장치

Country Status (3)

Country Link
US (1) US11270743B1 (ko)
KR (1) KR20220032898A (ko)
CN (1) CN114155895A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102496321B1 (ko) * 2022-08-22 2023-02-07 윤종운 전기절연 특성이 우수한 이차전지 외피재용 무연신 폴리프로필렌 필름 및 그의 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100680975B1 (ko) * 2006-01-13 2007-02-09 주식회사 하이닉스반도체 파워다운 모드 제어 회로
KR101914296B1 (ko) 2012-05-21 2018-11-01 에스케이하이닉스 주식회사 반도체모듈
KR102477268B1 (ko) * 2018-01-26 2022-12-13 삼성전자주식회사 메모리 모듈의 정보를 실시간으로 모니터링하는 방법 및 시스템
KR102546652B1 (ko) * 2018-09-07 2023-06-22 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102496321B1 (ko) * 2022-08-22 2023-02-07 윤종운 전기절연 특성이 우수한 이차전지 외피재용 무연신 폴리프로필렌 필름 및 그의 제조 방법

Also Published As

Publication number Publication date
CN114155895A (zh) 2022-03-08
US11270743B1 (en) 2022-03-08
US20220076719A1 (en) 2022-03-10

Similar Documents

Publication Publication Date Title
US10847195B2 (en) Semiconductor device having ranks that performs a termination operation
KR20180105531A (ko) 반도체장치
US11189328B1 (en) Semiconductor devices and semiconductor systems
KR20220023614A (ko) 타이밍 지연 조절회로 및 이를 포함하는 전자장치
US11133055B1 (en) Electronic device to perform read operation and mode register read operation
US10872645B1 (en) Semiconductor devices
US11270743B1 (en) Electronic devices controlling a power supply
KR20200088702A (ko) 반도체장치 및 반도체시스템
US11227643B1 (en) Electronic devices configured to execute a burst operation
US11120854B2 (en) Semiconductor device
KR20220020547A (ko) Mos 트랜지스터의 열화를 방지하는 전자장치
CN113012735A (zh) 半导体器件
US11763862B2 (en) Electronic device for performing read operation using pipe circuit
US11322186B2 (en) Electronic devices executing active operation
US11443782B2 (en) Electronic device to perform read operation and mode register read operation
US20240185902A1 (en) Semiconductor system
US20240345765A1 (en) Semiconductor device for generating an internal voltage
US11848070B2 (en) Memory with DQS pulse control circuitry, and associated systems, devices, and methods
US11900988B2 (en) Electronic device related to a precharge operation
US20240321331A1 (en) Semiconductor devices
US11328756B1 (en) Semiconductor device and semiconductor system performing auto-precharge operation
KR20240153214A (ko) 내부전압을 생성하기 위한 반도체장치
KR20220023615A (ko) 터미네이션동작을 수행하는 전자장치
KR20240051800A (ko) 반도체시스템
CN114067861A (zh) 被配置为执行自动预充电操作的电子设备