KR100238230B1 - 동기식 반도체 장치 및 방법 - Google Patents

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Abstract

동기식 지연 라인 회로를 구비하는 동기식 반도체 장치에 있어서 프리 차지 모드에서 동기식 지연 라인 회로를 디스에이블시키는 동기식 반도체 장치가 개시되어 있다. 본 발명에 따른 동기식 반도체 장치는 액티브 모드와 프리 차지 모드를 구비하고, 동기식 반도체 장치가 액티브 모드에 있는 경우에는 동기식 지연 라인 회로를 구동시키고 동기식 반도체 장치가 프리 차지 모드에 있는 경우에는 독출 명령에 따른 데이터의 출력이 완료된 다음 동기식 지연 라인 회로를 디스에이블시키도록 동기식 지연 라인 회로를 구동하는 회로를 구성하므로써, 정상적인 회로의 동작을 방해하지 않으면서 프리 차지 모드에서의 전력 소모를 줄일 수 있다. 따라서, 본 발명에 의하면 동기식 지연 라인 회로를 구비하는 동기식 반도체 장치에 있어서, 프리 차지 모드에서 정상적인 회로의 동작을 방해하지 않으면서 동기식 지연 라인 회로의 동작을 디스에이블시키므로써 프리 차지 모드에서의 전력 소모를 줄일 수 있는 효과를 가진다.

Description

동기식 반도체 장치 및 방법
본 발명은 동기식 반도체 장치에 관한 것으로서, 특히 동기식 지연 라인 회로를 구비하고 액티브 모드에서 동기식 지연 라인을 인에이블시키어 외부 시스템 클럭에 동기하는 내부 클럭을 발생시키고, 프리 차지 모드에서는 정상적인 칩 내부 회로의 동작에 의한 데이터의 출력이 완전히 수행된 다음에 디스에이블되어 전력 소모를 줄일 수 있는 동기식 반도체 장치에 관한 것이다.
동기식 반도체 장치는 외부 시스템 클럭(Clock)에 동기되어 동작하도록 구성되어 있다. 따라서 데이터의 입출력이 외부 시스템 클럭에 의해서 생성(Develop)된다. 특히 출력 데이터는 외부 시스템 클럭으로부터 항상 일정하게 지연되어 생성되는 데, 이러한 지연 시간을 tSAC(Clock to valid Output Delay)라고 한다.
도 1은 외부 시스템 클럭과 tSAC와의 상관 관계를 나타내고 있는 여러 신호들의 타이밍도이다. 여기서, CLK, PCLK_DQ 및 DOUT는 각각 외부 시스템 클럭, 명령 신호, 내부 클럭 신호 및 출력 데이터 신호를 나타내고 있다. 그리고 tOH는 출력 데이터(DQ)의 홀딩 시간, 즉 외부 시스템 클럭(CLK)의 라이징 에지(Rising Edge)로부터 하나의 출력 데이터(DQ1)가 출력되는 데까지의 시간을 나타내고, A는 외부 시스템 클럭(CLK)에서 내부 클럭 신호(PCLK_DQ)가 인에이블되는 데까지의 지연 시간을 나타내며, B는 데이터 출력 버퍼(DOUT Buffer)에서부터 데이터가 출력되는 데까지의 시간을 나타내고 있다.
도 1에서 알 수 있는 바와 같이, 데이터 출력 버퍼(DOUT Buffer)로부터 데이터가 출력되는 데 걸리는 시간(B)은 일정하게 변하지 않으므로, 외부 시스템 클럭(CLK)으로부터 출력 데이터(DQ1)가 출력되기 시작하는 데까지의 지연 시간인 tSAC를 최소화하기 위해서는 외부 시스템 클럭(CLK)에서 내부 클럭 신호(PCLK_DQ)가 인에이블되는 데까지의 지연 시간(A)을 줄이는 방법을 써야 한다.
위에서 언급한 문제점을 해결하기 위한 종래의 대표적인 방법은 위상 동기 루프(PLL: Phase Locked Loop)와 지연 동기 루프(DLL: Delay Locked Loop) 등을 사용하여 외부 시스템 클럭과 내부 클럭 사이의 스큐(Skew)를 최소화하는 것이었다. 그러나, 위상 동기 루프(PLL)나 지연 동기 루프(DLL) 등을 사용하는 종래의 방법은 외부 시스템 클럭과 내부 클럭이 일치하는 데 걸리는 시간, 즉 동기 시간(Locking Time)이 길어 칩내부의 데이터 엑세스 타임이 길게되는 문제(Slow Acquisition Time)를 야기시킨다.
클럭 스큐를 줄이고 외부 시스템 클럭에 완전히 동기되는 내부 클럭을 발생시키기 위한 종래의 다른 시도는 전압 제어 지연 라인(Voltage Controlled Delay Line)을 사용하는 것이다. 그 대표적인 회로가 동기식 지연 라인(SDL: Synchronous Delay Line) 회로로서, U.S. Patent 4,975,605에 개시되어 있다. 또한 이를 개선한 것이 최근에 256M DRAM에 채용된 동기식 미러 지연 회로(SMD: Synchronous Mirror Delay)와 계층 위상 동기 지연 회로(HPLD: Hierarchical Phase Locking Delay)이다.
도 2는 동기식 지연 라인 회로(SDL)의 개략적인 블록도를 나타내고 있다.
도 2를 참조하면, 동기식 지연 라인 회로(SDL)는 지연 버퍼(100), 주지연기(110), 지연 라인들(120,150), 위상 비교 검출부(140), 스위칭부(160), 및 클럭 드라이버(170)를 구비한다.
지연 버퍼(100)는 외부 시스템 클럭(CLK)을 입력하여 이를 소정 기간(d1) 지연 버퍼링하여 제 1 내부 클럭(PCLK1)으로서 출력한다.
주지연기(110)는 제 1 내부 클럭(PCLK1)을 입력하여 이를 소정 기간(t1) 지연하여 제 2 내부 클럭(PCLK2)으로서 출력한다.
지연 라인(120)은 직렬로 연결되어 있는 다수의 제 1 단위 지연기들로써 구성되어 있다. 여기서, 제 1 단위 지연기들은 제 2 내부 클럭(PCLK2)을 소정의 단위 길이(dt)만큼 차례로 지연하여 이들을 신호들(D2 내지 Dn)로서 출력한다.
지연 라인(150)은 직렬로 연결되어 있는 다수의 제 2 단위 지연기들로써 구성되어 있다. 여기서, 제 2 단위 지연기들은 제 1 내부 클럭(PCLK1)을 소정의 단위 길이(dt)만큼 차례로 지연하여 이들을 신호들(D2' 내지 Dn')로서 출력한다.
위상 비교 검출부(140)는 다수의 위상 비교 검출기들로써 구성되어 있다. 다수의 위상 비교 검출기들은 각각 다수의 제 1 단위 지연기들 중에서 대응되는 제 1 단위 지연기로부터 출력되는 신호의 위상과 지연 버퍼(100)로부터 출력되는 제 1 내부 클럭(PCLK1)의 위상이 일치하고 또한 전단의 대응되는 위상 비교 검출기로부터 출력되는 인에이블 신호가 액티브되지 않은 경우에만 대응되는 인에이블 신호를 액티브시켜 출력한다. 다시 말하면, 위상 비교 검출부(140)는 다수의 제 1 단위 지연기들을 이용하여 제 2 내부 클럭(PCLK2)의 위상이 제 1 내부 클럭(PCLK1)의 위상과 동기되는 데 필요한 지연기간(t2)을 검출하여 저장하고 이를 다수의 인에이블 신호들(F1 내지 Fn)을 통하여 출력한다.
스위칭부(160)는 각각 다수의 제 2 단위 지연기들 중에서 각각 대응되는 제 2 단위 지연기와 클럭 드라이버(170)의 입력 단자 사이에 연결되어 있는 다수의 스위칭 수단들로써 구성되어 있다. 다수의 스위칭 수단들은 각각 다수의 위상 비교 검출기들 중에서 대응되는 위상 비교 검출기로부터 출력되는 대응되는 인에이블 신호에 의해서 제어되어, 다수의 제 2 단위 지연기들 중에서 대응되는 제 2 단위 지연기로부터 출력되는 신호를 선택하여 클럭 드라이버(170)의 입력 단자로 출력한다.
클럭 드라이버(170)는 스위칭부(160)로부터 출력되는 신호를 입력하여 이를 소정 기간(d2) 지연하여 내부 클럭(PCLK)으로서 출력한다. 여기서 소정의 지연기간(t1)은 소정의 지연기간(d1)과 소정의 지연기간(d2)의 합과 같다.
도 3은 도 2의 동작을 설명하기 위한 개략적인 블록도이고, 도 4는 도 2의 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
도 3과 4를 참조하여, 도 2의 동기식 지연 라인 회로(SDL)에 있어서 외부 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLK)을 발생시키는 동작에 대해서 자세히 설명하면 다음과 같다.
외부 시스템 클럭(CLK)이 지연 버퍼(100)에 입력되면, 지연버퍼(100)는 외부 시스템 클럭(CLK)을 소정 지연시간 d1만큼 지연 버퍼링하여 제 1 내부 클럭(PCLK1)으로서 출력한다. 주지연기(110)는 제 1 내부 클럭(PCLK1)을 입력하여 이를 소정 지연시간 t1만큼 지연시켜 제 2 내부 클럭(PCLK2)으로서 출력한다. 여기서 소정의 지연시간 t1은 소정의 지연시간 d1과 소정의 지연시간 d2의 합이다. 지연 길이(120)는 제 2 내부 클럭(PCLK2)을 입력하여 이를 다수의 제 1 단위지연기들을 통하여 차례로 통과시키면서 소정의 단위 길이(dt)만큼 각각 지연시키어, 지연된 신호들을 다수의 제 1 단위지연기들의 출력단자들로 각각 출력시킨다. 위상 비교 검출부(140)를 구성하고 있는 다수의 위상 비교 검출기들은 각각 다수의 제 1 단위지연기들의 출력 단자들로부터 각각 출력되는 신호들 중에서 대응되는 신호를 입력하여 이의 위상을 제 1 내부 클럭(PCLK1)의 위상과 비교하여 가장 먼저 일치하는 경우에만 액티브되는 인에이블신호를 출력한다. 즉 다수의 제 1 위상 비교 검출기들은 제 2 내부 클럭(PCLK2)의 위상이 제 1 내부 클럭(PCLK1)의 위상과 일치하는 데 필요한 지연기간 t2를 검출하여 저장하는 역할을 한다. 지연라인(150)은 제 1 내부 클럭(PCLK1)을 입력하여 이를 다수의 제 2 단위지연기들을 통하여 차례로 통과시키면서 소정의 단위 길이(dt)만큼 각각 지연시키어, 지연된 신호들을 다수의 제 2 단위지연기들의 출력단자들로 각각 출력시킨다. 스위칭부(160)를 구성하고 있는 다수의 스위칭 수단들은 각각 다수의 위상 비교 검출기들로부터 출력되는 인에이블 신호들 중에서 대응되는 인에이블 신호에 의해서 제어되어, 다수의 제 2 단위 지연기들의 출력단자들로 출력되는 신호들 중에서 대응되는 신호를 스위칭하여 클럭 드라이버(170)의 입력단자로 입력시킨다. 즉 스위칭부(160)는 제 1 내부 클럭(PCLK1)이 지연 라인(150)을 통하여 지연기간 t2만큼 지연되어 출력되는 신호를 클럭 드라이버(170)의 입력단자로 입력시킨다. 클럭 드라이버(170)는 입력된 신호를 소정의 지연시간 d2만큼 지연시켜 내부 클럭(PCLK)으로서 출력한다. 따라서 외부 시스템 클럭(CLK)이 지연 버퍼(100)에 입력되어 클럭드라이버(170)로부터 내부 클럭(PCLK)으로서 출력될 때까지의 총 지연시간은 지연버퍼(100), 주지연기(110), 지연라인들(120,150), 및 클럭 드라이버(170)에 의한 지연시간들을 합한 값으로서 아래 수학식 1과 같이 나타낼 수 있다.
[수학식 1]
Figure kpo00001
여기서 tCC는 외부 시스템 클럭(CLK)의 사이클 시간이다. 그리고 일단 내부 클럭(PCLK)이 발생된 후부터는, 외부 시스템 클럭(CLK)은 도 2로부터 알 수 있는 바와 같이 지연 버퍼(100), 지연 라인(150), 및 클럭 드라이버(170)를 통하여 지연 시간, 즉 d1+t2+d2=tCC에 해당되는 시간만큼만 지연되어 내부 클럭(PCLK)으로서 출력되므로 외부 시스템 클럭(CLK)의 매 사이클마다 외부 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLK)이 발생될 수 있다.
이와 같이 동기식 지연 라인 회로(SDL)는 외부 시스템 클럭(CLK)에서 내부 클럭(PCLK)이 인에이블되는 데까지의 지연 시간을 없앨 수 있다.
동기식 반도체 장치에서는 칩내부에서 소모되는 전력의 량을 줄이기 위하여 액티브 모드(Active Mode)와 프리 차지 모드(Precharge Mode)를 구비하고 있다.
도 5는 도 2의 동기식 지연 라인 회로(SDL)가 동작할 때 흐르는 전류량을 나타내는 동작 시뮬레이션의 결과이다. 여기서, 세로 축은 시간을, 가로축은 전류량을 나타낸다. 그리고, ISS_UD는 지연 라인들(120,150)을 구성하고 있는 단위 지연기들을 통하여 흐르는 전류량을 나타낸다.
도 5에서 알 수 있는 바와 같이, 도 2의 동기식 지연 라인 회로(SDL)의 각 구성 요소 중에서 지연 라인들(120,150)을 구성하고 있는 단위 지연기들을 통하여 흐르는 전류(ISS_UD)가 평균적으로 가장 많다. 낮은 주파수의 외부 시스템 클럭(CLK)일수록 위상 동기에 필요한 단위 지연기들의 수는 더 많이 요구되므로 동기식 지연 라인 회로(SDL)를 통한 전력 소모는 증가하게 된다. 이는 곧 동작 전류(ICC1: Operating Current)의 량의 증가를 의미한다. 상대적으로 동기식 지연 라인 회로(SDL)를 통하여 소모되는 평균 전류 량, 예를 들면 13mA은 일반적인 경우의 동작 전류 량, 예를 들면 105mA에 비하여 상당히 큰 부분을 차지하므로 동기식 지연 라인 회로(SDL)를 통한 전력 소모를 줄이는 문제가 아주 크게 주요시되고 있다.
더욱이 동기식 반도체 장치의 프리 차지 모드에서는 동기식 지연 라인 회로(SDL)의 구동을 멈추지 않으면 프리 차지 스탠바이 전류(Precharge Standby Current)량의 조건을 만족하지 못하게 된다. 따라서 동기식 반도체 장치에 있어서 액티브 모드에서는 동기식 지연 라인 회로(SDL)를 인에이블시키고, 프리 차지 모드에서는 동기식 지연 라인 회로(SDL)를 디스에이블시키기 위한 시도가 있어 왔다.
도 6은 종래의 동기식 반도체 장치에 있어서, 동기식 지연 라인 회로(SDL)를 구동하는 동기식 지연 라인 인에이블 신호(PSLDE: SDL Enable Signal)를 발생하는 회로의 회로도를 나타내고 있다.
도 6을 참조하면, 동기식 지연 라인 인에이블 신호(PSDLE) 발생 회로는 NAND 게이트(310), NOR 게이트(320), 인버터들(332,334) 및 구동부(320)를 구비한다.
NAND 게이트(310)는 프리 차지 신호들(PRBa,PRBb)을 입력하여 이들이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다. 여기서 프리 차지 신호들(PRBa,PRBb)은 뱅크 개념을 사용하는 동기식 반도체 장치에 있어서 외부에서 입력되는 신호들, 예를 들면 로 어드레스 스트로우브 신호(RASB), 칼럼 어드레스 스트로우브 신호(CASB), 칩 선택 신호(CSB) 및 기입 인에이블 신호(WEB) 등에 따라 각 뱅크들의 상태를 프리 차지 모드로 액티브시키는 신호들이다.
인버터(332)는 동기식 지연 라인 프리 차지 신호(PSDLPREB)를 입력하여 이를 인버팅하여 출력한다. 여기서 동기식 지연 라인 프리 차지 신호(PSDLPREB)는 동기식 지연 라인 회로(SDL) 자체의 상태를 프리 차지 모드로 액티브시키는 신호이다.
NOR 게이트(320)는 NAND 게이트(310)와 인버터(332)로부터 출력되는 신호들을 입력하여 이들 중에서 어느 하나라도 하이('H') 레벨이면 로우('L') 레벨이 되는 신호를 출력한다.
인버터(334)는 NOR 게이트(320)로부터 출력되는 신호를 입력하여 이를 인버팅하여 내부 클럭 인에이블 신호(PCLKDQE)로서 출력한다.
구동부(330)는 인버터(334)로부터 출력되는 신호를 입력하여 이를 구동하여 동기식 지연 라인 인에이블 신호(PSDLE)로서 출력한다.
도 7은 도 6의 동작을 자세히 설명하기 위하여 여러 신호들의 타이밍도를 나타내고 있다.
도 7을 참조하면, 외부에서 독출(Read) 명령어(Command)가 입력되면, 칩내부 회로는 액티브 모드가 되고, 로우('L') 레벨의 프리 차지 신호(PRB)가 발생된다. 그리고 로우('L') 레벨의 프리 차지 신호(PRB)에 의해서, 동기식 지연 라인 인에이블 신호(PSDLE)와 내부 클럭 인에이블 신호(PCLKDQE)가 모두 하이('H') 레벨이 된다. 따라서 동기식 지연 라인 회로는 인에이블되어 외부 시스템 클럭(CLK)에 동기되는 내부 클럭을 발생시키고 이에 따라 데이터의 출력이 있게 된다. 데이터의 출력이 발생되는 시점에서 칩내부 회로가 프리 차지 모드로 전환되기 위하여 프리 차지 명령이 입력되면 프리 차지 신호(PRB)는 하이('H') 레벨로 전환되고 이에 따라 동기식 지연 라인 회로(SDL)는 디스에이블된다.
이와 같이 프리 차지 신호(PRB)를 이용하여 칩내부 회로가 프리 차지 모드일 때에 동기식 지연 라인 회로(SDL)를 디스에이블시키는 종래의 방법에 있어서는 도 7에 나타나 있는 바와 같이 출력되어야 하는 데이터가 도중에 중단되는 문제점이 발생하게 된다. 즉 동기식 지연 라인 인에이블 신호(PSDLE)는 프리 차지 신호(PRB)가 하이('H') 레벨로 액티브될 때에 디스에이블되기 때문에, 프리 차지 명령이 입력된 후 최대로 두 개 까지의 데이터만이 출력되고 그 이후에는 내부 클럭이 발생되지 않아서 데이터가 출력되지 않게 된다. 그러므로 한 번의 명령에 의해서 출력되는 데이터의 수를 나타내는 버스트 길이(Burst Length)가 넷 이상인 경우에는 문제가 심각하게 된다.
따라서 본 발명의 목적은 동기식 지연 라인 회로를 구비하는 동기식 반도체 장치에 있어서, 프리 차지 모드에서 출력되는 데이터가 도중에 인터럽(Interrupt)되지 않고 데이터 출력이 다 수행된 다음에 디스에이블되는 동기식 지연 라인 회로를 구비하는 동기식 반도체 장치를 제공하는 데 있다.
본 발명의 다른 목적은 동기식 지연 라인 회로를 구비하는 동기식 반도체 장치에 있어서, 프리 차지 모드에서 출력되는 데이터가 도중에 인터럽(Interrupt)되지 않고 데이터 출력이 다 수행된 다음에 디스에이블되는 동기식 지연 라인 회로를 구비하는 동기식 반도체 장치의 구동 방법 제공하는 데 있다.
도 1은 도 1은 외부 시스템 클럭과 tSAC와의 상관 관계를 나타내고 있는 여러 신호들의 타이밍도이다.
도 2는 동기식 지연 라인 회로(SDL)의 개략적인 블록도를 나타내고 있다.
도 3은 도 2의 동작을 설명하기 위한 개략적인 블록도이다.
도 4는 도 2의 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
도 5는 도 2의 동기식 지연 라인 회로(SDL)가 동작할 때 흐르는 전류량을 나타내는 동작 시뮬레이션의 결과이다.
도 6은 종래의 동기식 반도체 장치에 있어서, 동기식 지연 라인 회로(SDL)를 구동하는 회로의 회로도이다.
도 7은 도 6의 동작을 설명하기 위하여 여러 신호들의 타이밍도이다.
도 8은 본 발명의 제 1 실시예에 따른 동기식 반도체 장치에 있어서 동기식 지연 라인 회로와 그 구동 회로의 블록도이다.
도 9는 도 8에 있어서, 동기식 지연 라인 인에이블 신호 발생기의 구체적인 일실시예에 따른 회로의 회로도이다.
도 10은 도 8의 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
도 11은 본 발명의 제 2 실시예에 따른 동기식 반도체 장치에 있어서 동기식 지연 라인 회로와 그 구동 회로의 블록도이다.
도 12는 도 11에 있어서 동기식 지연 라인 인에이블 신호 발생기의 구체적인 일실시예에 따른 회로의 회로도이다.
도 13은 도 11의 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
도 14는 본 발명의 제 3 실시예에 따른 동기식 반도체 장치의 구동 방법을 나타내는 흐름도이다.
도 15는 본 발명의 제 4 실시예에 따른 동기식 반도체 장치의 구동 방법을 나타내는 흐름도이다.
<도면의 부호에 대한 자세한 설명>
CLK: 외부 시스템 클럭, CMD: 명령어,
PCLK: 내부 클럭 신호, tSAC: 외부 시스템으로부터 데이터 출력 지연 시간,
tOH: 출력 데이터 홀딩 시간, d1,t1,d2,t2: 지연 시간들,
RAS: 로 어드레스 스트로우브 신호, CAS: 칼럼 어드레스 스트로우브 신호,
PRB: 프리 차지 모드 신호, PSDLE: 동기식 지연 라인 인에이블 신호,
PCLKDQE: 내부 클럭 인에이블 신호, POUTE: 출력 버퍼 구동 신호,
BURST: 버스트 길이 정보 신호, CASL: CAS 레이턴시 정보 신호,
BURSTE: 버스트 완료 신호, LATENCY: 레이턴시 신호,
PSDLPREB: 동기식 지연 라인 프리 차지 신호.
상기 목적을 달성하기 위하여 본 발명에 따른 액티브 모드와 프리 차지 모드를 구비하는 동기식 반도체 장치는, 칼럼 어드레스 스트로우브 신호에 따라 액티브되고, 동기식 반도체 장치가 프리 차지 모드에 있고 또한 독출 명령에 따른 데이터의 독출 동작이 완료되어 있는 경우에만 넌 액티브되는 출력 버퍼 구동 신호를 발생시키는 출력 버퍼 구동 신호 발생기; 출력 버퍼 구동 신호와 동기식 지연 라인 프리 차지 신호를 입력하여 출력 버퍼 구동 신호가 액티브 상태이고 동기식 지연 라인 프리 차지 신호가 넌 액티브 상태인 경우에만 액티브되는 내부 클럭 인에이블 신호와 동기식 지연 라인 인에이블 신호를 발생시키는 동기식 지연 라인 인에이블 신호 발생기; 및 동기식 지연 라인 인에이블 신호와 내부 클럭 인에이블 신호가 동시에 액티브 상태에 있는 경우에만 인에이블되어 외부 시스템 클럭에 동기되는 내부 클럭을 발생시키고, 동기식 지연 라인 인에이블 신호가 넌 액티브 상태에 있는 경우에는 디스에이블되는 동기식 지연 라인 회로를 구비하고, 액티브 모드에서는 동기식 지연 라인 회로를 구동시키고 프리 차지 모드에서는 독출 명령에 따른 데이터의 출력이 완료된 다음 동기식 지연 라인 회로를 디스에이블시키어 정상적인 동작을 방해하지 않고 프리 차지 모드에서의 전력 소모를 줄일 수 있는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 액티브 모드와 프리 차지 모드를 구비하고 동기식 지연 라인 회로를 구비하는 동기식 반도체 장치의 프리 차지 모드 구동 방법은 외부에서 입력되는 신호에 따라 프리 차지 모드를 설정하는 프리 차지 모드 설정 단계; 프리 차지 모드 설정 단계에서 프리 차지 모드가 설정되면 독출 명령에 의한 데이터 출력이 완료되었는 지를 감지하는 데이터 출력 감지 단계; 및 데이터 출력 감지 단계에서 독출 명령에 의한 데이터 출력이 완료된 것이 감지되면 동기식 지연 라인 회로를 디스에이블시키는 동기식 지연 라인 회로 디스에이블 단계를 구비하고, 액티브 모드에서는 동기식 지연 라인 회로를 구동시키고 프리 차지 모드에서는 독출 명령에 따른 데이터의 출력이 완료된 다음 동기식 지연 라인 회로를 디스에이블시키어 정상적인 동작을 방해하지 않고 프리 차지 모드에서의 전력 소모를 줄일 수 있는 것을 특징으로 한다.
이어서 본 발명의 구체적인 실시예들에 대하여 첨부한 도면들을 참조하여 자세히 설명하고자 한다.
도 8은 본 발명의 제 1 실시예에 따른 동기식 반도체 장치에 있어서 동기식 지연 라인 회로와 그 구동 회로의 블록도를 나타내고 있다.
도 8을 참조하면, 본 발명의 제 1 실시예에 따른 동기식 반도체 장치에 있어서 동기식 지연 라인 회로와 그 구동 회로는 출력 버퍼 구동 신호 발생기(410), 동기식 지연 라인 인에이블 신호 발생기(420), 및 동기식 지연 라인 회로(430)를 구비한다.
출력 버퍼 구동 신호 발생기(410)는 칼럼 어드레스 스트로우브 신호(CASB)에 따라 액티브된 후에 동기식 반도체 장치가 프리 차지 모드의 상태가 되면, 독출 명령에 따른 데이터의 독출 동작이 완료되어 있는 경우에만 넌 액티브되는 출력 버퍼 구동 신호(POUTE)를 발생시킨다.
동기식 지연 라인 인에이블 신호 발생기(420)는 출력 버퍼 구동 신호(POUTE)와 동기식 지연 라인 프리 차지 신호(PSDLPREB)를 입력하여 출력 버퍼 구동 신호(POUTE)가 액티브 상태이고 동기식 지연 라인 프리 차지 신호(PSDLPREB)가 넌 액티브 상태인 경우에만 액티브되는 내부 클럭 인에이블 신호(PSDLE)와 동기식 지연 라인 인에이블 신호(PCLKDQE)를 발생시킨다.
동기식 지연 라인 회로(430)는 동기식 지연 라인 인에이블 신호(PSDLE)와 내부 클럭 인에이블 신호(PCLKDQE)가 동시에 액티브 상태에 있는 경우에만 인에이블되어 외부 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLK)을 발생시키고, 동기식 지연 라인 인에이블 신호(PSDLE)가 넌 액티브 상태에 있는 경우에는 디스에이블된다.
도 9는 도 8에 있어서, 동기식 지연 라인 인에이블 신호 발생기(420)의 구체적인 일실시예에 따른 회로의 회로도를 나타내고 있다.
도 9를 참조하면, 동기식 지연 라인 인에이블 신호 발생기(420)의 구체적인 일실시예에 따른 회로는 NAND 게이트(421), 인버터들(422,423), 및 구동부(424)를 구비한다.
NAND 게이트(421)는 출력 버퍼 구동 신호(POUTE)가 액티브 상태이고 동기식 지연 라인 프리 차지 신호(PSDLPREB)가 넌 액티브 상태인 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
인버터(423)는 NAND 게이트(421)로부터의 출력을 입력하여 이를 인버팅하여 내부 클럭 인에이블 신호(PCLKDQE)로서 출력한다.
구동부(424)는 인버터(423)로부터의 출력을 입력하여 이를 구동하여 동기식 지연 라인 인에이블 신호(PSDLE)로서 출력한다.
도 10은 도 8의 동작을 설명하기 위한 여러 신호들의 타이밍도를 나타내고 있다.
도 10에 나타나 있는 바와 같이, 출력 버퍼 구동 신호(POUTE)가 외부로부터 입력되는 칼럼 어드레스 스트로우브 신호(CASB)와 독출 명령에 따라 액티브된 후에, 칩내부 회로가 프리 차지 모드의 상태가 되면 출력되어야 하는 데이터가 모두 독출된 다음에 넌 액티브된다. 여기서 데이터가 출력 버퍼를 통하여 외부 시스템으로 출력되기 위해서는 항상 시스템 클럭의 한 사이클 전에 독출 동작이 일어나는 것을 알 수 있다.
이와 같이 동기식 지연 라인 회로를 사용하여 외부 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLK)을 발생시키는 동기식 반도체 장치에 있어서, 동기식 반도체 장치가 액티브 모드에 있는 경우에는 동기식 지연 라인 회로를 구동시키고 동기식 반도체 장치가 프리 차지 모드에 있는 경우에는 독출 명령에 따른 데이터의 출력이 완료된 다음 동기식 지연 라인 회로를 디스에이블시키도록 동기식 지연 라인 회로를 구동하는 회로를 구성하므로써, 정상적인 회로의 동작을 방해하지 않으면서 프리 차지 모드에서의 전력 소모를 줄일 수 있다.
도 11은 본 발명의 제 2 실시예에 따른 동기식 반도체 장치에 있어서 동기식 지연 라인 회로와 그 구동 회로의 블록도를 나타내고 있다.
도 11을 참조하면, 본 발명의 제 2 실시예에 따른 동기식 반도체 장치에 있어서 동기식 지연 라인 회로와 그 구동 회로는 모드 레지스터 설정 회로(510), 버스트 카운터(520), 레이턴시 신호 발생기(530), 동기식 지연 라인 인에이블 신호 발생기(540), 및 동기식 지연 라인 회로(550)를 구비한다.
모드 레지스터 설정 회로(510)는 외부로부터 입력되는 로 어드레스 스트로우브 신호(RASB), 칼럼 어드레스 스트로우브 신호(CASB), 칩 선택 신호(CSB), 및 기입 인에이블 신호(WEB)에 의해서 인에이블되어, 입력되는 어드레스의 정보에 따라 한 번의 명령에 의해서 데이터의 입출력의 수를 결정하는 버스트(Burst) 길이 정보 신호(BURST) 및 칼럼 어드레스 스트로우브 레이턴시(CAS Latency) 정보 신호(CASL)를 출력한다.
버스트 카운터(520)는 모드 레지스터 설정 회로(510)로부터 출력되는 버스트 길이 정보 신호(BURST)에 따라 버스트 독출 명령에 대하여 버스트 길이에 해당되는 수만큼의 데이터가 발생된 후에 액티브되는 버스트 완료 신호(BURSTE)를 출력한다.
레이턴시 신호 발생기(530)는 모드 레지스터 설정 회로(510)로부터 출력되는 레이턴시 정보 신호(CASL)와 칼럼 어드레스 스트로우브 신호(CASB)에 따라 액티브된 후에 동기식 반도체 장치가 프리 차지 모드가 되면, 버스트 완료 신호(BURSTE)가 액티브되어 있는 경우에만 넌 액티브 레이턴시 신호(LATENCY)를 발생한다.
동기식 지연 라인 인에이블 신호 발생기(540)는 레이턴시 신호(LATENCY)가 액티브 상태에 있고 동기식 지연 라인 프리 차지 신호(PSDLPREB)가 넌 액티브 상태에 있는 경우에만 액티브되는 동기식 지연 라인 인에이블 신호(PSDLE)와 내부 클럭 인에이블 신호(PCLKDQE)를 출력한다.
동기식 지연 라인 회로(550)는 동기식 지연 라인 인에이블 신호(PSDLE)와 내부 클럭 인에이블 신호(PCLKDQE)를 입력하여 이들이 모두 액티브되어 있는 경우에만 인에이블되어 외부 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLK)을 발생시키고 이들이 모두 넌 액티브되어 있는 경우에는 디스에이블된다.
도 12는 도 11의 동기식 지연 라인 인에이블 신호 발생기(540)의 구체적인 일실시예에 따른 회로의 회로도를 나타내고 있다.
도 12를 참조하면, 도 11의 동기식 지연 라인 인에이블 신호 발생기(540)의 구체적인 일실시예에 따른 회로는 NAND 게이트(541), 인버터들(542,543), 및 구동부(544)를 구비한다.
NAND 게이트(541)상기 레이턴시 신호(LATENCY)가 액티브 상태에 있고 동기식 지연 라인 프리 차지 신호(PSDLPREB)가 넌 액티브 상태에 있는 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
인버터(543)는 NAND 게이트(541)로부터의 출력을 입력하여 이를 인버팅하여 내부 클럭 인에이블 신호(PCLKDQE)로서 출력한다.
구동부(544)는 인버터(543)로부터의 출력을 입력하여 이를 구동하여 동기식 지연 라인 인에이블 신호(PSDLE)로서 출력한다.
도 13은 도 11의 동작을 설명하기 위한 여러 신호들의 타이밍도를 나타내고 있다.
도 13에서 알 수 있는 바와 같이, 레이턴시 신호(LATENCY)가 외부로부터 입력되는 칼럼 어드레스 스트로우브 신호(CASB)와 독출 명령에 따라 액티브된 후에, 칩내부 회로가 프리 차지 모드의 상태가 되면 버스트 카운터(520)로부터 출력되는 버스트 완료 신호(BURSTE)를 이용하여 출력되어야 하는 데이터가 모두 독출된 다음에 넌 액티브된다. 여기서 데이터가 출력 버퍼를 통하여 외부 시스템으로 출력되기 위해서는 항상 시스템 클럭의 한 사이클 전에 독출 동작이 일어나는 것을 알 수 있다.
이와 같이 동기식 지연 라인 회로를 사용하여 외부 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLK)을 발생시키는 동기식 반도체 장치에 있어서, 동기식 반도체 장치가 액티브 모드에 있는 경우에는 동기식 지연 라인 회로를 구동시키고 동기식 반도체 장치가 프리 차지 모드에 있는 경우에는 독출 명령에 따른 데이터의 출력이 완료된 다음 동기식 지연 라인 회로를 디스에이블시키도록 동기식 지연 라인 회로를 구동하는 회로를 구성하므로써, 정상적인 회로의 동작을 방해하지 않으면서 프리 차지 모드에서의 전력 소모를 줄일 수 있다.
도 14는 본 발명의 제 3 실시예에 따른 동기식 반도체 장치의 프리 차지 모드에서의 구동 방법을 나타내는 흐름도이다.
도 14를 참조하면, 본 발명의 제 3 실시예에 따른 동기식 반도체 장치의 구동 방법은 프리 차지 모드 설정 단계(610), 데이터 출력 감지 단계(620), 및 동기식 지연 라인 회로 디스에이블 단계(630)를 구비한다.
프리 차지 모드 설정 단계(610)는 외부에서 입력되는 신호에 따라 프리 차지 모드를 설정한다.
데이터 출력 감지 단계(620)는 프리 차지 모드 설정 단계(610)에서 프리 차지 모드가 설정되면 독출 명령에 의한 데이터 출력이 완료되었는 지를 감지한다.
동기식 지연 라인 회로 디스에이블 단계(630)는 데이터 출력 감지 단계(620)에서 독출 명령에 의한 데이터 출력이 완료된 것이 감지되면 동기식 지연 라인 회로를 디스에이블시킨다.
이와 같이, 동기식 지연 라인 회로를 사용하여 외부 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLK)을 발생시키는 동기식 반도체 장치에 있어서, 동기식 반도체 장치가 프리 차지 모드의 상태가 되면 독출 명령에 따른 데이터의 출력이 완료된 다음 동기식 지연 라인 회로를 디스에이블시키므로써, 정상적인 회로의 동작을 방해하지 않으면서 프리 차지 모드에서의 전력 소모를 줄일 수 있다.
도 15는 본 발명의 제 4 실시예에 따른 동기식 반도체 장치의 프리 차지 모드에서의 구동 방법을 나타내는 흐름도이다.
도 15를 참조하면, 본 발명의 제 4 실시예에 따른 동기식 반도체 장치의 프리 차지 모드에서의 구동 방법은 프리 차지 모드 설정 단계(710), 데이터 독출 감지 단계(720), 레이턴시 신호(LATENCY) 넌액티베이션 단계(730), 및 동기식 지연 라인 회로 디스에이블 단계(740)를 구비한다.
프리 차지 모드 설정 단계(740)는 외부에서 입력되는 신호들, 즉 로 어드레스 스트로우브 신호(RASB), 칼럼 어드레스 스트로우브 신호(CASB), 칩 선택 신호(CSB), 및 기입 인에이블 신호(WEB)에 따라 프리 차지 모드를 설정한다.
데이터 출력 감지 단계(720)는 프리 차지 모드 설정 단계(710)에서 프리 차지 모드가 설정되면 독출 명령에 의한 데이터 출력이 완료되었는 지를 감지한다.
레이턴시 신호 넌액티베이션 단계(730)는 데이터 출력 감지 단계(720)에서 독출 명령에 의한 데이터 출력이 완료된 것이 감지되면 레이턴시 신호(LATENCY)를 넌 액티브시킨다.
레이턴시 신호 넌액티베이션 단계(730)는 버스트 카운팅 단계와 레이턴시 신호 넌액티베이션 단계로써 구성되어 있다.
버스트 카운팅 단계는 모드 레지스터 설정 회로에 의해 설정되는 버스트 길이(Burst Length), 칼럼 어드레스 스트로우브 신호 레이턴시(CAS Latency), 등의 정보에 따라 버스트 독출 명령에 대하여 출력되어야 하는 데이터의 수, 즉 버스트 길이를 카운팅한다.
레이턴시 신호 넌액티베이션 단계는 외부에서 입력되는 칼럼 어드레스 스트로우브 신호(CASB)에 따라 액티브된 후에 프리 차지 모드가 되면 버스트 카운팅 단계 후에 넌 액티브 상태가 되도록 한다.
동기식 지연 라인 회로 디스에이블 단계(740)는 레이턴시(LATENCY) 신호가 넌 액티브되면 동기식 지연 라인 회로를 디스에이블시킨다.
이와 같이 동기식 지연 라인 회로를 사용하여 외부 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLK)을 발생시키는 동기식 반도체 장치에 있어서, 동기식 반도체 장치가 프리 차지 모드의 상태가 되면 모드 레지스터 설정 회로로부터 출력되는 버스트 길이 및 칼럼 어드레스 스트로우브 레이턴시 정보를 이용하여 독출 명령에 따른 데이터의 출력이 완료된 다음 동기식 지연 라인 회로를 디스에이블시키므로써, 정상적인 회로의 동작을 방해하지 않으면서 프리 차지 모드에서의 전력 소모를 줄일 수 있다.
본 발명에 의하면 동기식 지연 라인 회로를 구비하는 동기식 반도체 장치에 있어서, 프리 차지 모드에서 정상적인 회로의 동작을 방해하지 않으면서 동기식 지연 라인 회로의 동작을 디스에이블시키므로써 프리 차지 모드에서의 전력 소모를 줄일 수 있는 효과를 가진다.

Claims (7)

  1. 액티브 모드와 프리 차지 모드를 구비하는 동기식 반도체 장치에 있어서,
    칼럼 어드레스 스트로우브 신호에 따라 액티브되고, 상기 동기식 반도체 장치가 상기 프리 차지 모드에 있고 독출 명령에 따른 데이터의 독출 동작이 완료되어 있는 경우에만 넌 액티브되는 출력 버퍼 구동 신호를 발생시키는 출력 버퍼 구동 신호 발생기;
    상기 출력 버퍼 구동 신호와 동기식 지연 라인 프리 차지 신호를 입력하여 상기 출력 버퍼 구동 신호가 액티브 상태이고 상기 동기식 지연 라인 프리 차지 신호가 넌 액티브 상태인 경우에만 액티브되는 내부 클럭 인에이블 신호와 동기식 지연 라인 인에이블 신호를 발생시키는 동기식 지연 라인 인에이블 신호 발생기; 및
    상기 동기식 지연 라인 인에이블 신호와 상기 내부 클럭 인에이블 신호가 동시에 액티브 상태에 있는 경우에만 인에이블되어 외부 시스템 클럭에 동기되는 내부 클럭을 발생시키고, 상기 동기식 지연 라인 인에이블 신호가 넌 액티브하다 상태에 있는 경우에는 디스에이블되는 동기식 지연 라인 회로를 구비하고,
    상기 액티브 모드에서는 상기 동기식 지연 라인 회로를 구동시키고 상기 프리 차지 모드에서는 독출 명령에 따른 데이터의 출력이 완료된 다음 상기 동기식 지연 라인 회로를 디스에이블시키어 정상적인 동작을 방해하지 않고 상기 프리 차지 모드에서의 전력 소모를 줄일 수 있는 것을 특징으로 하는 동기식 반도체 장치.
  2. 제1항에 있어서, 상기 동기식 지연 라인 인에이블 신호 발생기는
    상기 출력 버퍼 구동 신호가 액티브 상태이고 상기 동기식 지연 라인 프리 차지 신호가 넌 액티브 상태인 경우에만 로우 레벨이 되는 신호를 출력하는 NAND 게이트;
    상기 NAND 게이트로부터의 출력을 입력하여 이를 인버팅하여 상기 내부 클럭 인에이블 신호로서 출력하는 인버터; 및
    상기 인버터로부터의 출력을 입력하여 이를 구동하여 상기 동기식 지연 라인 인에이블 신호로서 출력하는 구동부를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  3. 액티브 모드와 프리 차지 모드를 구비하는 동기식 반도체 장치에 있어서,
    외부로부터 입력되는 로 어드레스 스트로우브 신호, 칼럼 어드레스 스트로우브 신호, 칩 선택 신호, 및 기입 인에이블 신호에 의해서 인에이블되어 입력되는 어드레스의 정보에 따라 한 번의 명령에 의해서 데이터의 입출력의 수를 결정하는 버스트 길이 정보 및 칼럼 어드레스 스트로우브 레이턴시 정보를 출력하는 모드 레지스터 설정 회로;
    상기 모드 레지스터 설정 회로로부터 출력되는 버스트 길이에 따라 버스트 독출 명령에 대하여 버스트 길이에 해당되는 수만큼의 데이터가 발생된 후에 액티브되는 버스트 완료 신호를 출력하는 버스트 카운터;
    상기 모드 레지스터 설정 회로로부터 출력되는 레이턴시 정보와 칼럼 어드레스 스트로우브 신호에 따라 액티브되고, 상기 동기식 반도체 장치가 프리 차지 모드이고 상기 버스트 완료 신호가 액티브되어 있는 경우에 넌 액티브되는 레이턴시 신호를 발생하는 레이턴시 신호 발생기;
    상기 레이턴시 신호가 액티브 상태에 있고 상기 동기식 지연 라인 프리 차지 신호가 넌 액티브 상태에 있는 경우에만 액티브되는 동기식 지연 라인 인에이블 신호와 내부 클럭 인에이블 신호를 출력하는 동기식 지연 라인 인에이블 신호 발생기; 및
    상기 동기식 지연 라인 인에이블 신호와 상기 내부 클럭 인에이블 신호를 입력하여 이들이 모두 액티브되어 있는 경우에 인에이블되어 외부 시스템 클럭에 동기되는 내부 클럭을 발생시키고 이들이 모두 넌 액티브되어 있는 경우에 디스에이블되는 동기식 지연 라인 회로를 구비하고,
    상기 액티브 모드에서는 상기 동기식 지연 라인 회로를 구동시키고 상기 프리 차지 모드에서는 독출 명령에 따른 데이터의 출력이 완료된 다음 상기 동기식 지연 라인 회로를 디스에이블시키어 정상적인 동작을 방해함이 없이 상기 프리 차지 모드에서의 전력 소모를 줄일 수 있는 것을 특징으로 하는 동기식 반도체 장치.
  4. 제3항에 있어서, 상기 동기식 지연 라인 인에이블 신호 발생기는
    상기 레이턴시 신호가 액티브 상태에 있고 상기 동기식 지연 라인 프리 차지 신호가 넌 액티브 상태에 있는 경우에만 로우 레벨이 되는 신호를 출력하는 NAND 게이트;
    상기 NAND 게이트로부터의 출력을 입력하여 이를 인버팅하여 상기 내부 클럭 인에이블 신호로서 출력하는 인버터; 및
    상기 인버터로부터의 출력을 입력하여 이를 구동하여 상기 동기식 지연 라인 인에이블 신호로서 출력하는 구동부를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  5. 액티브 모드와 프리 차지 모드를 구비하고 동기식 지연 라인 회로를 구비하는 동기식 반도체 장치에 있어서,
    외부에서 입력되는 신호에 따라 프리 차지 모드를 설정하는 프리 차지 모드 설정 단계;
    상기 프리 차지 모드 설정 단계에서 프리 차지 모드가 설정되면 독출 명령에 의한 데이터 출력이 완료되었는 지를 감지하는 데이터 출력 감지 단계; 및
    상기 데이터 출력 감지 단계에서 독출 명령에 의한 데이터 출력이 완료된 것이 감지되면 동기식 지연 라인 회로를 디스에이블시키는 동기식 지연 라인 회로 디스에이블 단계를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  6. 액티브 모드, 프리 차지 모드, 모드 레지스터 설정 회로 및 동기식 지연 라인 회로를 구비하는 동기식 반도체 장치에 있어서,
    외부에서 입력되는 신호에 따라 프리 차지 모드를 설정하는 프리 차지 모드 설정 단계;
    상기 프리 차지 모드 설정 단계에서 프리 차지 모드가 설정되면 독출 명령에 의한 데이터 출력이 완료되었는 지를 감지하는 데이터 출력 감지 단계;
    상기 데이터 출력 감지 단계에서 독출 명령에 의한 데이터 출력이 완료된 것이 감지되면 레이턴시 신호를 넌 액티브시키는 레이턴시 신호 넌액티베이션 단계; 및
    상기 레이턴시 신호가 넌 액티브되면 동기식 지연 라인 회로를 디스에이블시키는 동기식 지연 라인 회로 디스에이블 단계를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  7. 제6항에 있어서, 상기 레이턴시 신호 넌액티베이션 단계는,
    상기 모드 레지스터 설정 회로에 의해 설정되는 버스트 길이, 칼럼 어드레스 스트로우브 신호 레이턴시, 등의 정보에 따라 버스트 독출 명령에 대하여 출력되어야 하는 데이터의 수, 즉 버스트 길이를 카운팅하는 버스트 카운팅 단계; 및
    외부에서 입력되는 칼럼 어드레스 스트로우브 신호에 따라 액티브 상태가 되어 있는 상기 레이턴시 신호를 상기 버스트 카운팅 단계 후에 넌 액티브하다 상태가 되도록 하는 레이턴시 신호 넌액티베이션 단계를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
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