KR20100050881A - 반도체 메모리 장치 - Google Patents

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KR20100050881A
KR20100050881A KR1020080109989A KR20080109989A KR20100050881A KR 20100050881 A KR20100050881 A KR 20100050881A KR 1020080109989 A KR1020080109989 A KR 1020080109989A KR 20080109989 A KR20080109989 A KR 20080109989A KR 20100050881 A KR20100050881 A KR 20100050881A
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주식회사 하이닉스반도체
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Abstract

본 발명은 고속의 반도체 메모리 장치에서 수행되는 리드 또는 라이트 트레이닝 모드 동작에 포함되는 프리차지 동작을 내부적으로 수행하기 위한 회로에 관한 것으로서, 리드 또는 라이트 트레이닝 모드 진입에 응답하여 예정된 활성화구간을 갖는 트레이닝 제어신호를 생성하기 위한 트레이닝 제어신호 생성부, 및 상기 리드 또는 라이트 트레이닝 모드의 진입시점으로부터 고정된 제1지연시간과 외부클록의 주파수에 대응하여 변동하는 제2지연시간 중 더 긴 지연시간이 흐른 후 상기 트레이닝 제어신호에 응답하여 프리차지 동작신호를 생성하기 위한 프리차지 동작신호 생성부를 구비하는 반도체 메모리 장치를 제공하고, 리드 또는 라이트 트레이닝 모드 진입에 응답하여 예정된 활성화구간을 갖는 트레이닝 제어신호를 생성하기 위한 트레이닝 제어신호 생성와, 외부클록의 주파수를 검출하기 위한 주파수 검출부, 및 상기 리드 또는 라이트 트레이닝 모드의 진입시점으로부터 예정된 제1시간에 상기 주파수 검출부의 출력신호에 대응하는 제2시간이 추가된 시간이 흐른 후 상기 트레이닝 제어신호에 응답하여 프리차지 동작신호를 생성하기 위한 프리차지 동작신호 생성부를 구비하는 반도체 메모리 장치를 제공한다.
리드 트레이닝, 라이트 트레이닝, 프리차지

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 고속의 반도체 메모리 장치에서 수행되는 리드 또는 라이트 트레이닝 모드 동작에 관한 것으로서, 더 자세히는, 리드 또는 라이트 트레이닝 모드 동작에 포함되는 프리차지 동작을 내부적으로 수행하기 위한 회로에 관한 것이다.
복수의 반도체 메모리 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면 메모리 컨트롤러(Memory Controll Unit : MCU)등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
이를 위해서, 최근에 개발되는 고속으로 동작하는 메모리 장치에서는 외부에서 인가되는 시스템 클록의 상승 에지와 하강 에지 사이에 두 개의 데이터를 입/출 력하고 하강 에지와 다음 상승 에지 사이에 두 개의 데이터를 입/출력하도록 설계된다. 즉, 시스템 클록의 한 주기에 4 개의 데이터를 입/출력하도록 설계된다.
하지만, 시스템 클록은 두 개의 상태 - 로직'하이'(High) 또는 로직'로우'(Low) - 밖에 표현할 수 없으므로 한 주기에 4 개의 데이터가 입/출력되기 되기 위해서는 시스템 클록보다 두 배 빠른 주파수를 갖는 데이터 클록이 필요하다. 즉, 데이터 입/출력을 위한 전용 클록이 있어야 한다.
따라서, 고속으로 동작하는 반도체 메모리 장치는 어드레스 및 커맨드를 송수신할 때에는 시스템 클록을 기준 클록으로 사용하고, 데이터를 입/출력할 때에는 데이터 클록을 기준 클록으로 사용하여 데이터 클록이 시스템 클록보다 두 배의 주파수를 가지도록 제어한다.
즉, 시스템 클록의 한 주기에서 데이터 클록이 두 주기 반복되도록 하고, 데이터 입/출력은 데이터 클록의 상승 에지 및 하강 에지에서 각각 발생하도록 함으로써 시스템 클록의 한 주기에서 4개의 데이터가 입/출력될 수 있도록 한다.
이렇게, 읽기 혹은 쓰기 동작을 수행하기 위해 하나의 시스템 클록을 기준으로 사용했던 종래의 DDR 동기식 메모리 장치와 달리 고속으로 동작하는 반도체 메모리 장치는 읽기 혹은 쓰기 동작을 수행하기 위해 서로 다른 주파수를 가지는 두 개의 클록을 사용하여 데이터를 주고받는다.
그러나, 만약 시스템 클록과 데이터 클록의 위상이 정렬되어 있지 않다면, 동작 커맨드와 어드레스가 전달되는 기준과 데이터가 전달되는 기준이 정렬되어 있지 않음을 의미하고 이는 곧 고속으로 동작하는 반도체 메모리 장치가 정상적으로 동작할 수 없다는 것을 의미한다.
따라서, 고속으로 동작하는 반도체 메모리 장치가 정상적으로 동작하기 위해서는 동작 초기에 반드시 반도체 메모리 장치와 데이터 처리 장치 간 인터페이스 트레이닝(Interface Training)이라는 동작이 수행되어야 한다.
여기서, 인터페이스 트레이닝(Interface Training)은 반도체 메모리 장치와 데이터 처리 장치 간 정상 동작이 수행되기 전 명령, 주소, 데이터를 전달하기 위한 인터페이스가 최적화된 시점에 동작하도록 훈련하는 것을 의미한다.
이러한 인터페이스 트레이닝은 어드레스 트레이닝(Address Training), 클록 정렬 트레이닝(Clock Alignment Training, WCK2CK training), 리드 트레이닝(Read Training), 및 라이트 트레이닝(Write Training) 등으로 나누어진다. 이 중 클록 정렬 트레이닝(Clock Alignment Training, WCK2CK training)에서는 데이터 클록과 시스템 클록을 정렬하는 동작을 수행하고, 리드 트레이닝(Read Training) 및 라이트 트레이닝(Write Training)에서는 실제로 입/출력되는 데이터와 데이터 클록을 정렬하는 동작을 수행한다.
도 1a 내지 도 1d는 일반적인 리드 또는 라이트 트레이닝 모드 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
먼저, 노말 리드 동작 또는 노말 라이트 동작에서는 도 1a와 같이, 기준으로 사용되는 시스템 클록(HCK) 또는 데이터 클록(WCK)에 대응하여 센터(Center)에 동기화된 데이터가 입/출력되는 것을 알 수 있다.
하지만, 리드 트레이닝 모드 동작 또는 라이트 트레이닝 모드 동작에서는 도 1b와 같이, 기준으로 사용되는 시스템 클록(HCK) 또는 데이터 클록(WCK)이 쉬프트 되어 데이터가 시스템 클록(HCK) 또는 데이터 클록(WCK)의 엣지(Edge)에 동기화되어 입/출력되는 것을 알 수 있다.
이렇게, 리드 트레이닝 모드 동작 또는 라이트 트레이닝 모드 동작에서 데이터가 시스템 클록(HCK) 또는 데이터 클록(WCK)의 엣지(Edge)에 동기화되어 입/출력되기 때문에 도 1c 및 도 1d에서와 같이 리드 트레이닝 모드 동작 또는 라이트 트레이닝 모드 동작의 스트로브(Strobe) 타이밍에 따라 데이터가 시스템 클록(HCK) 또는 데이터 클록(WCK)의 엣지(Edge)에 동기화되지 못하고 좀 더 빠르거나 좀 더 느리게 입/출력되는 경우가 발생할 수 있다.
따라서, 도 1c와 같이 데이터가 시스템 클록(HCK) 또는 데이터 클록(WCK)에 비해 빠르거나 도 1d와 같이 데이터가 시스템 클록(HCK) 또는 데이터 클록(WCK)에 비해 느린 경우, 각각 시스템 클록(HCK) 또는 데이터 클록(WCK)을 당기거나 밀어서 도 1b처럼 시스템 클록(HCK) 또는 데이터 클록(WCK)의 엣지(Edge)에 데이터들이 동기화될 수 있도록 한 후 도 1a와 같은 상태로 다시 쉬프트 시킴으로써 노말 리드 또는 노말 라이트 동작시 최적의 셋업/홀드 특성을 가지도록 하는 것이 리드 트레이닝 또는 라이트 트래이닝 동작의 핵심이다.
한편, 전술한 바와 같이 리드 트레이닝 또는 라이트 트래이닝 동작을 수행하기 위해서는 반도체 메모리 장치에서 데이터를 리드 또는 라이트하는 동작이 직접적으로 수행되어야 한다는 것을 뜻하며, 이때 수행되는 데이터를 리드 또는 라이트 하는 동작은 노말 리드 또는 노말 라이트 동작과 동일한 과정을 거쳐 수행되어야 한다.
구체적으로, 노말 리드 또는 노말 라이트 동작을 수행하는 과정은, 먼저 뱅크를 액티브 커맨드에 응답하여 반도체 메모리 장치에 구비되는 다수의 뱅크 중 어느 하나의 뱅크를 활성화시키는 동작과, 그 후 리드 또는 라이트 커맨드에 응답하여 활성화된 뱅크에 데이터를 리드 또는 라이트하는 동작을 수행하며, 그 후 프리차지 커맨드에 응답하여 활성화되었던 뱅크를 프리차지 시켜주는 동작을 포함해야 한다.
따라서, 리드 트레이닝 또는 라이트 트래이닝 동작을 수행하는 과정에도 노말 리드 또는 노말 라이트 동작을 수행하는 과정과 동일하게 액티브 커맨드에 응답하여 반도체 메모리 장치에 구비되는 다수의 뱅크 중 어느 하나의 뱅크를 활성화 시키는 동작과, 트레이닝 리드 또는 트레이닝 라이트 커맨드에 응답하여 예정된 레지스터에 데이터를 리드 또는 라이트하는 동작, 및 프리차지 커맨드에 응답하여 활성화되었던 뱅크를 프리차지 시켜주는 동작이 포함되어야 한다.
참고로, 리드 또는 라이트 커맨드에 응답하여 활성화된 뱅크에 데이터를 저장하기 않고 예정된 레지스터에 데이터를 저장하는 이유는, 액티브된 뱅크에 트레이닝에서 사용되는 임시 데이터를 리드 또는 라이트하는 동작이 실제로 수행되면 활성화된 뱅크에 저장되어 있던 데이터가 임시 데이터로 변경되는 문제가 발생할 수 있기 때문이다.
즉, 리드 트레이닝 또는 라이트 트래이닝 동작을 수행하는 과정에서는, 칩셋 에서 반도체 메모리 장치로 액티브 커맨드와 프리차지 커맨드 및 트레이닝 리드 커맨드 또는 트레이닝 라이트 커맨드를 각각 제공하여야 한다.
하지만, 리드 트레이닝 또는 라이트 트래이닝 동작에서는, 액티브 커맨드에 대응하여 활성화된 뱅크에 데이터를 실제로 리드 또는 라이트하는 것은 아니므로 활성화된 뱅크에 저장되어 있던 데이터들이 변경되는 일이 없다. 때문에, 칩셋에서 프리차지 커맨드를 직접 제공하여 활성화된 뱅크의 프리차지 동작을 수행시키는 것은 비효율적인 방법이 될 수 있다.
즉, 칩셋에서 반도체 메모리 장치로 프리차지 커맨드를 직접 제공하는 동작으로 인해 추가적으로 전류를 소모하는 문제가 발생할 수 있으며, 외부의 칩셋에서 프리차지 커맨드가 전송될 때 노이즈나 주변환경의 영향으로 인해 프리차지 커맨드가 지연되어 반도체 메모리 장치로 전송되는 시간이 지연되는 문제가 발생할 수 있다.
본 발명은 전술한 종래기술에 문제점을 해결하기 위해 제안된 것으로서, 리드 트레이닝 또는 라이트 트레이닝 모드 동작에 포함되어 외부의 칩셋에서 전송되는 프리차지 커맨드를 내부에서 생성할 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 리드 또는 라이트 트레이닝 모드 진입에 응답하여 예정된 활성화구간을 갖는 트레이닝 제어신호를 생성하기 위한 트레이닝 제어신호 생성부; 및 상기 리드 또는 라이트 트레이닝 모드의 진입시점으로부터 고정된 제1지연시간과 외부클록의 주파수에 대응하여 변동하는 제2지연시간 중 더 긴 지연시간이 흐른 후 상기 트레이닝 제어신호에 응답하여 프리차지 동작신호를 생성하기 위한 프리차지 동작신호 생성부를 구비하는 반도체 메모리 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 리드 또는 라이트 트레이닝 모드 진입에 응답하여 예정된 활성화구간을 갖는 트레이닝 제어신호를 생성하기 위한 트레이닝 제어신호 생성부; 외부클록의 주파수를 검출하기 위한 주파수 검출부; 및 상기 리드 또는 라이트 트레이닝 모드의 진입시점으로부터 예정된 제1시간에 상기 주파수 검출부의 출력신호에 대응하는 제2시 간이 추가된 시간이 흐른 후 상기 트레이닝 제어신호에 응답하여 프리차지 동작신호를 생성하기 위한 프리차지 동작신호 생성부를 구비하는 반도체 메모리 장치를 제공한다.
전술한 본 발명은 리드 트레이닝 또는 라이트 트레이닝 모드 동작에 포함되어 외부의 칩셋에서 전송되는 프리차지 커맨드를 반도체 메모리 장치의 동작주파수, 리드 트레이닝 또는 라이트 트레이닝 모드 동작의 수행시간에 대응하여 내부에서 생성함으로써, 칩셋에서 프리차지 커맨드를 전송하기 위해 소모되는 전류를 방지할 수 있는 효과가 있다.
이로 인해, 노이즈나 주변환경의 영향으로 인해 프리차지 커맨드가 지연되어 반도체 메모리 장치로 전송되는 것을 방지할 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
[제1실시예]
도 2는 본 발명의 제1실시예에 따른 반도체 메모리 장치의 리드 또는 라이트 트레이닝 모드 동작에서 프리차지 동작신호를 생성하기 위한 회로를 도시한 블록 다이어그램이다.
도 2를 참조하면, 본 발명의 제1실시예에 따른 반도체 메모리 장치의 리드 또는 라이트 트레이닝 모드 동작에서 프리차지 동작신호를 생성하기 위한 회로는, 리드 트레이닝 모드 진입(READ_TRAIN_ENTRY) 또는 라이트 트레이닝 모드 진입(WRITE_TRAIN_ENTRY)에 응답하여 예정된 활성화구간을 갖는 트레이닝 제어신호(TRAIN_CON_SIG)를 생성하기 위한 트레이닝 제어신호 생성부(200), 및 리드 트레이닝 모드 진입(READ_TRAIN_ENTRY) 또는 라이트 트레이닝 모드의 진입(WRITE_TRAIN_ENTRY)시점으로부터 고정된 제1지연시간(DLY_LOCK_TIME)과 외부에서 인가되는 시스템 클록(HCK) 또는 데이터 클록(WCK)의 주파수에 대응하여 변동하는 제2지연시간(DLY_VARIATION_TIME) 중 더 긴 지연시간이 흐른 후 트레이닝 제어신호(TRAIN_CON_SIG)에 응답하여 프리차지 동작신호(PRECHARGE)를 생성하기 위한 프리차지 동작신호 생성부(220)를 구비한다.
여기서, 프리차지 동작신호 생성부(220)는, 트레이닝 제어신호(TRAIN_CON_SIG)를 제1지연시간(DLY_LOCK_TIME)만큼 지연하여 출력하기 위한 신호지연부(222)와, 리드 트레이닝 모드 진입(READ_TRAIN_ENTRY) 또는 라이트 트레이닝 모드 진입(WRITE_TRAIN_ENTRY)에 응답하여 외부에서 인가되는 시스템 클록(HCK) 또는 데이터 클록(WCK)의 토글링 횟수를 카운팅하기 위한 클록 카운팅부(224), 및 신호지연부(222)의 출력신호(DLY1_TRAIN_CON_SIG) 및 클록 카운팅부(224)의 출력신호(DLY2_COUNTING)에 응답하여 프리차지 동작신호(PRECHARGE)의 활성화구간을 결정하기 프리차지 동작신호 활성화구간 결정부(226)를 구비한다.
전술한 구성을 바탕으로 본 발명의 제1실시예에 따른 반도체 메모리 장치의 리드 또는 라이트 트레이닝 모드 동작에서 프리차지 동작신호를 생성하기 위한 회로의 동작을 설명하면 다음과 같다.
먼저, 프리차지 동작신호 생성부(220)의 구성요소 중 신호지연부(222)는, 트레이닝 제어신호 생성부(200)에서 출력되는 트레이닝 제어신호(TRAIN_CON_SIG)를 무조건 제1지연시간(DLY_LOCK_TIME)만큼 지연하여 출력(DLY1_TRAIN_CON_SIG)한다. 이때, 제1지연시간(DLY_LOCK_TIME)은 리드 트레이닝 모드 동작 또는 라이트 트레이닝 모드 동작이 수행되기 위해 표준적으로 필요한 시간으로써 반도체 메모리 장치의 종류에 따라 그 값이 이미 결정되어 있다. 즉, 리드 트레이닝 모드 동작 또는 라이트 트레이닝 모드 동작이 수행되는 동안에는 항상 고정되어 있는 상태의 시간이다. 따라서, 신호지연부(222)는 트레이닝 제어신호(TRAIN_CON_SIG)가 활성화되면 제1지연시간(DLY_LOCK_TIME)이 흐른 후에 출력신호(DLY1_TRAIN_CON_SIG)를 활성화시키고, 트레이닝 제어신호(TRAIN_CON_SIG)가 비활성화되면 제1지연시간(DLY_LOCK_TIME)이 흐른 후에 출력신호(DLY1_TRAIN_CON_SIG)를 비활성화시킨다.
그리고, 프리차지 동작신호 생성부(220)의 구성요소 중 클록 카운팅부(224)는, 리드 트레이닝 모드 진입(READ_TRAIN_ENTRY) 또는 라이트 트레이닝 모드 진입(WRITE_TRAIN_ENTRY)에 응답하여 카운팅되는 시스템 클록(HCK) 또는 데이터 클 록(WCK)의 토글링 횟수가 예정된 횟수보다 커지는 것에 응답하여 출력신호(DLY2_COUNTING)를 활성화시킨다. 따라서, 리드 트레이닝 모드 진입(READ_TRAIN_ENTRY) 또는 라이트 트레이닝 모드 진입(WRITE_TRAIN_ENTRY)한 이후 시스템 클록(HCK) 또는 데이터 클록(WCK)의 토글링 주파수에 따라 클록 카운팅부(224)의 출력신호(DLY2_COUNTING)가 활성화되는 시점이 변동하게 된다. 이때, 리드 트레이닝 모드 진입(READ_TRAIN_ENTRY) 또는 라이트 트레이닝 모드 진입(WRITE_TRAIN_ENTRY)한 이후 클록 카운팅부(224)의 출력신호(DLY2_COUNTING)가 활성화되기까지 걸리는 시간을 제2지연시간(DLY_VARIATION_TIME)이라고 하면, 시스템 클록(HCK) 또는 데이터 클록(WCK)의 토글링 주파수가 상대적으로 고주파수일 때는 제2지연시간(DLY_VARIATION_TIME)의 값이 상대적으로 작아지고 시스템 클록(HCK) 또는 데이터 클록(WCK)의 토글링 주파수가 상대적으로 저주파수일 때는 제2지연시간(DLY_VARIATION_TIME)의 값이 상대적으로 커지게 된다.
그리고, 프리차지 동작신호 생성부(220)의 구성요소 중 프리차지 동작신호 활성화구간 결정부(226)는, 신호지연부(222)의 출력신호(DLY1_TRAIN_CON_SIG)와 클록 카운팅부(224)의 출력신호(DLY2_COUNTING)가 모두 활성화되는 것에 응답하여 프리차지 동작신호(PRECHARGE)를 활성화시켜 출력하고, 신호지연부(222)의 출력신호(DLY1_TRAIN_CON_SIG) 또는 클록 카운팅부(224)의 출력신호(DLY2_COUNTING)가 비활성화되는 것에 응답하여 프리차지 동작신호(PRECHARGE)를 비활성화시켜 출력한다.
즉, 리드 트레이닝 모드 진입(READ_TRAIN_ENTRY) 또는 라이트 트레이닝 모드 진입(WRITE_TRAIN_ENTRY)한 후에 제1지연시간(DLY_LOCK_TIME)이 흘러 신호지연부(222)의 출력신호(DLY1_TRAIN_CON_SIG)와 리드 트레이닝 모드 진입(READ_TRAIN_ENTRY) 또는 라이트 트레이닝 모드 진입(WRITE_TRAIN_ENTRY)한 이후 제2지연시간(DLY_VARIATION_TIME)이 흘러 클록 카운팅부(224)의 출력신호(DLY2_COUNTING)가 모두 활성화될 때 프리차지 동작신호(PRECHARGE)를 활성화시킨다. 따라서, 제1지연시간(DLY_LOCK_TIME)과 제2지연시간(DLY_VARIATION_TIME) 중 더 짧은 지연시간이 흐른 상태에서는 프리차지 동작신호(PRECHARGE)가 활성화되지 않고 제1지연시간(DLY_LOCK_TIME)과 제2지연시간(DLY_VARIATION_TIME) 중 더 긴 지연시간이 흐른 후에 프리차지 동작신호(PRECHARGE)가 활성화된다.
또한, 클록 카운팅부(224)의 출력신호(DLY2_COUNTING)는 한 번 활성화되면, 초기화되기 까지 다시 비활성화되는 신호가 아니므로 신호지연부(222)의 출력신호(DLY1_TRAIN_CON_SIG)가 비활성화되는 것에 응답하여 프리차지 동작신호(PRECHARGE)가 비활성화된다.
그리고, 리드 트레이닝 모드 또는 라이트 트레이닝 모드 동작은, 반도체 메모리 장치로 리드 또는 라이트되는 트레이닝에서 사용되는 임시 데이터와 기준으로 사용되는 시스템 클록(HCK) 또는 데이터 클록(WCK)의 엣지(Edge)가 동기화되지 않을 경우 반복적으로 수행될 수 있는 동작이다. 따라서, 리드 트레이닝 모드 진입(READ_TRAIN_ENTRY) 또는 라이트 트레이닝 모드 진입(WRITE_TRAIN_ENTRY)이 발생할 때마다 프리차지 동작신호 생성부(220)의 구성요소 중 신호지연부(222)와 클록 카운팅부(224)를 초기화시켜주는 동작이 필요하다.
즉, 리드 트레이닝 모드 진입(READ_TRAIN_ENTRY) 또는 라이트 트레이닝 모드 진입(WRITE_TRAIN_ENTRY)이 발생할 때마다 프리차지 동작신호 생성부(220)의 구성요소 중 신호지연부(222)는 출력되고 있거나 지연중인 신호의 논리레벨을 완전히 무시하고 초기화되어야 하고, 클록 카운팅부(224)는 카운팅되고 있던 토글링 횟수가 어떻든지 간에 상관없이 그 값을 '0'으로 초기화시켜야 한다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 리드 트레이닝 또는 라이트 트레이닝 모드 동작에 포함되어 외부의 칩셋에서 전송되던 프리차지 커맨드를 적절한 타이밍에 반도체 메모리 장치 내부에서 생성함으로써 칩셋에서 프리차지 커맨드를 전송하기 위해 소모되는 전류를 방지할 수 있다.
이때, 프리차지 커맨드에 응답하여 수행되는 프리차지 동작은 리드 트레이닝 또는 라이트 트레이닝 모드 동작의 마지막에 수행되어야 하는 동작이면서 반도체 장치의 동작주파수에 따라 수행되는 시점이 달라질 수 있는 동작이기 때문에 반도체 메모리 장치 내부에서 프리차지 동작신호가 생성되는 시점을 반도체 메모리 장치의 동작주파수, 리드 트레이닝 또는 라이트 트레이닝 모드 동작의 수행시간에 따라 변동하여 생성할 수 있도록 함으로써 내부에서 생성되는 프리차지 동작신호가 잘못된 타이밍에 프리차지 동작신호가 활성화되는 것을 방지할 수 있다.
또한, 외부의 칩셋에서 프리차지 커맨드가 출력되지 않고 반도체 메모리 장치 내부에서 프리차지 동작신호를 생성하기 때문에 노이즈나 주변환경의 영향으로 인해 프리차지 커맨드가 지연되어 반도체 메모리 장치로 전송되는 것을 방지할 수 있다.
[제2실시예]
도 3은 본 발명의 제2실시예에 따른 반도체 메모리 장치의 리드 또는 라이트 트레이닝 모드 동작에서 프리차지 동작신호를 생성하기 위한 회로를 도시한 블록 다이어그램이다.
도 3을 참조하면, 본 발명의 제2실시예에 따른 반도체 메모리 장치의 리드 또는 라이트 트레이닝 모드 동작에서 프리차지 동작신호를 생성하기 위한 회로는, 리드 트레이닝 모드 진입(READ_TRAIN_ENTRY) 또는 라이트 트레이닝 모드 진입(WRITE_TRAIN_ENTRY)에 응답하여 예정된 활성화구간을 갖는 트레이닝 제어신호(TRAIN_CON_SIG)를 생성하기 위한 트레이닝 제어신호 생성부(300)와, 외부에서 인가되는 시스템 클록(HCK) 또는 데이터 클록(WCK)의 주파수를 검출하기 위한 주파수 검출부(310), 및 리드 트레이닝 모드 진입(READ_TRAIN_ENTRY) 또는 라이트 트레이닝 모드 진입(WRITE_TRAIN_ENTRY)시점으로부터 예정된 제1시간(DLY_TIME1)에 주파수 검출부(310)의 출력신호(DET_FREQ<0:N>)에 대응하는 제2시간(DLY_TIME2)이 추가된 시간(DLY_TIME1 + DLY_TIME2)이 흐른 후 트레이닝 제어신호(TRAIN_CON_SIG)에 응답하여 프리차지 동작신호(PRECHARGE)를 생성하기 위한 프리차지 동작신호 생성부(320)를 구비한다.
여기서, 주파수 검출부(310)는, 예정된 시간동안 활성화상태를 유지하는 인에이블 펄스(ENABLE_PUL)를 생성하기 위한 펄스생성부(312)와, 인에이블 펄스(ENABLE_PUL)의 활성화구간에서 시스템 클록(HCK) 또는 데이터 클록(WCK)의 토글링 횟수를 카운팅하기 위한 카운팅부(314), 및 카운팅부(314)의 출력신 호(CLK_COUNTING<0:N>)에 응답하여 검출신호(DET_FREQ<0:N>)의 값을 조절함으로써 제2시간(DLY_TIME2)변동하기 위한 시간조절부(316)을 구비한다.
그리고, 프리차지 동작신호 생성부(320)는, 트레이닝 제어신호(TRAIN_SON_SIG)를 예정된 제1시간(DLY_TIME1)만큼 지연하여 출력하기 위한 제1신호지연부(322), 및 제1신호지연부(322)의 출력신호(DLY1_TRAIN_CON_SIG)를 주파수 검출부(310)의 출력신호(DET_FREQ<0:N>)에 응답하여 변동하는 제2시간(DLY_TIME2)만큼 지연하여 프리차지 동작신호(PRECHARGE)로서 출력하기 위한 제2신호지연부(324)를 구비한다.
전술한 구성을 바탕으로 본 발명의 제2실시예에 따른 반도체 메모리 장치의 리드 또는 라이트 트레이닝 모드 동작에서 프리차지 동작신호를 생성하기 위한 회로의 동작을 설명하면 다음과 같다.
먼저, 프리차지 동작신호 생성부(320)의 구성요소 중 제1신호지연부(322)는, 트레이닝 제어신호 생성부(300)에서 출력되는 트레이닝 제어신호(TRAIN_CON_SIG)를 무조건 제1시간(DLY_TIME1)만큼 지연하여 출력(DLY1_TRAIN_CON_SIG)한다. 이때, 제1시간(DLY_TIME1)은 리드 트레이닝 모드 동작 또는 라이트 트레이닝 모드 동작이 수행되기 위해 표준적으로 필요한 시간으로써 반도체 메모리 장치의 종류에 따라 그 값이 이미 결정되어 있다. 즉, 리드 트레이닝 모드 동작 또는 라이트 트레이닝 모드 동작이 수행되는 동안에는 항상 고정되어 있는 상태의 시간이다. 따라서, 제1신호지연부(322)는 트레이닝 제어신호(TRAIN_CON_SIG)가 활성화되면 제1시간(DLY_TIME1)이 흐른 후에 출력신호(DLY1_TRAIN_CON_SIG)를 활성화시키고, 트레이 닝 제어신호(TRAIN_CON_SIG)가 비활성화되면 제1시간(DLY_TIME1)이 흐른 후에 출력신호(DLY1_TRAIN_CON_SIG)를 비활성화시킨다.
그리고, 프리차지 동작신호 생성부(320)의 구성요소 중 제2신호지연부(324)는, 제1신호지연부(322)에서 출력되는 신호(DLY1_TRAIN_CON_SIG)를 주파수 검출부(310)의 출력신호(DET_FREQ<0:N>)에 응답하여 변동하는 제2시간(DLY_TIME2)만큼 지연하여 프리차지 동작신호(PRECHARGE)로서 출력한다. 이때, 제2시간(DLY_TIME2)은 주파수 검출부(310)에서 검출하는 시스템 클록(HCK) 또는 데이터 클록(WCK)의 토글링 주파수에 따라 변동한다. 예컨대, 주파수 검출부(310)에서 검출된 시스템 클록(HCK) 또는 데이터 클록(WCK)의 토글링 주파수가 상대적으로 고주파수일 때는 제2시간(DLY_TIME2)의 값이 상대적으로 작아지고, 주파수 검출부(310)에서 검출된 시스템 클록(HCK) 또는 데이터 클록(WCK)의 토글링 주파수가 상대적으로 저주파수일 때는 제2시간(DLY_TIME2)의 값이 상대적으로 커지게 된다.
또한, 주파수 검출부(310)의 구성요소 중 펄스생성부(312)는, 모드 레지스터 셋(Mode Register Set : MRS)에 정의된 검출 인에이블 신호(MRS_DET_EN)가 활성화되는 것에 응답하여 인에이블 펄스(ENABLE_PUL)를 활성화시키고 예정된 시간이 흐른 후에 인에이블 펄스(ENABLE_PUL)를 비활성화시킨다.
그리고, 주파수 검출부(310)의 구성요소 중 카운팅부(314)는, 인에이블 펄스(ENABLE_PUL)의 활성화구간에서 시스템 클록(HCK) 또는 데이터 클록(WCK)이 토글링할 때마다 예정된 다수의 비트로 이루어진 이진출력코드(CLK_COUNTING<0:N>)를 '1'씩 증가시키고, 인에이블 펄스(ENABLE_PUL)의 비활성화구간에서 응답하여 이진 출력코드(CLK_COUNTING<0:N>)를 초기화상태로 유지한다.
또한, 주파수 검출부(310)의 구성요소 중 시간조절부(316)는, 카운팅부(314)에서 출력되는 이진출력코드(CLK_COUNTING<0:N>)의 값이 예정된 코드 값보다 큰 값을 갖는 경우, 검출신호(DET_FREQ<0:N>)의 값을 최소상태가 되도록 하여 제2시간(DLY_TIME2)이 '0'이 되도록 한다. 즉, 프리차지 동작신호 생성부(320)의 구성요소 중 제2신호지연부(324)의 지연량이 '0'이 되도록 검출신호(DET_FREQ<0:N>)의 값이 최소상태가 되도록 한다.
또한, 주파수 검출부(310)의 구성요소 중 시간조절부(316)는, 카운팅부(314)에서 출력되는 이진출력코드(CLK_COUNTING<0:N>)의 값이 예정된 코드 값보다 작은 경우, 이진출력코드(CLK_COUNTING<0:N>)의 값과 예정된 코드 값의 차이에 비례하는 만큼 검출신호(DET_FREQ<0:N>)의 값을 증가시켜 제2시간(DLY_TIME2)을 증가시킨다.
참고로, 프리차지 동작신호 생성부(320)의 구성요소 중 제2신호지연부(324)는 주파수 검출부(310)에서 출력되는 검출신호(DET_FREQ<0:N>)의 값에 따라 그 지연량이 변동한다. 예컨대, 검출신호(DET_FREQ<0:N>)의 값이 상대적으로 작으면 제2신호지연부(324)의 지연량이 상대적으로 작고, 검출신호(DET_FREQ<0:N>)의 값이 상대적으로 크면 제2신호지연부(324)의 지연량이 상대적으로 크다.
시스템 클록(HCK) 또는 데이터 클록(WCK)의 주파수가 예정된 주파수보다 큰 경우 주파수 검출부(310)의 동작을 정리하면, 리드 트레이닝 동작 또는 라이트 트레이닝 동작이 수행되는 시간동안만 프리차지 동작신호(PRECHARGE)가 활성화되지 않으면 되므로, 검출신호(DET_FREQ<0:N>)의 값이 최소상태가 되도록 하여 프리차지 동작신호 생성부(320)의 구성요소 중 제2신호지연부(324)의 지연량이 '0'이 되도록 하고, 이를 통해, 트레이닝 제어신호 생성부(300)에서 출력되는 트레이닝 제어신호(TRAIN_CON_SIG)가 프리차지 동작신호 생성부(320)의 구성요소 중 제1신호지연부(322)의 예정된 지연량만큼만 지연되어 프리차지 동작신호(PRECHARGE)로서 출력되도록 한다.
그리고, 시스템 클록(HCK) 또는 데이터 클록(WCK)의 주파수가 예정된 주파수보다 작은 경우 주파수 검출부(310)의 동작을 정리하면, 리드 트레이닝 동작 또는 라이트 트레이닝 동작이 수행되는 시간과 시스템 클록(HCK) 또는 데이터 클록(WCK)의 최소한의 토글링 횟수에 따른 시간을 합친 시간이후에 프리차지 동작신호(PRECHARGE)가 활성화되어야 하며, 이때, 시스템 클록(HCK) 또는 데이터 클록(WCK)의 최소한의 토글링 횟수에 따른 시간은 시스템 클록(HCK) 또는 데이터 클록(WCK)의 토글링 주파수에 따라 변동하므로, 시스템 클록(HCK) 또는 데이터 클록(WCK)의 토글링 주파수에 따라 검출신호(DET_FREQ<0:N>)의 값이 증가하도록 하여 프리차지 동작신호 생성부(320)의 구성요소 중 제2신호지연부(324)의 지연량이 하도록 하고, 이를 통해, 트레이닝 제어신호 생성부(300)에서 출력되는 트레이닝 제어신호(TRAIN_CON_SIG)가 프리차지 동작신호 생성부(320)의 구성요소 중 제1신호지연부(322)의 예정된 지연량뿐만 아니라 제2신호지연부(324)의 변동하는 지연량까지 지연되어 프리차지 동작신호(PRECHARGE)로서 출력되도록 한다.
그리고, 리드 트레이닝 모드 또는 라이트 트레이닝 모드 동작은, 반도체 메모리 장치로 리드 또는 라이트되는 트레이닝에서 사용되는 임시 데이터와 기준으로 사용되는 데이터 클록(WCK)의 엣지(Edge)가 동기화되지 않을 경우 반복적으로 수행될 수 있는 동작이다. 따라서, 리드 트레이닝 모드 진입(READ_TRAIN_ENTRY) 또는 라이트 트레이닝 모드 진입(WRITE_TRAIN_ENTRY)이 발생할 때마다 프리차지 동작신호 생성부(320)의 구성요소 중 제1신호지연부(322) 및 제2신호지연부(324)를 초기화시켜주는 동작이 필요하다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 리드 트레이닝 또는 라이트 트레이닝 모드 동작에 포함되어 외부의 칩셋에서 전송되던 프리차지 커맨드를 적절한 타이밍에 반도체 메모리 장치 내부에서 생성함으로써 칩셋에서 프리차지 커맨드를 전송하기 위해 소모되는 전류를 방지할 수 있다.
이때, 프리차지 커맨드에 응답하여 수행되는 프리차지 동작은 리드 트레이닝 또는 라이트 트레이닝 모드 동작의 마지막에 수행되어야 하는 동작이면서 반도체 장치의 동작주파수에 따라 수행되는 시점이 달라질 수 있는 동작이기 때문에 반도체 메모리 장치 내부에서 프리차지 동작신호가 생성되는 시점을 반도체 메모리 장치의 동작주파수, 리드 트레이닝 또는 라이트 트레이닝 모드 동작의 수행시간에 따라 변동하여 생성할 수 있도록 함으로써 내부에서 생성되는 프리차지 동작신호가 잘못된 타이밍에 프리차지 동작신호가 활성화되는 것을 방지할 수 있다.
또한, 외부의 칩셋에서 프리차지 커맨드가 출력되지 않고 반도체 메모리 장치 내부에서 프리차지 동작신호를 생성하기 때문에 노이즈나 주변환경의 영향으로 인해 프리차지 커맨드가 지연되어 반도체 메모리 장치로 전송되는 것을 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
도 1a 내지 도 1d는 일반적인 리드 또는 라이트 트레이닝 모드 동작을 설명하기 위해 도시한 타이밍 다이어그램.
도 2는 본 발명의 제1실시예에 따른 반도체 메모리 장치의 리드 또는 라이트 트레이닝 모드 동작에서 프리차지 동작신호를 생성하기 위한 회로를 도시한 블록 다이어그램.
도 3은 본 발명의 제2실시예에 따른 반도체 메모리 장치의 리드 또는 라이트 트레이닝 모드 동작에서 프리차지 동작신호를 생성하기 위한 회로를 도시한 블록 다이어그램.
*도면의 주요부분에 대한 부호의 설명
200, 300 : 트레이닝 제어신호 생성부
220, 320 : 프리차지 동작신호 생성부
310 : 주파수 검출부

Claims (13)

  1. 리드 또는 라이트 트레이닝 모드 진입에 응답하여 예정된 활성화구간을 갖는 트레이닝 제어신호를 생성하기 위한 트레이닝 제어신호 생성부; 및
    상기 리드 또는 라이트 트레이닝 모드의 진입시점으로부터 고정된 제1지연시간과 외부클록의 주파수에 대응하여 변동하는 제2지연시간 중 더 긴 지연시간이 흐른 후 상기 트레이닝 제어신호에 응답하여 프리차지 동작신호를 생성하기 위한 프리차지 동작신호 생성부
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 프리차지 동작신호 생성부는,
    상기 트레이닝 제어신호를 상기 제1지연시간만큼 지연하여 출력하기 위한 신호지연부;
    리드 또는 라이트 트레이닝 모드 진입에 응답하여 상기 외부클록의 토글링 횟수를 카운팅하기 위한 클록 카운팅부; 및
    상기 신호지연부의 출력신호 및 상기 클록 카운팅부의 출력신호에 응답하여 상기 프리차지 동작신호의 활성화구간을 결정하기 프리차지 동작신호 활성화구간 결정부를 구비하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 클록 카운팅부는,
    카운팅되는 상기 외부클록의 토글링 횟수가 예정된 횟수보다 커지는 것에 응답하여 출력신호를 활성화시키는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 프리차지 동작신호 활성화구간 결정부는,
    상기 신호지연부의 출력신호와 상기 클록 카운팅부의 출력신호가 모두 활성화되는 것에 응답하여 상기 프리차지 동작신호를 활성화시켜 출력하고,
    상기 신호지연부의 출력신호 또는 상기 클록 카운팅부의 출력신호가 비활성화되는 것에 응답하여 상기 프리차지 동작신호를 비활성화시켜 출력하는 반도체 메모리 장치.
  5. 제2항에 있어서,
    상기 신호지연부는,
    리드 또는 라이트 트레이닝 모드 진입에 응답하여 그 동작이 초기화되는 반도체 메모리 장치.
  6. 제2항에 있어서,
    상기 클록 카운팅부는,
    리드 또는 라이트 트레이닝 모드 진입에 응답하여 카운팅된 토글링 횟수를 초기화하는 반도체 메모리 장치.
  7. 리드 또는 라이트 트레이닝 모드 진입에 응답하여 예정된 활성화구간을 갖는 트레이닝 제어신호를 생성하기 위한 트레이닝 제어신호 생성부;
    외부클록의 주파수를 검출하기 위한 주파수 검출부; 및
    상기 리드 또는 라이트 트레이닝 모드의 진입시점으로부터 예정된 제1시간에 상기 주파수 검출부의 출력신호에 대응하는 제2시간이 추가된 시간이 흐른 후 상기 트레이닝 제어신호에 응답하여 프리차지 동작신호를 생성하기 위한 프리차지 동작신호 생성부
    를 구비하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 주파수 검출부는,
    예정된 시간동안 활성화상태를 유지하는 인에이블 펄스를 생성하기 위한 펄 스생성부;
    상기 인에이블 펄스의 활성화구간에서 상기 외부클록의 토글링 횟수를 카운팅하기 위한 카운팅부; 및
    상기 카운팅부의 출력신호에 응답하여 검출신호의 값을 조절함으로써 상기 제2시간을 변동하기 위한 시간조절부를 구비하는 반도체 장치.
  9. 제8항에 있어서,
    상기 펄스생성부는,
    모드 레지스터 셋(MRS)에 정의된 검출 인에이블 신호가 활성화되는 것에 응답하여 상기 인에이블 펄스를 활성화시키고 상기 예정된 시간이 흐른 후에 상기 인에이블 펄스를 비활성화시키는 반도체 장치.
  10. 제8항에 있어서,
    상기 카운팅부는,
    상기 인에이블 펄스의 활성화구간에서 상기 외부클록이 토글링할 때마다 예정된 다수의 비트로 이루어진 이진출력코드를 '1'씩 증가시키고,
    상기 인에이블 펄스의 비활성화구간에서 응답하여 상기 이진출력코드를 초기화상태로 유지하는 반도체 장치.
  11. 제10항에 있어서,
    상기 시간조절부는,
    상기 이진출력코드의 값이 예정된 코드 값보다 큰 경우 상기 검출신호의 값을 최소상태가 되도록 하여 상기 제2시간이'0'이 되도록 하고,
    상기 이진출력코드의 값이 상기 예정된 코드 값보다 작은 경우 상기 이진출력코드의 값과 상기 예정된 코드 값의 차이에 비례하는 만큼 상기 검출신호의 값을 증가시켜 상기 제2시간을 증가시키는 반도체 메모리 장치.
  12. 제7항에 있어서,
    상기 프리차지 동작신호 생성부는,
    상기 트레이닝 제어신호를 상기 예정된 제1시간만큼 지연하여 출력하기 위한 제1신호지연부; 및
    상기 제1신호지연부의 출력신호를 상기 주파수 검출부의 출력신호에 응답하여 변동하는 상기 제2시간만큼 지연하여 상기 프리차지 동작신호로서 출력하기 위한 제2신호지연부를 구비하는 반도체 메모리 장치.
  13. 제7항에 있어서,
    상기 프리차지 동작신호 생성부는,
    리드 또는 라이트 트레이닝 모드 진입에 응답하여 그 동작이 초기화되는 반도체 메모리 장치.
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