KR20100026729A - 데이터 송수신 회로 및 제어 방법 - Google Patents

데이터 송수신 회로 및 제어 방법 Download PDF

Info

Publication number
KR20100026729A
KR20100026729A KR1020080085850A KR20080085850A KR20100026729A KR 20100026729 A KR20100026729 A KR 20100026729A KR 1020080085850 A KR1020080085850 A KR 1020080085850A KR 20080085850 A KR20080085850 A KR 20080085850A KR 20100026729 A KR20100026729 A KR 20100026729A
Authority
KR
South Korea
Prior art keywords
delay
control signal
parallel data
response
data
Prior art date
Application number
KR1020080085850A
Other languages
English (en)
Other versions
KR100958806B1 (ko
Inventor
신선혜
하성주
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080085850A priority Critical patent/KR100958806B1/ko
Priority to US12/337,549 priority patent/US8036050B2/en
Publication of KR20100026729A publication Critical patent/KR20100026729A/ko
Application granted granted Critical
Publication of KR100958806B1 publication Critical patent/KR100958806B1/ko
Priority to US13/269,331 priority patent/US8482995B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

본 발명은 데이터 마진을 확보하며 전송라인이 감소된 데이터 송수신 회로 및 제어방법에 관한 것으로서 본 발명에 따른 데이터 수신 회로는 카스 레이턴시에 응답하여 제어신호를 지연시켜 지연 제어신호를 출력하는 지연부; 상기 제어신호 및 지연 제어신호에 응답해 쓰기용 병렬 데이터를 시분할하여 전송하는 출력 드라이버부; 및 상기 제어신호 및 지연 제어신호에 응답해 상기 출력 드라이버부에 의해 시분할 전송되는 병렬 데이터를 수신하여 정렬하는 래치부를 포함한다.
Figure P1020080085850
카스 레이턴시, 시분할, 데이터 마진

Description

데이터 송수신 회로 및 제어 방법{THE CIRCUIT AND CONTROL METHOD FOR TRANSMITTING AND RECEIVING DATA}
본 발명은 데이터 송수신 회로 및 제어방법에 관한 것으로, 보다 상세하게는 데이터 마진을 확보하면서 전송라인을 줄일 수 있는데 데이터 송수신 회로 및 방법에 관한 것이다.
DDR(Double Data Rate) SDRAM(Synchronous Dynamic Random Access Memory, 동기식 메모리 반도체)은 클럭의 라이징 에지(rising edge)뿐 아니라 폴링 에지(falling edge)에서도 외부와 데이터를 주고 받도록 하여, 클럭의 라이징 에지에서만 외부와 데이터를 주고 받는 SDR(Single Data Rate) SDRAM에 비해 고속으로 동작할 수 있는 SDRAM의 규격이다. 그러나 SDRAM 내부 회로의 동작 속도를 높히는데 한계가 있어 각 입출력 핀(DQ)당 N비트(bit)씩 입출력 데이터를 미리 가지고 와서(prefetch) 저장한 후에, 데이터 입출력 시 클럭의 라이징/폴링 에지마다 저장된 N비트의 입출력 데이터가 실리도록 하는 방법이 도입되었다.
이러한 프리페치 방식은 각 입출력 핀(DQ)당 2비트 뿐만 아니라, 4비트 또는 8비트의 데이터를 미리 저장해 놓는 4비트 프리페치(4-bit prefetch) 방식 또는 8비트 프리페치(8-bit prefetch) 방식으로 확장될 수 있다. DDR2 SDRAM은 4비트 프리페치방식이 적용되어, 4번의 연속하는 클럭의 라이징/폴링 에지 즉, 클럭의 2주기 동안 모두 4비트의 데이터를 연속하여 입출력한다. DDR3 SDRAM은 8비트 프리페치 방식이 적용되어, 8번의 연속하는 클럭의 라이징/폴링 에지 즉, 클럭의 4주기동안 모두 8비트의 데이터를 입출력한다.
프리페치 방식에서는 동시에 다수의 데이터를 래치해두어야 하므로 내부 데이터 전송라인이 그만큼 많이 필요하다. 따라서, 일반적으로 8비트 프리페치 방식의 SDRAM은 내부 데이터 전송라인의 수가 4비트 프리페치 방식의 SDRAM에 비해 2배가 된다. 하지만 프리페치 비트 수가 증가할수록, 당해 프리페치된 데이터의 입출력에 필요한 클럭의 주기도 증가되므로 SDRAM 내부에서 충분한 마진을 가지고 데이터가 처리될 수 있다. 따라서 데이터 전송라인의 수를 줄이기 위해 프리페치된 데이터를 시분할하여 전송하는 방식이 사용되고 있다.
도 1 및 도 2는 종래의 반도체 메모리 장치의 데이터 송수신회로의 구성도로서 각각 쓰기(write) 및 읽기(read) 동작을 설명하기 위한 도면이다. 도 1 및 도 2는 2N비트의 병렬 데이터를 N비트의 병렬 데이터로 시분할하여 전송하는 경우를 도시한다.
도 1은 반도체 메모리 장치의 쓰기 동작을 설명하기 위한 도면으로 도면에 도시된 바와 같이 데이터 송수신회로는 제1래치수단(101), 출력 드라이버(103), 병렬 데이터라인부(105) 및 클럭 카운터(107)로 구성된다.
반도체 메모리 장치 외부에서 직렬로 입력되는 데이터는 입출력 인터페이스부의 파이프 래치(미도시)에서 2N비트로 프리페치된다. 상기 파이프 래치는 소정 스트로브신호에 응답해 2N비트로 프리페치된 병렬 데이터를 제1라인(DIO<1:2N>)으로 전송한다.
클럭 카운터(107)는 상기 소정 스트로브신호에서 얻어질 수 있는 제1제어신호(ST_1)를 지연시켜 제1지연 제어신호(STDD_1)를 생성한다. 제1제어신호(ST_1) 및 제1지연 제어신호(STDD_1)는 출력 드라이버(103) 및 제1래치수단(101)의 전송 및 수신 타이밍을 결정하는 신호이다. 클럭 카운터(107)는 클럭(CLK)의 주기를 카운팅하여 제1제어신호(ST_1)를 소정 주기만큼 지연시킨다. 예를 들어 반도체 메모리 장치가 8비트 프리페치 방식이라면 제1제어신호(ST_1)가 인에이블되고 클럭(CLK)의 2주기 후 제1지연 제어신호(STDD_1)가 인에이블된다.
출력 드라이버(103)는 2N비트로 프리페치된 병렬 데이터를 입력받아 제1제어신호(ST_1) 및 제1지연 제어신호(STDD_1)에 응답해 2N비트의 병렬 데이터를 시분할하여 N비트의 병렬 데이터로 출력한다. 따라서 병렬 데이터라인부(105)는 2N개가 아닌 N개의 전송라인<GIO<1:N>)으로 구성될 수 있다. 병렬 데이터라인부(105)는 쓰기 동작 및 후술되는 읽기 동작에서 양방향으로 데이터를 전송한다.
제1래치수단(101)은 제1제어신호(ST_1) 및 제1지연 제어신호(STDD_1)에 응답해 시분할되어 전송된 N비트의 병렬 데이터를 래치하여 2N비트의 병렬 데이터로 정렬한다. 그리고 쓰기 드라이버(미도시)가 인에이블되면 2N비트의 병렬 데이터는 제2라인(LIO<1:2N>)으로 전송되고 메모리 셀에 저장된다.
도 2는 반도체 메모리 읽기 동작을 설명하기 위한 도면으로 도면에 도시된 바와 같이 데이터 송수신회로는 입출력 센스엠프(201), 제2래치수단(203), 병렬 데이터라인부(105) 및 지연수단(207)으로 구성된다.
소정 컬럼선택 신호에 의해 컬럼이 선택되면 2N비트의 병렬 데이터가 메모리 셀로부터 제2라인(LIO<1:2N>)으로 전송되고 입출력 센스엠프(201)에 입력된다.
지연수단(203)은 상기 소정 컬럼선택 신호에서 얻어질 수 있는 제2제어신호(ST_2)를 지연시켜 제2지연 제어신호(STDD_2)를 생성한다. 제2제어신호(ST_2) 및 제2지연 제어신호(STDD_2)는 입출력 센스엠프(201) 및 제2래치수단(203)의 전송 및 수신 타이밍을 결정하는 신호이다. 2N비트의 병렬 데이터와 클럭(CLK)은 전달 경로가 다르고 따라서 당해 다른 경로에 따른 지연량도 다르기 때문에 쓰기 동작에서 이용되는 클럭 카운터(107)를 이용해서는 제2제어신호(ST_2)를 의도된 지연량으로 지연시키는 것이 곤란하다. 따라서 예를 들어 반도체 메모리 장치가 8비트 프리페치 방식이라면 쓰기 동작과 달리 읽기 동작에서는 반도체 메모리 장치의 최고 동작 주파수에 맞춰 클럭(CLK)의 2주기만큼에 해당하는 소정 지연량을 갖는 지연수단(203)에 의해 제2제어신호(ST_2)가 지연된다.
입출력 센스엠프(201)는 2N비트의 병렬 데이터를 입력받아 제2제어신호(ST_2) 및 제2지연 제어신호(STDD_2)에 응답해 2N비트의 병렬 데이터를 시분할하 여 N비트의 병렬 데이터로 연속해 출력한다. 따라서 병렬 데이터라인부(105)는 2N개가 아닌 N개의 전송라인<GIO<1:N>)으로 구성될 수 있다.
제2래치수단(203)은 제2제어신호(ST_2) 및 제2지연 제어신호(STDD_2)에 응답해 N비트의 병렬 데이터를 래치하여 2N비트의 병렬 데이터로 정렬한 후 2N비트의 병렬 데이터를 입출력 인터페이스부(미도시)로 출력한다.
도 3은 도 1 및 도 2의 데이터 송수신회로의 쓰기 및 읽기 동작을 설명하기 위한 타이밍 도로서 고주파에서 8비트 프리페치 방식을 사용하며 N=4인 경우를 도시한다.
쓰기 동작의 경우 출력 드라이버(103)는 8비트로 프리페치된 데이터(D1 내지 D8)를 시분할하여, 제1제어신호(ST_1)에 응답해 8비트로 프리페치된 데이터(D1 내지 D8) 중에서 4비트의 데이터(D1, D2, D3, D4)를 4개의 전송라인<GIO<1:4>)의 병렬 데이터라인부(105)를 통해 전송한 후 클럭(CLK)의 2주기후 클럭 카운터(107)에 의해 인에이블되는 제1지연제어신호(STDD_1)에 응답해 나머지 4비트의 데이터(D5, D6, D7, D8)를 4개의 전송라인<GIO<1:4>)의 병렬 데이터라인부(105)를 통해 전송한다.
읽기 동작의 경우 입출력 센스엠프(201)는 메모리 셀로부터 출력된 8비트의 병렬 데이터(D1 내지 D8)를 시분할하여 제2제어신호(ST_2)에 응답해 8비트의 병렬 데이터(D1 내지 D8) 중에서 4비트의 데이터(D1, D2, D3, D4)를 4개의 전송라인<GIO<1:4>)의 병렬 데이터라인부(105)를 통해 전송한 후 클럭(CLK)의 2주기후 지 연수단(203)에 의해 인에이블되는 제2지연제어신호(STDD_2)에 응답해 나머지 4비트의 데이터(D5, D6, D7, D8)를 4개의 전송라인<GIO<1:4>)의 병렬 데이터라인부(105)를 통해 전송한다.
도 4는 도 1 및 도 2의 데이터 송수신회로의 쓰기 및 읽기 동작을 설명하기 위한 타이밍 도로서 저주파에서 8비트 프리페치 방식을 사용하며 N=4인 경우를 도시한다.
쓰기 동작의 경우에는 클럭 카운터(107)에 의해 클럭(CLK)의 주기가 카운팅되고 제1지연 제어신호(STDD_1)가 인에이블되므로 시분할되어 전송되는 데이터의 마진은 일정하다.
그러나 읽기 동작의 경우에 지연수단(203)의 지연량이 도 3의 고주파의 클럭(CLK)의 2주기에 맞춰진 경우, 시분할되어 전송되는 데이터의 마진이 일정하지 않다. 즉, 종래의 데이터 전송회로의 경우 제2제어신호(ST_2)에 응답해 전송되는 병렬 데이터(D1, D2, D3, D4)의 마진이 제2지연 제어신호(STDD_2)에 응답해 전송되는 병렬 데이터(D5, D6, D7, D8)의 마진에 비해 감소되어 데이터 전송에 에러가 발생할 수 있는 문제가 있다.
또한 클럭 카운터(107)는 출력 드라이버(103) 등의 동작과 무관하게 항상 클럭(CLK)을 카운팅하므로 종래의 데이터 전송회로의 경우 전력소모가 많은 문제가 있다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로서, 시분할되어 전송되는 병렬 데이터의 마진을 일정하게 유지하고 전력소모를 줄일 수 있는 데이터 송수신 회로 및 제어방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 카스 레이턴시에 응답하여 제어신호를 지연시켜 지연 제어신호를 출력하는 지연부; 상기 제어신호 및 지연 제어신호에 응답해 쓰기용 병렬 데이터를 시분할하여 전송하는 출력 드라이버부; 및 상기 제어신호 및 지연 제어신호에 응답해 상기 출력 드라이버부에 의해 시분할 전송되는 병렬 데이터를 수신하여 정렬하는 래치부를 포함하는 데이터 수신회로를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은 카스 레이턴시에 응답하여 제어신호를 지연시켜 지연 제어신호를 생성하는 지연부; 상기 제어신호 및 지연 제어신호에 응답해 읽기용 병렬 데이터를 시분할하여 전송하는 입출력 센스엠프부; 및 상기 제어신호 및 지연 제어신호에 응답해 상기 입출력 센스엠프부에 의해 시분할 전송되는 병렬 데이터를 수신하여 정렬하는 래치부를 포함하는 데이터 송신회로를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은 카스 레이턴시에 응답하여 제1제어신호를 지연시켜 다수의 제1지연 제어신호를 생성하는 제1지연부; 상기 카스 레이턴시에 응답하여 제2제어신호를 지연시켜 다수의 제2지연 제어신호를 생성하는 제2지연부; 상기 제어신호 및 다수의 지연 제어신호에 응답해 제1 및 제2병렬 데이터를 시분할하여 양방향으로 전송하는 데이터 송수신부를 포함하는 데이터 송수신회로를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은 카스 레이턴시에 응답해 제어신호를 지연시켜 지연 제어신호를 생성하는 지연단계; 상기 제어신호 및 지연 제어신호에 응답해 제1병렬 데이터를 시분할하여 제2병렬 데이터로 전송하는 전송단계; 상기 제어신호 및 지연 제어신호에 응답해 상기 제2병렬 데이터를 시분할하여 수신하는 수신단계; 및 수신된 상기 제2병렬 데이터를 저장하여 상기 제1병렬 데이터로 정렬하는 정렬단계를 포함하는 데이터 송수신 제어방법을 제공한다.
본 발명에 따르면, 데이터 송수신 회로 및 제어방법은 카스 레이턴시에 따라 클럭의 주파수를 판단하여 병렬 데이터를 시분할하여 전송 및 수신한다. 따라서 시분할되어 전송되는 병렬 데이터의 마진은 일정하게 유지되고 클럭의 주파수를 측정하기 위한 전력소모는 감소되는 효과가 있다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가 장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 5는 본 발명의 일실시예에 따른 데이터 송수신회로의 구성도이다.
도면에 도시된 바와 같이 본 발명에 따른 데이터 송수신회로는 제1송수신부(501), 제2송수신부(511), 제1지연부(507), 제2지연부(509) 및 병렬 데이터라인부(517)를 포함한다.
제1송수신부(501)는 반도체 메모리 장치의 쓰기 동작을 위한 출력 드라이버(503) 및 읽기 동작을 위한 제2래치수단(505)을 포함하며 제2송수신부(511)는 반도체 메모리 장치의 쓰기 동작을 위한 제1래치수단(513) 및 읽기 동작을 위한 입출력 센스엠프(515)를 포함한다.
제1송수신부(501)의 출력 드라이버(503)는 제1라인(DIO<1:2N>)으로 전송되는 2N비트로 프리페치된 병렬 데이터를 시분할하여 전송하고 제2송수신부(511)의 제1래치수단(513)은 시분할되어 전송된 데이터를 수신한다. 제2송수신부(511)의 입출력 센스엠프(515)는 제2라인(LIO<1:2N>)으로 전송되는 2N비트의 병렬 데이터를 시분할하여 전송하고 제1송수신부(501)의 제2래치수단(505)은 시분할되어 전송된 데이터를 수신한다. 제1송수신부(501) 및 제2송수신부(505)의 보다 상세한 동작 설명은 도 7 및 도 8에 후술된다.
병렬 데이터라인부(517)는 제1송수신부(501)와 제2송수신부(511)를 제3라인(GIO<1:N>)으로 연결하며 시분할된 N비트의 데이터를 양방향으로 전송한다.
제1지연부(507)는 제1제어신호(ST_1)를 지연시켜 제1지연 제어신호(STDD_1) 를 생성하며 제2지연부(509)는 제2지연신호(ST_2)를 지연시켜 제2지연 제어신호(STDD_2)를 생성한다. 지연신호(ST_1, ST_2)와 지연 제어신호(STDD_1, STDD_2)는 제1송수신부(501) 및 제2송수신부(511)의 전송 및 수신 타이밍을 결정하여 제1송신부(501) 및 제2송수신부(511)가 2N비트의 병렬 데이터를 2번 시분할하여 전송 및 수신할 수 있도록 한다.
종래 기술에 따른 데이터 송수신회로가 쓰기 동작과 읽기 동작에 따라 각각 클럭 카운터(107)와 지연수단(207)을 이용한 것과 달리 본 발명에 따른 데이터 송수신회로는 시분할되어 전송되는 데이터의 마진이 동일할 수 있도록 클럭(CLK)의 주파수에 따라 제어신호(ST_1, ST_2)를 지연시키는 지연부(507, 509)를 포함한다. 일실시예로서 지연부(507, 509)는 카스 레이턴시(CAS Latency, CL)에 응답해 클럭(CLK)의 주파수를 판단한다.
카스 레이턴시(CL)는 읽기 명령어가 입력되고 난 후에 반도체 메모리 장치에서 데이터 출력까지의 클럭(CLK)의 주기를 말한다. 예를 들어 CL=3 이면 리드 명령어가 반도체 메모리 장치에 입력되고 난 후에 클럭(CLK)의 3주기 후에 데이터가 외부로 출력된다. 또한 상기된 바와 같이 반도체 메모리 장치 내부 회로의 동작 속도를 높히는데 한계가 있어 반도체 메모리 장치의 동작 주파수가 증가할수록 카스 레이턴시(CL)는 증가하며 동작 주파수가 감소할수록 카스 레이턴시(CL)는 감소한다. 즉, 카스 레이턴시(CL)는 반도체 메모리 장치의 클럭(CLK)에 연동하기 때문에 카스 레이턴시로부터 클럭의 주파수가 확인될 수 있다.
본 발명에 따른 데이터 송수신회로는 카스 레이턴시(CL)에 기초하여 당해 카스 레이턴시(CL)에 대응하는 클럭(CLK)의 소정 주기만큼 제어신호(ST_1, ST_2)를 지연시킨 지연 제어신호(STDD_1, STDD_2)를 출력한다. 보다 자세히 설명하면, 지연부(507, 509)는 제어신호(ST_1, ST_2)를 카스 레이턴시(CL)에 따라 각각 다른 지연량으로 지연시키고, 반도체 메모리 장치의 동작 주파수에 대응하는 카스 레이턴시(CL)를 나타내는 카스 레이턴스 표시신호(CL_M, M은 해당 클럭에 대응하는 카스 레이턴시(CL)를 의미함)에 응답해 다수의 지연된 제어신호 중 하나를 지연 제어신호(STDD_1, STDD_2)로 선택한다.
예컨대 출력 드라이버(503)가 8비트로 프리페치된 병렬 데이터를 2번 시분할하여 전송하는 경우 제1지연부(507)는 카스 레이턴시(CL)에 응답해 제1제어신호(ST_1)를 카스 레이턴시(CL)에 대응하는 클럭(CLK)의 2주기만큼 지연시킨 제1지연 제어신호(STDD_1)를 출력한다.
따라서 본 발명에 따른 데이터 송수신회로는 종래의 데이터 송수신회로가 읽기 동작시 동작 주파수에 따라 시분할되어 전송되는 병렬 데이터의 마진이 일정하지 않은 문제점을 해결할 수 있다. 또한 본 발명에 따른 데이터 송수신회로는 클럭(CLK)을 카운팅하여 클럭(CLK)의 주기를 측정하지 않으므로 클럭 카운터(107)에 항상 클럭(CLK)이 토글함으로써 발생하는 전력소모 역시 줄일 수 있다.
한편, 제1지연부(507) 및 제2지연부(509) 각각은 제1제어신호(ST_1)와 제2제어신호(ST_2)를 카스 레이턴시(CL)에 대응하는 클럭(CLK) 주파수에 따라 일정 간격으로 지연시켜 다수의 제1지연 제어신호와 제2지연 제어신호를 출력할 수 있다. 이 경우 상기된 바와 달리 2N비트의 병렬 데이터를 제1지연 제어신호와 제2지연 제 어신호의 개수에 비례하도록 여러번 시분할하여 전송 및 수신할 수 있다. 즉, 시분할되어 전송되는 데이터의 비트수는 제1지연부(507) 및 제2지연부(509)에서 출력되는 지연 제어신호의 개수와 반비례한다.
정리하면, 카스 레이턴시(CL)에 응답해 지연부(507, 509)가 생성하는 지연 제어신호 및 제어신호에 의해 제1송수신부(501), 병렬 데이터라인부(517) 및 제2송수신부(511)는 병렬 데이터를 시분할하여 양방향으로 전송한다.
이상 반도체 메모리 장치에서 2N비트의 병렬 데이터를 2번 시분할하는 전송 및 수신하는 데이터 송수신회로가 일실시예로서 설명되었으나 병렬 데이터를 다수 시분할하여 전송 및 수신하는 데이터 송수신회로에 모두 적용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명하다.
도 6은 도 5의 제1지연부(507)의 구성도이다.
제1지연부(507)와 제2지연부(509)는 동일한 구성으로서 이하에서는 제1지연부(507)를 중심으로 설명한다.
도면에 도시된 바와 같이 제1지연부(507)는 제1제어신호(ST_1)를 지연시키는 지연신호 생성수단(601) 및 반도체 메모리 장치의 동작 주파수에 따른 카스 레이턴시(CL)에 응답해 지연신호 생성수단(601)의 출력신호 중 하나를 제1지연 제어신호(STDD_1)로 선택하는 선택수단(609)을 포함한다.
지연신호 생성수단(601)은 각각 제1제어신호(ST_1)를 입력받는 다수의 지연소자(603, 605, 607)를 포함한다. 다수의 지연소자(603, 605, 607)는 제1제어신 호(ST_1)를 각각 다른 지연량으로 지연시킨다. 다수의 지연소자(603, 605, 607) 각각의 지연량은 카스 레이턴시 표시신호(CL_6, CL_7, CL_8)에 대응하는 다양한 동작 클럭(CLK)의 소정 주기에 대응한다. 예를 들어 2번의 시분할을 통해 8비트의 병렬 데이터가 클럭(CLK)의 4주기 동안 전송되는 8비트 프리페치의 경우 다수의 지연소자(603, 605, 607) 각각의 지연량은 클럭(CLK)의 2주기에 대응한다. 다만, 카스 레이턴시(CL)에 대응하는 클럭(CLK)의 주파수가 상이하기 때문에 카스 레이턴시 표시신호(CL_6, CL_7, CL_8) 각각에 대응하는 다수의 지연소자(603, 605, 607) 각각의 지연량 또한 상이하다. 예를 들어 도 6에서 상대적으로 고주파의 클럭(CLK)에 대응하는 카스 레이턴시 표시신호(CL_8)에 관한 지연소자(603)와 상대적으로 저주파의 클럭(CLK)에 대응하는 카스 레이턴시 표시신호(CL_6)에 관한 지연소자(607)는 모두 클럭(CLK)의 2주기에 대응한다. 다만 고주파의 클럭(CLK)에 관한 지연소자(603)의 지연량이 저주파 클럭(CLK)에 관한 지연소자(607)의 지연량보다 적다. 도면에서 지연소자(603, 605, 607)의 길이의 차이는 지연소자(603, 605, 607)의 지연량의 많고 적음을 의미한다.
선택수단(609)은 다수의 지연소자(603, 605, 607) 각각에 연결된 다수의 패스게이트(611, 613, 615)를 포함하며 다수의 패스게이트(611, 613, 615) 각각은 카스 레이턴시 표시신호(CL_6, CL_7, CL_8)에 응답해 턴온된다. 예를 들어 반도체 메모리 장치의 다양한 동작모드를 제어하기 위한 MRS(Mode Register Set)에서 설정된 카스 레이턴시(CL)에 따라 생성된 다수의 카스 레이턴시 표시신호(CL_6, CL_7, CL_8) 중 동작 주파수가 높을수록 높은 카스 레이턴시(CL)를 나타내는 카스 레이턴 시 표시신호(CL_M)가 하이레벨로 인에이블된다.
도 6은 3가지 카스 레이턴시(CL)에 의한 일실시예를 도시하며, 반도체 메모리 장치의 동작 주파수가 높으면 높은 카스 레이턴시(CL)를 나타내는 카스 레이턴시 표시신호(CL_8)가 하이레벨로 인에이블되며 선택수단(609)은 가장 적게 지연된 지연소자(603)의 출력신호를 제1지연 제어신호(STDD_1)로 선택한다. 반도체 메모리 장치의 동작 주파수가 낮으면 낮은 카스 레이턴시(CL)를 나타내는 카스 레이턴시 표시신호(CL_6)가 하이레벨로 인에이블되며 선택수단(609)은 가장 많이 지연된 지연소자(607)의 출력신호를 제1지연 제어신호(STDD_1)로 선택한다.
정리하면 제1지연부(507)가 선택해 출력하는 제1지연 제어신호(STDD_1)의 지연량은 반도체 메모리 장치의 동작 주파수, 즉 카스 레이턴시(CL)와 반비례한다.
한편, 도 5에서 상기된 바와 같이 병렬 데이터를 2번 이상으로 시분할하여 전송하는 경우 제1지연부(507) 다수를 직렬로 구성한 지연부를 이용하여 제어신호를 각각 일정한 지연량으로 지연시킨 다수의 지연 제어신호를 출력할 수 있다. 예를 들어 8비트의 병렬 데이터를 4번 시분할하여 클럭(CLK)의 1주기마다 전송 및 수신하는 경우, 지연량이 클럭의 1주기에 대응하는 지연소자(603, 605, 607)를 포함하는 제1지연부(507) 3개가 직렬연결된 상기 지연부의 각각의 선택수단(609)에서 출력되는 상기 지연 제어신호와 상기 지연부에 입력되는 상기 제어신호를 이용하면 8비트의 병렬 데이터를 4번 시분할하여 전송 및 수신할 수 있다.
도면에는 3가지 카스 레이턴시(CL)의 경우만을 고려한 제1지연부(507)가 도시되었으나 설계에 따라 적용되는 카스 레이턴시(CL)의 경우의 수는 달라질 수 있 다.
도 7 및 도 8은 도 5의 데이터 송수신회로의 구성도로서 각각 쓰기 및 읽기 동작을 설명하기 위한 도면이다.
도 7은 반도체 메모리 장치의 쓰기 동작을 설명하기 위한 도면으로 도시된 바와 같이 데이터 송수신회로는 제1래치수단(513)을 포함하는 제2송수신부(511), 출력 드라이버(503)를 포함하는 제1송수신부(501), 병렬 데이터라인부(517) 및 제1지연부(507)를 포함한다.
반도체 메모리 장치 외부에서 직렬로 입력되는 데이터는 입출력 인터페이스부의 파이프 래치(미도시)에서 2N비트로 프리페치된다. 상기 파이프 래치는 소정 스트로브신호에 응답해 2N비트로 프리페치된 병렬 데이터를 제1라인(DIO<1:2N>)으로 전송한다.
제1지연부(507)는 상기 소정 스트로브신호에서 얻어질 수 있는 제1제어신호(ST_1)를 지연시켜 제1지연 제어신호(STDD_1)를 생성한다. 제1지연부 (507)는 카스 레이턴시(CL)에 응답해 제1제어신호(ST_1)를 소정 지연량만큼 지연시킨다. 예를 들어 반도체 메모리 장치가 8비트 프리페치 방식이면 제1제어신호(ST_1)가 인에이블되고 클럭(CLK)의 2주기 후 제1지연 제어신호(STDD_1)가 인에이블된다.
출력 드라이버(503)는 2N비트로 프리페치된 병렬 데이터를 입력받아 제1제어신호(ST_1) 및 제1지연 제어신호(STDD_1)에 응답해 2N비트의 병렬 데이터를 시분할하여 N비트의 병렬 데이터로 출력한다. 따라서 병렬 데이터라인부(517)는 2N개가 아닌 N개의 전송라인(GIO<1:N>)으로 구성될 수 있다.
제1래치수단(513)은 제1제어신호(ST_1) 및 제1지연 제어신호(STDD_1)에 응답해 시분할되어 전송된 N비트의 병렬 데이터를 래치하여 2N비트의 병렬 데이터로 정렬한다. 그리고 라이트 드라이버(미도시)가 인에이블되면 2N비트의 병렬 데이터는 메모리 셀에 저장된다.
도 8은 반도체 메모리 장치의 읽기 동작을 설명하기 위한 도면으로 도시된 바와 같이 데이터 송수신회로는 입출력 센스엠프(515)를 포함하는 제2송수신부(511), 제2래치수단(203)을 포함하는 제1송수신부(501), 병렬 데이터라인부(517) 및 제2지연부(509)를 포함한다
소정 컬럼선택 신호에 의해 컬럼이 선택되면 2N비트의 병렬 데이터가 메모리 셀로부터 입출력 센스엠프(515)에 입력된다.
제2지연부(509)는 상기 소정 컬럼선택 신호에서 얻어질 수 있는 제2제어신호(ST_2)를 지연시켜 제2지연 제어신호(STDD_2)를 생성한다. 제2지연부 (509)는 카스 레이턴시(CL)에 응답해 제1제어신호(ST_1)를 소정 지연량만큼 지연시킨다. 예를 들어 반도체 메모리 장치가 8비트 프리페치 방식이라면 제1제어신호(ST_1)가 인에이블되고 클럭(CLK)의 2주기 후 제1지연 제어신호(STDD_1)가 인에이블된다.
입출력 센스엠프(515)는 2N비트의 병렬 데이터를 입력받아 제2제어신호(ST_2) 및 제2지연 제어신호(STDD_2)에 응답해 2N비트의 병렬 데이터를 시분할하여 N비트의 병렬 데이터로 연속해 출력한다. 따라서 병렬 데이터라인부(105)는 2N 개가 아닌 N개의 전송라인(GIO<1:N>)으로 구성될 수 있다.
제2래치수단(505)은 제2제어신호(ST_2) 및 제2지연 제어신호(STDD_2)에 응답해 N비트의 병렬 데이터를 래치하여 2N비트의 병렬 데이터로 정렬한 후 2N비트의 병렬 데이터를 입출력 인터페이스부(미도시)로 출력한다. 제2래치수단(505)은 입출력 센스엠프(515)로부터 전송되는 시분할된 N비트의 병렬 데이터를 지연시키지 않고 래치할 수 있도록 제2제어신호(ST_2)보다 인에이블 타이밍이 빠른 제어신호에 응답해 인에이블될 수 있으며 이 경우 데이터 송수신회로는 제2지연부(509)와 동일한 구성의 지연부를 더 포함해 상기 제2제어신호(ST_2)보다 인에이블 타이밍이 빠른 제어신호를 지연시키는 것이 바람직하다.
도 9는 도 7 및 도 8의 데이터 송수신회로의 쓰기 및 읽기 동작을 설명하기 위한 타이밍 도로서 저주파에서 8비트 프리페치 방식을 사용하며 N=4인 경우를 도시한다.
쓰기 동작에서 제1지연부(507)는 카스 레이턴시(CL)에 응답해 제1제어신호(ST_1)를 클럭(CLK)의 2주기만큼 지연시켜 제1지연 제어신호(STDD_1)를 인에이블한다. 따라서 시분할되어 전송되는 4비트의 병렬 데이터(D1 내지 D8)의 마진은 일정하다.
읽기 동작에서 역시 종래의 지연수단과 달리 제2지연부(509)는 카스 레이턴시(CL)에 응답해 제2제어신호(ST_2)를 클럭(CLK)의 2주기만큼 지연시켜 제2지연 제어신호(STDD_2)를 인에이블한다. 따라서 시분할되어 전송되는 4비트의 병렬 데이 터(D1 내지 D8)의 마진은 일정하다.
이상은 본 발명의 장치적 관점에 의해 설명되었으나, 본 발명에 따른 데이터 송수신회로를 구성하는 각 구성 요소의 동작은 프로세스 관점에 의해 용이하게 파악될 수 있다. 따라서 본 발명에 따른 데이터 송수신회로를 구성하는 각 구성 요소의 동작은 본 발명의 원리에 따라 각각 데이터 송수신방법을 구성하는 각 단계로 이해될 수 있다. 이하 도 5 내지 도 9를 참조하여 데이터 송수신방법을 설명한다.
본 발명에 따른 데이터 송수신방법은 지연단계, 전송단계, 수신단계 및 정렬단계를 포함한다.
상기된 바와 같이 반도체 메모리 장치의 동작 주파수에 따라 카스 레이턴시(CL)가 결정되므로 반도체 메모리 장치의 읽기 및 쓰기 동작에서 상기 지연단계는 카스 레이턴시(CL)에 응답해 제어신호(ST)를 지연시켜 지연 제어신호(STDD)를 출력한다. 제어신호(ST) 및 지연 제어신호(STDD)는 상기 전송단계 및 수신단계에서 시분할 타이밍을 결정한다.
상기 전송단계는 2N비트의 제1병렬 데이터(DATA1<1:2N>)를 제어신호(ST) 및 지연제어신호(STDD)에 응답해 2번 시분할하여 N비트의 제2병렬 데이터(DATA2<1:N>)로 전송한다.
상기 수신단계는 N비트의 제2병렬 데이터(DATA2<1:N>)를 제어신호(ST) 및 지연제어신호(STDD)에 응답해 2번 시분할하여 수신한다.
상기 정렬단계는 N비트의 제2병렬 데이터(DATA2<1:N>)를 저장하여 2N비트의 제1병렬 데이터(DATA1<1:2N>)로 정렬한다.
따라서 시분할되어 전송되는 제2병렬 데이터(DATA2<1:N>)의 마진은 일정하다.
상기 지연단계는 제어신호(ST)를 지연시켜 다수의 지연 제어신호를 생성하는 지연신호 생성단계; 및 카스 레이턴시(CL)에 따라 상기 다수의 지연 제어신호 중 하나를 선택하는 선택단계를 포함한다. 반도체 메모리 장치의 동작 주파수가 증가할수록 카스 레이턴시 역시 증가하므로 상기 선택단계에서 선택되는 지연 제어신호(STDD)의 지연량은 카스 레이턴시(CL)와 반비례한다.
본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
도 1은 종래의 반도체 메모리 장치의 데이터 송수신회로의 구성도로서 쓰기 동작을 설명하기 위한 도면,
도 2는 종래의 반도체 메모리 장치의 데이터 송수신회로의 구성도로서 읽기 동작을 설명하기 위한 도면,
도 3은 고주파에서 도 1 및 도 2의 데이터 송수신회로의 쓰기 및 읽기 동작을 설명하기 위한 타이밍 도,
도 4는 저주파에서 도 1 및 도 2의 데이터 송수신회로의 쓰기 및 읽기 동작을 설명하기 위한 타이밍 도
도 5는 본 발명의 일실시예에 따른 데이터 송수신회로의 구성도,
도 6은 도 5의 제1지연부의 구성도,
도 7은 도 5의 데이터 송수신회로의 구성도로서 쓰기 동작을 설명하기 위한 도면,
도 8은 도 5의 데이터 송수신회로의 구성도로서 읽기 동작을 설명하기 위한 도면,
도 9는 저주파에서 도 7 및 도 8의 데이터 송수신회로의 쓰기 및 읽기 동작을 설명하기 위한 타이밍 도이다.

Claims (18)

  1. 카스 레이턴시에 응답하여 제어신호를 지연시켜 지연 제어신호를 출력하는 지연부;
    상기 제어신호 및 지연 제어신호에 응답해 쓰기용 병렬 데이터를 시분할하여 전송하는 출력 드라이버부; 및
    상기 제어신호 및 지연 제어신호에 응답해 상기 출력 드라이버부에 의해 시분할 전송되는 병렬 데이터를 수신하여 정렬하는 래치부
    를 포함하는 데이터 수신회로.
  2. 제 1항에 있어서,
    상기 지연부는,
    상기 제어신호를 지연시켜 각각 지연량이 다른 다수의 지연 제어신호를 생성하는 지연신호 생성수단; 및
    상기 카스 레이턴시에 따라 상기 다수의 지연 제어신호 중 하나를 선택하는 선택수단
    을 포함하는 데이터 수신회로.
  3. 제 2항에 있어서,
    상기 선택수단에서 선택되는 지연 제어신호의 지연량은
    상기 카스 레이턴시와 반비례하는
    데이터 수신회로.
  4. 제 1항에 있어서,
    상기 출력 드라이버부에 의해 시분할 전송되는 병렬 데이터의 비트수는,
    상기 출력 드라이버부 및 상기 래치부에서 전송 및 수신하는 병렬 데이터의 비트수의 절반인
    데이터 수신회로.
  5. 카스 레이턴시에 응답하여 제어신호를 지연시켜 지연 제어신호를 생성하는 지연부;
    상기 제어신호 및 지연 제어신호에 응답해 읽기용 병렬 데이터를 시분할하여 전송하는 입출력 센스엠프부; 및
    상기 제어신호 및 지연 제어신호에 응답해 상기 입출력 센스엠프부에 의해 시분할 전송되는 병렬 데이터를 수신하여 정렬하는 래치부
    를 포함하는 데이터 송신회로.
  6. 제 5항에 있어서,
    상기 지연부는,
    상기 제어신호를 지연시켜 각각 지연량이 다른 다수의 지연 제어신호를 생성하는 지연신호 생성수단; 및
    상기 카스 레이턴시에 따라 상기 다수의 지연 제어신호 중 하나를 선택하는 선택수단
    을 포함하는 데이터 송신회로.
  7. 제 6항에 있어서,
    상기 선택수단에서 선택되는 지연 제어신호의 지연량은
    상기 카스 레이턴시와 반비례하는
    데이터 송신회로.
  8. 제 5항에 있어서,
    상기 입출력 센스엠프부에 의해 시분할 전송되는 병렬 데이터의 비트수는,
    상기 입출력 센스엠프부 및 상기 래치부에서 전송 및 수신하는 병렬 데이터의 비트수의 절반인
    데이터 송신회로.
  9. 카스 레이턴시에 응답하여 제1제어신호를 지연시켜 다수의 제1지연 제어신호를 생성하는 제1지연부;
    상기 카스 레이턴시에 응답하여 제2제어신호를 지연시켜 다수의 제2지연 제어신호를 생성하는 제2지연부;
    상기 제어신호 및 다수의 지연 제어신호에 응답해 제1 및 제2병렬 데이터를 시분할하여 양방향으로 전송하는 데이터 송수신부
    를 포함하는 데이터 송수신회로.
  10. 제 9항에 있어서,
    상기 데이터 송수신부는,
    데이터를 양방향으로 전송하는 병렬 데이터라인부;
    상기 제1제어신호 및 다수의 제1지연 제어신호에 응답해 상기 제1병렬 데이터를 시분할하여 상기 병렬 데이터라인부로 전송하거나, 상기 병렬 데이터라인부로 시분할되어 전송되는 병렬 데이터를 상기 제2제어신호 및 다수의 제2지연 제어신호에 응답해 수신하는 제1송수신부; 및
    상기 제2제어신호 및 다수의 제2지연 제어신호에 응답해 상기 제2병렬 데이 터를 시분할하여 상기 병렬 데이터라인부로 전송하거나, 상기 병렬 데이터라인부로 시분할되어 전송되는 병렬 데이터를 상기 제1제어신호 및 다수의 제1지연 제어신호에 응답해 수신하는 제2송수신부
    를 포함하는 데이터 송수신회로.
  11. 제 10항에 있어서,
    상기 제1 및 제2지연부 각각은,
    상기 제어신호를 지연시켜 각각 지연량이 다른 다수의 지연 제어신호를 생성하는 지연신호 생성수단; 및
    상기 카스 레이턴시에 따라 상기 다수의 지연 제어신호 중 적어도 두개 이상을 선택하는 선택수단
    을 포함하는 데이터 송수신회로.
  12. 제 11항에 있어서,
    상기 선택수단에서 선택되는 지연 제어신호의 지연량은
    상기 카스 레이턴시와 반비례하는
    데이터 송수신회로.
  13. 제 10항에 있어서,
    상기 제1송수신부는,
    상기 제1제어신호 및 다수의 제1지연 제어신호 각각에 응답해 상기 제1병렬 데이터를 절반씩 전송하는 출력 드라이버; 및
    상기 병렬 데이터라인부로 시분할되어 전송되는 병렬 데이터를 상기 제2제어신호 및 다수의 제2지연 제어신호에 응답해 래치하여 정렬하는 제1래치수단
    을 포함하는 데이터 송수신회로.
  14. 제 10항에 있어서,
    상기 제2송수신부는,
    상기 제2제어신호 및 다수의 제2지연제어신호 각각에 응답해 상기 제2병렬 데이터를 절반씩 전송하는 입출력 센스엠프; 및
    상기 병렬 데이터라인부로 시분할되어 전송되는 병렬 데이터를 상기 제1제어신호 및 다수의 제1지연 제어신호에 응답해 래치하여 정렬하는 제2래치수단
    을 포함하는 데이터 송수신회로.
  15. 제 10항에 있어서,
    상기 병렬 데이터라인부로 전송되는 데이터의 비트수는,
    상기 지연부에서 출력되는 지연 제어신호의 개수와 반비례하는
    데이터 송수신회로.
  16. 카스 레이턴시에 응답해 제어신호를 지연시켜 지연 제어신호를 생성하는 지연단계;
    상기 제어신호 및 지연 제어신호에 응답해 제1병렬 데이터를 시분할하여 제2병렬 데이터로 전송하는 전송단계;
    상기 제어신호 및 지연 제어신호에 응답해 상기 제2병렬 데이터를 시분할하여 수신하는 수신단계; 및
    수신된 상기 제2병렬 데이터를 저장하여 상기 제1병렬 데이터로 정렬하는 정렬단계
    를 포함하는 데이터 송수신 제어방법.
  17. 제 16항에 있어서,
    상기 지연단계는,
    상기 제어신호를 지연시켜 다수의 지연제어신호를 생성하는 지연신호 생성단계; 및
    상기 카스 레이턴시에 따라 상기 다수의 지연제어신호 중 하나를 선택하는 선택단계
    를 포함하는 데이터 송수신 제어방법.
  18. 제 16항에 있어서,
    상기 선택단계에서 선택되는 지연 제어신호의 지연량은,
    상기 카스 레이턴시와 반비례하는
    데이터 송수신 제어방법.
KR1020080085850A 2008-09-01 2008-09-01 데이터 송수신 회로 및 제어 방법 KR100958806B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020080085850A KR100958806B1 (ko) 2008-09-01 2008-09-01 데이터 송수신 회로 및 제어 방법
US12/337,549 US8036050B2 (en) 2008-09-01 2008-12-17 Circuit for transmitting and receiving data and control method thereof
US13/269,331 US8482995B2 (en) 2008-09-01 2011-10-07 Circuit for transmitting and receiving data and control method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080085850A KR100958806B1 (ko) 2008-09-01 2008-09-01 데이터 송수신 회로 및 제어 방법

Publications (2)

Publication Number Publication Date
KR20100026729A true KR20100026729A (ko) 2010-03-10
KR100958806B1 KR100958806B1 (ko) 2010-05-24

Family

ID=41726180

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080085850A KR100958806B1 (ko) 2008-09-01 2008-09-01 데이터 송수신 회로 및 제어 방법

Country Status (2)

Country Link
US (2) US8036050B2 (ko)
KR (1) KR100958806B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101854232B1 (ko) * 2010-11-09 2018-05-04 삼성전자주식회사 디-엠퍼시스 기능을 갖는 의사 오픈 드레인 방식의 출력 드라이버, 반도체 메모리 장치 및 그것의 제어 방법
KR20160077294A (ko) * 2014-12-22 2016-07-04 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102517462B1 (ko) * 2018-04-23 2023-04-05 에스케이하이닉스 주식회사 반도체장치
US11677391B1 (en) * 2021-01-28 2023-06-13 Rambus Inc. Low-power multi-domain synchronizer

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000048567A (ja) 1998-05-22 2000-02-18 Mitsubishi Electric Corp 同期型半導体記憶装置
JP3813758B2 (ja) * 1999-04-12 2006-08-23 エルピーダメモリ株式会社 半導体記憶装置
JP2003143242A (ja) * 2001-11-01 2003-05-16 Hitachi Ltd データ通信方法及びデータ通信装置
DE10344959A1 (de) * 2003-09-27 2005-04-28 Infineon Technologies Ag Synchrone RAM-Speicherschaltung
KR100608371B1 (ko) * 2004-12-03 2006-08-08 주식회사 하이닉스반도체 메모리 장치의 데이타 출력 제어 방법 및 그 장치
KR100913400B1 (ko) * 2007-07-24 2009-08-21 고려대학교 산학협력단 직렬 송수신 장치 및 그 통신 방법

Also Published As

Publication number Publication date
KR100958806B1 (ko) 2010-05-24
US8036050B2 (en) 2011-10-11
US8482995B2 (en) 2013-07-09
US20120026814A1 (en) 2012-02-02
US20100056066A1 (en) 2010-03-04

Similar Documents

Publication Publication Date Title
US7801696B2 (en) Semiconductor memory device with ability to adjust impedance of data output driver
KR101653035B1 (ko) 데이터 블록에 명령을 제공하기 위한 명령 경로, 장치, 및 방법
US8432769B2 (en) Semiconductor memory device and memory system having the same
KR100915832B1 (ko) 반도체 메모리 장치의 리드 동작 제어 회로
KR102401526B1 (ko) 입력 클록 신호와 다상 클록 신호 간의 위상 관계를 결정하기 위한 장치 및 방법
KR100951567B1 (ko) 데이터 전달의 신뢰성을 보장하기 위한 반도체 메모리 장치
JP5802046B2 (ja) データ入力回路
KR100972555B1 (ko) 데이터 출력회로 및 데이터 출력방법
US8270229B2 (en) Semiconductor memory apparatus
KR100737503B1 (ko) Ｒａｍ 모듈용 데이터 인터페이스 드라이버들에 대한 조정정보를 전송하는 벙법 및 디바이스
US20050068812A1 (en) Echo clock on memory system having wait information
US6564287B1 (en) Semiconductor memory device having a fixed CAS latency and/or burst length
KR100958806B1 (ko) 데이터 송수신 회로 및 제어 방법
US6708255B2 (en) Variable input/output control device in synchronous semiconductor device
US20010010650A1 (en) Semiconductor memory device having operation delay function of column address strobe command, and buffer and signal transmission circuit which are applied to the semiconductor memory device
US8908446B2 (en) Semiconductor device and method of driving thereof
US20120014189A1 (en) Semiconductor memory device and test method thereof
KR100543936B1 (ko) 데이터 얼라인 마진이 향상된 동기식 메모리 장치
KR100929831B1 (ko) 고속의 데이터 입출력을 위한 반도체 메모리 장치
KR100976413B1 (ko) 도메인 크로싱 회로 및 이를 포함하는 반도체 장치
KR100484259B1 (ko) 데이터 얼라인 마진이 향상된 동기식 메모리 장치
KR20130046122A (ko) 반도체 메모리 장치 및 그 동작 방법
US9058859B2 (en) Data output circuit
KR20100050881A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee